KR100876896B1 - Stacked semiconductor package - Google Patents

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Abstract

A stacked semiconductor package is provided to prevent a short circuit by electrically connecting the bonding pad of one or more upper semiconductor chips and connection pad of substrate with one or more conduction ball. In a stacked semiconductor package, a first connection pad(12) is arranged on a first side(10a) of a substrate(10), and a second connection pad is arranged on a second side(10b) of the substrate facing the first side. A semiconductor chip module(20) is arranged on the second side, and It comprises a first semiconductor chip(23) and the second semiconductor chip(27). The first semiconductor chip has a first bonding pad exposed from substrate, and a second semiconductor chip is arranged on the first semiconductor chip. The second connection pad and the second bonding pad are electrically connected with the conduction ball(18).

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}Multilayer Semiconductor Packages {STACKED SEMICONDUCTOR PACKAGE}

도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지의 평면도이다.1 is a plan view of a multilayer semiconductor package according to an embodiment of the present invention.

도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 3은 본 발명의 다른 실시예에 의한 적층 반도체 패키지의 평면도이다.3 is a plan view of a multilayer semiconductor package according to another embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 의한 적층 반도체 패키지의 단면도이다.4 is a cross-sectional view of a multilayer semiconductor package according to another embodiment of the present invention.

도 5는 본 발명의 일실시예에 의한 적층 반도체 패키지의 평면도이다.5 is a plan view of a multilayer semiconductor package according to an embodiment of the present invention.

도 6은 도 5의 II-II' 선을 따라 절단한 단면도이다.FIG. 6 is a cross-sectional view taken along the line II-II 'of FIG. 5.

도 7은 본 발명의 다른 실시예에 의한 적층 반도체 패키지의 평면도이다.7 is a plan view of a multilayer semiconductor package according to another embodiment of the present invention.

본 발명은 적층 반도체 패키지에 관한 것이다.The present invention relates to a laminated semiconductor package.

최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리 및 보다 많은 데이터를 저장하기에 적합한 반도체 소자를 갖는 반도체 패키지가 개발되고 있다.In recent years, with the development of semiconductor manufacturing technology, semiconductor packages having semiconductor devices suitable for processing more data and storing more data within a short time have been developed.

반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.The semiconductor package is manufactured through a semiconductor chip manufacturing process for manufacturing a semiconductor chip on a wafer made of high purity silicon, a die sorting process for electrically inspecting the semiconductor chip, and a packaging process for packaging a good semiconductor chip.

최근에는 패키징 공정의 기술 개발에 의하여 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 소자의 데이터 저장 용량 및 데이터 처리 속도를 향상시키기 위해서 복수개의 반도체 칩들을 상호 적층 시킨 적층 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.Recently, due to the development of the technology of the packaging process, a plurality of chip scale packages having a semiconductor package size of about 100% to 105% of the semiconductor chip size and a semiconductor device to improve data storage capacity and data processing speed are provided. A stacked semiconductor package in which two semiconductor chips are stacked on each other has been developed.

데이터 저장 용량 및 데이터 처리 속도를 향상시키기 위해 개발된 종래 적층 반도체 패키지는 복수개의 반도체 칩들이 적층되어 있기 때문에, 반도체 칩들의 개수가 증가됨에 따라 각 반도체 칩들의 본딩 패드와 기판을 전기적으로 연결하는 도전성 와이어의 길이도 함께 증가 된다. 도전성 와이어의 길이가 증가 될 경우, 신호 딜레이가 발생 되어 고속으로 신호를 처리하기 어려운 문제점을 갖는다.In the conventional stacked semiconductor package, which is developed to improve data storage capacity and data processing speed, a plurality of semiconductor chips are stacked, so that the number of semiconductor chips increases, so as to electrically connect the bonding pads of the semiconductor chips to the substrate. The length of the wire is also increased. When the length of the conductive wire is increased, a signal delay is generated, which makes it difficult to process the signal at high speed.

또한, 적층 반도체 패키지의 반도체 칩 및 기판을 전기적으로 연결하는 도전성 와이어의 길이가 증가할 경우, 도전성 와이어들이 상호 쇼트 되는 문제점도 함께 갖는다.In addition, when the length of the conductive wires electrically connecting the semiconductor chip and the substrate of the laminated semiconductor package is increased, there is a problem that the conductive wires are shorted with each other.

본 발명은 고속으로 신호를 처리 및 도전성 와이어들 사이의 전기적 쇼트를 방지하기에 적합한 적층 반도체 패키지를 제공한다.The present invention provides a laminated semiconductor package suitable for processing signals at high speed and preventing electrical shorts between conductive wires.

본 발명에 의한 적층 반도체 패키지는 제1 면 상에 배치된 제1 접속 패드 및 상기 제1 면과 대향 하는 제2 면 상에 배치된 제2 접속 패드를 갖는 기판, 상기 제 2 면 상에 배치되며, 상기 기판으로부터 노출된 제1 본딩 패드를 갖는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되고 상기 제2 접속 패드와 마주하는 제2 본딩 패드를 갖는 제2 반도체 칩을 포함하는 반도체 칩 모듈, 상기 제1 접속 패드 및 상기 제1 본딩 패드를 전기적으로 연결하는 도전성 와이어 및 상기 제2 접속 패드 및 상기 제2 본딩 패드를 전기적으로 연결하는 도전 볼들을 포함한다.A laminated semiconductor package according to the present invention is a substrate having a first connection pad disposed on a first surface and a second connection pad disposed on a second surface opposite the first surface, the substrate being disposed on the second surface. And a first semiconductor chip having a first bonding pad exposed from the substrate and a second semiconductor chip having a second bonding pad disposed on the first semiconductor chip and facing the second connection pad. And conductive wires electrically connecting the first connection pad and the first bonding pad, and conductive balls electrically connecting the second connection pad and the second bonding pad.

적층 반도체 패키지의 상기 제1 및 제2 본딩 패드들은 상기 제1 및 제2 반도체 칩들의 일측 에지에 배치된다.The first and second bonding pads of the multilayer semiconductor package are disposed at one side edges of the first and second semiconductor chips.

적층 반도체 패키지의 상기 반도체 칩 모듈은 적어도 2 개가 상기 기판상에 나란히 배치된다.At least two semiconductor chip modules of the stacked semiconductor package are disposed side by side on the substrate.

적층 반도체 패키지의 상기 도전 볼은 솔더를 포함하며, 적층 반도체 패키지의 상기 도전 볼은 적어도 2 개가 적층 된다.The conductive balls of the laminated semiconductor package include solder, and at least two conductive balls of the laminated semiconductor package are stacked.

본 발명에 의한 적층 반도체 패키지는 슬릿 형상의 개구의 양쪽에 형성된 제1 및 제2 영역들을 갖는 기판, 상기 제1 영역에 배치되며, 상기 개구를 통해 노출된 제1 본딩 패드를 갖는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되며 상기 기판과 마주하는 제2 본딩 패드를 갖는 제2 반도체 칩을 포함하는 제1 반도체 칩 모듈, 상기 제2 영역에 배치되며, 상기 개구를 통해 노출된 제3 본딩 패드를 갖는 제3 반도체 칩 및 상기 제3 반도체 칩 상에 배치되며 상기 기판과 마주하는 제4 본딩 패드를 갖는 제4 반도체 칩을 포함하는 제2 반도체 칩 모듈, 상기 개구를 통해 상기 제1 및 제3 본딩 패드들 및 상기 기판에 형성된 제1 접속 패드들을 전기적으로 연결하는 도전성 와이어 및 상기 제2 및 제4 본딩 패드들 및 상기 기판에 형 성된 제2 접속 패드들 사이에 개재된 도전 볼들을 포함한다.A laminated semiconductor package according to the present invention includes a substrate having first and second regions formed in both sides of a slit-shaped opening, a first semiconductor chip disposed in the first region and having a first bonding pad exposed through the opening. And a second semiconductor chip disposed on the first semiconductor chip and having a second bonding pad facing the substrate, a third semiconductor chip module disposed in the second region and exposed through the opening. A second semiconductor chip module comprising a third semiconductor chip having bonding pads and a fourth semiconductor chip disposed on the third semiconductor chip and having a fourth bonding pad facing the substrate, the first and second through the openings; Interposed between the third bonding pads and the conductive wire electrically connecting the first connection pads formed on the substrate, and the second and fourth bonding pads and the second connection pads formed on the substrate. Includes challenging balls.

적층 반도체 패키지의 상기 제1 및 제2 반도체 칩 모듈들은 상기 개구를 따라 적어도 2 개가 나란히 배치된다.At least two of the first and second semiconductor chip modules of the multilayer semiconductor package are disposed side by side along the opening.

적층 반도체 패키지의 상기 도전 볼들은 솔더를 포함한다.The conductive balls of the laminated semiconductor package include solder.

적층 반도체 패키지의 상기 도전 볼들은 적어도 2 개가 적층 될 수 있다.At least two conductive balls of the multilayer semiconductor package may be stacked.

적층 반도체 패키지의 상기 기판은 상기 제1 영역에 배치된 제1 볼 랜드들 및 상기 제2 영역에 배치되며, 상기 개구를 기준으로 대칭 형상으로 배치된 제2 볼 랜드를 포함한다.The substrate of the multilayer semiconductor package includes first ball lands disposed in the first region and second ball lands disposed in the second region and symmetrically arranged with respect to the opening.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, the multilayer semiconductor package according to the embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate The present invention may be embodied in various other forms without departing from the spirit of the invention.

도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지의 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.1 is a plan view of a multilayer semiconductor package according to an embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 1 및 도 2를 참조하면, 적층 반도체 패키지(100)는 기판(10), 반도체 칩 모듈(20), 도전성 와이어(30) 및 도전 볼(40)을 포함한다. 이에 더하여, 적층 반도체 패키지(100)는 반도체 칩 모듈(20)을 덮는 몰딩 부재(50)를 포함할 수 있다.1 and 2, the multilayer semiconductor package 100 includes a substrate 10, a semiconductor chip module 20, a conductive wire 30, and a conductive ball 40. In addition, the multilayer semiconductor package 100 may include a molding member 50 covering the semiconductor chip module 20.

기판(10)은 기판 몸체(11), 제1 접속 패드(12), 제2 접속 패드(14)를 포함한다. 이에 더하여, 기판(10)은 볼 랜드(16) 및 솔더 볼(18)을 포함할 수 있다.The substrate 10 includes a substrate body 11, a first connection pad 12, and a second connection pad 14. In addition, the substrate 10 may include a ball land 16 and a solder ball 18.

기판 몸체(11)는, 예를 들어, 사각 플레이트 형상을 갖는다. 본 실시예에서, 기판 몸체(11)는 인쇄회로기판일 수 있다. 기판 몸체(11)는 제1 면(10a) 및 제2 면(10b) 및 측면을 포함한다. 기판 몸체(11)의 제2 면(10b)은 제1 면(10a)과 대향한다.The substrate body 11 has a square plate shape, for example. In this embodiment, the substrate body 11 may be a printed circuit board. The substrate body 11 includes a first side 10a and a second side 10b and side surfaces. The second face 10b of the substrate body 11 faces the first face 10a.

제1 접속 패드(12)는 기판 몸체(11)의 제2 면(10b) 상에 배치된다. 예를 들어, 제1 접속 패드(12)는 제2 면(10b)의 에지를 따라 배치된다.The first connection pad 12 is disposed on the second surface 10b of the substrate body 11. For example, the first connection pad 12 is disposed along the edge of the second surface 10b.

제2 접속 패드(14)는 기판 몸체(11)의 제1 면(10a) 상에 배치된다.The second connection pad 14 is disposed on the first surface 10a of the substrate body 11.

볼 랜드(16)는 기판 몸체(11)의 제2 면(10b) 상에 배치된다. 각 볼 랜드(16)는 기판 몸체(11) 내에서 제1 접속 패드(12) 및/또는 제2 접속 패드(14)와 전기적으로 연결된다.The ball land 16 is disposed on the second face 10b of the substrate body 11. Each ball land 16 is electrically connected to the first connection pad 12 and / or the second connection pad 14 in the substrate body 11.

솔더 볼(18)은 볼 랜드(16) 상에 어탯치 된다.Solder balls 18 are attached on the ball lands 16.

반도체 칩 모듈(20)은 제1 반도체 칩(23) 및 제2 반도체 칩(27)을 포함한다. 이에 더하여, 반도체 칩 모듈(20)은 제1 접착 부재(21) 및 제2 접착 부재(25)를 포함할 수 있다.The semiconductor chip module 20 includes a first semiconductor chip 23 and a second semiconductor chip 27. In addition, the semiconductor chip module 20 may include a first adhesive member 21 and a second adhesive member 25.

제1 반도체 칩(23)은 데이터 저장부(미도시), 데이터 처리부(미도시) 및 제1 본딩 패드(22)를 포함한다. 데이터 저장부는 데이터를 저장하는 역할을 하고, 데이터 처리부는 데이터를 처리하는 역할을 한다. 제1 본딩 패드(22)는 데이터 처리부 및/또는 데이터 저장부와 전기적으로 연결된다. 제1 본딩 패드(22)는 제1 반도체 칩(23)의 일측 에지에 선택적으로 배치된다.The first semiconductor chip 23 includes a data storage unit (not shown), a data processing unit (not shown), and a first bonding pad 22. The data storage unit serves to store data, and the data processing unit serves to process data. The first bonding pad 22 is electrically connected to the data processing unit and / or the data storage unit. The first bonding pads 22 are selectively disposed at one edge of the first semiconductor chip 23.

제1 반도체 칩(23)은 기판 몸체(11)의 제1 면(10a) 상에 배치된다. 본 실시예에서, 제1 본딩 패드(22)는 기판 몸체(11)의 제1 면(10a)과 마주하도록 배치된 다. 제1 반도체 칩(23)의 제1 본딩 패드(22)는 후술 될 제1 접속 패드(12)와 전기적으로 연결되기 위해 기판 몸체(11)로부터 노출된다.The first semiconductor chip 23 is disposed on the first surface 10a of the substrate body 11. In the present embodiment, the first bonding pads 22 are disposed to face the first surface 10a of the substrate body 11. The first bonding pads 22 of the first semiconductor chip 23 are exposed from the substrate body 11 to be electrically connected to the first connection pads 12, which will be described later.

제1 접착 부재(21)는 제1 반도체 칩(23) 및 제1 면(10a) 사이에 개재되어 제1 반도체 칩(23)을 기판 몸체(11)의 제1 면(10a)에 고정한다.The first adhesive member 21 is interposed between the first semiconductor chip 23 and the first surface 10a to fix the first semiconductor chip 23 to the first surface 10a of the substrate body 11.

제2 반도체 칩(27)은 데이터 저장부(미도시), 데이터 처리부(미도시) 및 제2 본딩 패드(26)를 포함한다. 데이터 저장부는 데이터를 저장하는 역할을 하고, 데이터 처리부는 데이터를 처리하는 역할을 한다. 제2 본딩 패드(26)는 데이터 처리부 및/또는 데이터 저장부와 전기적으로 연결된다.The second semiconductor chip 27 may include a data storage unit (not shown), a data processor (not shown), and a second bonding pad 26. The data storage unit serves to store data, and the data processing unit serves to process data. The second bonding pads 26 are electrically connected to the data processing unit and / or the data storage unit.

제2 반도체 칩(27)은 제1 반도체 칩(23) 상에 배치된다. 본 실시예에서, 제2 본딩 패드(26)는 기판 몸체(11)의 제1 면(10a)과 마주하도록 배치된다. 제2 반도체 칩(27)의 제2 본딩 패드(26)는 후술 될 제2 접속 패드(14)와 전기적으로 연결되기 위해 제1 반도체 칩(23)으로부터 노출된다. 제2 본딩 패드(26)는 제2 반도체 칩(27)의 일측 에지에 선택적으로 배치된다.The second semiconductor chip 27 is disposed on the first semiconductor chip 23. In this embodiment, the second bonding pads 26 are disposed to face the first surface 10a of the substrate body 11. The second bonding pads 26 of the second semiconductor chip 27 are exposed from the first semiconductor chip 23 to be electrically connected to the second connection pads 14, which will be described later. The second bonding pads 26 are selectively disposed at one edge of the second semiconductor chip 27.

제2 접착 부재(25)는 제1 반도체 칩(23) 및 제2 반도체 칩(27) 사이에 개재되어 제2 반도체 칩(27)을 제1 반도체 칩(23)에 고정한다.The second adhesive member 25 is interposed between the first semiconductor chip 23 and the second semiconductor chip 27 to fix the second semiconductor chip 27 to the first semiconductor chip 23.

도전성 와이어(30)는 제1 반도체 칩(23)의 제1 본딩 패드(22) 및 기판 몸체(11)의 제1 접속 패드(12)를 전기적으로 연결한다.The conductive wire 30 electrically connects the first bonding pad 22 of the first semiconductor chip 23 and the first connection pad 12 of the substrate body 11.

도전 볼(40)은 제2 반도체 칩(27)의 제2 본딩 패드(26) 및 기판 몸체(11)의 제2 접속 패드(14) 사이에 개재되어 제2 본딩 패드(26) 및 제2 접속 패드(14)를 전기적으로 연결한다. 본 실시예에서, 도전 볼(40)은 솔더를 포함할 수 있다.The conductive balls 40 are interposed between the second bonding pads 26 of the second semiconductor chip 27 and the second connection pads 14 of the substrate body 11 to connect the second bonding pads 26 and the second connections. The pad 14 is electrically connected. In the present embodiment, the conductive balls 40 may include solder.

앞서 상세하게 설명한 바에 의하면, 비록 본 실시예에서는 기판(10)상에 하나의 반도체 칩 모듈(20)을 배치하는 것이 도시 및 설명되었지만, 이와 다르게, 도 3에 도시된 바와 같이 기판(10) 상에 적어도 2 개의 반도체 칩 모듈(20a, 20b;20)를 나란하게 배치할 수 있다.As described in detail above, although in this embodiment the arrangement of one semiconductor chip module 20 on the substrate 10 is shown and described, alternatively, as shown in FIG. At least two semiconductor chip modules 20a, 20b; 20 may be arranged side by side.

본 발명의 일실시예에 의하면, 기판상에 복수개가 적층된 반도체 칩들 중 하부 반도체 칩은 도전성 와이어를 이용하여 기판의 접속 패드와 전기적으로 연결되고, 하부 반도체 칩의 상부에 배치된 상부 반도체 칩은 도전 볼을 이용하여 기판의 접속 패드와 전기적으로 연결된다. 이로써, 복수개의 반도체 칩들을 적층할 때 빈번히 발생되는 신호 딜레이를 방지하여 고속으로 신호를 처리할 수 있을 뿐만 아니라 보다 많은 데이터를 하나의 적층 반도체 패키지에 저장할 수 있다.According to one embodiment of the invention, the lower semiconductor chip of the plurality of semiconductor chips stacked on the substrate is electrically connected to the connection pad of the substrate using a conductive wire, the upper semiconductor chip disposed on the lower semiconductor chip The conductive balls are electrically connected to the connection pads of the substrate. As a result, signal delays that are frequently generated when the plurality of semiconductor chips are stacked may be prevented to process signals at high speed, and more data may be stored in one stacked semiconductor package.

도 4는 본 발명의 다른 실시예에 의한 적층 반도체 패키지의 단면도이다.4 is a cross-sectional view of a multilayer semiconductor package according to another embodiment of the present invention.

도 4를 참조하면, 적층 반도체 패키지(100)는 기판(10), 반도체 칩 모듈(20), 도전성 와이어(30) 및 도전 볼(45)을 포함한다. 이에 더하여, 적층 반도체 패키지(100)는 반도체 칩 모듈(20)을 덮는 몰딩 부재(50)를 포함할 수 있다.Referring to FIG. 4, the multilayer semiconductor package 100 includes a substrate 10, a semiconductor chip module 20, a conductive wire 30, and a conductive ball 45. In addition, the multilayer semiconductor package 100 may include a molding member 50 covering the semiconductor chip module 20.

기판(10)은 기판 몸체(11), 제1 접속 패드(12), 제2 접속 패드(14)를 포함한다. 이에 더하여, 기판(10)은 볼 랜드(16) 및 솔더 볼(18)을 포함할 수 있다.The substrate 10 includes a substrate body 11, a first connection pad 12, and a second connection pad 14. In addition, the substrate 10 may include a ball land 16 and a solder ball 18.

기판 몸체(11)는, 예를 들어, 사각 플레이트 형상을 갖는다. 본 실시예에서, 기판 몸체(11)는 인쇄회로기판일 수 있다. 기판 몸체(11)는 제1 면(10a) 및 제2 면(10b) 및 측면을 포함한다. 기판 몸체(11)의 제2 면(10b)은 제1 면(10a)과 대향한다.The substrate body 11 has a square plate shape, for example. In this embodiment, the substrate body 11 may be a printed circuit board. The substrate body 11 includes a first side 10a and a second side 10b and side surfaces. The second face 10b of the substrate body 11 faces the first face 10a.

제1 접속 패드(12)는 기판 몸체(11)의 제2 면(10b) 상에 배치된다. 예를 들어, 제1 접속 패드(12)는 제2 면(10b)의 에지를 따라 배치된다.The first connection pad 12 is disposed on the second surface 10b of the substrate body 11. For example, the first connection pad 12 is disposed along the edge of the second surface 10b.

제2 접속 패드(14)는 기판 몸체(11)의 제1 면(10a) 상에 배치된다.The second connection pad 14 is disposed on the first surface 10a of the substrate body 11.

제3 접속 패드(15)는 기판 몸체(11)의 제1 면(10a) 상에 배치되며, 제3 접속 패드(15)는 제2 접속 패드(14)와 나란하게 배치된다.The third connection pad 15 is disposed on the first surface 10a of the substrate body 11, and the third connection pad 15 is disposed in parallel with the second connection pad 14.

볼 랜드(16)는 기판 몸체(11)의 제2 면(10b) 상에 배치된다. 각 볼 랜드(16)는 기판 몸체(11) 내에서 제1 접속 패드(12), 제2 접속 패드(14) 및 제3 접속 패드(15)와 전기적으로 연결된다.The ball land 16 is disposed on the second face 10b of the substrate body 11. Each ball land 16 is electrically connected to the first connection pad 12, the second connection pad 14, and the third connection pad 15 in the substrate body 11.

솔더 볼(18)은 볼 랜드(16) 상에 어탯치 된다.Solder balls 18 are attached on the ball lands 16.

반도체 칩 모듈(20)은 제1 반도체 칩(23), 제2 반도체 칩(27) 및 제3 반도체 칩(29)을 포함한다. 이에 더하여, 반도체 칩 모듈(20)은 제1 접착 부재(21), 제2 접착 부재(25) 및 제3 접착 부재(28)를 포함할 수 있다.The semiconductor chip module 20 includes a first semiconductor chip 23, a second semiconductor chip 27, and a third semiconductor chip 29. In addition, the semiconductor chip module 20 may include a first adhesive member 21, a second adhesive member 25, and a third adhesive member 28.

제1 반도체 칩(23)은 데이터 저장부(미도시), 데이터 처리부(미도시) 및 제1 본딩 패드(22)를 포함한다. 데이터 저장부는 데이터를 저장하는 역할을 하고, 데이터 처리부는 데이터를 처리하는 역할을 한다. 제1 본딩 패드(22)는 데이터 처리부 및/또는 데이터 저장부와 전기적으로 연결된다.The first semiconductor chip 23 includes a data storage unit (not shown), a data processing unit (not shown), and a first bonding pad 22. The data storage unit serves to store data, and the data processing unit serves to process data. The first bonding pad 22 is electrically connected to the data processing unit and / or the data storage unit.

제1 반도체 칩(23)은 기판 몸체(11)의 제1 면(10a) 상에 배치된다. 본 실시예에서, 제1 본딩 패드(22)는 기판 몸체(11)의 제1 면(10a)과 마주하도록 배치된다. 제1 반도체 칩(23)의 제1 본딩 패드(22)는 후술 될 제1 접속 패드(12)와 전기적으로 연결되기 위해 기판 몸체(11)로부터 노출된다.The first semiconductor chip 23 is disposed on the first surface 10a of the substrate body 11. In this embodiment, the first bonding pads 22 are disposed to face the first surface 10a of the substrate body 11. The first bonding pads 22 of the first semiconductor chip 23 are exposed from the substrate body 11 to be electrically connected to the first connection pads 12, which will be described later.

제1 접착 부재(21)는 제1 반도체 칩(23) 및 제1 면(10a) 사이에 개재되어 제1 반도체 칩(23)을 기판 몸체(11)의 제1 면(10a)에 고정한다.The first adhesive member 21 is interposed between the first semiconductor chip 23 and the first surface 10a to fix the first semiconductor chip 23 to the first surface 10a of the substrate body 11.

제2 반도체 칩(27)은 데이터 저장부(미도시), 데이터 처리부(미도시) 및 제2 본딩 패드(26)를 포함한다. 데이터 저장부는 데이터를 저장하는 역할을 하고, 데이터 처리부는 데이터를 처리하는 역할을 한다. 제2 본딩 패드(26)는 데이터 처리부 및/또는 데이터 저장부와 전기적으로 연결된다.The second semiconductor chip 27 may include a data storage unit (not shown), a data processor (not shown), and a second bonding pad 26. The data storage unit serves to store data, and the data processing unit serves to process data. The second bonding pads 26 are electrically connected to the data processing unit and / or the data storage unit.

제2 반도체 칩(27)은 제1 반도체 칩(23) 상에 배치된다. 본 실시예에서, 제2 본딩 패드(26)는 기판 몸체(11)의 제1 면(10a)과 마주하도록 배치된다. 제2 반도체 칩(27)의 제2 본딩 패드(26)는 제2 접속 패드(14)와 전기적으로 연결되기 위해 제1 반도체 칩(23)으로부터 노출된다.The second semiconductor chip 27 is disposed on the first semiconductor chip 23. In this embodiment, the second bonding pads 26 are disposed to face the first surface 10a of the substrate body 11. The second bonding pads 26 of the second semiconductor chip 27 are exposed from the first semiconductor chip 23 to be electrically connected to the second connection pads 14.

제2 접착 부재(25)는 제1 반도체 칩(23) 및 제2 반도체 칩(27) 사이에 개재되어 제2 반도체 칩(27)을 제1 반도체 칩(23)에 고정한다.The second adhesive member 25 is interposed between the first semiconductor chip 23 and the second semiconductor chip 27 to fix the second semiconductor chip 27 to the first semiconductor chip 23.

제3 반도체 칩(29)은 데이터 저장부(미도시), 데이터 처리부(미도시) 및 제3 본딩 패드(29a)를 포함한다. 데이터 저장부는 데이터를 저장하는 역할을 하고, 데이터 처리부는 데이터를 처리하는 역할을 한다. 제3 본딩 패드(29a)는 데이터 처리부 및/또는 데이터 저장부와 전기적으로 연결된다.The third semiconductor chip 29 may include a data storage unit (not shown), a data processing unit (not shown), and a third bonding pad 29a. The data storage unit serves to store data, and the data processing unit serves to process data. The third bonding pad 29a is electrically connected to the data processing unit and / or the data storage unit.

제3 반도체 칩(29)은 제2 반도체 칩(27) 상에 배치된다. 본 실시예에서, 제3 본딩 패드(29a)는 기판 몸체(11)의 제1 면(10a)과 마주하도록 배치된다. 제3 반도체 칩(29)의 제2 본딩 패드(29a)는 제3 접속 패드(15)와 전기적으로 연결되기 위해 제2 반도체 칩(27)으로부터 노출된다.The third semiconductor chip 29 is disposed on the second semiconductor chip 27. In the present embodiment, the third bonding pads 29a are disposed to face the first surface 10a of the substrate body 11. The second bonding pads 29a of the third semiconductor chip 29 are exposed from the second semiconductor chip 27 to be electrically connected to the third connection pads 15.

제3 접착 부재(28)는 제2 반도체 칩(27) 및 제3 반도체 칩(28) 사이에 개재되어 제3 반도체 칩(29)을 제2 반도체 칩(27)에 고정한다.The third adhesive member 28 is interposed between the second semiconductor chip 27 and the third semiconductor chip 28 to fix the third semiconductor chip 29 to the second semiconductor chip 27.

도전성 와이어(30)는 제1 반도체 칩(23)의 제1 본딩 패드(22) 및 기판 몸체(11)의 제1 접속 패드(12)를 전기적으로 연결한다.The conductive wire 30 electrically connects the first bonding pad 22 of the first semiconductor chip 23 and the first connection pad 12 of the substrate body 11.

도전 볼(40)은 제1 도전 볼(40), 제2 도전 볼(42) 및 제3 도전볼(44)을 포함한다.The conductive ball 40 includes a first conductive ball 40, a second conductive ball 42, and a third conductive ball 44.

제1 도전 볼(40)은 제2 반도체 칩(27)의 제2 본딩 패드(26) 및 기판 몸체(11)의 제2 접속 패드(14) 사이에 개재되어 제2 본딩 패드(26) 및 제2 접속 패드(14)를 전기적으로 연결한다. 제1 도전 볼(40)은 솔더를 포함할 수 있다.The first conductive balls 40 are interposed between the second bonding pads 26 of the second semiconductor chip 27 and the second connection pads 14 of the substrate body 11 to form the second bonding pads 26 and the first bonding balls 26. 2 Connect the connection pads 14 electrically. The first conductive ball 40 may include solder.

한편, 제2 반도체 칩(27)의 제2 본딩 패드(26) 및 제2 접속 패드(14)들이, 예를 들어, 제1 간격 이격 된 경우, 제3 반도체 칩(29)의 제3 본딩 패드(29a) 및 제3 접속 패드(15)들은 제1 간격 보다 큰 제2 간격으로 이격 될 수밖에 없다.Meanwhile, when the second bonding pads 26 and the second connection pads 14 of the second semiconductor chip 27 are spaced apart from, for example, a first interval, the third bonding pads of the third semiconductor chip 29. The 29a and the third connection pads 15 may be spaced apart from each other by a second interval greater than the first interval.

제3 반도체 칩(29)의 제3 본딩 패드(29a) 및 제3 접속 패드(15)들이 제2 간격으로 이격 될 경우, 제3 본딩 패드(29a) 및 제3 접속 패드(15)를 솔더를 이용하여 본딩하기 어려울 수 있다. 따라서, 제3 반도체 칩(29)의 제3 본딩 패드(29a) 및 제3 접속 패드(15)들의 간격이 지나치게 넓어 솔더를 이용하여 본딩하기 어려울 경우, 금(gold) 등을 포함하는 적어도 2 개의 도전 볼, 예를 들면, 금 등을 포함하며 적층된 제1 및 제2 도전볼(42,44)들을 이용하여 제3 반도체 칩(29)의 제3 본딩 패드(29a) 및 제3 접속 패드(15)들을 상호 전기적으로 연결한다. 이와 같이 복수개의 도전 볼을 적층하는 기술에 의하여 적어도 3 개의 반도체 칩들을 기판상에 적층할 수 있게 된다.When the third bonding pads 29a and the third connection pads 15 of the third semiconductor chip 29 are spaced apart at the second interval, solder the third bonding pads 29a and the third connection pads 15 to each other. Bonding can be difficult. Therefore, when the distance between the third bonding pads 29a and the third connection pads 15 of the third semiconductor chip 29 is too wide and difficult to bond using solder, at least two layers including gold and the like may be used. The third bonding pads 29a and the third connection pads of the third semiconductor chip 29 may be formed using the first and second conductive balls 42 and 44 including conductive balls, for example, gold. 15) Connect them electrically. As described above, at least three semiconductor chips may be stacked on a substrate by a technique of stacking a plurality of conductive balls.

본 발명의 일실시예에 의하면, 기판상에 복수개가 적층된 반도체 칩들 중 하부 반도체 칩은 도전성 와이어를 이용하여 기판의 접속 패드와 전기적으로 연결되고, 하부 반도체 칩의 상부에 배치된 상부 반도체 칩은 하나의 도전 볼 또는 적층된 복수개의 도전 볼들을 이용하여 기판의 접속 패드와 전기적으로 연결된다. 이로써, 복수개의 반도체 칩들을 적층할 때 빈번히 발생되는 신호 딜레이를 방지하여 고속으로 신호를 처리할 수 있을 뿐만 아니라 보다 많은 데이터를 하나의 적층 반도체 패키지에 저장할 수 있다.According to one embodiment of the invention, the lower semiconductor chip of the plurality of semiconductor chips stacked on the substrate is electrically connected to the connection pad of the substrate using a conductive wire, the upper semiconductor chip disposed on the lower semiconductor chip One conductive ball or a plurality of stacked conductive balls is used to electrically connect with the connection pads of the substrate. As a result, signal delays that are frequently generated when the plurality of semiconductor chips are stacked may be prevented to process signals at high speed, and more data may be stored in one stacked semiconductor package.

도 5는 본 발명의 일실시예에 의한 적층 반도체 패키지의 평면도이다. 도 6는 도 5의 II-II' 선을 따라 절단한 단면도이다.5 is a plan view of a multilayer semiconductor package according to an embodiment of the present invention. FIG. 6 is a cross-sectional view taken along the line II-II 'of FIG. 5.

도 5 및 도 6을 참조하면, 적층 반도체 패키지(600)는 기판(200), 반도체 칩 모듈(410), 도전성 와이어(450,460;470) 및 도전 볼(552,554;550)을 포함한다. 이에 더하여, 적층 반도체 패키지(600)는 반도체 칩 모듈(410)을 덮는 몰딩 부재(500)를 포함할 수 있다.5 and 6, the stacked semiconductor package 600 includes a substrate 200, a semiconductor chip module 410, conductive wires 450, 460; 470, and conductive balls 552, 554; 550. In addition, the multilayer semiconductor package 600 may include a molding member 500 covering the semiconductor chip module 410.

기판(200)은 기판 몸체(210), 제1 접속 패드(214,216), 제2 접속 패드(217,218)를 포함한다. 이에 더하여, 기판(200)은 볼 랜드(219,220) 및 솔더 볼(221,222)을 포함할 수 있다.The substrate 200 includes a substrate body 210, first connection pads 214 and 216, and second connection pads 217 and 218. In addition, the substrate 200 may include ball lands 219 and 220 and solder balls 221 and 222.

기판 몸체(210)는, 예를 들어, 사각 플레이트 형상을 갖는다. 본 실시예에서, 기판 몸체(210)는 인쇄회로기판일 수 있다. 기판 몸체(210)는 제1 면(210a) 및 제2 면(210b) 및 측면을 포함한다. 기판 몸체(210)의 제2 면(210b)은 제1 면(210a) 과 대향한다.The substrate body 210 has, for example, a rectangular plate shape. In the present embodiment, the substrate body 210 may be a printed circuit board. The substrate body 210 includes a first side 210a and a second side 210b and side surfaces. The second surface 210b of the substrate body 210 faces the first surface 210a.

기판 몸체(210)의 중앙에는, 평면상에서 보았을 때, 슬릿 형상을 갖는 개구(212)가 형성되고, 개구(212)에 의하여 기판 몸체(210)는 제1 영역(FR) 및 제2 영역(SR)로 구분된다.In the center of the substrate body 210, when viewed in a plan view, an opening 212 having a slit shape is formed, and the substrate body 210 is formed of the first region FR and the second region SR by the opening 212. ).

제1 접속 패드(214,216)들은 제1 영역(FR) 및 제2 영역(SR)에 배치된다. 제1 접속 패드(214,216)들은 제2 면(210b) 상에 형성되며, 제1 접속 패드(214,216)들은 개구(212)의 주변에 각각 배치된다.The first connection pads 214 and 216 are disposed in the first region FR and the second region SR. The first connection pads 214 and 216 are formed on the second surface 210b, and the first connection pads 214 and 216 are disposed around the opening 212, respectively.

제2 접속 패드(217,218)들은 각 제1 영역(FR) 및 제2 영역(SR)에 배치된다. 제2 접속 패드(217,218)들은 기판 몸체(210)의 제1 면(210a) 상에 배치된다.The second connection pads 217 and 218 are disposed in the first region FR and the second region SR, respectively. The second connection pads 217 and 218 are disposed on the first surface 210a of the substrate body 210.

볼 랜드(219,220)들은 각 제1 영역(FR) 및 제2 영역(SR)에 배치되고, 볼 랜드(219,220)들은 기판 몸체(210)의 제2 면(210b) 상에 배치된다. 각 볼 랜드(219,220)들은 기판 몸체(210) 내에서 제1 접속 패드(214,216) 및/또는 제2 접속 패드(217,218)들과 전기적으로 연결된다.The ball lands 219 and 220 are disposed in the first region FR and the second region SR, and the ball lands 219 and 220 are disposed on the second surface 210b of the substrate body 210. Each ball land 219 and 220 is electrically connected to the first connection pads 214 and 216 and / or the second connection pads 217 and 218 in the substrate body 210.

본 실시예에서, 제1 영역(FR)에 배치된 볼 랜드(219)들 및 제2 영역(SR)에 배치된 볼 랜드(220)들의 배치는 개구를 기준으로 상호 대칭된 형상을 가질 수 있다.In this embodiment, the arrangement of the ball lands 219 disposed in the first region FR and the ball lands 220 disposed in the second region SR may have a shape symmetrical with respect to the opening. .

솔더 볼(221,222)은 볼 랜드(219,220) 상에 어탯치 된다.Solder balls 221 and 222 are attached on the ball lands 219 and 220.

반도체 칩 모듈(410)은 제1 반도체 칩 모듈(300) 및 제2 반도체 칩 모듈(400)을 포함한다.The semiconductor chip module 410 includes a first semiconductor chip module 300 and a second semiconductor chip module 400.

제1 반도체 칩 모듈(300)은 제1 영역(FR) 상에 배치된다. 제1 반도체 칩 모 듈(300)은 제1 반도체 칩(320) 및 제2 반도체 칩(340)을 포함한다. 이에 더하여, 제1 반도체 칩 모듈(300)은 제1 접착 부재(310) 및 제2 접착 부재(330)를 포함할 수 있다.The first semiconductor chip module 300 is disposed on the first region FR. The first semiconductor chip module 300 includes a first semiconductor chip 320 and a second semiconductor chip 340. In addition, the first semiconductor chip module 300 may include a first adhesive member 310 and a second adhesive member 330.

제1 반도체 칩(320)은 데이터 저장부(미도시), 데이터 처리부(미도시) 및 제1 본딩 패드(322)를 포함한다. 데이터 저장부는 데이터를 저장하는 역할을 하고, 데이터 처리부는 데이터를 처리하는 역할을 한다. 제1 본딩 패드(322)는 데이터 처리부 및/또는 데이터 저장부와 전기적으로 연결된다.The first semiconductor chip 320 may include a data storage unit (not shown), a data processing unit (not shown), and a first bonding pad 322. The data storage unit serves to store data, and the data processing unit serves to process data. The first bonding pad 322 is electrically connected to the data processor and / or the data storage.

제1 반도체 칩(320)은 기판 몸체(210)의 제1 면(110a) 상에 배치된다. 본 실시예에서, 제1 본딩 패드(322)는 기판 몸체(210)의 제1 면(210a)과 마주하도록 배치된다. 제1 반도체 칩(320)의 제1 본딩 패드(322)는 제1 영역(FR)에 배치된 제1 접속 패드(214)와 전기적으로 연결되기 위해 기판 몸체(210)로부터 노출된다.The first semiconductor chip 320 is disposed on the first surface 110a of the substrate body 210. In this embodiment, the first bonding pads 322 are disposed to face the first surface 210a of the substrate body 210. The first bonding pads 322 of the first semiconductor chip 320 are exposed from the substrate body 210 to be electrically connected to the first connection pads 214 disposed in the first region FR.

제1 접착 부재(310)는 제1 반도체 칩(320) 및 제1 면(210a) 사이에 개재되어 제1 반도체 칩(320)을 기판 몸체(210)의 제1 면(210a)에 고정한다.The first adhesive member 310 is interposed between the first semiconductor chip 320 and the first surface 210a to fix the first semiconductor chip 320 to the first surface 210a of the substrate body 210.

제2 반도체 칩(340)은 데이터 저장부(미도시), 데이터 처리부(미도시) 및 제2 본딩 패드(342)를 포함한다. 데이터 저장부는 데이터를 저장하는 역할을 하고, 데이터 처리부는 데이터를 처리하는 역할을 한다. 제2 본딩 패드(342)는 데이터 처리부 및/또는 데이터 저장부와 전기적으로 연결된다.The second semiconductor chip 340 includes a data storage unit (not shown), a data processing unit (not shown), and a second bonding pad 342. The data storage unit serves to store data, and the data processing unit serves to process data. The second bonding pad 342 is electrically connected to the data processing unit and / or the data storage unit.

제2 반도체 칩(340)은 제1 반도체 칩(320) 상에 배치된다. 본 실시예에서, 제2 본딩 패드(342)는 기판 몸체(210)의 제1 면(210a)과 마주하도록 배치된다. 제2 반도체 칩(340)의 제2 본딩 패드(342)는 제1 영역(FR)의 제2 접속 패드(217)와 전 기적으로 연결되기 위해 제1 반도체 칩(320)으로부터 노출된다.The second semiconductor chip 340 is disposed on the first semiconductor chip 320. In the present embodiment, the second bonding pads 342 are disposed to face the first surface 210a of the substrate body 210. The second bonding pad 342 of the second semiconductor chip 340 is exposed from the first semiconductor chip 320 to be electrically connected to the second connection pad 217 of the first region FR.

제2 접착 부재(330)는 제1 반도체 칩(320) 및 제2 반도체 칩(340) 사이에 개재되어 제2 반도체 칩(340)을 제1 반도체 칩(320)에 고정한다.The second adhesive member 330 is interposed between the first semiconductor chip 320 and the second semiconductor chip 340 to fix the second semiconductor chip 340 to the first semiconductor chip 320.

도전성 와이어(450)는 제1 반도체 칩(320)의 제1 본딩 패드(322) 및 기판 몸체(210)의 제1 접속 패드(214)를 전기적으로 연결한다.The conductive wire 450 electrically connects the first bonding pad 322 of the first semiconductor chip 320 and the first connection pad 214 of the substrate body 210.

제1 영역(FR)에 배치된 도전 볼(552)은 제2 반도체 칩(340)의 제2 본딩 패드(342) 및 기판 몸체(210)의 제2 접속 패드(217) 사이에 개재되어 제2 본딩 패드(342) 및 제2 접속 패드(217)를 전기적으로 연결한다. 본 실시예에서, 도전 볼(552)은 솔더를 포함할 수 있다.The conductive balls 552 disposed in the first region FR are interposed between the second bonding pads 342 of the second semiconductor chip 340 and the second connection pads 217 of the substrate body 210. The bonding pads 342 and the second connection pads 217 are electrically connected to each other. In this embodiment, the conductive balls 552 may include solder.

도 6을 다시 참조하면, 제2 반도체 칩 모듈(400)은 제2 영역(SR) 상에 배치된다. 제2 반도체 칩 모듈(400)은 제3 반도체 칩(420) 및 제4 반도체 칩(440)을 포함한다. 이에 더하여, 제2 반도체 칩 모듈(400)은 제3 접착 부재(410) 및 제4 접착 부재(430)를 포함할 수 있다.Referring back to FIG. 6, the second semiconductor chip module 400 is disposed on the second region SR. The second semiconductor chip module 400 includes a third semiconductor chip 420 and a fourth semiconductor chip 440. In addition, the second semiconductor chip module 400 may include a third adhesive member 410 and a fourth adhesive member 430.

제3 반도체 칩(420)은 데이터 저장부(미도시), 데이터 처리부(미도시) 및 제3 본딩 패드(422)를 포함한다. 데이터 저장부는 데이터를 저장하는 역할을 하고, 데이터 처리부는 데이터를 처리하는 역할을 한다. 제3 본딩 패드(422)는 데이터 처리부 및/또는 데이터 저장부와 전기적으로 연결된다.The third semiconductor chip 420 may include a data storage unit (not shown), a data processor (not shown), and a third bonding pad 422. The data storage unit serves to store data, and the data processing unit serves to process data. The third bonding pad 422 is electrically connected to the data processing unit and / or the data storage unit.

제3 반도체 칩(420)은 기판 몸체(210)의 제1 면(110a) 상에 배치된다. 본 실시예에서, 제3 본딩 패드(422)는 기판 몸체(210)의 제1 면(210a)과 마주하도록 배치된다. 제3 반도체 칩(420)의 제3 본딩 패드(422)는 제2 영역(SR)에 배치된 제1 접속 패드(216)와 전기적으로 연결되기 위해 기판 몸체(210)로부터 노출된다.The third semiconductor chip 420 is disposed on the first surface 110a of the substrate body 210. In this embodiment, the third bonding pads 422 are disposed to face the first surface 210a of the substrate body 210. The third bonding pads 422 of the third semiconductor chip 420 are exposed from the substrate body 210 to be electrically connected to the first connection pads 216 disposed in the second region SR.

제3 접착 부재(410)는 제3 반도체 칩(420) 및 제1 면(210a) 사이에 개재되어 제4 반도체 칩(420)을 기판 몸체(210)의 제1 면(210a)에 고정한다.The third adhesive member 410 is interposed between the third semiconductor chip 420 and the first surface 210a to fix the fourth semiconductor chip 420 to the first surface 210a of the substrate body 210.

제4 반도체 칩(440)은 데이터 저장부(미도시), 데이터 처리부(미도시) 및 제4 본딩 패드(442)를 포함한다. 데이터 저장부는 데이터를 저장하는 역할을 하고, 데이터 처리부는 데이터를 처리하는 역할을 한다. 제4 본딩 패드(442)는 데이터 처리부 및/또는 데이터 저장부와 전기적으로 연결된다.The fourth semiconductor chip 440 includes a data storage unit (not shown), a data processing unit (not shown), and a fourth bonding pad 442. The data storage unit serves to store data, and the data processing unit serves to process data. The fourth bonding pad 442 is electrically connected to the data processor and / or the data storage.

제4 반도체 칩(440)은 제3 반도체 칩(420) 상에 배치된다. 본 실시예에서, 제4 본딩 패드(442)는 기판 몸체(210)의 제1 면(210a)과 마주하도록 배치된다. 제4 반도체 칩(440)의 제4 본딩 패드(442)는 제2 영역(SR)의 제2 접속 패드(218)와 전기적으로 연결되기 위해 제3 반도체 칩(420)으로부터 노출된다.The fourth semiconductor chip 440 is disposed on the third semiconductor chip 420. In the present embodiment, the fourth bonding pads 442 are disposed to face the first surface 210a of the substrate body 210. The fourth bonding pads 442 of the fourth semiconductor chip 440 are exposed from the third semiconductor chip 420 to be electrically connected to the second connection pads 218 of the second region SR.

제4 접착 부재(430)는 제3 반도체 칩(420) 및 제4 반도체 칩(440) 사이에 개재되어 제4 반도체 칩(440)을 제3 반도체 칩(420)에 고정한다.The fourth adhesive member 430 is interposed between the third semiconductor chip 420 and the fourth semiconductor chip 440 to fix the fourth semiconductor chip 440 to the third semiconductor chip 420.

도전성 와이어(460)는 제3 반도체 칩(420)의 제3 본딩 패드(422) 및 기판 몸체(210)의 제1 접속 패드(216)를 전기적으로 연결한다.The conductive wire 460 electrically connects the third bonding pad 422 of the third semiconductor chip 420 and the first connection pad 216 of the substrate body 210.

제2 영역(SR)에 배치된 도전 볼(554)은 제4 반도체 칩(440)의 제4 본딩 패드(442) 및 기판 몸체(210)의 제2 접속 패드(218) 사이에 개재되어 제4 본딩 패드(442) 및 제2 접속 패드(218)를 전기적으로 연결한다. 본 실시예에서, 도전 볼(554)은 솔더를 포함할 수 있다.The conductive balls 554 disposed in the second region SR are interposed between the fourth bonding pads 442 of the fourth semiconductor chip 440 and the second connection pads 218 of the substrate body 210. The bonding pads 442 and the second connection pads 218 are electrically connected to each other. In the present embodiment, the conductive balls 554 may include solder.

비록 본 실시예에서는 도 5에 도시된 바와 같이 기판(200) 상에 형성된 개 구(212)에 의하여 정의된 제1 및 제2 영역(FR,SR)들에 각각 제1 및 제2 반도체 칩 모듈(300,400)이 배치된 것이 도시되었지만 도 7에 도시된 바와 같이 제1 및 제2 반도체 칩 모듈(300,400)들은 제1 및 제2 영역(FR,SR)들에 각각 적어도 2 개가 형성될 수 있다.Although in the present embodiment, as shown in FIG. 5, the first and second semiconductor chip modules are respectively formed in the first and second regions FR and SR defined by the openings 212 formed on the substrate 200. Although 300 and 400 are disposed, at least two first and second semiconductor chip modules 300 and 400 may be formed in the first and second regions FR and SR, respectively, as shown in FIG. 7.

또한, 비록 본 실시예에서는 도 6에 도시된 바와 같이 제1 및 제2 반도체 칩 모듈(300,400)들이 적층 된 2 개의 반도체 칩들로 이루어진 것이 도시되어 있지만, 이와 다르게, 반도체 칩들은 적어도 3 개가 적층 될 수 있고, 상부 반도체 칩의 본딩 패드 및 상부 반도체 칩의 본딩 패드와 대응하는 접속 패드 사이에는 금(gold) 등을 포함하는 적층 도전 볼이 배치될 수 있다.In addition, although the first embodiment and the second semiconductor chip modules 300 and 400 are illustrated in FIG. 6, two semiconductor chips are stacked. Alternatively, at least three semiconductor chips may be stacked. In addition, a stacked conductive ball including gold and the like may be disposed between the bonding pad of the upper semiconductor chip and the bonding pad of the upper semiconductor chip and the corresponding connection pad.

이상에서 상세하게 설명한 바에 의하면, 복수개의 반도체 칩들을 적층한 상태에서, 기판과 접촉된 하부 반도체 칩의 본딩 패드 및 기판의 접속 패드는 도전성 와이어로 본딩하고, 하부 반도체 칩 상에 배치된 적어도 하나의 상부 반도체 칩들의 본딩 패드 및 기판의 접속 패드는 적어도 하나의 도전 볼을 이용하여 전기적으로 연결하여 적층 반도체 패키지의 데이터 처리 속도를 크게 향상 및 적층 반도체 패키지에서 빈번하게 발생되는 도전성 와이어들 사이의 전기적 쇼트를 방지할 수 있는 효과를 갖는다.As described above in detail, in a state in which a plurality of semiconductor chips are stacked, the bonding pads of the lower semiconductor chip and the connection pads of the substrate in contact with the substrate are bonded with conductive wires, and the at least one semiconductor chip is disposed on the lower semiconductor chip. The bonding pads of the upper semiconductor chips and the connection pads of the substrate are electrically connected by using at least one conductive ball, thereby greatly improving the data processing speed of the stacked semiconductor package and electrically shorting the conductive wires frequently generated in the stacked semiconductor package. Has the effect of preventing.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부 터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the detailed description of the present invention has been described with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art will have the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that various modifications and changes can be made in the present invention without departing from the scope of the art.

Claims (10)

제1 면 상에 배치된 제1 접속 패드 및 상기 제1 면과 대향 하는 제2 면 상에 배치된 제2 접속 패드를 갖는 기판;A substrate having a first connection pad disposed on a first surface and a second connection pad disposed on a second surface opposite the first surface; 상기 제2 면 상에 배치되며, 상기 기판으로부터 노출된 제1 본딩 패드를 갖는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되고 상기 제2 접속 패드와 마주하는 제2 본딩 패드를 갖는 제2 반도체 칩을 포함하는 반도체 칩 모듈;A second semiconductor chip disposed on the second surface and having a first bonding pad exposed from the substrate and a second bonding pad disposed on the first semiconductor chip and facing the second connection pad; A semiconductor chip module including a semiconductor chip; 상기 제1 접속 패드 및 상기 제1 본딩 패드를 전기적으로 연결하는 도전성 와이어; 및A conductive wire electrically connecting the first connection pad and the first bonding pad; And 상기 제2 접속 패드 및 상기 제2 본딩 패드를 전기적으로 연결하는 도전 볼들을 포함하는 적층 반도체 패키지.The multilayer semiconductor package including conductive balls electrically connecting the second connection pad and the second bonding pad. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 본딩 패드들은 상기 제1 및 제2 반도체 칩들의 일측 에지에 배치된 것을 특징으로 하는 적층 반도체 패키지.And the first and second bonding pads are disposed at one edge of the first and second semiconductor chips. 제1항에 있어서, 상기 반도체 칩 모듈은 적어도 2 개가 상기 기판상에 나란히 배치되는 것을 특징으로 하는 적층 반도체 패키지.The multilayer semiconductor package of claim 1, wherein at least two semiconductor chip modules are disposed side by side on the substrate. 제1항에 있어서, 상기 도전 볼은 솔더를 포함하는 것을 특징으로 하는 적층 반도체 패키지.The multilayer semiconductor package of claim 1, wherein the conductive ball comprises solder. 제1항에 있어서, 상기 도전 볼은 적어도 2 개가 적층 된 것을 특징으로 하는 적층 반도체 패키지.The multilayer semiconductor package of claim 1, wherein at least two conductive balls are stacked. 슬릿 형상의 개구의 양쪽에 형성된 제1 및 제2 영역들을 갖는 기판;A substrate having first and second regions formed on both sides of the slit-shaped opening; 상기 제1 영역에 배치되며, 상기 개구를 통해 노출된 제1 본딩 패드를 갖는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되며 상기 기판과 마주하는 제2 본딩 패드를 갖는 제2 반도체 칩을 포함하는 제1 반도체 칩 모듈;A second semiconductor chip disposed in the first region and having a first bonding pad exposed through the opening and having a second bonding pad disposed on the first semiconductor chip and facing the substrate; A first semiconductor chip module comprising; 상기 제2 영역에 배치되며, 상기 개구를 통해 노출된 제3 본딩 패드를 갖는 제3 반도체 칩 및 상기 제3 반도체 칩 상에 배치되며 상기 기판과 마주하는 제4 본딩 패드를 갖는 제4 반도체 칩을 포함하는 제2 반도체 칩 모듈;A third semiconductor chip disposed in the second region and having a third bonding pad exposed through the opening, and a fourth semiconductor chip having a fourth bonding pad disposed on the third semiconductor chip and facing the substrate; A second semiconductor chip module comprising; 상기 개구를 통해 상기 제1 및 제3 본딩 패드들 및 상기 기판에 형성된 제1 접속 패드들을 전기적으로 연결하는 도전성 와이어; 및A conductive wire electrically connecting the first and third bonding pads and the first connection pads formed in the substrate through the opening; And 상기 제2 및 제4 본딩 패드들 및 상기 기판에 형성된 제2 접속 패드들 사이에 개재된 도전 볼들을 포함하는 적층 반도체 패키지.And a conductive ball interposed between the second and fourth bonding pads and the second connection pads formed on the substrate. 제6항에 있어서,The method of claim 6, 상기 제1 및 제2 반도체 칩 모듈들은 상기 개구를 따라 적어도 2 개가 나란히 배치되는 것을 특징으로 하는 적층 반도체 패키지.And at least two of the first and second semiconductor chip modules are disposed side by side along the opening. 제6항에 있어서,The method of claim 6, 상기 도전 볼들은 솔더를 포함하는 것을 특징으로 하는 적층 반도체 패키지.And the conductive balls comprise solder. 제6항에 있어서,The method of claim 6, 상기 도전 볼들은 적어도 2 개가 적층 된 것을 특징으로 하는 적층 반도체 패키지.Laminated semiconductor package, characterized in that at least two conductive balls are stacked. 제6항에 있어서,The method of claim 6, 상기 기판은 상기 제1 영역에 배치된 제1 볼 랜드들; 및The substrate may include first ball lands disposed in the first region; And 상기 제2 영역에 배치되며, 상기 개구를 기준으로 대칭 형상으로 배치된 제2 볼 랜드를 포함하는 것을 특징으로 하는 적층 반도체 패키지.And a second ball land disposed in the second region and symmetrically arranged with respect to the opening.
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