KR20010066268A - stack-type semiconductor package and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A stack-type semiconductor package is provided to improve heat radiation capacity of the package, by diversifying a heat radiation path while increasing a heat radiation area, and to minimize the height protruded to an upper part of a molding body by positioning a solder ball on the package. CONSTITUTION: A semiconductor chip(1) has a bonding pad. A plurality of leads(2a) are disposed in the periphery of the semiconductor chip, comprising a ball land(200) having a relatively broader width as compared with other portions in a lengthwise direction and a bonding part for an electrical connection with the bonding pad. A conductive connection member(3) electrically connects the bonding pad of the semiconductor chip with the bonding part of the lead. A molding body(4) encapsulates the entire structure except a lower surface of the semiconductor chip, the ball land of the lead and a lower surface(201) of the lead so that only the lower surface of the semiconductor chip, the ball land of the lead and the lower surface of the lead are exposed.

Description

적층형 반도체 패키지 및 그 제조방법{stack-type semiconductor package and method for fabricating the same}Stack-type semiconductor package and method for fabricating the same

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 널리 사용되고 있는 값싸고 신뢰성 높은 기존의 부자재(附資材)를 이용하므로써 제조 비용 측면에서는 저비용으로 제조가능하며, 구조적 측면에서는 경박하여 적층가능한 신뢰성 높은 반도체 패키지를 제공할 수 있도록 한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package. More particularly, the present invention relates to a semiconductor package, which can be manufactured at low cost in terms of manufacturing cost, and is light in terms of structure. The package can be provided.

일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.In general, the packaging technology for integrated circuits in the semiconductor industry continues to evolve to meet the demand for miniaturization and mounting reliability.

즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.In other words, the demand for miniaturization is accelerating the development of packages close to the chip scale, and the demand for mounting reliability emphasizes the importance of package manufacturing technology that can improve the efficiency of mounting work and the mechanical and electrical reliability after mounting. I'm making it.

한편, 일반적으로 반도체소자는 집적회로가 형성된 웨이퍼 상태에서 낱개의 칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판에의 실장이 용이하도록 조립하는 패키징 공정을 거치게 된다.On the other hand, in general, semiconductor devices are separated into individual chips in a wafer in which integrated circuits are formed, and then mounted in a plastic package or a ceramic package, and then subjected to a packaging process for assembling the substrate to facilitate mounting on the substrate.

이와 같이 행해지는 반도체소자에 대한 패키징 공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.The main purpose of the packaging step for the semiconductor element thus performed is to secure the shape and protect the function for mounting on the substrate or the socket.

또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.In addition, in recent years, technologies related to the assembly process, such as multi-pinning, micro-assembly technology, and package variety due to the diversification of the mounting type according to the high integration of integrated circuits, are also greatly changed according to the subdivided fields.

반도체 조립공정의 개요에 대해 현재 가장 많이 사용되고 있는 플라스틱 타입의 반도체소자를 도 1을 참조하여 예로 들어 설명하면 다음과 같다.The plastic type semiconductor device, which is currently used the most, for the outline of the semiconductor assembly process will be described with reference to FIG. 1 as an example.

먼저, 전기적 회로가 형성된 웨이퍼를 각각의 단일 칩으로 분리하는데, 이때 Si(실리콘)는 모스경도 7로서 딱딱하고 깨지기 쉬운 성질을 갖고 있으므로 웨이퍼의 제조시 미리 분리할 라인에 절단하기 위한 물질을 넣어두고 이 분리라인을 따라 브레이크 응력을 가해 파괴, 분리시키는 방법을 취하는 경우가 많다.First, the wafer on which the electrical circuit is formed is separated into each single chip, and Si (silicon) has a Mohs hardness of 7 and is hard and brittle, so that a material for cutting is placed in a line to be separated in advance in manufacturing the wafer. In many cases, a break stress is applied along this separation line to break and separate.

또한, 분리된 각각의 반도체 칩(1)은 리드프레임의 다이패드(6)에 본딩되고, 이때의 접합방법은 Au-Si 공정(共晶)법, 납땜법, 수지접착법 등이 있으며 용도에따라 알맞은 방법이 선택되어 사용된다.In addition, each of the separated semiconductor chips 1 is bonded to the die pad 6 of the lead frame, and the bonding method is Au-Si process, soldering method, resin bonding method and the like. The appropriate method is selected and used accordingly.

한편, 전술한 바와 같이 반도체 칩(1)을 리드프레임의 다이패드(6)에 접착하는 목적은 조립이 완료된 후 기판에 실장시키기 위해서 뿐만 아니라, 전기적 입출력단자나 어스(earth)를 겸하는 일도 있으며 소자의 동작시 발생하는 열의 방열통로로서도 필요로 하는 경우가 있기 때문이다.On the other hand, as described above, the purpose of bonding the semiconductor chip 1 to the die pad 6 of the lead frame is not only to be mounted on a substrate after assembly is completed, but also to serve as an electrical input / output terminal or earth. This is because the heat dissipation path of heat generated during the operation may also be required.

상기와 같이 반도체 칩(1)을 본딩한 후에는 칩의 본딩패드와 리드프레임의 인너리드를 와이어(3)로 본딩하므로써 연결하게 되며, 와이어 본딩의 방법으로 플라스틱 봉함 패키지에서는 일반적으로 골드 와이어를 사용한 열압착법 또는 열압착법과 초음파법을 혼용한 방법이 주로 이용되고 있다.After bonding the semiconductor chip 1 as described above, the bonding pad of the chip and the inner lead of the lead frame are bonded by the wire 3, and the wire sealing method generally uses a gold wire in a plastic encapsulation package. The thermocompression method or the method which mixed the thermocompression method and the ultrasonic method is mainly used.

또한, 와이어 본딩에 의해 반도체 칩(1)과 인너리드(8a)가 전기적으로 연결된 후에는 칩을 고순도의 에폭시 수지를 사용하여 성형 봉합하므로써 몰드바디(4)를 형성시키는 몰딩공정이 수행되는데, 이때 사용되는 에폭시 수지는 집적회로의 신뢰성을 좌우하는 중요한 요소이며, 수지의 고순도화와 몰딩시 집적회로에 주어지는 응력을 저감시키기 위한 저응력화 등의 개선이 추진되고 있다.In addition, after the semiconductor chip 1 and the inner lead 8a are electrically connected by wire bonding, a molding process of forming the mold body 4 by forming and sealing the chip using a high purity epoxy resin is performed. Epoxy resins used are important factors that determine the reliability of integrated circuits, and improvements such as high purity of resins and low stresses for reducing stress applied to integrated circuits during molding are being promoted.

그리고, 상기한 공정이 완료된 후에는 IC 패키지를 소켓이나 기판에 실장하기 위해 아웃터리드(8b)(outer lead)를 소정의 형상으로 절단하고 성형하는 공정이 행해지며, 아웃터리드에는 실장접합성(납땜성)을 향상시키기 위해 도금이나 납딥(dip)이 처리된다.After the above process is completed, a process of cutting and molding the outer lead 8b (outer lead) into a predetermined shape is carried out to mount the IC package on a socket or a substrate. Plating or dip dips are applied to improve.

한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 패키지의 대표적인 예로서는 전술한 DIP(Dual Inline Package)외에QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA 패키지( Ball Grid Array package), BLP(Bottom Leaded Package) 등이 있으며, 계속 다핀(多-pin)화 또는 경박단소(輕薄短小)화 되고 있다.On the other hand, semiconductor packages are divided into various types according to the mounting type and the lead type. As a representative example of the package, in addition to the above-described Dual Inline Package (DIP), QFP (Quad Flat Package), TSOP (Thin Small Outline Package), BGA Package (Ball) Grid Array package (BLP), Bottom Leaded Package (BLP), and the like, continue to be multi-pin or light and thin.

상기한 패키지 타입중, BGA 패키지(Ball Grid Array package)는 반도체 칩(1a)이 부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아웃터리드(outer lead) 대신으로 사용하게 되며, 상기 BGA 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 할 수 있으며, QFP와는 달리 리드의 변형이 없는 장점이 있다.Among the package types described above, the BGA package (Ball Grid Array package) is arranged in a predetermined state by arranging the spherical solder balls on the back surface of the substrate on which the semiconductor chip 1a is attached to be used instead of the outer lead. In addition, the BGA package may have a smaller package body area than a quad flat package (QFP) type, and unlike the QFP, there is no lead deformation.

대신, 상기 BGA 패키지는 기존의 리드프레임에 비해 값이 비싼 회로기판을 사용하므로 제조원가가 높아지고, 반도체 칩 및 골드 와이어의 보호를 위해 봉지공정 수행시 상형 및 하형에 의해 회로기판이 눌러져 솔더마스크에 크랙이 발생할 우려가 높아지는 등의 단점이 있다.Instead, the BGA package uses a circuit board that is more expensive than a conventional lead frame, thereby increasing manufacturing costs, and cracking the solder mask by pressing the upper and lower molds during the encapsulation process to protect the semiconductor chip and the gold wire. There are disadvantages such as a high possibility of occurrence.

한편, BLP(Bottom Leaded Package)는 패키지 몸체의 바텀면을 통해 노출된 리드를 이용하여 기판에 실장하므로, 패키지 몸체의 두께를 아웃터리드를 갖는 DIP나 QFP 타입에 비해 작게 할 수 있다.On the other hand, since BLP (Bottom Leaded Package) is mounted on the substrate using the lead exposed through the bottom surface of the package body, the thickness of the package body can be made smaller than that of the DIP or QFP type having an outlier.

상기한 반도체 패키지들은 실장면적, 입출력 단자수, 전기적 신뢰성, 제조공정의 유연성, 제조비용등에 있어 제각기 장점 및 단점을 갖고 있다.The semiconductor packages have advantages and disadvantages in terms of mounting area, number of input / output terminals, electrical reliability, manufacturing process flexibility, manufacturing cost, and the like.

따라서, 상기한 각 패키지들의 장점을 살리면서 단점을 해소한 새로운 타입의 반도체 패키지가 지속적으로 연구 개발되고 있는 실정이다.Therefore, a new type of semiconductor package that solves the disadvantages while making use of the advantages of the above-mentioned packages is constantly being researched and developed.

본 발명은 상기한 바와 같이 기존의 반도체 패키지가 갖는 장점을 최대한 살리면서 단점은 해소한 새로운 타입의 반도체 패키지를 제공하기 위한 것으로서, 값싸고 신뢰성 높은 기존의 부자재(附資材)를 이용하므로써 제조 비용 측면에서는 저비용으로 제조가능하며 구조적 측면에서는 경박하여 적층가능한 신뢰성 높은 반도체 패키지 및 그 제조방법을 제공하는데 그 목적이 있다.The present invention is to provide a new type of semiconductor package that solves the disadvantages while maximizing the advantages of the existing semiconductor package as described above, manufacturing cost by using the existing subsidiary materials cheap and reliable To provide a highly reliable semiconductor package and a method of manufacturing the same that can be manufactured at low cost and lightly stacked in terms of structure.

도 1은 종래 반도체 패키지의 일예를 나타낸 종단면도1 is a longitudinal cross-sectional view showing an example of a conventional semiconductor package

도 2a는 본 발명의 제1실시예에 따른 반도체 패키지 구조를 나타낸 사시도2A is a perspective view showing a semiconductor package structure according to a first embodiment of the present invention

도 2b는 도 2a의 Ⅰ-Ⅰ선을 나타낸 종단면도FIG. 2B is a longitudinal sectional view showing the line I-I of FIG. 2A

도 3은 본 발명의 제1실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도3 is a longitudinal sectional view showing an example of a semiconductor package stack in accordance with a first embodiment of the present invention;

도 4a는 본 발명의 제2실시예에 따른 반도체 패키지 구조를 나타낸 사시도4A is a perspective view illustrating a semiconductor package structure according to a second embodiment of the present invention.

도 4b는 도 4a의 Ⅱ-Ⅱ선을 나타낸 종단면도FIG. 4B is a longitudinal sectional view showing the II-II line of FIG. 4A

도 5는 본 발명의 제2실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도5 is a longitudinal sectional view showing an example of a semiconductor package stack in accordance with a second embodiment of the present invention;

도 6은 본 발명의 제1실시예 및 제2실시예에 따른 반도체 패키지 제조시 적용되는 리드프레임의 구조를 나타낸 평면도로서, 와이어 본딩후의 상태도FIG. 6 is a plan view illustrating a structure of a lead frame applied in manufacturing a semiconductor package according to the first and second embodiments of the present invention, and is a state diagram after wire bonding. FIG.

도 7a은 본 발명의 제3실시예에 따른 반도체 패키지 구조를 나타낸 사시도7A is a perspective view showing a semiconductor package structure according to a third embodiment of the present invention.

도 7b는 도 7a의 Ⅲ-Ⅲ선을 나타낸 종단면도FIG. 7B is a longitudinal sectional view showing the III-III line of FIG. 7A

도 8은 본 발명의 제3실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도8 is a longitudinal cross-sectional view showing an example of a semiconductor package stack in accordance with a third embodiment of the present invention;

도 9a는 본 발명의 제4실시예에 따른 반도체 패키지 구조를 나타낸 사시도9A is a perspective view showing a semiconductor package structure according to a fourth embodiment of the present invention.

도 9b는 도 9a의 Ⅳ-Ⅳ선을 나타낸 종단면도FIG. 9B is a longitudinal sectional view showing the IV-IV line in FIG. 9A

도 10은 본 발명의 제4실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도10 is a longitudinal sectional view showing an example of a semiconductor package stack in accordance with a fourth embodiment of the present invention;

도 11은 본 발명의 제3실시예 및 제4실시예에 따른 반도체 패키지 제조시 적용되는 리드프레임의 구조를 나타낸 평면도로서, 와이어 본딩후의 상태도FIG. 11 is a plan view illustrating a structure of a lead frame applied to fabrication of semiconductor packages according to third and fourth embodiments of the present invention, and is a state diagram after wire bonding. FIG.

도 12a는 본 발명의 제5실시예에 따른 반도체 패키지 구조를 나타낸 사시도12A is a perspective view of a semiconductor package structure according to a fifth embodiment of the present invention;

도 12b는 도 12a의 Ⅴ-Ⅴ선을 나타낸 종단면도12B is a longitudinal sectional view showing the V-V line of FIG. 12A.

도 13은 본 발명의 제5실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도13 is a longitudinal sectional view showing a semiconductor package stack example according to a fifth embodiment of the present invention;

도 14a는 본 발명의 제6실시예에 따른 반도체 패키지 구조를 나타낸 사시도14A is a perspective view illustrating a semiconductor package structure according to a sixth embodiment of the present invention.

도 14b는 도 14a의 Ⅵ-Ⅵ선을 나타낸 종단면도FIG. 14B is a longitudinal sectional view showing a VI-VI line of FIG. 14A. FIG.

도 15는 본 발명의 제6실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도15 is a longitudinal sectional view showing a semiconductor package stack example according to a sixth embodiment of the present invention;

도 16은 본 발명의 제5실시예 및 제6실시예에 따른 반도체 패키지 제조시 적용되는 리드프레임의 구조를 나타낸 평면도로서, 와이어 본딩후의 상태도FIG. 16 is a plan view illustrating a structure of a lead frame applied to fabricating semiconductor packages according to fifth and sixth embodiments of the present invention, and is a state diagram after wire bonding. FIG.

도 17a는 본 발명의 제7실시예에 따른 반도체 패키지 구조를 나타낸 사시도17A is a perspective view illustrating a semiconductor package structure according to a seventh embodiment of the present invention.

도 17b는 도 17a의 Ⅶ-Ⅶ선을 나타낸 종단면도FIG. 17B is a longitudinal sectional view showing the VII-VII line in FIG. 17A

도 18은 본 발명의 제7실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도18 is a longitudinal sectional view showing a semiconductor package stack example according to a seventh embodiment of the present invention;

도 19a는 본 발명의 제8실시예에 따른 반도체 패키지 구조를 나타낸 사시도19A is a perspective view illustrating a semiconductor package structure according to an eighth embodiment of the present invention.

도 19b는 도 19a의 Ⅷ-Ⅷ선을 나타낸 종단면도FIG. 19B is a longitudinal sectional view showing the VII-VII line of FIG. 19A. FIG.

도 20은 본 발명의 제8실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도20 is a longitudinal cross-sectional view showing an example of a semiconductor package stack in accordance with an eighth embodiment of the present invention;

도 21은 본 발명의 제7실시예 및 제8실시예에 따른 반도체 패키지 제조시 적용되는 리드프레임 구조를 나타낸 평면도FIG. 21 is a plan view illustrating a leadframe structure applied to fabrication of a semiconductor package according to example 7 and example 8 of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1:반도체 칩 2a,2b:리드1: Semiconductor chip 2a, 2b: Lead

200:볼랜드 201:리드 하부면200: Borland 201: Reed lower surface

3:전도성연결부재 4:몰드바디3: conductive connecting member 4: molded body

5:솔더볼 6:다이패드5: Solder Ball 6: Die Pad

상기한 목적을 달성하기 위한 본 발명의 제1형태에 따르면, 본딩패드를 구비한 반도체 칩과, 길이방향의 다른 부위에 비해 넓은 폭을 가지는 볼랜드 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며 상기 반도체 칩 주위에 배치되는 복수개의 리드와, 상기 반도체 칩의 본딩패드와 리드의 본딩부를 전기적으로 연결하는 전도성 연결부재와, 상기 반도체 칩의 하부면과 리드의 볼랜드 및 리드 하부면만이 노출되도록 이를 제외한 나머지 전체 구조를 감싸는 몰드바디를 구비한 것을 특징으로 하는 적층형 반도체 패키지가 제공된다.According to a first aspect of the present invention for achieving the above object, there is provided a semiconductor chip with a bonding pad, a ball land having a wider width than other portions in the longitudinal direction, and a bonding portion for electrical connection with the bonding pad. And a plurality of leads disposed around the semiconductor chip, a conductive connecting member electrically connecting the bonding pads of the semiconductor chip and the bonding portions of the leads, and only the lower surface of the semiconductor chip and the ball lands and lower surfaces of the leads to be exposed. Except for this, there is provided a stacked semiconductor package comprising a mold body surrounding the entire structure.

한편, 상기한 목적을 달성하기 위한 본 발명의 제2형태는, 본딩패드를 구비한 반도체 칩과, 길이방향의 다른 부위에 비해 넓은 폭을 가짐과 동시에 상·하부로 돌출 형성된 볼랜드 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며 상기 반도체 칩 주위에 배치되는 복수개의 리드와, 상기 반도체 칩의 본딩패드와 리드의 본딩부를 전기적으로 연결하는 전도성 연결부재와, 상기 반도체 칩의 하부면과 리드의 볼랜드 상·하면만이 노출되도록 이를 제외한 나머지 전체 구조를 감싸는 몰드바디를 구비한 것을 특징으로 하는 적층형 반도체 패키지가 제공된다.On the other hand, the second aspect of the present invention for achieving the above object is a semiconductor chip having a bonding pad, a ball land and a bonding pad protruding upward and downward while having a wider width than other portions in the longitudinal direction. A plurality of leads disposed around the semiconductor chip, the conductive connecting members electrically connecting the bonding pads of the semiconductor chip and the bonding portions of the leads, and a lower surface and a lead of the semiconductor chip. Provided is a stacked semiconductor package comprising a mold body covering the entire structure except for the upper and lower surfaces of the borland.

그리고, 상기한 목적을 달성하기 위한 본 발명의 제3형태는, 반도체 칩을 볼랜드 및 본딩부가 구비된 리드 내측단 내부 영역의 중앙부에 위치시키는 단계와, 상기 반도체 칩의 본딩패드와 리드의 본딩부를 전도성 연결부재를 이용하여 전기적으로 접속시키는 단계와, 상기 반도체 칩의 하부면과 리드의 볼랜드 및 리드 하부면만이 노출되도록 이를 제외한 나머지 전체 구조를 봉지재로 감싸는 단계를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지 제조방법이 제공된다.According to a third aspect of the present invention, a semiconductor chip may be positioned at a central portion of an inner region of a lead inner end including a borland and a bonding portion, and a bonding pad and a bonding portion of the semiconductor chip may be disposed. Electrically connecting using a conductive connection member, and encapsulating the entire structure except for this so that only the bottom surface of the semiconductor chip and the ball land and the lead lower surface of the lead are exposed with an encapsulant. Package manufacturing methods are provided.

한편, 상기한 목적을 달성하기 위한 본 발명의 제4형태는, 반도체 칩을 상·하부로 돌출 형성된 볼랜드 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비된 리드 내측단 내부 영역 중앙부에 위치시키는 단계와, 상기 반도체 칩의 본딩패드와 리드의 본딩부를 전도성 연결부재를 이용하여 전기적으로 접속시키는 단계와, 상기 반도체 칩의 하부면과 리드의 볼랜드 상·하면만이 노출되도록 이를 제외한 나머지 전체 구조를 봉지재로 감싸 몰드바디를 형성하는 단계를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지 제조방법이 제공된다.On the other hand, the fourth aspect of the present invention for achieving the above object is to position the semiconductor chip in the center of the inner region of the inner side end of the lead provided with a ball land protruding upward and downward and a bonding portion for electrical connection with the bonding pads. And electrically connecting the bonding pads of the semiconductor chip to the bonding portions of the leads using a conductive connecting member, and the entire structure except for this so that only the upper and lower surfaces of the borland of the semiconductor chip and the leads are exposed. Provided is a method of manufacturing a stacked semiconductor package, comprising the step of forming a mold body wrapped with an encapsulant.

이하, 본 발명의 각 실시예를 첨부도면 도 2a 내지 도 21을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, each embodiment of the present invention will be described in detail with reference to FIGS. 2A to 21.

먼저, 본 발명의 제1실시예에 대해 도 2a 내지 도 3, 그리고 도 6을 참조하여 설명하면 다음과 같다.First, the first embodiment of the present invention will be described with reference to FIGS. 2A to 3 and 6.

도 2a는 본 발명의 제1실시예에 따른 반도체 패키지 구조를 나타낸 사시도이고, 도 2b는 도 2a의 Ⅰ-Ⅰ선을 나타낸 종단면도이다.FIG. 2A is a perspective view illustrating a semiconductor package structure according to a first embodiment of the present invention, and FIG. 2B is a longitudinal cross-sectional view illustrating a line I-I of FIG. 2A.

한편, 도 6은 본 발명의 제1실시예에 따른 반도체 패키지 제조시 적용되는리드프레임 구조를 나타낸 평면도로서, 와이어본딩 후의 상태도이다.FIG. 6 is a plan view illustrating a lead frame structure applied when a semiconductor package is manufactured according to the first embodiment of the present invention, and is a state diagram after wire bonding.

본 발명의 제1실시예에 따른 적층형 반도체 패키지는, 본딩패드를 구비한 반도체 칩(1)과, 길이방향의 다른 부위에 비해 넓은 폭을 가지는 볼랜드(200)(Ball land) 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며 상기 반도체 칩(1) 주위에 배치되는 복수개의 리드(2a)와, 상기 반도체 칩(1)의 본딩패드와 리드(2a)의 본딩부를 전기적으로 연결하는 전도성 연결부재(3)와, 상기 반도체 칩(1)의 하부면과 리드(2a)의 볼랜드(200) 및 리드 하부면(201)만이 노출되도록 이를 제외한 나머지 전체 구조를 감싸는 몰드바디(4)를 포함하여 구성된다.The stacked semiconductor package according to the first embodiment of the present invention includes a semiconductor chip 1 having a bonding pad, a ball land 200 having a wider width than other portions in the longitudinal direction, Bonding portions for electrical connection of the plurality of leads 2a disposed around the semiconductor chip 1, and electrically connecting the bonding pads of the semiconductor chip 1 and the bonding portions of the leads 2a. Including a member 3, and a mold body (4) surrounding the entire structure except this to expose only the lower surface of the semiconductor chip 1, the ball land 200 and the lower lead surface 201 of the lid (2a) It is composed.

이때, 상기 몰드바디(4) 상면으로 노출되는 볼랜드(200)에는 외부전원 접속단자인 솔더볼(5)이 구비된다.At this time, the ball land 200 exposed to the upper surface of the mold body 4 is provided with a solder ball (5) which is an external power connection terminal.

한편, 상기 볼랜드(200)는, 리드(2a) 상면에 대해 볼랜드(200) 영역을 제외한 나머지 영역을 하프 에칭(half etching)함에 따라 형성된다.Meanwhile, the ball land 200 is formed by half etching a region other than the ball land region 200 with respect to the upper surface of the lead 2a.

이와 같이 구성된 본 발명 제1실시예의 반도체 패키지 제조 과정은 다음과 같다.The semiconductor package manufacturing process of the first embodiment of the present invention configured as described above is as follows.

먼저, 반도체 칩(1)을 준비한 상태에서 상기 반도체 칩(1)을 리드(2a) 내측단 내부 영역의 중앙부에 위치시키게 된다.First, in the state where the semiconductor chip 1 is prepared, the semiconductor chip 1 is positioned at the center of the inner region of the inner end of the lead 2a.

한편, 반도체 칩(1)이 리드(2a) 내측단 내부 영역의 중앙부에 위치한 후에는, 반도체 칩(1)의 본딩패드와 리드(2a)의 본딩부를 전도성 연결부재(3)인 골드 와이어를 이용하여 전기적으로 연결하는 와이어 본딩을 수행한다.On the other hand, after the semiconductor chip 1 is located at the center of the inner region of the inner end of the lead 2a, the bonding pad of the semiconductor chip 1 and the bonding portion of the lead 2a are made of gold wires, which are conductive connecting members 3. Wire bonding is performed.

이어, 와이어 본딩후에는 반도체칩이 외부환경으로부터 보호되도록 봉지재(예;Epoxy Molding Compound)로 몰딩하는 몰딩 공정을 수행하게 된다.Subsequently, after wire bonding, a molding process of molding a semiconductor chip with an encapsulant (eg, an epoxy molding compound) is performed to protect the semiconductor chip from an external environment.

이때, 상기 반도체 칩(1)의 하부면과 리드(2a)의 볼랜드(200) 및 리드 하부면(201)만이 몰드바디(4) 외측으로 노출되며 이를 제외한 나머지 전체 구조가 몰드바디(4)에 의해 감싸지게 된다.At this time, only the lower surface of the semiconductor chip 1 and the ball land 200 and the lower lead surface 201 of the lid 2a are exposed to the outside of the mold body 4, and the entire structure except for this is exposed to the mold body 4. It will be wrapped.

그 후, 상기 몰드바디(4) 상면으로 노출된 볼랜드(200)에 외부전원 접속단자인 솔더볼(5)을 부착하면 본 발명의 제1실시예에 따른 반도체 패키지의 제조가 완료된다.Thereafter, when the solder ball 5, which is an external power connection terminal, is attached to the ball land 200 exposed to the upper surface of the mold body 4, the manufacture of the semiconductor package according to the first embodiment of the present invention is completed.

한편, 본 발명의 제1실시예에 따른 반도체 패키지는 도 3에 나타낸 바와 같이, 패키지 단품 상면에 또 하나의 패키지 단품을 적층하여 패키지 스택(package stack)을 구성하므로써 메모리 용량의 증가가 가능하다.Meanwhile, in the semiconductor package according to the first exemplary embodiment of the present invention, as shown in FIG. 3, the memory capacity can be increased by stacking another package unit on the package unit upper surface to form a package stack.

즉, 하나의 패키지 단품이 하부 패키지를 이루도록 한 상태에서, 상기 하부 패키지 단품 상면으로 노출된 각 솔더볼(5)이, 몰드바디(4) 저면으로 노출된 볼랜드(200)와 각각 대응하여 접속되도록 상부 패키지를 적층하므로써 메모리 용량의 증가가 가능하며, 도면상에는 2개의 패키지를 스택한 경우를 도시하였으나 그 이상의 개수로의 스택도 가능함은 물론이다.That is, in a state in which one package unit forms a lower package, each solder ball 5 exposed to the upper surface of the lower package unit is connected to the ball land 200 exposed to the bottom of the mold body 4 so as to correspond to each other. By stacking the packages, it is possible to increase the memory capacity. In the drawing, two packages are stacked, but a larger number of stacks are possible.

상기와 같이 제조되는 본 발명 제1실시예에 따른 반도체 패키지는, 반도체 칩(1) 하부면과, 볼랜드(200)를 포함하는 리드(2a)의 하부면, 그리고 리드(2a)의 외측 끝단부가 몰드바디(4) 외측으로 노출되므로 인해, 회로 동작시 발생하는 열을 외부로 방출하는 경로가 다양해지고 그 면적이 확장되는 결과를 가져오므로써, 결국 반도체 패키지의 방열 성능을 매우 효과적으로 증대시킬 수 있게 된다.In the semiconductor package according to the first embodiment of the present invention manufactured as described above, the lower surface of the semiconductor chip 1, the lower surface of the lead 2a including the borland 200, and the outer end portion of the lead 2a Due to the exposure to the outside of the mold body 4, the path of dissipating heat generated during the circuit operation to the outside is diversified and the area thereof is expanded, thereby effectively increasing the heat dissipation performance of the semiconductor package. do.

한편, 본 발명 제1실시예에 따른 반도체 패키지는, 솔더볼(5)이 몰드바디(4) 상면에 부착되므로 인해 솔더볼(5)의 몰드바디(4) 상면으로 돌출되는 부분의 높이가 낮아지므로 인해 패키지의 전체적인 사이즈를 경박하게 할 수 있게 된다.On the other hand, the semiconductor package according to the first embodiment of the present invention, because the solder ball 5 is attached to the upper surface of the mold body 4 because the height of the portion protruding to the upper surface of the mold body 4 of the solder ball 5 is lowered The overall size of the package can be made light.

다음으로, 본 발명의 제2실시예에 대해 도 4a 내지 도 6을 참조하여 설명하면 다음과 같다.Next, a second embodiment of the present invention will be described with reference to FIGS. 4A to 6.

도 4a는 본 발명의 제2실시예에 따른 반도체 패키지 구조를 나타낸 사시도이고, 도 4b는 도 4a의 Ⅱ-Ⅱ선을 나타낸 종단면도이며, 도 5는 본 발명의 제2실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도이다.4A is a perspective view illustrating a semiconductor package structure according to a second embodiment of the present invention, FIG. 4B is a longitudinal cross-sectional view illustrating line II-II of FIG. 4A, and FIG. 5 is a semiconductor package according to the second embodiment of the present invention. It is a longitudinal cross-sectional view which shows a stack example.

그리고, 도 6은 본 발명의 제2실시예에 따른 반도체 패키지 제조시 적용되는 리드프레임의 구조를 나타낸 평면도로서, 와이어본딩후의 상태도이다.6 is a plan view showing a structure of a lead frame applied when manufacturing a semiconductor package according to a second embodiment of the present invention, and is a state diagram after wire bonding.

본 발명의 제2실시예에 따른 적층형 반도체 패키지는, 본딩패드를 구비한 반도체 칩(1)과, 길이방향의 다른 부위에 비해 넓은 폭을 가지는 볼랜드(200) 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며 상기 반도체 칩(1) 주위에 배치되는 복수개의 리드(2a)와, 상기 반도체 칩(1)의 본딩패드와 리드(2a)의 본딩부를 전기적으로 연결하는 전도성 연결부재(3)와, 상기 반도체 칩(1)의 하부면과 리드(2a)의 볼랜드(200) 및 리드 하부면(201)만이 노출되도록 이를 제외한 나머지 전체 구조를 감싸는 몰드바디(4)를 포함하여 구성된다.In the stacked semiconductor package according to the second embodiment of the present invention, a semiconductor chip 1 including a bonding pad, a ball land 200 having a wider width than other portions in the longitudinal direction, and an electrical connection with the bonding pad are provided. Bonding parts for providing a plurality of leads (2a) disposed around the semiconductor chip 1, the conductive connection member 3 for electrically connecting the bonding pads of the semiconductor chip 1 and the bonding portion of the lead (2a) And a mold body 4 surrounding the entire structure except for this so that only the bottom surface of the semiconductor chip 1 and the ball land 200 and the lead lower surface 201 of the lid 2a are exposed.

이때, 상기 몰드바디(4) 하면으로 노출되는 볼랜드(200)에는 외부전원 접속단자인 솔더볼(5)이 구비된다.At this time, the ball land 200 exposed to the lower surface of the mold body 4 is provided with a solder ball 5 which is an external power connection terminal.

한편, 상기 볼랜드(200)는, 리드(2a) 상면에 대해 볼랜드(200) 영역을 제외한 나머지 영역을 하프 에칭(half etching)함에 따라 형성된다.Meanwhile, the ball land 200 is formed by half etching a region other than the ball land region 200 with respect to the upper surface of the lead 2a.

이와 같이 구성된 본 발명 제2실시예의 반도체 패키지 제조 과정은 다음과 같다.The semiconductor package manufacturing process of the second embodiment of the present invention configured as described above is as follows.

먼저, 반도체 칩(1)을 준비한 상태에서, 상기 반도체 칩(1)을 리드(2a) 내측단 내부 영역의 중앙부에 위치시키게 된다.First, in the state where the semiconductor chip 1 is prepared, the semiconductor chip 1 is positioned at the center of the inner region of the inner end of the lead 2a.

한편, 반도체 칩(1)이 리드(2a) 내측단 내부 영역의 중앙부에 위치한 후에는, 반도체 칩(1)의 본딩패드와 리드(2a)의 본딩부를 전도성 연결부재(3)인 골드 와이어를 이용하여 전기적으로 연결하는 와이어 본딩을 수행한다.On the other hand, after the semiconductor chip 1 is located at the center of the inner region of the inner end of the lead 2a, the bonding pad of the semiconductor chip 1 and the bonding portion of the lead 2a are made of gold wires, which are conductive connecting members 3. Wire bonding is performed.

이어, 와이어 본딩후에는 반도체칩이 외부환경으로부터 보호되도록 봉지재를 이용하여 봉지하는 몰딩공정을 수행하게 된다.Subsequently, after wire bonding, a molding process of encapsulating the semiconductor chip using an encapsulant is performed to protect the semiconductor chip from an external environment.

이때, 상기 반도체 칩(1)의 하부면과 리드(2a)의 볼랜드(200) 및 리드 하부면(201)만이 몰드바디(4) 외측으로 노출되며 이를 제외한 나머지 전체 구조가 몰드바디(4)에 의해 감싸지게 된다.At this time, only the lower surface of the semiconductor chip 1 and the ball land 200 and the lower lead surface 201 of the lid 2a are exposed to the outside of the mold body 4, and the entire structure except for this is exposed to the mold body 4. It will be wrapped.

그 후, 상기 몰드바디(4) 하면으로 노출된 볼랜드(200)에 외부전원 접속단자인 솔더볼(5)을 부착하면 본 발명의 제2실시예에 따른 반도체 패키지의 제조가 완료된다.Thereafter, when the solder ball 5, which is an external power connection terminal, is attached to the ball land 200 exposed to the bottom surface of the mold body 4, the manufacture of the semiconductor package according to the second embodiment of the present invention is completed.

한편, 본 발명의 제2실시예에 따른 반도체 패키지는 도 5에 나타낸 바와 같이, 패키지 단품 상면에 또 하나의 패키지 단품을 적층하여 패키지 스택을 구성하므로써 메모리 용량의 증가가 가능하다.On the other hand, in the semiconductor package according to the second embodiment of the present invention, as shown in FIG. 5, by stacking another package unit on the package unit upper surface, a package stack can be configured to increase memory capacity.

즉, 하나의 패키지 단품이 하부 패키지를 이루도록 한 상태에서, 상기 하부패키지 단품 상면으로 노출된 각 볼랜드(200)가, 몰드바디(4) 저면에 부착된 솔더볼(5)과 각각 대응하여 접속되도록 상부 패키지를 적층하므로써 메모리 용량의 증가가 가능하며, 도면상에는 2개의 패키지를 스택하였으나 그 이상의 개수로의 스택도 가능함은 물론이다.That is, in a state in which one package unit forms a lower package, each of the ball lands 200 exposed to the upper surface of the lower package unit is connected to the solder balls 5 attached to the bottom surface of the mold body 4 respectively. By stacking the packages, it is possible to increase the memory capacity. In the drawing, two packages are stacked, but a larger number of stacks are possible.

상기와 같이 제조되는 본 발명 제2실시예에 따른 반도체 패키지의 경우에는, 반도체 칩(1) 하부면과, 리드(2a)의 하부면 및 볼랜드(200) 상면, 그리고 리드(2a)의 외측단부가 몰드바디(4) 외측으로 노출되므로 인해, 회로 동작시 발생하는 열을 외부로 방출하는 경로가 다양해지고 그 면적이 확장되는 결과를 가져오므로써, 결국 반도체 패키지의 방열 성능을 매우 효과적으로 증대시킬 수 있게 된다.In the case of the semiconductor package according to the second embodiment of the present invention manufactured as described above, the lower surface of the semiconductor chip 1, the lower surface of the lid 2a and the upper surface of the borland 200, and the outer end of the lid 2a Is exposed to the outside of the mold body 4, the path of dissipating heat generated during the operation of the circuit to the outside is diversified and the area is expanded, which can eventually increase the heat dissipation performance of the semiconductor package very effectively. Will be.

다음으로, 본 발명의 제3실시예에 대해 도 7a 내지 도 8, 그리고 도 11을 참조하여 설명하면 다음과 같다.Next, a third embodiment of the present invention will be described with reference to FIGS. 7A to 8 and 11.

도 7a은 본 발명의 제3실시예에 따른 반도체 패키지 구조를 나타낸 사시도이고, 도 7b는 도 7a의 Ⅲ-Ⅲ선을 나타낸 종단면도이며, 도 8은 본 발명의 제3실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도이다.FIG. 7A is a perspective view illustrating a semiconductor package structure according to a third embodiment of the present invention, FIG. 7B is a longitudinal cross-sectional view illustrating a III-III line of FIG. 7A, and FIG. 8 is a semiconductor package according to the third embodiment of the present invention. It is a longitudinal cross-sectional view which shows a stack example.

그리고, 도 11은 본 발명의 제3실시예에 따른 반도체 패키지 제조시 적용되는 리드프레임의 구조를 나타낸 평면도로서, 와이어 본딩 후의 상태도이다.FIG. 11 is a plan view illustrating a structure of a lead frame applied when manufacturing a semiconductor package according to a third exemplary embodiment of the present invention, and is a state diagram after wire bonding.

본 발명의 제3실시예에 따른 적층형 반도체 패키지는, 본딩패드를 구비한 반도체 칩(1)과, 상기 반도체 칩(1)이 안착되는 다이패드(6)와, 길이방향의 다른 부위에 비해 넓은 폭을 가지는 볼랜드(200) 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며 상기 다이패드(6) 주위에 배치되는 복수개의 리드(2a)와, 상기 반도체 칩(1)의 본딩패드와 리드(2a)의 본딩부를 전기적으로 연결하는 전도성 연결부재(3)와, 상기 반도체 칩(1)의 하부면과 리드(2a)의 볼랜드(200) 및 리드 하부면(201)만이 노출되도록 이를 제외한 나머지 전체 구조를 감싸는 몰드바디(4)를 포함하여 구성된다.The stacked semiconductor package according to the third embodiment of the present invention has a semiconductor chip 1 including a bonding pad, a die pad 6 on which the semiconductor chip 1 is seated, and a wider portion than the other portions in the longitudinal direction. A ball land 200 having a width and a bonding portion for electrical connection with the bonding pads are provided, and a plurality of leads 2a disposed around the die pad 6, bonding pads and leads of the semiconductor chip 1, respectively. Except for this, only the conductive connecting member 3 electrically connecting the bonding portion of 2a and the lower surface of the semiconductor chip 1 and the ball land 200 and the lower lid 201 of the lid 2a are exposed. It comprises a mold body (4) surrounding the entire structure.

이때, 상기 몰드바디(4) 상면으로 노출되는 볼랜드(200)에는 외부전원 접속단자인 솔더볼(5)이 구비된다.At this time, the ball land 200 exposed to the upper surface of the mold body 4 is provided with a solder ball (5) which is an external power connection terminal.

한편, 상기 볼랜드(200)는, 리드(2a) 상면에 대해 볼랜드(200) 영역을 제외한 나머지 영역을 하프 에칭(half etching)함에 따라 형성된다.Meanwhile, the ball land 200 is formed by half etching a region other than the ball land region 200 with respect to the upper surface of the lead 2a.

이와 같이 구성된 본 발명 제3실시예의 반도체 패키지 제조 과정은 다음과 같다.The semiconductor package manufacturing process of the third embodiment of the present invention configured as described above is as follows.

먼저, 반도체 칩(1)을 준비한 상태에서, 상기 반도체 칩(1)을 리드(2a) 내측단 내부 영역의 중앙부에 위치한 다이패드(6) 상면에 부착한다.First, in the state where the semiconductor chip 1 is prepared, the semiconductor chip 1 is attached to the upper surface of the die pad 6 located in the center of the inner region of the inner end of the lid 2a.

한편, 반도체 칩(1)이 다이패드(6) 상면에 부착된 후에는, 반도체 칩(1)의 본딩패드와 리드(2a)의 본딩부를 전도성 연결부재(3)인 골드 와이어를 이용하여 전기적으로 연결하는 와이어 본딩을 수행한다.Meanwhile, after the semiconductor chip 1 is attached to the upper surface of the die pad 6, the bonding pads of the semiconductor chip 1 and the bonding portions of the leads 2a may be electrically connected to each other using gold wires, which are conductive connecting members 3. Perform wire bonding to connect.

이어, 와이어 본딩후에는 반도체칩이 외부환경으로부터 보호되도록 봉지재를 이용하여 봉지하는 몰딩공정을 수행하게 된다.Subsequently, after wire bonding, a molding process of encapsulating the semiconductor chip using an encapsulant is performed to protect the semiconductor chip from an external environment.

이때, 상기 다이패드(6)의 저면과 리드(2a)의 볼랜드(200) 및 리드 하부면(201)만이 몰드바디(4) 외측으로 노출되며 이를 제외한 나머지 전체 구조가 몰드바디(4)에 의해 감싸지게 된다.At this time, only the bottom surface of the die pad 6 and the ball land 200 and the lid lower surface 201 of the lid 2a are exposed to the outside of the mold body 4 and the entire structure except for this is formed by the mold body 4. Will be wrapped.

그 후, 상기 몰드바디(4) 상면으로 노출된 볼랜드(200)에 외부전원 접속단자인 솔더볼(5)을 부착하면 본 발명의 제3실시예에 따른 반도체 패키지의 제조가 완료된다.Thereafter, when the solder ball 5, which is an external power connection terminal, is attached to the ball land 200 exposed to the upper surface of the mold body 4, the manufacture of the semiconductor package according to the third embodiment of the present invention is completed.

한편, 본 발명의 제3실시예에 따른 반도체 패키지는 도 8에 나타낸 바와 같이, 패키지 단품 상면에 또 하나의 패키지 단품을 적층하여 패키지 스택을 구성하므로써 메모리 용량의 증가가 가능하다.On the other hand, in the semiconductor package according to the third embodiment of the present invention, as shown in FIG. 8, the memory capacity can be increased by stacking another package unit on the package unit upper surface.

즉, 하나의 패키지 단품이 하부 패키지를 이루도록 한 상태에서, 상기 하부 패키지 단품 상면으로 노출된 각 솔더볼(5)이, 몰드바디(4) 저면으로 노출된 볼랜드(200)와 각각 대응하여 접속되도록 상부 패키지를 적층하므로써 메모리 용량의 증가가 가능하며, 도면상에는 2개의 패키지를 스택하였으나 그 이상의 개수로의 스택도 가능함은 물론이다.That is, in a state in which one package unit forms a lower package, each solder ball 5 exposed to the upper surface of the lower package unit is connected to the ball land 200 exposed to the bottom of the mold body 4 so as to correspond to each other. By stacking the packages, it is possible to increase the memory capacity. In the drawing, two packages are stacked, but a larger number of stacks are possible.

상기와 같이 제조되는 본 발명 제3실시예에 따른 반도체 패키지는, 다이패드(6)의 하부면과, 볼랜드(200)를 포함하는 리드(2a)의 하부면, 그리고 리드(2a)의 외측 끝단부가 몰드바디(4) 외측으로 노출되므로 인해, 회로 동작시 발생하는 열을 외부로 방출하는 경로가 다양해지고 그 면적이 확장되는 결과를 가져옴으로써, 결국 반도체 패키지의 방열 성능을 매우 효과적으로 증대시킬 수 있게 된다.In the semiconductor package according to the third embodiment of the present invention manufactured as described above, the bottom surface of the die pad 6, the bottom surface of the lead 2a including the borland 200, and the outer end of the lead 2a are provided. Since the additional mold body 4 is exposed to the outside, the path of dissipating heat generated during the circuit operation to the outside is diversified, and the area thereof is expanded, thereby effectively increasing the heat dissipation performance of the semiconductor package. do.

한편, 본 발명 제3실시예에 따른 반도체 패키지는, 솔더볼(5)이 몰드바디(4) 상면에 부착되므로 인해 솔더볼(5)의 몰드바디(4) 상면으로부터 돌출되는 부분의 높이가 낮아지므로 인해 패키지의 전체적인 사이즈를 경박하게 할 수 있게 된다.On the other hand, in the semiconductor package according to the third embodiment of the present invention, since the height of the portion protruding from the upper surface of the mold body 4 of the solder ball 5 is lowered because the solder ball 5 is attached to the upper surface of the mold body 4. The overall size of the package can be made light.

다음으로, 본 발명의 제4실시예에 대해 도 9a 내지 도 11을 참조하여 설명하면 다음과 같다.Next, a fourth embodiment of the present invention will be described with reference to FIGS. 9A to 11.

도 9a는 본 발명의 제4실시예에 따른 반도체 패키지 구조를 나타낸 사시도이고, 도 9b는 도 9a의 Ⅳ-Ⅳ선을 나타낸 종단면도이며, 도 10은 본 발명의 제4실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도이다.FIG. 9A is a perspective view illustrating a semiconductor package structure according to a fourth embodiment of the present invention, FIG. 9B is a longitudinal cross-sectional view illustrating line IV-IV of FIG. 9A, and FIG. 10 is a semiconductor package according to the fourth embodiment of the present invention. It is a longitudinal cross-sectional view which shows a stack example.

그리고, 도 11은 본 발명의 제4실시예에 따른 반도체 패키지 제조시 적용되는 리드프레임의 구조를 나타낸 평면도로서, 와이어본딩 후의 상태도이다.FIG. 11 is a plan view illustrating a structure of a lead frame applied when manufacturing a semiconductor package according to a fourth exemplary embodiment of the present invention, and is a state diagram after wire bonding.

본 발명의 제4실시예에 따른 적층형 반도체 패키지는, 본딩패드를 구비한 반도체 칩(1)과, 상기 반도체 칩(1)이 안착되는 다이패드(6)와, 길이방향의 다른 부위에 비해 넓은 폭을 가지는 볼랜드(200) 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며 상기 다이패드(6) 주위에 배치되는 복수개의 리드(2a)와, 상기 반도체 칩(1)의 본딩패드와 리드(2a)의 본딩부를 전기적으로 연결하는 전도성 연결부재(3)와, 상기 반도체 칩(1)의 하부면과 리드(2a)의 볼랜드(200) 및 리드 하부면(201)만이 노출되도록 이를 제외한 나머지 전체 구조를 감싸는 몰드바디(4)를 포함하여 구성된다.The stacked semiconductor package according to the fourth embodiment of the present invention has a semiconductor chip 1 having a bonding pad, a die pad 6 on which the semiconductor chip 1 is seated, and a wider portion than the other portions in the longitudinal direction. A ball land 200 having a width and a bonding portion for electrical connection with the bonding pads are provided, and a plurality of leads 2a disposed around the die pad 6, bonding pads and leads of the semiconductor chip 1, respectively. Except for this, only the conductive connecting member 3 electrically connecting the bonding portion of 2a and the lower surface of the semiconductor chip 1 and the ball land 200 and the lower lid 201 of the lid 2a are exposed. It comprises a mold body (4) surrounding the entire structure.

이때, 상기 몰드바디(4) 하면으로 노출되는 볼랜드(200)에는 외부전원 접속단자인 솔더볼(5)이 구비된다.At this time, the ball land 200 exposed to the lower surface of the mold body 4 is provided with a solder ball 5 which is an external power connection terminal.

한편, 상기 볼랜드(200)는, 리드(2a) 상면에 대해 볼랜드(200) 영역을 제외한 나머지 영역을 하프 에칭(half etching)함에 따라 형성된다.Meanwhile, the ball land 200 is formed by half etching a region other than the ball land region 200 with respect to the upper surface of the lead 2a.

이와 같이 구성된 본 발명 제4실시예의 반도체 패키지 제조 과정은 다음과같다.The semiconductor package manufacturing process of the fourth embodiment of the present invention configured as described above is as follows.

먼저, 반도체 칩(1)을 준비한 상태에서, 상기 반도체 칩(1)을 리드(2a) 내측단 내부 영역의 중앙부에 위치한 다이패드(6) 상면에 부착한다.First, in the state where the semiconductor chip 1 is prepared, the semiconductor chip 1 is attached to the upper surface of the die pad 6 located in the center of the inner region of the inner end of the lid 2a.

한편, 반도체 칩(1)이 다이패드(6) 상면에 부착된 후에는, 반도체 칩(1)의 본딩패드와 리드(2a)의 본딩부를 전도성 연결부재(3)인 골드 와이어를 이용하여 전기적으로 연결하는 와이어 본딩을 수행한다.Meanwhile, after the semiconductor chip 1 is attached to the upper surface of the die pad 6, the bonding pads of the semiconductor chip 1 and the bonding portions of the leads 2a may be electrically connected to each other using gold wires, which are conductive connecting members 3. Perform wire bonding to connect.

이어, 와이어 본딩후에는 반도체칩이 외부환경으로부터 보호되도록 봉지재를 이용하여 봉지하는 몰딩공정을 수행하게 된다.Subsequently, after wire bonding, a molding process of encapsulating the semiconductor chip using an encapsulant is performed to protect the semiconductor chip from an external environment.

이 때, 상기 다이패드(6)의 저면과 리드(2a)의 볼랜드(200) 및 리드 하부면(201)만이 몰드바디(4) 외측으로 노출되며 이를 제외한 나머지 전체 구조가 몰드바디(4)에 의해 감싸지게 된다.At this time, only the bottom surface of the die pad 6 and the ball land 200 and the lid lower surface 201 of the lid 2a are exposed to the outside of the mold body 4, and the entire structure except for this is exposed to the mold body 4. It will be wrapped.

그 후, 상기 몰드바디(4) 하면으로 노출된 볼랜드(200)에 외부전원 접속단자인 솔더볼(5)을 부착하면 본 발명의 제4실시예에 따른 반도체 패키지의 제조가 완료된다.Thereafter, when the solder ball 5, which is an external power connection terminal, is attached to the ball land 200 exposed to the bottom surface of the mold body 4, the manufacture of the semiconductor package according to the fourth embodiment of the present invention is completed.

한편, 본 발명의 제4실시예에 따른 반도체 패키지는 도 10에 나타낸 바와 같이, 패키지 단품 상면에 또 하나의 패키지 단품을 적층하여 패키지 스택을 구성하므로써 메모리 용량의 증가가 가능하다.On the other hand, in the semiconductor package according to the fourth embodiment of the present invention, as shown in FIG. 10, the memory capacity can be increased by stacking another package unit on the package unit upper surface.

즉, 하나의 패키지 단품이 하부 패키지를 이루도록 한 상태에서, 상기 하부 패키지 단품 상면으로 노출된 각 볼랜드(200)가, 몰드바디(4) 저면에 부착된 솔더볼(5)과 각각 대응하여 접속되도록 상부 패키지를 적층하므로써 메모리 용량의 증가가 가능하며, 도면상에는 2개의 패키지를 스택하였으나 그 이상의 개수로의 스택도 가능함은 물론이다.That is, in a state in which one package unit forms a lower package, each of the ball lands 200 exposed to the upper surface of the lower package unit is connected to the solder balls 5 attached to the bottom surface of the mold body 4 respectively. By stacking the packages, it is possible to increase the memory capacity. In the drawing, two packages are stacked, but a larger number of stacks are possible.

상기와 같이 제조되는 본 발명 제4실시예에 따른 반도체 패키지의 경우에는, 다이패드(6) 하부면과, 리드(2a)의 하부면 및 볼랜드(200) 상면, 그리고 리드(2a)의 외측단부가 몰드바디(4) 외측으로 노출되므로 인해, 회로 동작시 발생하는 열을 외부로 방출하는 경로가 다양해지고 그 면적이 확장되는 결과를 가져오므로써, 결국 반도체 패키지의 방열 성능을 매우 효과적으로 증대시킬 수 있게 된다.In the case of the semiconductor package according to the fourth embodiment of the present invention manufactured as described above, the lower surface of the die pad 6, the lower surface of the lid 2a and the upper surface of the borland 200, and the outer end of the lid 2a are provided. Is exposed to the outside of the mold body 4, the path of dissipating heat generated during the operation of the circuit to the outside is diversified and the area is expanded, which can eventually increase the heat dissipation performance of the semiconductor package very effectively. Will be.

한편, 상기한 본 발명 제1실시예 내지 제4실시예의 반도체 패키지에 있어서는 리드에 대해 하프 에칭(half etching)하여 볼랜드(200)를 형성하였으나, 리드를 하프 에칭하지 않아도 무방하다.On the other hand, in the semiconductor packages of the first to fourth embodiments of the present invention described above, although the borland 200 is formed by half etching the leads, the leads may not be half etched.

즉, 본 발명 제1실시예 내지 제4실시예의 리드(2a) 두께를 볼랜드(200) 두께와 동일하게 할 경우, 리드 상·하면이 모두 몰드바디(4) 외부로 노출되며, 이와 같이 할 경우에는 리드프레임의 제작시 스탬핑(stamping) 가공이 가능하게 된다.That is, when the thickness of the lead 2a of the first to fourth embodiments of the present invention is the same as the thickness of the ball land 200, both the upper and lower surfaces of the lead are exposed to the outside of the mold body 4, and in this case In the manufacturing of the lead frame, stamping (stamping) processing is possible.

다음으로, 본 발명의 제5실시예에 대해 도 12a 내지 도 13, 그리고 도 16을 참조하여 설명하면 다음과 같다.Next, a fifth embodiment of the present invention will be described with reference to FIGS. 12A to 13 and 16.

도 12a는 본 발명의 제5실시예에 따른 반도체 패키지 구조를 나타낸 사시도이고, 도 12b는 도 12a의 Ⅴ-Ⅴ선을 나타낸 종단면도이며, 도 13은 본 발명의 제5실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도이다.12A is a perspective view illustrating a semiconductor package structure according to a fifth embodiment of the present invention, FIG. 12B is a longitudinal cross-sectional view illustrating a line VV of FIG. 12A, and FIG. 13 is a semiconductor package according to the fifth embodiment of the present invention. It is a longitudinal cross-sectional view which shows a stack example.

그리고, 도 16은 본 발명의 제5실시예에 따른 반도체 패키지 제조시 적용되는 리드프레임의 구조를 나타낸 평면도로서, 와이어본딩후의 상태도이다.16 is a plan view illustrating a structure of a lead frame applied when a semiconductor package is manufactured according to the fifth embodiment of the present invention, and is a state diagram after wire bonding.

본 발명의 제5실시예에 따른 적층형 반도체 패키지는, 본딩패드를 구비한 반도체 칩(1)과, 길이방향의 다른 부위에 비해 넓은 폭을 가짐과 동시에 상·하부로 돌출 형성된 볼랜드(200) 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며 상기 반도체 칩(1) 주위에 배치되는 복수개의 리드(2b)와, 상기 반도체 칩(1)의 본딩패드와 리드(2b)의 본딩부를 전기적으로 연결하는 전도성 연결부재(3)와, 상기 반도체 칩(1)의 하부면과 리드(2b)의 볼랜드(200) 상·하면만이 노출되도록 이를 제외한 나머지 전체 구조를 감싸는 몰드바디(4)를 포함하여 구성된다.The stacked semiconductor package according to the fifth embodiment of the present invention includes a semiconductor chip 1 having a bonding pad, a ball land 200 having a wider width and protruding upward and downward than other portions in the longitudinal direction, and Bonding portions are provided for electrical connection with the bonding pads and are arranged around the semiconductor chip 1, and the bonding portions of the bonding pads and the leads 2b of the semiconductor chip 1 are electrically connected to each other. Conductive connecting member 3 for connecting, and a mold body (4) surrounding the entire structure except for this so that only the upper and lower surfaces of the ball land 200 of the lead 2b and the lower surface of the semiconductor chip (1) It is configured by.

이때, 상기 몰드바디(4) 상면으로 노출되는 볼랜드(200)에는 외부전원 접속단자인 솔더볼(5)이 구비된다.At this time, the ball land 200 exposed to the upper surface of the mold body 4 is provided with a solder ball (5) which is an external power connection terminal.

한편, 상기 볼랜드(200)는, 리드(2b) 상하면에 대해 볼랜드(200) 영역을 제외한 나머지 영역을 하프 에칭(half etching)함에 따라 형성된다.On the other hand, the ball land 200 is formed by half etching (half etching) the remaining area of the lead (2b), except for the area of the ball land (200).

이와 같이 구성된 본 발명 제5실시예의 반도체 패키지 제조 과정은 다음과 같다.The semiconductor package manufacturing process of the fifth embodiment of the present invention configured as described above is as follows.

먼저, 반도체 칩(1)을 준비한 상태에서, 상기 반도체 칩(1)을 상하부로 돌출 형성된 볼랜드(200) 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비된 리드(2b) 내측단 내부 영역 중앙부에 위치시키게 된다.First, in the state in which the semiconductor chip 1 is prepared, the central portion of the inner region of the inner end of the lead 2b having the ball land 200 protruding the semiconductor chip 1 upward and downward and a bonding portion for electrical connection with the bonding pads is provided. It is located at.

이 때, 상기 리드(2b) 상하면에 대해서는 볼랜드(200) 영역을 제외한 나머지 영역이 하프 에칭(half etching)되어 있다.At this time, the upper and lower surfaces of the lead 2b are half-etched except for the borland 200 region.

한편, 반도체 칩(1)이 리드(2b) 내측단 내부 영역 중앙부에 위치한 후에는, 상기 반도체 칩(1)의 본딩패드와 리드(2b)의 본딩부를 전도성 연결부재(3)인 골드와이어를 이용하여 전기적으로 연결시키는 와이어 본딩을 행하게 된다.On the other hand, after the semiconductor chip 1 is located at the center of the inner region of the inner end of the lead 2b, the bonding pad of the semiconductor chip 1 and the bonding portion of the lead 2b may be formed using a gold wire, which is a conductive connecting member 3. Wire bonding to be electrically connected.

이어, 와이어 본딩 후에는 반도체칩이 외부환경으로부터 보호되도록 봉지재를 이용하여 봉지하는 몰딩공정을 수행하게 된다.Subsequently, after wire bonding, a molding process of encapsulating the semiconductor chip using an encapsulant is performed to protect the semiconductor chip from an external environment.

이 때, 상기 반도체 칩(1)의 하부면과 리드(2b)의 볼랜드(200) 상·하면만이 몰드바디(4) 외측으로 노출되며 이를 제외한 나머지 전체 구조가 몰드바디(4)에 의해 감싸지게 된다.At this time, only the lower surface of the semiconductor chip 1 and the upper and lower surfaces of the ball land 200 of the lid 2b are exposed to the outside of the mold body 4, and the entire structure except for this is wrapped by the mold body 4. You lose.

그 후, 상기 몰드바디(4) 상면으로 노출된 볼랜드(200)에 외부전원 접속단자인 솔더볼(5)을 부착하면 본 발명의 제5실시예에 따른 반도체 패키지의 제조가 완료된다.Thereafter, when the solder ball 5, which is an external power connection terminal, is attached to the ball land 200 exposed to the upper surface of the mold body 4, the manufacture of the semiconductor package according to the fifth embodiment of the present invention is completed.

한편, 본 발명의 제5실시예에 따른 반도체 패키지는 도 13에 나타낸 바와 같이, 패키지 단품 상면에 또 하나의 패키지 단품을 적층하여 패키지 스택을 구성하므로써 메모리 용량의 증가가 가능하며, 그 과정은 제1 또는 제3 실시예에서와 동일하다.On the other hand, in the semiconductor package according to the fifth embodiment of the present invention, as shown in FIG. 13, by stacking another package unit on the package unit top surface to form a package stack, an increase in memory capacity is possible. Same as in the first or third embodiment.

상기와 같이 제조되는 본 발명 제5실시예에 따른 반도체 패키지는, 반도체 칩(1) 하부면과, 볼랜드(200) 양면, 그리고 리드(2b)의 외측 끝단부가 몰드바디(4) 외측으로 노출되므로 인해, 회로 동작시 발생하는 열을 외부로 방출하는 경로가 다양해지고 그 면적이 확장되는 결과를 가져오므로써, 결국 반도체 패키지의 방열 성능을 매우 효과적으로 증대시킬 수 있게 된다.In the semiconductor package according to the fifth embodiment of the present invention manufactured as described above, since the bottom surface of the semiconductor chip 1, the both sides of the borland 200, and the outer end portions of the leads 2b are exposed to the outside of the mold body 4. As a result, the path of dissipating heat generated during the circuit operation to the outside is diversified, and the area thereof is expanded, thereby increasing the heat dissipation performance of the semiconductor package very effectively.

한편, 본 발명 제5실시예에 따른 반도체 패키지는, 솔더볼(5)이 몰드바디(4) 상면에 부착되므로 인해 솔더볼(5)의 몰드바디 상면으로부터 돌출되는 부분의 높이가 낮아지므로 인해 패키지의 전체적인 사이즈를 경박하게 할 수 있게 된다.On the other hand, in the semiconductor package according to the fifth embodiment of the present invention, since the height of the portion protruding from the upper surface of the mold body of the solder ball 5 is reduced because the solder ball 5 is attached to the upper surface of the mold body (4) It becomes thin in size.

다음으로, 본 발명의 제6실시예에 대해 도 14a 내지 도 16을 참조하여 설명하면 다음과 같다.Next, a sixth embodiment of the present invention will be described with reference to FIGS. 14A to 16.

도 14a는 본 발명의 제6실시예에 따른 반도체 패키지 구조를 나타낸 사시도이고, 도 14b는 도 14a의 Ⅵ-Ⅵ선을 나타낸 종단면도이며, 도 15는 본 발명의 제6실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도이다.FIG. 14A is a perspective view illustrating a semiconductor package structure according to a sixth embodiment of the present invention, FIG. 14B is a longitudinal cross-sectional view illustrating line VI-VI of FIG. 14A, and FIG. 15 is a semiconductor package according to the sixth embodiment of the present invention. It is a longitudinal cross-sectional view which shows a stack example.

그리고, 도 16은 본 발명의 제6실시예에 따른 반도체 패키지 제조시 적용되는 리드프레임의 구조를 나타낸 평면도로서, 와이어 본딩후의 상태도이다.16 is a plan view illustrating a structure of a lead frame applied when a semiconductor package is manufactured according to the sixth exemplary embodiment of the present invention, and is a state diagram after wire bonding.

본 발명의 제6실시예에 따른 적층형 반도체 패키지는, 본딩패드를 구비한 반도체 칩(1)과, 길이방향의 다른 부위에 비해 넓은 폭을 가짐과 동시에 상·하부로 돌출 형성된 볼랜드(200) 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며 상기 반도체 칩(1) 주위에 배치되는 복수개의 리드(2b)와, 상기 반도체 칩(1)의 본딩패드와 리드(2b)의 본딩부를 전기적으로 연결하는 전도성 연결부재(3)와, 상기 반도체 칩(1)의 하부면과 리드(2b)의 볼랜드(200) 상·하면만이 노출되도록 이를 제외한 나머지 전체 구조를 감싸는 몰드바디(4)를 포함하여 구성된다.The stacked semiconductor package according to the sixth exemplary embodiment of the present invention includes a semiconductor chip 1 having a bonding pad, a ball land 200 having a wider width and protruding upward and downward than other portions in the longitudinal direction, and Bonding portions are provided for electrical connection with the bonding pads and are arranged around the semiconductor chip 1, and the bonding portions of the bonding pads and the leads 2b of the semiconductor chip 1 are electrically connected to each other. Conductive connecting member 3 for connecting, and a mold body (4) surrounding the entire structure except for this so that only the upper and lower surfaces of the ball land 200 of the lead 2b and the lower surface of the semiconductor chip (1) It is configured by.

이때, 상기 몰드바디(4) 하면으로 노출되는 볼랜드(200)에는 외부전원 접속단자인 솔더볼(5)이 구비된다.At this time, the ball land 200 exposed to the lower surface of the mold body 4 is provided with a solder ball 5 which is an external power connection terminal.

한편, 상기 볼랜드(200)는, 리드(2b) 상하면에 대해 볼랜드(200) 영역을 제외한 나머지 영역을 하프 에칭(half etching)함에 따라 형성된다.On the other hand, the ball land 200 is formed by half etching (half etching) the remaining area of the lead (2b), except for the area of the ball land (200).

이와 같이 구성된 본 발명 제6실시예의 반도체 패키지 제조 과정은 다음과같다.The semiconductor package manufacturing process of the sixth embodiment of the present invention configured as described above is as follows.

먼저, 반도체 칩(1)을 준비한 상태에서, 상기 반도체 칩(1)을 상하부로 돌출 형성된 볼랜드(200) 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비된 리드(2b) 내측단 내부 영역 중앙부에 위치시키게 된다.First, in the state in which the semiconductor chip 1 is prepared, the central portion of the inner region of the inner end of the lead 2b having the ball land 200 protruding the semiconductor chip 1 upward and downward and a bonding portion for electrical connection with the bonding pads is provided. It is located at.

이 때, 상기 리드(2b) 상하면에 대해서는 볼랜드(200) 영역을 제외한 나머지 영역이 하프 에칭(half etching)되어 있다.At this time, the upper and lower surfaces of the lead 2b are half-etched except for the borland 200 region.

한편, 반도체 칩(1)이 리드(2b) 내측단 내부 영역 중앙부에 위치한 후에는, 상기 반도체 칩(1)의 본딩패드와 리드(2b)의 본딩부를 전도성 연결부재(3)인 골드 와이어를 이용하여 전기적으로 연결시키는 와이어 본딩을 행하게 된다.On the other hand, after the semiconductor chip 1 is located at the center of the inner region of the inner end of the lead 2b, the bonding pad of the semiconductor chip 1 and the bonding portion of the lead 2b are made of gold wires, which are conductive connecting members 3. Wire bonding to be electrically connected.

이어, 와이어 본딩 후에는 반도체칩이 외부환경으로부터 보호되도록 봉지재를 이용하여 봉지하는 몰딩공정을 수행하게 된다.Subsequently, after wire bonding, a molding process of encapsulating the semiconductor chip using an encapsulant is performed to protect the semiconductor chip from an external environment.

이 때, 상기 반도체 칩(1)의 하부면과 리드(2b)의 볼랜드(200) 상·하면만이 몰드바디(4) 외측으로 노출되며 이를 제외한 나머지 전체 구조가 몰드바디(4)에 의해 감싸지게 된다.At this time, only the lower surface of the semiconductor chip 1 and the upper and lower surfaces of the ball land 200 of the lid 2b are exposed to the outside of the mold body 4, and the entire structure except for this is wrapped by the mold body 4. You lose.

그후, 상기 몰드바디(4) 하면으로 노출된 볼랜드(200)에 외부전원 접속단자인 솔더볼(5)을 부착하면 본 발명의 제6실시예에 따른 반도체 패키지의 제조가 완료된다.Thereafter, when the solder ball 5, which is an external power connection terminal, is attached to the ball land 200 exposed to the bottom surface of the mold body 4, the manufacture of the semiconductor package according to the sixth embodiment of the present invention is completed.

한편, 본 발명의 제6실시예에 따른 반도체 패키지는 도 15에 나타낸 바와 같이, 패키지 단품 상면에 또 하나의 패키지 단품을 적층하여 패키지 스택을 구성하므로써 메모리 용량의 증가가 가능하며, 그 과정은 제2 또는 제4 실시예에서와 동일하다.On the other hand, in the semiconductor package according to the sixth embodiment of the present invention, as shown in FIG. 15, by stacking another package unit on the package unit top surface to form a package stack, an increase in memory capacity is possible. Same as in the second or fourth embodiment.

상기와 같이 제조되는 본 발명 제6실시예에 따른 반도체 패키지의 경우에는, 반도체 칩(1) 하부면과, 볼랜드(200) 상면, 그리고 리드(2b)의 외측단부가 몰드바디(4) 외측으로 노출되므로 인해, 회로 동작시 발생하는 열을 외부로 방출하는 경로가 다양해지고 그 면적이 확장되는 결과를 가져오므로써, 결국 반도체 패키지의 방열 성능을 매우 효과적으로 증대시킬 수 있게 된다.In the case of the semiconductor package according to the sixth embodiment of the present invention manufactured as described above, the lower surface of the semiconductor chip 1, the upper surface of the borland 200, and the outer end of the lid 2b are moved out of the mold body 4. Due to the exposure, the path for dissipating heat generated during the circuit operation to the outside is diversified and the area thereof is expanded, thereby increasing the heat dissipation performance of the semiconductor package very effectively.

다음으로, 본 발명의 제7실시예에 대해 도 17a 내지 도 18, 그리고 도 21을 참조하여 설명하면 다음과 같다.Next, a seventh embodiment of the present invention will be described with reference to FIGS. 17A to 18 and 21.

도 17a는 본 발명의 제7실시예에 따른 반도체 패키지 구조를 나타낸 사시도이고, 도 17b는 도 17a의 Ⅶ-Ⅶ선을 나타낸 종단면도이며, 도 18은 본 발명의 제7실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도이다.FIG. 17A is a perspective view illustrating a semiconductor package structure according to a seventh embodiment of the present invention, FIG. 17B is a longitudinal cross-sectional view of the X-ray line of FIG. 17A, and FIG. 18 is a semiconductor package according to the seventh embodiment of the present invention. It is a longitudinal cross-sectional view which shows a stack example.

그리고, 도 21은 본 발명의 제7실시예에 따른 반도체 패키지 제조시 적용되는 리드프레임 구조를 나타낸 평면도로서, 와이어 본딩 후의 상태도이다.21 is a plan view illustrating a lead frame structure applied to a semiconductor package according to a seventh embodiment of the present invention, and is a state diagram after wire bonding.

본 발명의 제7실시예에 따른 적층형 반도체 패키지는, 본딩패드를 구비한 반도체 칩(1)과, 상기 반도체 칩(1)이 안착되는 다이패드(6)와, 길이방향의 다른 부위에 비해 넓은 폭을 가짐과 동시에 상·하부로 돌출 형성된 볼랜드(200) 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며 상기 다이패드(6) 주위에 배치되는 복수개의 리드(2b)와, 상기 반도체 칩(1)의 본딩패드와 리드(2b)의 본딩부를 전기적으로 연결하는 전도성 연결부재(3)와, 상기 반도체 칩(1)의 하부면과 리드(2b)의 볼랜드(200) 상·하면만이 노출되도록 이를 제외한 나머지 전체 구조를감싸는 몰드바디(4)를 포함하여 구성된다.The stacked semiconductor package according to the seventh embodiment of the present invention has a semiconductor chip 1 including a bonding pad, a die pad 6 on which the semiconductor chip 1 is seated, and a wider portion than the other portions in the longitudinal direction. A plurality of leads 2b having a width and protruding upward and downward and a bonding portion for electrical connection with the bonding pads and arranged around the die pad 6 and the semiconductor chip; Only the conductive connecting member 3 for electrically connecting the bonding pad of (1) and the bonding portion of the lid 2b, and the upper and lower surfaces of the lower surface of the semiconductor chip 1 and the ball lands 200 of the lid 2b. It is configured to include a mold body (4) surrounding the entire structure except for this to be exposed.

이때, 상기 몰드바디(4) 상면으로 노출되는 볼랜드(200)에는 외부전원 접속단자인 솔더볼(5)이 구비된다.At this time, the ball land 200 exposed to the upper surface of the mold body 4 is provided with a solder ball (5) which is an external power connection terminal.

한편, 상기 볼랜드(200)는, 리드(2b) 상하면에 대해 볼랜드(200) 영역을 제외한 나머지 영역을 하프 에칭(half etching)함에 따라 형성된다.On the other hand, the ball land 200 is formed by half etching (half etching) the remaining area of the lead (2b), except for the area of the ball land (200).

이와 같이 구성된 본 발명 제7실시예의 반도체 패키지 제조 과정은 다음과 같다.The semiconductor package manufacturing process of the seventh embodiment of the present invention configured as described above is as follows.

먼저, 반도체 칩(1)을 준비한 상태에서, 상기 반도체 칩(1)을 리드(2b) 내측단 내부 영역의 중앙부에 위치한 다이패드(6) 상면에 부착한다.First, in the state where the semiconductor chip 1 is prepared, the semiconductor chip 1 is attached to the upper surface of the die pad 6 located at the center of the inner region of the inner end of the lid 2b.

이 때, 상기 리드(2b) 상하면에 대해서는 볼랜드(200) 영역을 제외한 나머지 영역이 하프 에칭(half etching)되어 있다.At this time, the upper and lower surfaces of the lead 2b are half-etched except for the borland 200 region.

한편, 반도체 칩(1)이 다이패드(6) 상면에 부착된 후에는, 상기 반도체 칩(1)의 본딩패드와 리드(2b)의 본딩부를 전도성 연결부재(3)인 골드 와이어를 이용하여 전기적으로 연결시키는 와이어 본딩을 행하게 된다.On the other hand, after the semiconductor chip 1 is attached to the upper surface of the die pad 6, the bonding pad and the bonding portion of the lead 2b of the semiconductor chip 1 is electrically connected using a gold wire which is a conductive connection member 3. The wire bonding to connect with is performed.

이어, 와이어 본딩 후에는 반도체칩이 외부환경으로부터 보호되도록 봉지재를 이용하여 봉지하는 몰딩공정을 수행하게 된다.Subsequently, after wire bonding, a molding process of encapsulating the semiconductor chip using an encapsulant is performed to protect the semiconductor chip from an external environment.

이 때, 상기 반도체 칩(1)의 하부면과 리드(2b)의 볼랜드(200) 상·하면만이 몰드바디(4) 외측으로 노출되며 이를 제외한 나머지 전체 구조가 몰드바디(4)에 의해 감싸지게 된다.At this time, only the lower surface of the semiconductor chip 1 and the upper and lower surfaces of the ball land 200 of the lid 2b are exposed to the outside of the mold body 4, and the entire structure except for this is wrapped by the mold body 4. You lose.

그 후, 상기 몰드바디(4) 상면으로 노출된 볼랜드(200)에 외부전원 접속단자인 솔더볼(5)을 부착하면 본 발명의 제7실시예에 따른 반도체 패키지의 제조가 완료된다.Thereafter, when the solder ball 5, which is an external power connection terminal, is attached to the ball land 200 exposed to the mold body 4, the semiconductor package according to the seventh embodiment of the present invention is completed.

한편, 본 발명의 제7실시예에 따른 반도체 패키지는 도 18에 나타낸 바와 같이, 패키지 단품 상면에 또 하나의 패키지 단품을 적층하여 패키지 스택을 구성하므로써 메모리 용량의 증가가 가능하며, 그 과정은 제1, 제3 또는 제5실시예에서와 동일하다.Meanwhile, in the semiconductor package according to the seventh exemplary embodiment of the present invention, as shown in FIG. 18, by stacking another package unit on the package unit top surface to form a package stack, an increase in memory capacity is possible. Same as in the first, third or fifth embodiment.

상기와 같이 제조되는 본 발명 제7실시예에 따른 반도체 패키지는, 다이패드(6)의 하부면과, 볼랜드(200)를 포함하는 리드(2b)의 하부면, 그리고 리드(2b)의 외측 끝단부가 몰드바디(4) 외측으로 노출되므로 인해, 회로 동작시 발생하는 열을 외부로 방출하는 경로가 다양해지고 그 면적이 확장되는 결과를 가져오므로써, 결국 반도체 패키지의 방열 성능을 매우 효과적으로 증대시킬 수 있게 된다.In the semiconductor package according to the seventh embodiment of the present invention manufactured as described above, the bottom surface of the die pad 6, the bottom surface of the lead 2b including the borland 200, and the outer end of the lead 2b are provided. Since the additional mold body 4 is exposed to the outside, the path of dissipating heat generated during the circuit operation to the outside is diversified and the area thereof is expanded, thereby increasing the heat dissipation performance of the semiconductor package very effectively. Will be.

한편, 본 발명 제7실시예에 따른 반도체 패키지는, 솔더볼(5)이 몰드바디(4) 상면에 부착되므로 인해 솔더볼(5)의 몰드바디(4) 상면으로 돌출되는 부분의 높이가 낮아지므로 인해 패키지의 전체적인 사이즈를 경박하게 할 수 있게 된다.On the other hand, the semiconductor package according to the seventh embodiment of the present invention, because the height of the portion protruding to the upper surface of the mold body 4 of the solder ball 5 because the solder ball 5 is attached to the upper surface of the mold body (4) The overall size of the package can be made light.

다음으로, 본 발명의 제8실시예에 대해 도 19a 내지 도 21을 참조하여 설명하면 다음과 같다.Next, an eighth embodiment of the present invention will be described with reference to FIGS. 19A to 21.

도 19a는 본 발명의 제8실시예에 따른 반도체 패키지 구조를 나타낸 사시도이고, 도 19b는 도 19a의 Ⅷ-Ⅷ선을 나타낸 종단면도이며, 도 20은 본 발명의 제8실시예에 따른 반도체 패키지 스택예를 나타낸 종단면도이다.19A is a perspective view illustrating a semiconductor package structure according to an eighth embodiment of the present invention. FIG. 19B is a longitudinal cross-sectional view of the X-ray line of FIG. 19A, and FIG. 20 is a semiconductor package according to the eighth embodiment of the present invention. It is a longitudinal cross-sectional view which shows a stack example.

그리고, 도 21은 본 발명의 제8실시예에 따른 반도체 패키지 제조시 적용되는 리드프레임 구조를 나타낸 평면도로서, 와이어본딩 후의 상태도이다.21 is a plan view illustrating a lead frame structure applied to a semiconductor package according to an eighth embodiment of the present invention, and is a state diagram after wire bonding.

본 발명의 제8실시예에 따른 적층형 반도체 패키지는, 본딩패드를 구비한 반도체 칩(1)과, 상기 반도체 칩(1)이 안착되는 다이패드(6)와, 길이방향의 다른 부위에 비해 넓은 폭을 가짐과 동시에 상·하부로 돌출 형성된 볼랜드(200) 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며 상기 다이패드(6) 주위에 배치되는 복수개의 리드(2b)와, 상기 반도체 칩(1)의 본딩패드와 리드(2b)의 본딩부를 전기적으로 연결하는 전도성 연결부재(3)와, 상기 반도체 칩(1)의 하부면과 리드(2b)의 볼랜드(200) 상·하면만이 노출되도록 이를 제외한 나머지 전체 구조를 감싸는 몰드바디(4)를 포함하여 구성된다.The stacked semiconductor package according to the eighth embodiment of the present invention includes a semiconductor chip 1 having a bonding pad, a die pad 6 on which the semiconductor chip 1 is seated, and a wider portion than the other portions in the longitudinal direction. A plurality of leads 2b having a width and protruding upward and downward and a bonding portion for electrical connection with the bonding pads and arranged around the die pad 6 and the semiconductor chip; Only the conductive connecting member 3 for electrically connecting the bonding pad of (1) and the bonding portion of the lid 2b, and the upper and lower surfaces of the lower surface of the semiconductor chip 1 and the ball lands 200 of the lid 2b. It is configured to include a mold body (4) surrounding the entire structure except for this to be exposed.

이때, 상기 몰드바디(4) 하면으로 노출되는 볼랜드(200)에는 외부전원 접속단자인 솔더볼(5)이 구비된다.At this time, the ball land 200 exposed to the lower surface of the mold body 4 is provided with a solder ball 5 which is an external power connection terminal.

한편, 상기 볼랜드(200)는, 리드(2b) 상하면에 대해 볼랜드(200) 영역을 제외한 나머지 영역을 하프 에칭(half etching)함에 따라 형성된다.On the other hand, the ball land 200 is formed by half etching (half etching) the remaining area of the lead (2b), except for the area of the ball land (200).

이와 같이 구성된 본 발명 제8실시예의 반도체 패키지 제조 과정은 다음과 같다.The semiconductor package manufacturing process of the eighth embodiment of the present invention configured as described above is as follows.

먼저, 반도체 칩(1)을 준비한 상태에서, 상기 반도체 칩(1)을 리드(2b) 내측단 내부 영역의 중앙부에 위치한 다이패드(6) 상면에 부착한다.First, in the state where the semiconductor chip 1 is prepared, the semiconductor chip 1 is attached to the upper surface of the die pad 6 located at the center of the inner region of the inner end of the lid 2b.

이 때, 상기 리드(2b) 상하면에 대해서는 볼랜드(200) 영역을 제외한 나머지 영역이 하프 에칭(half etching)되어 있다.At this time, the upper and lower surfaces of the lead 2b are half-etched except for the borland 200 region.

한편, 반도체 칩(1)이 다이패드(6) 상면에 부착된 후에는, 상기 반도체 칩(1)의 본딩패드와 리드(2b)의 본딩부를 전도성 연결부재(3)인 골드 와이어를 이용하여 전기적으로 연결시키는 와이어 본딩을 행하게 된다.On the other hand, after the semiconductor chip 1 is attached to the upper surface of the die pad 6, the bonding pad and the bonding portion of the lead 2b of the semiconductor chip 1 is electrically connected using a gold wire which is a conductive connection member 3. The wire bonding to connect with is performed.

이어, 와이어 본딩 후에는 반도체칩이 외부환경으로부터 보호되도록 봉지재를 이용하여 봉지하는 몰딩공정을 수행하게 된다.Subsequently, after wire bonding, a molding process of encapsulating the semiconductor chip using an encapsulant is performed to protect the semiconductor chip from an external environment.

이 때, 상기 반도체 칩(1)의 하부면과 리드(2b)의 볼랜드(200) 상·하면만이 몰드바디(4) 외측으로 노출되며 이를 제외한 나머지 전체 구조가 몰드바디(4)에 의해 감싸지게 된다.At this time, only the lower surface of the semiconductor chip 1 and the upper and lower surfaces of the ball land 200 of the lid 2b are exposed to the outside of the mold body 4, and the entire structure except for this is wrapped by the mold body 4. You lose.

그 후, 상기 몰드바디(4) 하면으로 노출된 볼랜드(200)에 외부전원 접속단자인 솔더볼(5)을 부착하면 본 발명의 제8실시예에 따른 반도체 패키지의 제조가 완료된다.Thereafter, when the solder ball 5, which is an external power connection terminal, is attached to the ball land 200 exposed to the bottom surface of the mold body 4, the manufacture of the semiconductor package according to the eighth embodiment of the present invention is completed.

한편, 본 발명의 제8실시예에 따른 반도체 패키지는 도 20에 나타낸 바와 같이, 패키지 단품 상면에 또 하나의 패키지 단품을 적층하여 패키지 스택을 구성하므로써 메모리 용량의 증가가 가능하며, 그 과정은 제2, 제4 또는 제6실시예에서와 동일하다.On the other hand, in the semiconductor package according to the eighth embodiment of the present invention, as shown in FIG. 20, by stacking another package unit on the package unit top surface to form a package stack, an increase in memory capacity is possible. Same as in the second, fourth or sixth embodiment.

상기와 같이 제조되는 본 발명 제8실시예에 따른 반도체 패키지의 경우에는, 다이패드(6) 하부면과, 볼랜드(200) 상면, 그리고 리드(2b)의 외측단부가 몰드바디(4) 외측으로 노출되므로 인해, 회로 동작시 발생하는 열을 외부로 방출하는 경로가 다양해지고 그 면적이 확장되는 결과를 가져오므로써, 결국 반도체 패키지의 방열 성능을 매우 효과적으로 증대시킬 수 있게 된다.In the case of the semiconductor package according to the eighth embodiment of the present invention manufactured as described above, the lower surface of the die pad 6, the upper surface of the borland 200, and the outer end of the lid 2b are directed toward the outside of the mold body 4. Due to the exposure, the path for dissipating heat generated during the circuit operation to the outside is diversified and the area thereof is expanded, thereby increasing the heat dissipation performance of the semiconductor package very effectively.

한편, 상기한 실시예중 다이패드(6)가 없는 타입에 있어서는, 상세한 설명 및 도시는 생략하였으나, 반도체 칩(1)이 리드(2a)(2b) 내측단 내부 영역 중앙부에 위치할 수 있도록 함과 더불어 패키징 진행시 공정간의 이동이 가능하도록 하는 캐리어 프레임이 구비됨은 쉽게 알 수 있다.On the other hand, in the above-described embodiment, the type without the die pad 6, although detailed description and illustration are omitted, it allows the semiconductor chip 1 to be located in the center of the inner region of the inner end of the lead (2a) (2b) and In addition, it can be easily seen that the carrier frame is provided to allow movement between processes during packaging progress.

또한, 상기한 실시예중 다이패드(6)가 있는 타입의 경우에는, 리드프레임 상에서 다이패드(6)의 위치를 결정지음과 동시에 다이패드(6)를 지지하는 타이바(7)가 구비됨은 물론이다.In addition, in the case of the type having the die pad 6 in the above-described embodiment, the tie bar 7 supporting the die pad 6 while determining the position of the die pad 6 on the lead frame is, of course, provided. to be.

요컨대, 상기한 본 발명의 각실시예는 기존의 널리 쓰이는 부자재를 이용하여 비교적 입출력단자가 많은 BGA형의 패키지를 구현할 수 있으며, 볼랜드를 양면으로 노출시킴으로 인해 원하는 방향으로의 적층이 가능하며, 반도체 칩 또는 다이패드를 몰드바디 저면으로 노출시키므로 인해 경박 단소하면서도 열방출 성능이 향상된 신뢰성 높은 반도체 패키지를 제공하게 된다.In other words, each embodiment of the present invention described above can implement a BGA type package having a relatively large input / output terminals using conventionally widely used subsidiary materials, and can be stacked in a desired direction by exposing borland to both sides, and semiconductor Exposing the chip or diepad to the bottom of the mold body provides a highly reliable and reliable semiconductor package that is light and thin and has improved heat dissipation.

한편, 본 발명은 상기한 실시예에 한정되지 않으며, 본 발명의 기술사상의 범주를 벗어나지 않는 한, 형상 및 재질등의 변경이 가능함은 물론이다.On the other hand, the present invention is not limited to the above-described embodiment, it is possible to change the shape and material, and the like, without departing from the scope of the technical spirit of the present invention.

본 발명의 제1 내지 제8실시예에 따른 반도체 패키지는 열방출 경로를 다양화함과 더불어 방열면적을 증대시키므로써 패키지의 열방출 성능을 향상시킬 수 있게 된다.The semiconductor packages according to the first to eighth embodiments of the present invention can improve the heat dissipation performance of the package by diversifying the heat dissipation path and increasing the heat dissipation area.

한편, 본 발명의 제1,3,5,7실시예의 반도체 패키지의 경우에는 솔더볼을 패키지 상면에 위치되도록 하므로써, 솔더볼의 몰드바디 상부로의 돌출 높이를 최소화하여 반도체 패키지의 전체적인 사이즈를 경박하게 할 수 있다.On the other hand, in the case of the semiconductor package of the first, third, fifth, and seventh embodiments of the present invention, the solder balls are placed on the upper surface of the package, thereby minimizing the height of protrusion of the solder balls onto the mold body, thereby reducing the overall size of the semiconductor package. Can be.

이상에서와 같이, 본 발명의 각 실시예에 따른 반도체 패키지는 값싸고 신뢰성 높은 기존의 부자재(附資材)를 이용하므로써 제조 비용 측면에서는 저비용으로 제조가능하며, 구조적 측면에서는 경박하여 적층가능한 신뢰성 높은 반도체 패키지를 제공할 수 있게 된다.As described above, the semiconductor package according to each embodiment of the present invention can be manufactured at low cost in terms of manufacturing cost by using existing subsidiary materials which are inexpensive and reliable, and highly reliable semiconductor which can be lightly stacked in terms of structure. Packages can be provided.

Claims (15)

본딩패드를 구비한 반도체 칩과,A semiconductor chip having a bonding pad, 길이방향의 다른 부위에 비해 넓은 폭을 가지는 볼랜드 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며 상기 반도체 칩 주위에 배치되는 복수개의 리드와,A plurality of leads disposed around the semiconductor chip and provided with a ball land having a wider width than other portions in the longitudinal direction and a bonding portion for electrical connection with the bonding pads; 상기 반도체 칩의 본딩패드와 리드의 본딩부를 전기적으로 연결하는 전도성 연결부재와,A conductive connecting member electrically connecting the bonding pad of the semiconductor chip and the bonding portion of the lead; 상기 반도체 칩의 하부면과 리드의 볼랜드 및 리드 하부면만이 노출되도록 이를 제외한 나머지 전체 구조를 감싸는 몰드바디를 구비한 것을 특징으로 하는 적층형 반도체 패키지.And a mold body surrounding the entire structure of the semiconductor chip, except that the lower surface of the semiconductor chip and only the ball land and the lower surface of the lead are exposed. 본딩패드를 구비한 반도체 칩과,A semiconductor chip having a bonding pad, 길이방향의 다른 부위에 비해 넓은 폭을 가짐과 동시에 상·하부로 돌출 형성된 볼랜드 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비되며 상기 반도체 칩 주위에 배치되는 복수개의 리드와,A plurality of leads disposed around the semiconductor chip and having a wider width than the other portions in the longitudinal direction and a ballland protruding upward and downward and a bonding portion for electrical connection with the bonding pads; 상기 반도체 칩의 본딩패드와 리드의 본딩부를 전기적으로 연결하는 전도성 연결부재와,A conductive connecting member electrically connecting the bonding pad of the semiconductor chip and the bonding portion of the lead; 상기 반도체 칩의 하부면과 리드의 볼랜드 상·하면만이 노출되도록 이를 제외한 나머지 전체 구조를 감싸는 몰드바디를 구비한 것을 특징으로 하는 적층형 반도체 패키지.And a mold body covering the entire structure except for the upper and lower borland of the lead and the lower surface of the semiconductor chip. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 몰드바디 내측에,Inside the mold body, 상면에 반도체 칩이 안착되며, 몰드바디 외측으로 하면이 노출되는 다이패드가 더 구비됨을 특징으로 하는 적층형 반도체 패키지.The semiconductor chip is mounted on the upper surface, the stacked semiconductor package, characterized in that the die pad is further provided to the outside of the mold body exposed. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 리드의 볼랜드 상면 또는 하면중 어느 한 면에 외부접속단자인 솔더볼이 구비됨을 특징으로 하는 적층형 반도체 패키지.Stacked semiconductor package, characterized in that the solder ball as an external connection terminal is provided on any one of the upper or lower surface of the ball land of the lead. 제 1 항에 있어서,The method of claim 1, 상기 리드의 볼랜드는,Borland of the lead, 리드 상면에 대해 하프 에칭(half etching)함에 따라 형성됨을 특징으로 하는 적층형 반도체 패키지.The semiconductor package of claim 1, wherein the semiconductor package is formed by half etching the upper surface of the lead. 제 2 항에 있어서,The method of claim 2, 상기 리드의 볼랜드는, 리드 상면 및 하면에 대해 하프 에칭함에 따라 형성됨을 특징으로 하는 적층형 반도체 패키지.And a ball land of the lead is formed by half etching the upper and lower surfaces of the lead. 제 6 항에 있어서,The method of claim 6, 상기 리드의 상면 또한 하면을 하프 에칭하지 않고 그대로 두어, 볼랜드를 포함한 상기 리드의 상·하 양면이 몰드바디를 통해 노출되도록 한 것을 특징으로 하는 적층형 반도체 패키지.The upper and lower surfaces of the lead are left un-etched, so that both upper and lower surfaces of the lead including the borland are exposed through a mold body. 반도체 칩을 볼랜드 및 본딩부가 구비된 리드 내측단 내부 영역의 중앙부에 위치시키는 단계와,Placing the semiconductor chip in the center of the inner region of the inner side of the lead having the borland and the bonding portion, 상기 반도체 칩의 본딩패드와 리드의 본딩부를 전도성 연결부재를 이용하여 전기적으로 접속시키는 단계와,Electrically connecting the bonding pad of the semiconductor chip and the bonding portion of the lead with a conductive connecting member; 상기 반도체 칩의 하부면과 리드의 볼랜드 및 리드 하부면만이 노출되도록 이를 제외한 나머지 전체 구조를 봉지재로 감싸는 단계를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지 제조방법.And encapsulating the entire structure of the semiconductor chip with an encapsulant such that only the bottom surface of the semiconductor chip and the borland and the lead lower surface of the lead are exposed. 반도체 칩을 상·하부로 돌출 형성된 볼랜드 및 상기 본딩패드와의 전기적 접속을 위한 본딩부가 구비된 리드 내측단 내부 영역 중앙부에 위치시키는 단계와,Positioning the semiconductor chip in the center of an inner region of a lead inner end having a ball land protruding upward and downward and a bonding part for electrical connection with the bonding pad; 상기 반도체 칩의 본딩패드와 리드의 본딩부를 전도성 연결부재를 이용하여 전기적으로 접속시키는 단계와,Electrically connecting the bonding pad of the semiconductor chip and the bonding portion of the lead with a conductive connecting member; 상기 반도체 칩의 하부면과 리드의 볼랜드 상·하면만이 노출되도록 이를 제외한 나머지 전체 구조를 봉지재로 감싸 몰드바디를 형성하는 단계를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지 제조방법.And forming a mold body by encapsulating the entire structure of the semiconductor chip except for the upper and lower surfaces of the lead and the lower surface of the semiconductor chip. 제 8 항 또는 제 9 항에 있어서,The method according to claim 8 or 9, 상기 반도체 칩이, 몰딩후 몰드바디 외측으로 노출되는 다이패드 상에 안착됨을 특징으로 하는 적층형 반도체 패키지 제조방법.The semiconductor chip manufacturing method of a stacked semiconductor package, characterized in that seated on the die pad exposed to the outside of the mold body after molding. 제 8 항 또는 제 9 항에 있어서,The method according to claim 8 or 9, 상기 리드의 볼랜드 상면 또는 하면중 어느 한 면에 외부접속단자인 솔더볼을 부착하는 단계가 포함됨을 특징으로 하는 적층형 반도체 패키지.And attaching a solder ball, which is an external connection terminal, to one of the upper and lower surfaces of the ball land of the lead. 제 8 항에 있어서,The method of claim 8, 상기 리드의 볼랜드는,Borland of the lead, 리드 상면에 대해 하프 에칭(half etching)함에 따라 형성됨을 특징으로 하는 적층형 반도체 패키지 제조방법.A method of manufacturing a stacked semiconductor package, characterized in that it is formed by half etching the upper surface of the lead. 제 9 항에 있어서,The method of claim 9, 상기 리드의 볼랜드는, 리드 상면 및 하면에 대해 하프 에칭함에 따라 형성됨을 특징으로 하는 적층형 반도체 패키지 제조방법.And a ball land of the lead is formed by half etching the upper and lower surfaces of the lead. 제 12 항 또는 제 13 항에 있어서,The method according to claim 12 or 13, 상기 리드의 상면 또한 하면을 하프 에칭하지 않고 그대로 두어, 볼랜드를포함한 상기 리드의 상·하 양면이 몰드바디를 통해 노출되도록 한 것을 특징으로 하는 적층형 반도체 패키지 제조방법.A top surface and a bottom surface of the lead are left without half etching, so that both upper and lower surfaces of the lead including the borland are exposed through a mold body. 제 14 항에 있어서,The method of claim 14, 상기 리드는 스탬핑 가공에 의해 형성됨을 특징으로 하는 적층형 반도체 패키지 제조방법.Said lead is formed by a stamping process.
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