KR100356808B1 - chip scale semiconductor package - Google Patents
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Abstract
본 발명은 칩 스케일 반도체 패키지에 관한 것으로서, 기판 내부에 형성되는 내부 패턴을 단일층으로 형성함과 함께 와이어본딩 또는 범프를 형성하지 않은 새로운 형태의 경박하고 미세한 피치를 갖는 칩 사이즈 반도체 패키지를 제공하기 위한 것이다. 이를 위해, 본 발명은 복수개의 본딩패드(111)가 형성되는 칩(110)과; 상기 칩의 각 본딩패드(111)에 해당하는 위치에 비어홀(128)이 형성됨과 함께 볼랜드부(125)가 오픈되는 기판(120)과; 상기 칩(110)과 상기 기판(120)을 본딩하는 접착부재(140)와; 상기 기판의 비어홀(128)에 구비되어 상기 칩의 각 본딩패드(111)와 상기 기판의 내부패턴(123)을 연결하는 내측 연결메탈(150)과; 상기 기판의 볼랜드부(125)에 돌출 구비되는 외측 연결메탈(160)과; 상기 외측 연결메탈(160)이 외부로 노출되도록 상기 칩(110)과 상기 기판(120) 주위에 충진되는 봉지제(170)와; 상기 외측 연결메탈(160)에 결합되어 외부장치에 실장하기 솔더볼(180)을 포함하여 구성되는 칩 스케일 반도체 패키지가 제공된다. 또한, 본 발명에 따른 칩 스케일 반도체 패키지의 제조방법은 내부 패턴의 볼랜드부(125)를 오픈시킨 상태로 솔더 레지스트(127) 위에 포토 레지스트(130)가 인쇄됨과 함께 절연체(121)에 접착부재(140)가 부착되어 복수개의 비어홀(128)이 형성되는 기판(120)에 상기 비어홀(128)에 해당하는 위치에 본딩패드(111)가 형성되는 칩(110)을 본딩하는 단계와; 상기 기판의 비어홀(128)에 상기 칩의 각 본딩패드(111)와 상기 기판의 내부 패턴(123)을 연결하도록 내측 연결메탈(150)을 구비함과 함께 상기 볼랜드부(125)에 외부로 노출되도록 외측 연결메탈(160)을 구비하는 단계와; 상기 솔더 레지스트(127) 위의 상기 포토 레지스트(130)를 제거하는 단계와; 상기 외측 연결메탈(160)이 외부로 노출되도록 상기 칩(110)과 상기 기판(120) 주위에 봉지제(170)를 충진하는 단계와; 상기 외측 연결메탈(160)에 솔더볼(180)을 형성하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip scale semiconductor package, and to provide a chip size semiconductor package having a thin and fine pitch of a new type having a single layer of an internal pattern formed inside a substrate and not forming wire bonding or bumps. It is for. To this end, the present invention and the chip 110, a plurality of bonding pads 111 are formed; A substrate 120 having a via hole 128 formed at a position corresponding to each of the bonding pads 111 of the chip, and a ball land portion 125 being opened; An adhesive member 140 for bonding the chip 110 and the substrate 120 to each other; An inner connection metal 150 provided in the via hole 128 of the substrate and connecting the bonding pads 111 of the chip to the internal patterns 123 of the substrate; An outer connection metal 160 protruding from the ball land portion 125 of the substrate; An encapsulant (170) filled around the chip (110) and the substrate (120) to expose the outer connection metal (160) to the outside; Provided is a chip scale semiconductor package coupled to the outer connection metal 160 and including a solder ball 180 to be mounted on an external device. In addition, in the method of manufacturing a chip scale semiconductor package according to the present invention, the photoresist 130 is printed on the solder resist 127 while the borland portion 125 of the internal pattern is opened, and the adhesive member (or the adhesive member) on the insulator 121 is formed. Bonding a chip (110) on which a bonding pad (111) is formed at a position corresponding to the via hole (128) on a substrate (120) to which a plurality of via holes (128) are attached; An inner connection metal 150 is provided to connect each bonding pad 111 of the chip and the inner pattern 123 of the substrate to the via hole 128 of the substrate, and is exposed to the outside of the borland portion 125. Having an outer connection metal 160 to enable; Removing the photoresist (130) on the solder resist (127); Filling an encapsulant (170) around the chip (110) and the substrate (120) to expose the outer connection metal (160) to the outside; It includes a step of forming a solder ball 180 on the outer connection metal 160.
Description
본 발명은 칩 스케일 반도체 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 기판의 내부 패턴을 단일층으로 형성함과 함께 칩의 본딩패드와 솔더볼을 무전해 도금으로 형성한 연결메탈로 전기적으로 연결한 칩 스케일 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a chip scale semiconductor package and a method of manufacturing the same, and more particularly, to form an internal pattern of a substrate as a single layer and to electrically connect the bonding pad and solder balls of the chip to a connection metal formed by electroless plating. A chip scale semiconductor package and a method of manufacturing the same.
일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.In general, the packaging technology for integrated circuits in the semiconductor industry continues to evolve to meet the demand for miniaturization and mounting reliability.
즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.In other words, the demand for miniaturization is accelerating the development of packages close to the chip scale, and the demand for mounting reliability emphasizes the importance of package manufacturing technology that can improve the efficiency of mounting work and the mechanical and electrical reliability after mounting. I'm making it.
한편, 일반적으로 반도체소자는 집적회로가 형성된 웨이퍼 상태에서 개별의 칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판에의 실장이 용이하도록 조립하는 패키징 공정을 거치게 된다.On the other hand, in general, semiconductor devices are separated into individual chips in a wafer in which integrated circuits are formed, and then mounted in a plastic package or a ceramic package, and then go through a packaging process for assembling on a substrate.
이와 같이 행해지는 반도체소자에 대한 패키징 공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.The main purpose of the packaging step for the semiconductor element thus performed is to secure the shape and protect the function for mounting on the substrate or the socket.
또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.In addition, in recent years, technologies related to the assembly process, such as multi-pinning, micro-assembly technology, and package variety due to the diversification of the mounting type according to the high integration of integrated circuits, are also greatly changed according to the subdivided fields.
반도체 조립공정의 개요에 대해 현재 가장 많이 사용되고 있는 플라스틱 타입의 반도체소자를 예로 들어 설명하면 다음과 같다.An overview of the semiconductor assembly process will be described below with an example of a plastic type semiconductor device which is most used.
먼저, 전기적 회로가 형성된 웨이퍼를 각각의 단일 칩으로 분리하는데, 이때 Si(실리콘)는 모스경도 7로서 딱딱하고 깨지기 쉬운 성질을 갖고 있으므로 웨이퍼의 제조시 미리 분리할 라인에 절단하기 위한 물질을 넣어두고 이 분리라인을 따라 브레이크 응력을 가해 파괴, 분리시키는 방법을 취하는 경우가 많다.First, the wafer on which the electrical circuit is formed is separated into each single chip, and Si (silicon) has a Mohs hardness of 7 and is hard and brittle, so that a material for cutting is placed in a line to be separated in advance in manufacturing the wafer. In many cases, a break stress is applied along this separation line to break and separate.
또한, 분리된 각각의 반도체 칩은 리드프레임의 다이패드에 본딩되고, 이때의 접합방법은 Au-Si 공정(共晶)법, 납땜법, 수지접착법 등이 있으며 용도에 따라 알맞은 방법이 선택되어 사용된다.In addition, each separated semiconductor chip is bonded to the die pad of the lead frame, and the bonding method is Au-Si process, soldering method, resin bonding method, etc. Used.
한편, 전술한 바와 같이 반도체 칩을 리드프레임의 다이패드에 접착하는 목적은 조립이 완료된 후 기판에 실장시키기 위해서 뿐만 아니라, 전기적 입출력단자나 어스(earth)를 겸하는 일도 있으며 소자의 동작시 발생하는 열의 방열통로로서도 필요로 하는 경우가 있기 때문이다.On the other hand, as described above, the purpose of bonding the semiconductor chip to the die pad of the lead frame is not only to be mounted on the substrate after assembly is completed, but also to serve as an electrical input / output terminal or earth, This is because the heat dissipation path may be required.
상기와 같이 반도체 칩을 본딩한 후에는 칩의 본딩패드와 리드프레임의 인너리드를 와이어로 본딩하므로써 연결하게 되며, 와이어 본딩의 방법으로 플라스틱 봉함 패키지에서는 일반적으로 골드 와이어를 사용한 열압착법 또는 열압착법과 초음파법을 혼용한 방법이 주로 이용되고 있다.After bonding the semiconductor chip as described above, the bonding pad of the chip and the inner lead of the lead frame are connected by wire bonding. In the plastic sealing package, the thermal bonding method or the thermocompression bonding using gold wire is generally performed. The method which mixed the method and the ultrasonic method is mainly used.
또한, 와이어 본딩에 의해 반도체 칩과 인너리드가 전기적으로 연결된 후에는 칩을 고순도의 에폭시 수지를 사용하여 성형 봉합하므로써 몰드바디를 형성시키는 몰딩공정이 수행되는데, 이때 사용되는 에폭시 수지는 집적회로의 신뢰성을 좌우하는 중요한 요소이며, 수지의 고순도화와 몰딩시 집적회로에 주어지는 응력을 저감시키기 위한 저응력화 등의 개선이 추진되고 있다.In addition, after the semiconductor chip and the inner lead are electrically connected by wire bonding, a molding process of forming a mold body by forming and sealing the chip using a high purity epoxy resin is performed. In addition, the improvement of the high purity of the resin and the reduction of the stress for reducing the stress applied to the integrated circuit during molding are being promoted.
그리고, 상기한 공정이 완료된 후에는 IC 패키지를 소켓이나 기판에 실장하기 위해 아웃터리드(outer lead)를 소정의 형상으로 절단하고 성형하는 공정이 행해지며, 아웃터리드에는 실장접합성(납땜성)을 향상시키기 위해 도금이나 납딥(dip)이 처리된다.After the above process is completed, a process of cutting and molding an outer lead into a predetermined shape is carried out to mount the IC package on a socket or a substrate, and the mount is improved in solderability. Plating or dip dips are applied to make them.
한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 패키지의 대표적인 예로서는 전술한 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA 패키지( Ball Grid Array package), BLP(Bottom Leaded Package) 등이 있으며, 계속 다핀(多-pin)화 또는 경박단소(輕薄短小)화 되고 있다.On the other hand, semiconductor packages are divided into various types according to the mounting type and the lead type. As a representative example of the package, in addition to the above-described dual inline package (DIP), QFP (Quad Flat Package), TSOP (Thin Small Outline Package), and BGA package (Ball) Grid Array package (BLP), Bottom Leaded Package (BLP), and the like, continue to be multi-pin or light and thin.
상기한 패키지 타입중, BGA 패키지(Ball Grid Array package)는 반도체 칩이 부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아웃터리드(outer lead) 대신으로 사용하게 되며, 상기 BGA 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 할 수 있으며, QFP와는 달리 리드의 변형이 없는 장점이 있다.Among the above package types, the BGA package (Ball Grid Array package) is used to replace the outer lead by arranging a spherical solder ball in a predetermined state on the back side of the substrate on which the semiconductor chip is attached. The BGA package can make the package body area smaller than the QFP (Quad Flat Package) type, and unlike QFP, there is an advantage that there is no deformation of the lead.
대신, 상기 BGA 패키지는 기존의 리드프레임에 비해 값이 비싼 회로기판을 사용하므로 제조원가가 높아지고, 반도체 칩 및 골드 와이어의 보호를 위해 봉지공정 수행시 상형 및 하형에 의해 회로기판이 눌러져 솔더마스크에 크랙이 발생할 우려가 높아지는 등의 단점이 있다.Instead, the BGA package uses a circuit board that is more expensive than a conventional lead frame, thereby increasing manufacturing costs, and cracking the solder mask by pressing the upper and lower molds during the encapsulation process to protect the semiconductor chip and the gold wire. There are disadvantages such as a high possibility of occurrence.
그리고, BLP(Bottom Leaded Package)는 패키지 몸체의 바텀면을 통해 노출된 리드를 이용하여 기판에 실장하므로, 패키지 몸체의 두께를 아웃터리드를 갖는 DIP나 QFP 타입에 비해 작게 할 수 있다.In addition, since BLP (Bottom Leaded Package) is mounted on a substrate using leads exposed through the bottom surface of the package body, the thickness of the package body may be smaller than that of a DIP or QFP type having an outlier.
전술한 바와 같이 기존에는 여러 가지 타입의 반도체 패키지가 있는데, 도 1 에 도시한 반도체 패키지는 칩과 기판을 와이어 본딩하고, 기판 하면에 구비되는 솔더볼로 외부장치에 실장하도록 한 것이다.As described above, there are various types of semiconductor packages. In the semiconductor package shown in FIG. 1, the chip and the substrate are wire-bonded and mounted on an external device with solder balls provided on the lower surface of the substrate.
그런데, 도시한 바와 같은 BGA 패키지의 경우, 이에 적용되는 기판은 기본적으로 2층 이상의 메탈층을 적용해야 하므로 전체 패키지가 두꺼워지는 문제가 있다.By the way, in the case of the BGA package as shown, since the substrate applied to this basically need to apply two or more metal layers, there is a problem that the entire package becomes thick.
한편, 도 2 에 도시한 반도체 패키지는 칩과 다운 셋한 리드프레임을 와이어 본딩하고, 봉지제 외부로 노출되는 리드로 외부장치에 실장하도록 한 것으로, 상기 도시한 리드프레임의 패키지의 경우에는 리드프레임의 내부리드를 미세 피치로 구현하는데에 한계가 있다.Meanwhile, in the semiconductor package shown in FIG. 2, the chip and the lead frame set down are wire-bonded and mounted on an external device with leads exposed to the outside of the encapsulant. In the case of the lead frame package shown in FIG. There is a limit in implementing the internal lead at a fine pitch.
본 발명은 상기한 종래 반도체 패키지의 문제점을 해결하기 위해 안출된 것으로서, 기판 내부에 형성되는 내부 패턴을 단일층으로 형성함과 함께 와이어본딩 또는 범프를 형성하지 않은 새로운 형태의 경박하고 미세한 피치를 갖는 칩 사이즈 반도체 패키지를 제공하기 위한 것이다.The present invention has been made to solve the above problems of the conventional semiconductor package, and forms an internal pattern formed inside the substrate as a single layer and has a new form of thin and fine pitch that does not form wire bonding or bumps. To provide a chip size semiconductor package.
도 1 은 종래 반도체 패키지의 일 예를 나타내는 종단면도1 is a longitudinal cross-sectional view showing an example of a conventional semiconductor package
도 2 는 종래 반도체 패키지의 다른 일 예를 나타내는 종단면도Figure 2 is a longitudinal cross-sectional view showing another example of a conventional semiconductor package
도 3 은 본 발명의 일 실시예에 따른 칩 스케일 반도체 패키지의 종단면도3 is a longitudinal cross-sectional view of a chip scale semiconductor package according to an embodiment of the present invention;
도 4a 내지 4g 는 본 발명에 따른 칩 스케일 반도체 패키지에 적용되는 기판의 제조 공정을 나타내는 종단면도4A to 4G are longitudinal cross-sectional views illustrating a manufacturing process of a substrate applied to a chip scale semiconductor package according to the present invention.
도 5a 내지 5f 는 본 발명에 따른 칩 스케일 반도체 패키지의 제조 공정을 나타내는 종단면도5A to 5F are longitudinal cross-sectional views illustrating a manufacturing process of a chip scale semiconductor package according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
110: 칩 111: 본딩패드110: chip 111: bonding pad
120: 기판 121: 절연체120: substrate 121: insulator
122: 동박판 123: 내부 패턴122: copper foil 123: internal pattern
125: 볼랜드부 127: 솔더 레지스트125: borland portion 127: solder resist
128: 비어홀 130: 포토 레지스트128: beer hole 130: photoresist
140: 접착부재 150: 내측 연결메탈140: adhesive member 150: inner connection metal
160: 외측 연결메탈 170: 봉지제160: outer connecting metal 170: sealing agent
180: 솔더볼180: solder ball
상기한 목적을 달성하기 위한 본 발명의 형태에 따르면, 복수개의 본딩패드가 형성되는 칩과; 상기 칩의 각 본딩패드에 해당하는 위치에 비어홀이 형성됨과 함께 볼랜드부가 오픈되는 기판과; 상기 칩과 상기 기판을 본딩하는 접착부재와; 상기 기판의 비어홀에 구비되어 상기 칩의 각 본딩패드와 상기 기판의 내부 패턴을 연결하는 내측 연결메탈과; 상기 기판의 볼랜드부에 돌출 구비되는 외측 연결메탈과; 상기 외측 연결메탈이 외부로 노출되도록 상기 칩과 상기 기판 주위에 충진되는 봉지제와; 상기 외측 연결메탈에 결합되어 외부장치에 실장하기 솔더볼을 포함하여 구성되는 칩 스케일 반도체 패키지가 제공된다.According to an aspect of the present invention for achieving the above object, a chip formed with a plurality of bonding pads; A substrate in which a via hole is formed at a position corresponding to each of the bonding pads of the chip, and a borland portion is opened; An adhesive member for bonding the chip and the substrate; An inner connection metal provided in a via hole of the substrate to connect each bonding pad of the chip and an internal pattern of the substrate; An outer connection metal protruding from the ball land portion of the substrate; An encapsulant filled around the chip and the substrate to expose the outer connection metal to the outside; Provided is a chip scale semiconductor package coupled to the outer connection metal and including a solder ball to be mounted on an external device.
또한, 본 발명에 따른 칩 스케일 반도체 패키지의 제조방법은 내부 패턴의 볼랜드부를 오픈시킨 상태로 솔더 레지스트 위에 포토 레지스트가 인쇄됨과 함께 절연체에 접착부재가 부착되어 복수개의 비어홀이 형성되는 기판에 상기 비어홀에 해당하는 위치에 본딩패드가 형성되는 칩을 본딩하는 단계와; 상기 기판의 비어홀에 상기 칩의 각 본딩패드와 상기 기판의 내부 패턴을 연결하도록 내측 연결메탈을 구비함과 함께 상기 볼랜드부에 외부로 노출되도록 외측 연결메탈을 구비하는 단계와; 상기 솔더 레지스트 위의 상기 포토 레지스트를 제거하는 단계와; 상기 외측 연결메탈이 외부로 노출되도록 상기 칩과 상기 기판 주위에 봉지제를 충진하는 단계와; 상기 외측 연결메탈에 솔더볼을 형성하는 단계를 포함하여 이루어진다.In addition, in the method of manufacturing a chip scale semiconductor package according to the present invention, a photoresist is printed on a solder resist with the ball land portion of an internal pattern open, and an adhesive member is attached to an insulator to form a plurality of via holes on the substrate. Bonding a chip in which a bonding pad is formed at a corresponding position; Providing an inner connection metal to connect each bonding pad of the chip and an inner pattern of the substrate to a via hole of the substrate and an outer connection metal to be exposed to the outside of the ball land portion; Removing the photoresist on the solder resist; Filling an encapsulant around the chip and the substrate to expose the outer connection metal to the outside; It includes the step of forming a solder ball on the outer connection metal.
이하, 본 발명에 따른 바람직한 실시예를 첨부한 도 3 내지 도 5f 를 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to Figures 3 to 5f attached to a preferred embodiment of the present invention will be described in detail.
도 3 은 본 발명의 일 실시예에 따른 칩 스케일 반도체 패키지의 종단면도로서, 도시한 바와 같이 본 발명의 일 실시예에 따른 칩 스케일 반도체 패키지(100)는 크게 복수개의 본딩패드(111)가 형성되는 칩(110)과, 내부 패턴(123)이 형성되는 기판(120)과, 상기 칩(110)과 상기 기판(120)을 본딩하는 접착부재(140)와, 상기 칩의 각 본딩패드(111)와 상기 기판의 내부 패턴(123)을 연결하는 내측 연결메탈(150)과, 상기 기판의 내부 패턴(123)에 구비되는 외측 연결메탈(160)과, 상기 칩(110)과 상기 기판(120) 주위에 충진되는 봉지제(170)와, 상기 외측 연결메탈(160)에 결합되어 외부장치에 실장하기 솔더볼(180)을 포함하여 구성된다.3 is a longitudinal cross-sectional view of a chip scale semiconductor package according to an embodiment of the present invention. As illustrated, the chip scale semiconductor package 100 according to an embodiment of the present invention includes a plurality of bonding pads 111. The chip 110, the substrate 120 on which the internal pattern 123 is formed, the adhesive member 140 bonding the chip 110 and the substrate 120, and each bonding pad 111 of the chip. ) And an inner connection metal 150 connecting the inner pattern 123 of the substrate, an outer connection metal 160 provided in the inner pattern 123 of the substrate, the chip 110 and the substrate 120. It is configured to include a solder ball (180) is filled around the encapsulant 170 and the outer connection metal 160 is mounted to an external device.
특히, 상기 기판(120)은 상기 칩의 각 본딩패드(111)에 해당하는 위치에 비어홀(128)이 형성되고, 볼랜드부(125)가 외부로 오픈되는 단일층의 내부 패턴(123)으로 이루어지며, 상기 기판의 내부 패턴(123) 위에는 상기 볼랜드부(125)를 오픈 시킨 상태로 솔더 레지스트(127)가 도포되어 상기 내부 패턴(123) 간의 숏트를 방지하도록 형성된다.In particular, the substrate 120 is formed of a single layer inner pattern 123 in which a via hole 128 is formed at a position corresponding to each bonding pad 111 of the chip, and the borland portion 125 is opened to the outside. The solder resist 127 is coated on the inner pattern 123 of the substrate with the ball land portion 125 open to prevent shorting between the inner patterns 123.
한편, 상기 기판의 비어홀(128)에 해당하는 위치에 복수개의 본딩패드(111)가 형성되는 상기 칩(110)이 상기 기판(120)과 상기 접착부재(140)에 의해 본딩된다.Meanwhile, the chip 110 having the plurality of bonding pads 111 formed at a position corresponding to the via hole 128 of the substrate is bonded by the substrate 120 and the adhesive member 140.
이 때, 상기 접착부재(140)는 폴리이미드 계열의 수지 또는 에폭시 계열의 수지로 이루어지는 접착테이프가 사용된다.At this time, the adhesive member 140 is an adhesive tape made of a polyimide resin or an epoxy resin.
그리고, 상기한 바와 같이 상기 비어홀(128)에는 상기 내측 연결메탈(150)이 구비되어 상기 칩의 본딩패드(111)와 상기 기판의 내부 패턴(123)을 연결하고, 상기 볼랜드부(125)에는 상기 외측 연결메탈(160)이 돌출 구비되는데, 이 때 상기 내측 연결메탈(150) 및 상기 외측 연결메탈(160)은 무전해 도금방식으로 형성할 수 있다.In addition, as described above, the via hole 128 is provided with the inner connection metal 150 to connect the bonding pad 111 of the chip and the internal pattern 123 of the substrate, and to the borland portion 125. The outer connection metal 160 is provided to protrude. At this time, the inner connection metal 150 and the outer connection metal 160 may be formed by an electroless plating method.
따라서, 본 발명은 상기 칩의 본딩패드(111)가 상기 내측 연결메탈(150)과 연결되고, 상기 내측 연결메탈(150)은 상기 기판의 내부 패턴(123)과 연결되며, 상기 내부 패턴(123)은 상기 외측 연결메탈(160)과 연결됨으로써, 결국 상기 칩의 본딩패드(111)는 상기 외측 연결메탈(160)까지 전기적으로 연결되는 것이다.Therefore, in the present invention, the bonding pad 111 of the chip is connected to the inner connection metal 150, the inner connection metal 150 is connected to the inner pattern 123 of the substrate, and the inner pattern 123. ) Is connected to the outer connection metal 160, so that the bonding pad 111 of the chip is electrically connected to the outer connection metal 160.
한편, 상기 칩(110)과 상기 기판(120) 주위에 충진되는 상기 봉지제(170)는 상기 외측 연결메탈(160)을 외부로 노출시킨 상태로 충진되어, 상기 외측 연결메탈(160)에 상기 솔더볼(180)을 형성할 수 있도록 한다.Meanwhile, the encapsulant 170, which is filled around the chip 110 and the substrate 120, is filled in a state in which the outer connection metal 160 is exposed to the outside, so that the outer connection metal 160 is filled with the encapsulant 170. The solder ball 180 may be formed.
상기한 바와 같이 본 발명은 칩(110)과 외부장치에 실장하기 위한 외부단자인 솔더볼(180)을, 무전해 도금방식으로 형성되는 상기 내측 연결메탈(150)과 상기 외측 연결메탈(160)로 연결한 것이다.As described above, the present invention uses the solder ball 180, which is an external terminal for mounting on the chip 110 and the external device, to the inner connection metal 150 and the outer connection metal 160 formed by electroless plating. It is connected.
즉, 본 발명은 종래와 같이 칩과 기판을 연결하기 위해 와이어본딩 혹은 범프를 형성하지 않고, 또한 내부 패턴은 단일층으로 형성하여, 패키지의 전체 두께를 줄일 수 있다.That is, the present invention does not form wire bonding or bumps to connect the chip and the substrate as in the prior art, and also the internal pattern is formed in a single layer, thereby reducing the overall thickness of the package.
여기서, 상기 본 발명에 적용되는 기판의 제조 공정을 도 4a 내지 4g 를 참조하여 설명한다.Here, the manufacturing process of the board | substrate applied to the said invention is demonstrated with reference to FIGS. 4A-4G.
먼저, 본 발명의 칩 스케일 패키지에 적용되는 기판(120)은 도 4a 와 같이 절연체(121)의 일면에 동박판(122)을 부착하고, 도 4b 와 같이 상기 동박판(122)을 에칭하여 일정한 내부 패턴(123)을 형성한다.First, the substrate 120 applied to the chip scale package of the present invention attaches the copper foil 122 to one surface of the insulator 121 as shown in FIG. 4A, and then etches the copper foil 122 as shown in FIG. 4B. The inner pattern 123 is formed.
그리고, 도 4C 와 같이 상기 내부 패턴(123) 위에 솔더 레지스트(127)를 도포하고, 다시 상기 솔더 레지스트(127) 위에는 도 4d 와 같이 포토 레지스트(130)를 인쇄한다.4C, a solder resist 127 is coated on the inner pattern 123, and the photoresist 130 is printed on the solder resist 127 as shown in FIG. 4D.
그리고 도 4e 와 같이 상기 내부 패턴의 볼랜드부(125)에 해당하는 상기 포토 레지스트(130)와 상기 솔더 레지스트(127)의 부분을 노광 및 현상하여, 상기 볼랜드부(125)를 외부로 노출시키고, 도 4f 와 같이 상기 절연체(121)에 접착물질(140)을 부착하며, 도 4g 와 같이 칩의 본딩패드부에 해당하는 위치에 비어홀(128)을 형성함으로써, 본 발명의 칩 스케일 반도체 패키지에 적용되는 기판(120)을 얻을 수 있다.As shown in FIG. 4E, portions of the photoresist 130 and the solder resist 127 corresponding to the ball land portions 125 of the inner pattern are exposed and developed to expose the ball land portions 125 to the outside. As shown in FIG. 4F, the adhesive material 140 is attached to the insulator 121, and the via hole 128 is formed at a position corresponding to the bonding pad of the chip, as shown in FIG. 4G, and thus applied to the chip scale semiconductor package of the present invention. The substrate 120 can be obtained.
한편, 상기 본 발명에 적용되는 기판의 제조 공정 중에서, 도 4f 에 도시한 기판의 절연체(121)에 접착물질을(140)을 부착하는 공정없이 바로 비어홀(128)을 형성할 수 있다.Meanwhile, in the manufacturing process of the substrate applied to the present invention, the via hole 128 may be formed directly without attaching the adhesive material 140 to the insulator 121 of the substrate illustrated in FIG. 4F.
그리고, 본 발명에 따른 칩 스케일 반도체 패키지는 상기와 같이 형성되는 기판에 다수개의 칩을 본딩하여 매트릭스 형태로 패키지를 형성하고, 최종적으로 각 패키지를 개별화 할 수 있는데, 이와 같이 하나의 기판에 매트릭스 형태로 패키지를 형성하여 개별화하게 되면 패키지의 생산성을 높일 수 있다.In the chip scale semiconductor package according to the present invention, a plurality of chips may be bonded to a substrate formed as described above to form a package in a matrix form, and finally, each package may be individualized. If a package is formed and individualized, the productivity of the package can be increased.
여기서, 상기한 바와 같이 패키지가 기판에 매트릭스 형태로 형성되는 것을 기준으로 하여, 본 발명의 칩 스케일 반도체 패키지의 제조 공정을 도 5a 내지 5f 를 참조하여 설명한다.Here, the manufacturing process of the chip scale semiconductor package of the present invention will be described with reference to FIGS. 5A to 5F on the basis that the package is formed in a matrix form on the substrate as described above.
최초, 도 5a 와 같이 상기한 기판(120) 즉, 내부 패턴의 볼랜드부(125)를 오픈시킨 상태로 솔더 레지스트(127) 위에 포토 레지스트(130)가 인쇄됨과 함께 절연체(121)에 접착부재(140)가 부착되어 복수개의 비어홀(128)이 형성되는 기판(120)에 상기 비어홀(128)에 해당하는 위치에 본딩패드(111)가 형성되는 칩(110)을 본딩한다.First, as shown in FIG. 5A, the photoresist 130 is printed on the solder resist 127 while the substrate 120, that is, the ball land portion 125 of the internal pattern is opened, and an adhesive member ( The chip 110 having the bonding pads 111 formed at the position corresponding to the via hole 128 is bonded to the substrate 120 on which the via holes 128 are formed.
이 때, 점선으로 나타낸 부분에서도 실선으로 나타낸 부분과 동일한 과정이 수행된다.At this time, the same process as that shown by the solid line is performed in the portion indicated by the dotted line.
그리고, 도 5b 와 같이 상기 기판의 비어홀(128)에 상기 칩의 각 본딩패드(111)와 상기 기판(120)을 연결하도록 내측 연결메탈(150)을 구비함과 함께 상기 볼랜드부(125)에 외부로 노출되도록 외측 연결메탈(160)을 구비한다.5B, an inner connection metal 150 is provided to connect each bonding pad 111 of the chip and the substrate 120 to the via hole 128 of the substrate, and to the ball land portion 125. The outer connection metal 160 is provided to be exposed to the outside.
이 때, 상기 내측 연결메탈(150)과 상기 외측 연결메탈(160)은 무전해 도금방식으로 형성된다.At this time, the inner connection metal 150 and the outer connection metal 160 is formed by an electroless plating method.
상기와 같이 내측 연결메탈(150)과 외측 연결메탈(160)이 구비되면, 도 5c 와 같이 상기 솔더 레지스트(127) 위의 상기 포토 레지스트(130)를 제거한다.When the inner connection metal 150 and the outer connection metal 160 are provided as described above, the photoresist 130 on the solder resist 127 is removed as shown in FIG. 5C.
즉, 상기 포토 레지스트(130)는 상기 외측 연결메탈(160)의 외형을 위해 필요한 것이다.That is, the photoresist 130 is necessary for the external appearance of the outer connection metal 160.
그리고, 도 5d 와 같이 상기 외측 연결메탈(160)이 외부로 노출되도록 상기 칩(110)과 상기 기판(120) 주위에 봉지제(170)를 충진하고, 도 5e 와 같이 상기 외측 연결메탈(160)에 솔더볼(180)을 형성한다.In addition, an encapsulant 170 is filled around the chip 110 and the substrate 120 to expose the outer connection metal 160 to the outside as shown in FIG. 5D, and the outer connection metal 160 as shown in FIG. 5E. ) To form a solder ball 180.
이 때, 상기 외측 연결메탈(160)과 상기 솔더볼(180)과의 결합성을 향상하기 위해서는 상기 외측 연결메탈(160)에 솔더볼(180)을 형성하기 전에 상기봉지제(170) 및 상기 외측 연결메탈(160)의 표면을 그라인딩 또는 디플래시할 수도 있다.At this time, in order to improve the bonding between the outer connection metal 160 and the solder ball 180, the encapsulant 170 and the outer connection before forming the solder ball 180 on the outer connection metal 160 The surface of the metal 160 may be ground or deflected.
한편, 이와 같이 상기 기판(120)에 매트릭스 형태로 형성된 다수개의 패키지를 도 5f 와 같이 절단하여 개별화한다.Meanwhile, as described above, a plurality of packages formed in a matrix form on the substrate 120 are cut and individualized.
이상에서 설명한 본 발명은 다음과 같은 효과가 있다.The present invention described above has the following effects.
첫째, 본 발명은 종래와 같이 칩과 기판을 연결하기 위해 와이어본딩 혹은 범프를 형성하지 않고, 또한 내부 패턴을 단일층으로 형성하므로, 패키지의 전체 두께를 줄일 수 있다.First, the present invention does not form wire bonding or bumps to connect the chip and the substrate as in the prior art, and also forms the inner pattern as a single layer, thereby reducing the overall thickness of the package.
둘째, 본 발명은 기판에 사용되는 동박판의 두께를 리드프레임의 대략 1/5 수준으로 적용하여, 상기와 같이 내부 패턴을 단일층으로 형성함에 따라, 미세 피치 구현이 가능하다.Second, the present invention is to apply the thickness of the copper plate used for the substrate to approximately 1/5 of the lead frame, by forming an internal pattern as a single layer as described above, it is possible to implement a fine pitch.
셋째, 본 발명은 칩의 본딩패드로부터 외부장치에 실장되는 솔더볼까지의 신호선이 단축되어 패키지의 전기적 신뢰성이 향상된다.Third, the present invention shortens the signal line from the bonding pad of the chip to the solder ball mounted on the external device, thereby improving the electrical reliability of the package.
Claims (12)
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