KR20010001774A - chip scale package and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 칩 스케일 반도체 패키지(CSP:Chip Scale Package) 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 입출력 단자수에 제한이 거의 없으며, 신호 전달이 빠르고 전기적 특성이 매우 우수한 경박단소화된 새로운 타입의 칩 스케일 반도체 패키지에 관한 것이다.The present invention relates to a chip scale semiconductor package (CSP) and a method of manufacturing the same, and more particularly, there is no limit to the number of input / output terminals, and in particular, a new type of thin and small size having excellent signal characteristics and fast signal transmission. Relates to a chip scale semiconductor package.
일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.In general, the packaging technology for integrated circuits in the semiconductor industry continues to evolve to meet the demand for miniaturization and mounting reliability.
즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.In other words, the demand for miniaturization is accelerating the development of packages close to the chip scale, and the demand for mounting reliability emphasizes the importance of package manufacturing technology that can improve the efficiency of mounting work and the mechanical and electrical reliability after mounting. I'm making it.
한편, 일반적으로 반도체소자는 집적회로가 형성된 웨이퍼 상태에서 낱개의 칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판에의 실장이 용이하도록 조립하는 공정을 거치게 된다.On the other hand, in general, semiconductor devices are separated into individual chips in a wafer in which integrated circuits are formed, and then mounted on a plastic package or a ceramic package, and then assembled to facilitate mounting on a substrate.
이와 같은, 반도체소자에 대한 조립공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.The main purpose of the assembling process for a semiconductor element is to secure the shape and protect the function for mounting on a substrate or a socket.
또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.In addition, in recent years, technologies related to the assembly process, such as multi-pinning, micro-assembly technology, and package variety due to the diversification of the mounting type according to the high integration of integrated circuits, are also greatly changed according to the subdivided fields.
반도체 조립공정의 개요에 대해 현재 가장 많이 사용되고 있는 플라스틱 타입의 반도체소자를 도 1을 참조하여 예로 들어 설명하면 다음과 같다.The plastic type semiconductor device, which is currently used the most, for the outline of the semiconductor assembly process will be described with reference to FIG. 1 as an example.
먼저, 전기적 회로가 형성된 웨이퍼를 각각의 단일칩으로 분리하는데, 이때 Si(실리콘)는 모스경도 7로서 딱딱하고 깨지기 쉬운 성질을 갖고 있으므로 웨이퍼의 제조시 미리 분리할 라인에 절단하기 위한 물질을 넣어두고 이 분리라인을 따라 브레이크 응력을 가해 파괴, 분리시키는 방법을 취하는 경우가 많다.First, the wafer on which the electrical circuit is formed is separated into each single chip. In this case, Si (silicon) has a Mohs hardness of 7 and is hard and brittle, so that a material for cutting is placed in a line to be separated in advance in manufacturing the wafer In many cases, a break stress is applied along this separation line to break and separate.
또한, 분리된 각각의 반도체 칩(1a)은 리드프레임의 다이패드(7)에 본딩되고, 이때의 접합방법은 Au-Si 공정(共晶)법, 납땜법, 수지접착법 등이 있으며 용도에 따라 알맞은 방법이 선택되어 사용된다.In addition, each of the separated semiconductor chips 1a is bonded to the die pad 7 of the lead frame, and the bonding method is Au-Si process, soldering, resin bonding, or the like. The appropriate method is selected and used accordingly.
한편, 전술한 바와같이 반도체 칩(1a)을 리드프레임의 다이패드(7)에 접착하는 목적은 조립이 완료된 후 기판에 실장시키기 위해서 뿐만 아니라, 전기적 입출력단자나 어스(earth)를 겸하는일도 있으며 소자의 동작시 발생하는 열의 방열통로로서도 필요로하는 경우가 있기 때문이다.On the other hand, as described above, the purpose of adhering the semiconductor chip 1a to the die pad 7 of the lead frame is not only to be mounted on a substrate after assembly is completed, but also to serve as an electrical input / output terminal or earth. This is because the heat dissipation path of heat generated during the operation may also be required.
상기와 같이 반도체 칩(1a)을 본딩한 후에는 칩과 리드프레임의 인너리드(8)를 와이어(6)로 본딩하므로써 연결하게 되며, 와이어 본딩의 방법으로 플라스틱 봉함 패키지에서는 일반적으로 골드와이어(6)를 사용한 열압착법 또는 열압착법과 초음파법을 혼용한 방법이 주로 이용되고 있다.After the semiconductor chip 1a is bonded as described above, the inner lead 8 of the chip and the lead frame is bonded by the wire 6, and the gold wire 6 is generally used in the plastic encapsulation package by the wire bonding method. The thermocompression method using) or the method using a thermocompression method and an ultrasonic method is mainly used.
또한, 와이어 본딩에 의해 칩과 인너리드(8)가 전기적으로 연결된 후에는 칩을 고순도의 에폭시 수지를 사용하여 성형 봉합하므로써 몰드바디(3)를 형성시키는 몰딩공정이 수행되는데, 이때 사용되는 에폭시 수지는 집적회로의 신뢰성을 좌우하는 중요한 요소이며, 수지의 고순도화와 몰딩시 집적회로에 주어지는 응력을 저감시키기 위한 저응력화 등의 개선이 추진되고 있다.In addition, after the chip and the inner lead 8 are electrically connected by wire bonding, a molding process of forming the mold body 3 by forming and sealing the chip using a high purity epoxy resin is performed. Is an important factor that determines the reliability of integrated circuits, and improvements such as high purity resins and low stresses for reducing stresses applied to integrated circuits during molding are being promoted.
그리고, 상기한 공정이 완료된 후에는 IC 패키지를 소켓이나 기판에 실장하기 위해 아웃터리드(9)(outer lead)를 소정의 형상으로 절단하고 성형하는 공정이 행해지며, 아웃터리드(9)에는 실장접합성(납땜성)을 향상시키기 위해 도금이나 납딥(dip)이 처리된다.After the above process is completed, a process of cutting and molding the outer lead 9 into a predetermined shape is carried out to mount the IC package on a socket or a substrate. Plating or lead dip are treated to improve solderability.
한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 패키지의 대표적인 예로는 전술한 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA 패키지( Ball Grid Array package) 등이 있으며, 계속 다핀(多-pin)화 또는 경박단소(輕薄短小)화 되고 있다.On the other hand, semiconductor packages are divided into various types according to the mounting type and the lead type. Representative examples of the package include QF (Quad Flat Package), TSOP (Thin Small Outline Package), BGA package ( Ball Grid Array package, etc., and continues to be multi-pin or light and thin.
상기한 패키지 타입중, BGA 패키지(Ball Grid Array package)는 반도체 칩이 부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아우터 리드(outer lead) 대신으로 사용하게 되며, 상기 BGA 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 할 수 있으며, QFP와는 달리 리드의 변형이 없는 장점이 있다.Among the above package types, a BGA package (Ball Grid Array package) is used to replace the outer lead by arranging a spherical solder ball in a predetermined state on the back surface of the substrate on which the semiconductor chip is attached. The BGA package can make the package body area smaller than the QFP (Quad Flat Package) type, and unlike QFP, there is an advantage that there is no deformation of the lead.
한편, 이와 같은 패키지들은 실장면적, 입출력 단자수, 전기적 신뢰성, 제조공정의 유연성, 제조비용등에 있어 제각기 장점 및 단점을 갖고 있으며, 이들의 장점을 살리면서 단점을 해소하기 위해 새로운 타입의 반도체 패키지가 계속적으로 연구 개발되고 있는 실정이다.On the other hand, these packages have advantages and disadvantages in terms of mounting area, number of input / output terminals, electrical reliability, manufacturing process flexibility, and manufacturing cost, and new types of semiconductor packages have been developed to solve these disadvantages. The situation is continuously being researched and developed.
본 발명은 와이어 본딩 기술을 응용한 범프 형성에 의해 범프 형성 비용이 적게 소요되며 칩의 전면(全面)을 패드 배치에 사용할 수 있으므로 인해 입출력 단자수에 제한이 거의 없으며, 신호 전달이 빠르고 전기적 특성이 매우 우수한 경박단소화된 새로운 타입의 칩 스케일 반도체 패키지 및 그 제조방법을 제공하는데 목적이 있다.In the present invention, bump formation cost is reduced by bump formation using wire bonding technology, and since the entire surface of the chip can be used for pad arrangement, there is almost no limit on the number of input and output terminals, and signal transmission is fast and electrical characteristics are high. An object of the present invention is to provide a new type of chip scale semiconductor package which is very thin and short and a manufacturing method thereof.
도 1은 종래 반도체 패키지의 일예를 나타낸 종단면도1 is a longitudinal cross-sectional view showing an example of a conventional semiconductor package
도 2a 내지 도 2i는 본 발명의 반도체 패키지 제조과정을 나타낸 것으로서,2A to 2I illustrate a semiconductor package manufacturing process of the present invention.
도 2a는 반도체 칩을 나타낸 단면도2A is a sectional view of a semiconductor chip
도 2b 내지 도 2d는 와이어 본더를 이용한 볼 범프 형성 과정을 나타낸 것으로서,2b to 2d illustrate a ball bump forming process using a wire bonder,
도 2b는 와이어 선단에 본딩 헤드가 형성된 상태를 보여주는 단면도2B is a cross-sectional view illustrating a state in which a bonding head is formed at a wire tip.
도 2c는 열압착 및 초음파법을 이용한 본딩 과정을 보여주는 단면도2c is a cross-sectional view showing a bonding process using thermocompression and ultrasonic method
도 2d는 와이어 절단에 의해 볼 범프의 형성이 완료된 상태를 나타낸 단면도2D is a cross-sectional view illustrating a state in which ball bumps are formed by wire cutting.
도 2e는 볼 범프 형성 후, 절연코트재를 이용하여 반도체 칩 상부면을 코팅한 상태를 나타낸 단면도2E is a cross-sectional view illustrating a state in which a semiconductor chip upper surface is coated using an insulating coating material after ball bumps are formed.
도 2f는 절연코트재에 의해 코팅된 반도체 칩의 상면을 소정의 높이로 가공하여 볼 범프가 노출되도록 한 상태를 나타낸 단면도2F is a cross-sectional view showing a state in which a ball bump is exposed by processing a top surface of a semiconductor chip coated with an insulating coating material to a predetermined height;
도 2g는 노출된 볼 범프 상부에 솔더 페이스트 또는 플럭스를 전사한 상태를 나타낸 단면도Figure 2g is a cross-sectional view showing a state of transferring the solder paste or flux on the exposed ball bumps
도 2h는 노출된 볼 범프 상부에 솔더볼을 부착한 상태를 나타낸 단면도Figure 2h is a cross-sectional view showing a state in which a solder ball attached to the exposed ball bumps
도 2i는 리플로우 완료 후의 반도체 패키지를 나타낸 단면도2i is a cross-sectional view illustrating a semiconductor package after completion of reflow.
도 3은 도 2h의 반도체 패키지가 기판에 실장된 상태를 나타낸 단면도3 is a cross-sectional view illustrating a state in which the semiconductor package of FIG. 2H is mounted on a substrate;
도 4는 절연코트재가 코팅된 후에 행해지는 반도체 칩 상면의 가공시, 칩 상면의 가공 높이에 따른 특성을 설명하기 위한 단면도Figure 4 is a cross-sectional view for explaining the characteristics according to the processing height of the upper surface of the chip in the processing of the upper surface of the semiconductor chip after coating the insulating coating material
도 5는 본 발명에 따른 반도체 패키지의 제조 과정을 나타낸 블록도5 is a block diagram showing a manufacturing process of a semiconductor package according to the present invention.
도 6a 및 도 6b는 본 발명 반도체 패키지의 다른 실시예를 나타낸 종단면도6A and 6B are longitudinal cross-sectional views illustrating another embodiment of the semiconductor package of the present invention.
도 7a 내지 도 7g는 웨이퍼 상태에서 행해지는 본 발명의 칩 스케일 패키지 제조 과정을 나타낸 단면도7A to 7G are cross-sectional views showing the chip scale package manufacturing process of the present invention carried out in a wafer state.
도 7a는 웨이퍼를 나타낸 단면도7A is a sectional view of a wafer
도 7b는 볼 범프가 형성된 상태를 나타낸 단면도7B is a sectional view showing a state in which a ball bump is formed
도 7c는 절연코트재를 이용하여 반도체 칩의 상부면을 코팅한 상태를 나타낸 단면도7C is a cross-sectional view illustrating a state in which the upper surface of the semiconductor chip is coated using an insulating coating material.
도 7d는 반도체 칩의 절연코트재가 코팅된 면을 가공하여 볼 범프가 노출되도록 한 상태를 나타낸 단면도7D is a cross-sectional view illustrating a state in which a ball bump is exposed by processing a surface coated with an insulating coating material of a semiconductor chip;
도 7e는 노출된 볼 범프 상부에 솔더 페이스트 또는 플럭스를 전사한 상태를 나타낸 단면도7E is a cross-sectional view illustrating a state in which solder paste or flux is transferred onto an exposed ball bump.
도 7f는 노출된 볼 범프 상부에 페이스트를 이용하여 솔더볼을 부착한 상태를 나타낸 단면도7F is a cross-sectional view illustrating a state in which solder balls are attached to the exposed ball bumps by using a paste.
도 7g는 리플로우가 완료된 상태를 나타낸 단면도7G is a cross-sectional view showing a state in which reflow is completed.
도 7h는 단위 패키지 별로 소잉한 상태를 나타낸 단면도7H is a cross-sectional view illustrating a sawing state for each unit package
도 8은 웨이퍼 상태에서 행해지는 칩 스케일 패키지 제조 과정을 나타낸 블록도8 is a block diagram showing a chip scale package manufacturing process performed in a wafer state.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1:반도체 칩 100:본딩패드1: Semiconductor chip 100: Bonding pad
2:볼 범프 3:몰드바디2: ball bump 3: molded body
4:솔더볼 5:플럭스4: Solder Ball 5: Flux
6:와이어 600:본딩 헤드6: wire 600: bonding head
7:다이패드 8:인너리드7: Die Pad 8: inner lead
9:아웃터리드 10:캐필러리9: Outdoor 10: Capillary
11:웨이퍼11: Wafer
상기한 목적을 달성하기 위해, 본 발명은 복수개의 본딩패드가 구비된 반도체 칩과, 상기 반도체 칩의 본딩패드 상면에 구비되는 내부인출단자와, 상기 반도체 칩 상면의 내부인출단자를 제외한 나머지 영역을 감싸는 절연코트와, 상기 내부인출단자의 노출면 위로 부착되는 외부인출단자로 구성됨을 특징으로 하는 칩 스케일 반도체 패키지가 제공된다.In order to achieve the above object, the present invention provides a semiconductor chip including a plurality of bonding pads, an internal drawing terminal provided on an upper surface of the bonding pad of the semiconductor chip, and a remaining area except for the internal drawing terminal of the upper surface of the semiconductor chip. A chip scale semiconductor package is provided which comprises an insulating insulating film surrounding the outer coating and an outer drawing terminal attached to an exposed surface of the inner drawing terminal.
상기한 목적을 달성하기 위한 본 발명의 다른 형태에 따르면, 본 발명은 복수개의 본딩패드가 구비된 반도체 칩의 각 본딩패드 상면에 내부인출단자를 형성하는 단계와, 상기 반도체 칩 상면의 내부인출단자 영역을 제외한 나머지 영역을 절연코트재로 코팅하는 단계와, 상기 반도체 칩 상면으로 노출된 내부인출단자 위로 외부인출단자를 부착하는 단계를 순차적으로 수행하여서 됨을 특징으로 하는 칩 스케일 반도체 패키지 제조방법이 제공된다.According to another aspect of the present invention for achieving the above object, the present invention comprises the steps of forming an inner lead-out terminal on the upper surface of each bonding pad of the semiconductor chip having a plurality of bonding pads, and the inner lead-out terminal of the upper surface of the semiconductor chip A method of manufacturing a chip scale semiconductor package is provided by coating a remaining region except for the region with an insulating coating material and attaching the outer lead terminal over the inner lead terminal exposed to the upper surface of the semiconductor chip. do.
이하, 본 발명의 일실시예를 첨부도면 도 2a 내지 도 8을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS. 2A to 8.
도 2a는 반도체 칩을 나타낸 단면도이고, 도 2b는 볼 범프 형성을 위해 와이어 선단에 본딩 헤드가 형성된 상태를 보여주는 단면도이고, 도 2c는 열압착 및 초음파법을 이용한 본딩 과정을 보여주는 단면도이며, 도 2d는 와이어 절단에 의해 볼 범프의 형성이 완료된 상태를 나타낸 단면도이다.Figure 2a is a cross-sectional view showing a semiconductor chip, Figure 2b is a cross-sectional view showing a state in which a bonding head is formed at the tip of the wire to form a ball bump, Figure 2c is a cross-sectional view showing a bonding process using a thermocompression and ultrasonic method, Figure 2d Is sectional drawing which showed the state in which ball bump formation was completed by wire cutting.
그리고, 도 2e는 볼 범프 형성 후에 절연코트재를 이용하여 칩 상면을 코팅한 상태를 나타낸 단면도이고, 도 2f는 반도체 칩 상면을 소정의 두께만큼 가공하여 볼 범프가 노출되도록 한 상태를 나타낸 단면도이며, 도 2g는 노출된 볼 범프 상부에 솔더 페이스트 또는 플럭스를 전사한 상태를 나타낸 단면도이고, 도 2h는 노출된 볼 범프 상부에 솔더볼을 부착한 상태를 나타낸 단면도이며, 도 2i는 리플로우 완료 후의 반도체 패키지를 나타낸 단면도이다.2E is a cross-sectional view showing a state in which a top surface of a chip is coated using an insulating coating material after ball bump formation, and FIG. 2F is a cross-sectional view showing a state in which a ball bump is exposed by processing a top surface of a semiconductor chip by a predetermined thickness. 2G is a cross-sectional view illustrating a state in which solder paste or flux is transferred onto an exposed ball bump, and FIG. 2H is a cross-sectional view illustrating a solder ball attached to an exposed ball bump, and FIG. 2I illustrates a semiconductor after completion of reflow. A cross-sectional view showing a package.
그리고, 도 3은 본 발명의 반도체 패키지가 회로기판에 실장된 상태를 나타낸 단면도이고, 도 4는 볼 범프의 가공 높이에 따른 특성을 설명하기 위한 종단면도이다.3 is a cross-sectional view showing a state in which the semiconductor package of the present invention is mounted on a circuit board, and FIG. 4 is a longitudinal cross-sectional view for explaining characteristics of ball bumps according to processing heights.
한편, 도 5는 본 발명에 따른 반도체 패키지의 제조 과정을 나타낸 블록도로서, 본 발명의 칩 스케일 패키지는 복수개의 본딩패드(100)가 구비된 반도체 칩(1)과, 상기 반도체 칩(1)의 본딩패드(100) 상면에 부착되는 내부인출단자인 볼 범프(2)와, 상기 반도체 칩의 볼 범프(2) 영역을 제외한 나머지 영역을 감싸는 절연코트(3)와, 상기 볼 범프(2)의 노출면상에 부착되는 외부인출단자인 솔더볼(4)로 구성된다.5 is a block diagram illustrating a manufacturing process of a semiconductor package according to the present invention. The chip scale package of the present invention includes a semiconductor chip 1 having a plurality of bonding pads 100 and the semiconductor chip 1. A ball bump 2, which is an inner lead terminal attached to an upper surface of the bonding pad 100, an insulating coat 3 covering the remaining area except for the ball bump 2 area of the semiconductor chip, and the ball bump 2 It consists of a solder ball (4) which is an external drawing terminal attached to the exposed surface of the.
이 때, 상기 볼 범프(2) 및 솔더볼(4)은 Sn, Pb, Cu, Al, Au, Ag중 어느 하나 또는 둘 이상의 합금으로 이루어짐이 바람직하나, 전도성이 좋은 금속이면 무방하다.At this time, the ball bump 2 and the solder ball 4 is preferably made of any one or two or more alloys of Sn, Pb, Cu, Al, Au, Ag, but may be any metal having good conductivity.
그리고, 상기 반도체 칩(1)의 상면을 감싸는 절연코트(3)의 재질은 에폭시 몰딩 콤파운드(EMC) 또는 절연테이프로 이루어지게 된다.In addition, the material of the insulating coat 3 surrounding the upper surface of the semiconductor chip 1 is made of epoxy molding compound (EMC) or insulating tape.
또한, 상기 볼 범프(2)의 노출면 상에는 솔더볼(4) 부착을 위해 솔더 페이스트나 플럭스(5)(flux)가 도포된다.In addition, solder paste or flux 5 is applied on the exposed surface of the ball bump 2 to attach the solder balls 4.
그리고, 상기 솔더볼(4)은 열처리 공정인 리플로우(reflow) 공정을 거쳐 볼 범프(2)와 견고히 결합된다.The solder ball 4 is firmly coupled to the ball bump 2 through a reflow process, which is a heat treatment process.
이와 같이 구성된 본 발명의 반도체 패키지 제조 과정은 다음과 같다.The semiconductor package manufacturing process of the present invention configured as described above is as follows.
먼저, 도 2a에 나타낸 바와 같이, 상면에 본딩패드(100)가 구비된 반도체 칩(1)이 준비된 상태에서, 상기 반도체 칩(1)에 구비된 각 본딩패드(100) 위에 볼 범프(2)를 형성하게 된다.First, as shown in FIG. 2A, in a state where a semiconductor chip 1 having a bonding pad 100 is provided on an upper surface thereof, a ball bump 2 is disposed on each bonding pad 100 provided in the semiconductor chip 1. Will form.
이 때, 볼 범프 형성방법에는 와이어 본딩에 쓰이는 와이어 본더를 이용하는 방법과, 디스펜싱(dispensing)에 의한 방법, 솔더 페이스트를 이용하는 방법, 솔더증착 또는 전기도금에 의한 방법등이 있으며, 이하에서는 패키지 공정에 가장 널리 쓰이며 공정 신뢰성이 높은 와이어 본딩을 이용한 경우를 통해 설명하고자 한다.At this time, the ball bump forming method includes a wire bonder used for wire bonding, a method by dispensing, a method using solder paste, a method by solder deposition or electroplating, and the like. The most widely used and highly reliable process of wire bonding will be explained.
즉, 와이어 본더에 구비된 캐필러리(10)를 통해 공급되는 와이어(6) 선단에 도 2b에 나타낸 바와 같이 구형의 본딩 헤드(600)가 형성된 상태에서, 열압착법 및 초음파법를 이용하여 도 2c에 나타낸 바와 같이 본딩패드(100) 상부에 본딩 헤드(600)를 본딩시킨 후, 도 2d와 같이 와이어(6)를 절단하므로써 반도체 칩(1) 상에 볼 범프(2)가 구비되도록 한다.That is, in the state where the spherical bonding head 600 is formed at the tip of the wire 6 supplied through the capillary 10 provided in the wire bonder as shown in FIG. 2B, the thermocompression method and the ultrasonic method are used. After bonding the bonding head 600 to the bonding pad 100 as shown in 2c, by cutting the wire 6 as shown in Figure 2d so that the ball bump (2) is provided on the semiconductor chip (1).
이어, 볼 범프(2)가 반도체 칩(1)의 본딩패드(100) 상부에 구비된 상태에서, 도 2e에 나타낸 바와 같이 반도체 칩(1)의 상면을 에폭시 몰딩 콤파운드(EMC) 등의 절연코트재를 이용하여 소정의 두께로 코팅하게 된다.Subsequently, in a state where the ball bumps 2 are provided on the bonding pads 100 of the semiconductor chip 1, an insulating coat such as an epoxy molding compound (EMC) is formed on the upper surface of the semiconductor chip 1 as shown in FIG. 2E. The ash is used to coat a predetermined thickness.
한편, 절연코트재 코팅 후에는, 절연코트재에 의해 코팅된 반도체 칩(1) 상면을 소정의 두께만큼 가공하여 도 2f에서와 같이 볼 범프(2)가 노출되도록 한다.On the other hand, after coating the insulating coating material, the upper surface of the semiconductor chip 1 coated by the insulating coating material is processed by a predetermined thickness so that the ball bumps 2 are exposed as shown in FIG. 2F.
이 때, 상기 코팅된 칩 상면을 소정의 두께로 가공할 때에는 그라인딩 또는 절삭가공등 여러 가지 방식이 적용 가능하며, 가공 두께에 따라 볼 범프(2)의 노출 면적이 달라지게 된다.In this case, when the coated chip upper surface is processed to a predetermined thickness, various methods such as grinding or cutting can be applied, and the exposed area of the ball bump 2 is changed according to the processing thickness.
즉, 절연코트재를 이용하여 반도체 칩(1) 상부면을 코팅한 후, 절연코트재가 코팅된 반도체 칩 상면을 소정의 두께만큼 가공하여 볼 범프(2)를 노출시키게 되는데, 도 4에 나타낸 바와 같이 가공 두께에 따라 볼 범프(2)의 노출면적이 달라지며, 이 경우 다음과 같이 반도체 패키지 자체의 특성 및 제조 공정의 특성이 달라지게 된다.That is, after coating the upper surface of the semiconductor chip 1 using the insulating coating material, the upper surface of the semiconductor chip coated with the insulating coating material is processed to a predetermined thickness to expose the ball bumps 2, as shown in FIG. As described above, the exposed area of the ball bumps 2 varies according to the processing thickness. In this case, the characteristics of the semiconductor package itself and the manufacturing process are changed as follows.
절연코트재에 의해 칩 상면을 코팅 완료한 후에 코팅된 반도체 칩(1) 상면을 가공할 때, 볼 범프(2)의 폭이 가장 넓은 가운데 지점(B지점)을 기준으로하여 그 상단부가 노출되도록 얕게 가공하는 경우(A지점)에는 그라인딩 또는 절삭 작업시의 작업성이 가장 좋으며, 하단부가 노출되도록 깊이 가공할 경우(C지점)에는 패키지의 두께가 그만큼 얇아지므로 박형 패키지 제조에 유리하며, 가장 넓은 면적이 노출되도록 볼 범프(2)의 가운데 높이까지 가공한 경우(B지점)에는 솔더볼(4) 접합시의 접합 면적이 넓어 접합신뢰성이 가장 양호하게 된다.When the top surface of the coated semiconductor chip 1 is processed after the top surface of the chip is coated by the insulating coating material, the upper end of the ball bump 2 is exposed based on the center point (B point) having the widest width. When processing shallowly (point A), the workability during grinding or cutting is best, and when processing deeply so that the lower part is exposed (point C), the thickness of the package becomes thinner, which is advantageous for thin package manufacturing. When processing to the center height of the ball bump 2 so that an area is exposed (point B), the joining area at the time of joining the solder ball 4 is large, and joining reliability is the best.
한편, 상기한 바와 같이 반도체 칩(1) 상면을 소정 두께만큼 가공하여 볼 범프(2)가 노출되도록 한 후에는, 스크린 프린팅(screen printing)을 통해 도 2g에 나타낸 바와 같이 볼 범프(2) 노출면에 플럭스(5)(flux)를 전사(轉寫)하는 공정을 수행하게 된다.Meanwhile, as described above, after the upper surface of the semiconductor chip 1 is processed by a predetermined thickness to expose the ball bumps 2, the ball bumps 2 are exposed as shown in FIG. 2G through screen printing. A process of transferring the flux 5 to the surface is performed.
이 때, 플럭스(5) 대신에 솔더 페이스트(solder paste)를 볼 범프(2) 노출면에 전사하여도 무방하다.At this time, instead of the flux 5, a solder paste may be transferred to the ball bump 2 exposed surface.
이어, 볼 범프(2) 노출면에 플럭스(5) 전사한 후에는, 도 2h에 나타낸 바와 같이, 플럭스(5)에 솔더볼(4)을 부착한 다음, 열처리 공정인 리플로우를 수행하게 되며, 이에 따라 솔더볼(4)은 도 2i에 나타낸 바와 같이 볼 범프(2)에 견고히 결합된다.Subsequently, after the flux 5 is transferred to the ball bump 2 exposed surface, as shown in FIG. 2H, the solder ball 4 is attached to the flux 5, and then reflow, which is a heat treatment process, is performed. Accordingly, the solder ball 4 is firmly coupled to the ball bump 2 as shown in FIG. 2I.
그 후, 클리닝 및 마킹 공정을 거쳐 완제품인 칩 스케일 패키지를 출하하게 되며, 이와 같이 완성된 패키지는 도 3에 나타낸 바와 같이 회로기판(12)상에 실장하게 되는데, 솔더 페이스트를 이용하여 회로기판(12) 상부에 실장하게 된다.After that, the chip scale package, which is a finished product, is shipped through a cleaning and marking process, and the completed package is mounted on the circuit board 12 as shown in FIG. 3. 12) It will be mounted on the top.
상기에서, 절연코트재에 의해 코팅되는 높이는 반드시 도 2e에 나타낸 것처럼 볼 범프(2)까지 완전히 덮을 정도로 높지 않아도 됨은 물론이며, 볼 범프의 노출면적을 고려하여 볼 범프 컷팅 지점 이상의 높이까지만 코팅하면 된다.In the above description, the height coated by the insulating coating material does not necessarily have to be high enough to completely cover the ball bumps 2 as shown in FIG. 2E. In addition, the height coated by the insulating bump material may be coated only up to the height of the ball bump cutting point in consideration of the exposed area of the ball bumps. .
이 경우에는 절연코트 위로 돌출된 볼 범프 상단을 그라인딩 등의 가공을 통해 평탄화하거나, 리플로우를 통해 평탄화한 후에 평탄화된 볼 범프 상면에 솔더페이스트나 플럭스를 도포하여 솔더볼을 부착하게 된다.In this case, the top of the bump bumps protruding from the insulating coat may be planarized by grinding, or by reflowing and then solder paste or flux may be applied to the top of the planarized bump bumps to attach the solder balls.
한편, 상기에서는 절연코트재로서 에폭시 몰딩 콤파운드를 이용한 경우를 예로 들어 설명하였으나, 절연코트재로서 절연테이프를 이용할 수도 있다.In the above description, the case where the epoxy molding compound is used as the insulating coating material has been described as an example, but an insulating tape may be used as the insulating coating material.
뿐만 아니라, 반도체 칩(1)의 본딩패드(100)가 형성되지 않은 면에는 열방출력이 우수한 물질이나 기구를 장착하기 용이하므로 여기에 냉각핀을 붙이거나 스프링에 연결된 피스톤 블록을 설치 할 경우, 수십 와트급의 칩도 80℃ 이내의 작동온도를 유지시킬 수 있게 된다.In addition, since the bonding pad 100 of the semiconductor chip 1 is not formed, it is easy to mount a material or a device having excellent thermal output, so that a cooling fin or a piston block connected to a spring may be provided. Watt-class chips will also be able to maintain operating temperatures within 80 ° C.
즉, 반도체 칩(1)의 본딩패드(100)가 형성되지 않은면에 냉각핀 또는 피스톤 블록등의 방열수단이 구비되도록하여 반도체 패키지의 열방출 성능을 높일 수 있다.That is, heat dissipation means such as cooling fins or piston blocks may be provided on the surface where the bonding pad 100 of the semiconductor chip 1 is not formed, thereby improving heat dissipation performance of the semiconductor package.
한편, 도 6a 및 도 6b는 본 발명 반도체 패키지의 다른 실시예를 나타낸 종단면도로서, 절연코트재로 반도체 칩을 코팅시, 도 6a에서와 같이 반도체 칩의 상면 및 측면이 동시에 코팅되도록 할 수 있으며, 도 6b에 나타낸 바와 같이 칩의 상면과 측면 그리고 칩의 뒷면까지도 절연코트재에 의해 코팅되도록 할 수도 있다.6A and 6B are longitudinal cross-sectional views illustrating another embodiment of the semiconductor package according to the present invention. When the semiconductor chip is coated with an insulating coating material, the top and side surfaces of the semiconductor chip may be simultaneously coated as shown in FIG. 6A. As shown in FIG. 6B, the top and side surfaces of the chip and even the rear surface of the chip may be coated with an insulating coating material.
이하, 도 7a 내지 도 8을 참조하여 본 발명에 따른 칩 스케일 패키지가 웨이퍼 상태에서 제조되는 과정을 설명하고자 한다.Hereinafter, a process of manufacturing a chip scale package according to the present invention in a wafer state will be described with reference to FIGS. 7A to 8.
즉, 전술한 본 발명의 반도체 패키지는 웨이퍼 상태에서 바로 작업이 가능하므로 대량생산에 유리하며, 이를 설명하면 다음과 같다.That is, the above-described semiconductor package of the present invention is advantageous in mass production because it can be directly operated in a wafer state, which will be described below.
먼저, 도 7a에 나타낸 바와 같이 웨이퍼(11)를 준비하여 웨이퍼 프레임(도시는 생략함) 등의 치구를 이용하여 고정한다.First, as shown in FIG. 7A, the wafer 11 is prepared and fixed using a jig such as a wafer frame (not shown).
이 상태에서, 웨이퍼(11)의 각 단위 반도체 칩(1) 상에 구비된 본딩패드(100) 상부에 도 7b에 나타낸 바와 같이 볼 범프(2)를 형성한다.In this state, a ball bump 2 is formed on the bonding pad 100 provided on each unit semiconductor chip 1 of the wafer 11 as shown in FIG. 7B.
그리고, 상기와 같이 볼 범프(2)를 형성한 후에는 도 7c에 나타낸 바와 같이 절연코트재를 웨이퍼 상면에 코팅하여 볼 범프(2)가 봉지되도록 한다.After the ball bumps 2 are formed as described above, an insulating coating material is coated on the upper surface of the wafer as shown in FIG. 7C to seal the ball bumps 2.
이어, 절연코트재가 코팅된 반도체 칩(1) 상면을 소정의 높이로 깍아내어 도 7d에 나타낸 바와 같이 볼 범프(2)의 일부분이 노출되도록 한 다음, 도 7e에 나타낸 바와 같이 노출된 볼 범프(2)면에 솔더 페이스트를 전사하여 플럭스(5)를 도포한 후, 볼 범프(2) 상부에 도 7f에 나타낸 바와 같이 솔더볼(4)을 부착하게 된다.Subsequently, the upper surface of the semiconductor chip 1 coated with the insulating coating material is scraped to a predetermined height so that a part of the ball bump 2 is exposed as shown in FIG. 7D, and then the exposed ball bump (as shown in FIG. 7E). 2) After the solder paste is transferred onto the surface to apply the flux 5, the solder balls 4 are attached to the ball bumps 2 as shown in FIG. 7F.
그 다음, 솔더볼(4)이 부착된 상태에서 리플로우시켜 도 7g에 나타낸 바와 같이 웨이퍼 상태에서 패키지가 완성되도록 하고, 이어 소잉(sawing)을 행하여 도 7h에 나타낸 바와 같이 각 단위 반도체 패키지를 분리시켜 패키지 제조를 완료하게 된다.Then, the solder ball 4 is reflowed to allow the package to be completed in the wafer state as shown in FIG. 7G, and then sawing is performed to separate each unit semiconductor package as shown in FIG. 7H. Package manufacturing is complete.
이와 같이 완성된 패키지는 도 3에 나타낸 바와 같이 회로기판(12)상에 실장하게 되는데, 솔더 페이스트를 이용하여 회로기판(12) 상부에 실장하게 된다.The completed package is mounted on the circuit board 12 as shown in FIG. 3, and is mounted on the circuit board 12 using solder paste.
상기한 실시예의 경우에도 반도체 칩(1) 상부면을 어느 정도 두께로 가공하느냐에 따라 볼 범프(2)의 노출면적이 달라지며, 이에 따른 반도체 패키지 또는 제조 공정의 특성은 전술한 바와 마찬가지이므로 설명을 생략한다.In the case of the above-described embodiment, the exposed area of the ball bumps 2 varies according to how thick the upper surface of the semiconductor chip 1 is processed, and thus the characteristics of the semiconductor package or manufacturing process are the same as described above. Omit.
한편, 본 발명은 상기한 실시예들에 한정되지 않으며, 본 발명의 기술 사상의 범주를 벗어나지 않는 한 치수와 형상 및 재질 등의 변경이 가능함은 물론이다.On the other hand, the present invention is not limited to the above embodiments, it is possible to change the dimensions, shapes, materials and the like without departing from the scope of the technical idea of the present invention.
이상에서와 같이, 본 발명은 와이어 본딩 기술을 응용한 볼 범프 형성에 의해 범프 형성 비용이 적게 소요되며 칩의 전면(全面)을 패드 배치에 사용할 수 있으므로 인해 입출력 단자수에 제한이 거의 없으며, 신호 전달이 빠르고 전기적 특성이 매우 우수한 경박단소화 된 새로운 타입의 칩 스케일 반도체 패키지를 제공한 것이다.As described above, the present invention requires less bump formation cost by forming ball bumps using wire bonding technology, and since the entire surface of the chip can be used for pad placement, there is almost no limit to the number of input / output terminals. It offers a new type of chip-scale semiconductor package that is thin and short and easy to deliver and has excellent electrical characteristics.
이에 따라, 본 발명의 경우에는 패키지 자체의 소형화에 따른 모듈의 소형화가 가능하게 되고, 이는 신호 전달에 필요한 시간의 단축을 의미하게 된다.Accordingly, in the case of the present invention, it is possible to miniaturize the module according to the miniaturization of the package itself, which means that the time required for signal transmission is shortened.
또한, 멀티 칩 모듈(MCM: Multi Chip Module)을 만들 경우, 다른 본딩 방식에 비해 기판의 크기를 줄일 수 있으므로 소형화 및 경량화가 가능해진다.In addition, when manufacturing a multi chip module (MCM), the size of the substrate can be reduced compared to other bonding methods, thereby miniaturizing and reducing the weight.
한편, 칩의 고기능화에서 문제시 되는 사항중의 하나인 열처리면에 있어, 본 발명에서는 칩의 전면에 패드를 배치하여 열을 분산시키게 되므로 효과적인 열처리가 가능하게 된다.On the other hand, in the heat treatment surface which is one of the problems in the high functionalization of the chip, in the present invention, since the pad is disposed on the front surface of the chip to disperse heat, effective heat treatment is possible.
뿐만 아니라, 칩의 본딩패드가 형성되지 않은 면에는 열방출력이 우수한 물질이나 기구를 장착하기 용이하므로 여기에 냉각핀을 붙이거나 스프링에 연결된 피스톤 블록 등을 설치할 경우, 수십 와트(Watt)급의 칩도 80℃ 이내의 작동온도를 유지시킬 수 있다.In addition, it is easy to mount materials or devices with excellent thermal output on the surface where the bonding pad of the chip is not formed, so that if a cooling fin is attached or a piston block connected to a spring is installed, a chip of tens of watts is required. It is possible to maintain the operating temperature within 80 ℃.
그리고, 본 발명은 가장 안정된 기술인 와이어 본딩 공정을 이용하여 내부인출단자를 형성하므로 비용이 적게 소모되며, 웨이퍼 상태에서 패키지 제조가 가능하므로 자동화를 통한 대량 생산에 유리한 점이 있다.In addition, the present invention uses the wire bonding process, which is the most stable technology, to form the internal drawer terminal, which consumes less cost, and may be manufactured in a wafer state, which is advantageous in mass production through automation.
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| US7612450B2 (en) | 2006-06-19 | 2009-11-03 | Samsung Electronics Co., Ltd. | Semiconductor package including dummy board and method of fabricating the same |
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