KR20010054002A - stack type semiconductor package and method for manucture of the same - Google Patents

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Abstract

PURPOSE: A stacked semiconductor package and a fabrication method thereof are provided to improve a mechanical and electrical reliability by preventing a lead bent, and also to extend a memory capacity by reducing the size of the semiconductor package. CONSTITUTION: A semiconductor chip(1) comprises a plurality of bonding pads(100) on its upper part. A lead(2) comprises a bottom lead part(200) placed on the equal plane to a bottom surface of the semiconductor chip, and a side lead part(210) formed to be orthogonal with the bottom lead part, and a top lead part(220) formed inward from the side lead part to be parallel with the bottom lead part. A conductive connection member connects a bonding pad(100) of the semiconductor chip with the bottom lead part electrically, and a mold body(7) surrounds the semiconductor chip and the conductive connection member to reveal the bottom surface of the bottom lead part and an outer side surface of the side lead part and a top surface and a side of the top lead part and the bottom surface of the semiconductor chip.

Description

적층형 반도체 패키지 및 그 제조방법{stack type semiconductor package and method for manucture of the same}Stacked semiconductor package and method for manufacturing same

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 기계적·전기적 특성이 우수하며 적층을 통해 메모리 용량을 증가시킬 수 있는 경박단소화된 새로운 타입의 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a new type of thin and thin stacked semiconductor package capable of increasing memory capacity through stacking and a method of manufacturing the same.

일반적으로, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.In general, the packaging technology for integrated circuits in the semiconductor industry continues to evolve to meet the demand for miniaturization and mounting reliability.

즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.In other words, the demand for miniaturization is accelerating the development of packages close to the chip scale, and the demand for mounting reliability emphasizes the importance of package manufacturing technology that can improve the efficiency of mounting work and the mechanical and electrical reliability after mounting. I'm making it.

한편, 일반적으로 반도체소자는 집적회로가 형성된 웨이퍼 상태에서 낱개의칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 기판에의 실장이 용이하도록 조립하는 패키징 공정을 거치게 된다.On the other hand, in general, a semiconductor device is separated into individual chips in a wafer in which an integrated circuit is formed, and then mounted in a plastic package or a ceramic package, and then subjected to a packaging process of assembling the substrate to facilitate mounting on the substrate.

이와 같이 행해지는 반도체소자에 대한 패키징 공정의 주목적은 기판이나 소켓에 실장하기 위한 형상의 확보와 기능보호에 있다고 할 수 있다.The main purpose of the packaging step for the semiconductor element thus performed is to secure the shape and protect the function for mounting on the substrate or the socket.

또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장형태의 다양화에 따른 패키지의 다종류화 등, 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.In addition, in recent years, technologies related to the assembly process, such as multi-pinning, micro-assembly technology, and package variety due to the diversification of the mounting type according to the high integration of integrated circuits, are also greatly changed according to the subdivided fields.

반도체 조립공정의 개요에 대해 현재 가장 많이 사용되고 있는 플라스틱 타입의 반도체소자를 도 1을 참조하여 예로 들어 설명하면 다음과 같다.The plastic type semiconductor device, which is currently used the most, for the outline of the semiconductor assembly process will be described with reference to FIG. 1 as an example.

먼저, 전기적 회로가 형성된 웨이퍼를 각각의 단일칩으로 분리하는데, 이때 Si(실리콘)는 모스경도 7로서 딱딱하고 깨지기 쉬운 성질을 갖고 있으므로 웨이퍼의 제조시 미리 분리할 라인에 절단하기 위한 물질을 넣어두고 이 분리라인(break line)을 따라 브레이크 응력을 가해 개별 칩으로 분리시키는 방법을 취하는 경우가 많다.First, the wafer on which the electrical circuit is formed is separated into each single chip. In this case, Si (silicon) has a Mohs hardness of 7, which is hard and brittle, so that a material for cutting is placed in a line to be separated in advance in manufacturing the wafer. In many cases, a break stress is applied along this break line to separate the chips into individual chips.

또한, 분리된 각각의 반도체칩(1)은 리드프레임의 다이패드(3)에 접착제(6)를 매개로 하여 본딩되고, 이때의 접합방법은 Au-Si 공정(共晶)법, 납땜법, 수지접착법 등이 있으며 용도에 따라 알맞은 방법이 선택되어 사용된다.In addition, each of the separated semiconductor chips 1 is bonded to the die pad 3 of the lead frame by means of an adhesive 6, and the bonding method is Au-Si, soldering, There is a resin bonding method, and an appropriate method is selected and used depending on the application.

한편, 전술한 바와같이 반도체칩을 리드프레임의 다이패드에 접착하는 목적은 조립이 완료된 후 기판에 실장시키기 위해서 뿐만 아니라, 전기적 입출력단자나 어스(earth)를 겸하는 일도 있으며 소자의 동작시 발생하는 열의 방열통로로서도필요로하는 경우가 있기 때문이다.On the other hand, as described above, the purpose of bonding the semiconductor chip to the die pad of the lead frame is not only to be mounted on the substrate after assembly is completed, but also to serve as an electrical input / output terminal or earth, This is because the heat dissipation passage may also be required.

상기와 같이 반도체칩(1)을 본딩한 후에는 칩과 리드프레임의 인너리드(2a)를 골드와이어(5)로 본딩하므로써 연결하게 되며, 와이어 본딩의 방법으로 플라스틱 봉함 패키지에서는 일반적으로 골드 와이어를 사용한 열압착법 또는 열압착법과 초음파법을 혼용한 방법이 주로 이용되고 있다.After bonding the semiconductor chip 1 as described above, the inner lead 2a of the chip and the lead frame are bonded by bonding the gold wire 5, and in the plastic encapsulation package, a gold wire is generally used. The used thermocompression method or the method which mixed the thermocompression method and the ultrasonic method is mainly used.

또한, 와이어 본딩에 의해 반도체칩(1)과 인너리드(2a)가 전기적으로 연결된 후에는 칩을 고순도의 에폭시 수지를 사용하여 성형 봉합하므로써 몰드바디(7)를 형성시키는 몰딩공정이 수행되는데, 이때 사용되는 에폭시 수지는 집적회로의 신뢰성을 좌우하는 중요한 요소이며, 수지의 고순도화와 몰딩시 집적회로에 주어지는 응력을 저감시키기 위한 저응력화 등의 개선이 추진되고 있다.In addition, after the semiconductor chip 1 and the inner lead 2a are electrically connected by wire bonding, a molding process of forming the mold body 7 by forming and sealing the chip using a high purity epoxy resin is performed. Epoxy resins used are important factors that determine the reliability of integrated circuits, and improvements such as high purity of resins and low stresses for reducing stress applied to integrated circuits during molding are being promoted.

그리고, 상기한 공정이 완료된 후에는 반도체 패키지를 소켓이나 기판에 실장하기 위해 아웃터리드(2b)(outer lead)를 소정의 형상으로 절단하고 성형하는 트림/포밍 공정이 행해지며, 아웃터리드(2b)에는 실장접합성(납땜성)을 향상시키기 위해 도금이나 납딥(dip)이 처리된다.After the above process is completed, a trim / forming process of cutting and molding the outer lead 2b into a predetermined shape is performed to mount the semiconductor package on the socket or the substrate. Plating or lead dips are treated to improve the mountability (solderability).

한편, 반도체 패키지는 실장형태 및 리드형태에 따라 여러 가지 유형으로 나뉘는데, 패키지의 대표적인 예로서는 전술한 DIP(Dual Inline Package)외에 QFP(Quad Flat Package), TSOP(Thin Small Outline Package), BGA 패키지( Ball Grid Array package), BLP(Bottom Leaded Package) 등이 있으며, 계속 다핀(多-pin)화 또는 경박단소(輕薄短小)화 되고 있다.On the other hand, semiconductor packages are divided into various types according to the mounting type and the lead type. As a representative example of the package, in addition to the above-described dual inline package (DIP), QFP (Quad Flat Package), TSOP (Thin Small Outline Package), and BGA package (Ball) Grid Array package (BLP), Bottom Leaded Package (BLP), and the like, continue to be multi-pin or light and thin.

상기한 패키지 타입중, BGA 패키지(Ball Grid Array package)는 반도체칩이부착된 기판의 이면에 구형의 솔더볼을 소정의 상태로 배열(Array)하여 아웃터리드(outer lead) 대신으로 사용하게 되며, 상기 BGA 패키지는 패키지 몸체(Package Body) 면적을 QFP(Quad Flat Package) 타입보다 작게 하는데 유리하며, QFP와는 달리 리드의 변형이 없는 장점이 있다.Among the above package types, the BGA package (Ball Grid Array package) is used to replace the outer lead by arranging the spherical solder balls in a predetermined state on the back surface of the substrate on which the semiconductor chip is attached. The BGA package is advantageous in making the package body area smaller than the Quad Flat Package (QFP) type, and unlike QFP, there is an advantage of no deformation of the lead.

또한, BLP(Bottom Leaded Package)는 패키지 몸체의 바텀면을 통해 노출된 리드를 이용하여 기판에 실장하므로, 패키지 몸체의 두께를 DIP나 QFP 타입에 비해 작게 할 수 있다.In addition, since BLP (Bottom Leaded Package) is mounted on the substrate using leads exposed through the bottom surface of the package body, the thickness of the package body can be smaller than that of the DIP or QFP type.

한편, 상기한 반도체 패키지들은 실장면적, 입출력 단자수, 전기적 신뢰성, 제조공정의 유연성, 제조비용등에 있어 제각기 장점 및 단점을 갖고 있다.Meanwhile, the semiconductor packages have advantages and disadvantages in terms of mounting area, number of input / output terminals, electrical reliability, manufacturing process flexibility, manufacturing cost, and the like.

따라서, 상기한 각 패키지들의 장점을 살리면서 단점을 해소한 새로운 타입의 반도체 패키지가 계속적으로 연구 개발되고 있는 실정이다.Therefore, a new type of semiconductor package that solves the disadvantages while making use of the advantages of the above-mentioned packages is continuously being researched and developed.

본 발명은 짧은 신호선과 높은 열방출 성능을 갖는 한편 리드 벤트가 방지되어 기계적·전기적 신뢰성이 뛰어날 뿐만 아니라, 반도체 패키지의 전체적인 높이 및 면적등 사이즈가 경박단소화되며, 적층을 통해 메모리 용량의 확장이 가능한 새로운 구조의 반도체 패키지를 제공하는데 그 목적이 있다.The present invention not only has a short signal line and high heat dissipation performance, but also prevents lead venting, thereby providing excellent mechanical and electrical reliability, and reducing the overall height and area of the semiconductor package. It is an object of the present invention to provide a semiconductor package having a new structure possible.

도 1은 종래 반도체 패키지의 일예를 나타낸 종단면도1 is a longitudinal cross-sectional view showing an example of a conventional semiconductor package

도 2는 본 발명에 따른 반도체 패키지의 제1실시예를 나타낸 종단면도2 is a longitudinal sectional view showing a first embodiment of a semiconductor package according to the present invention;

도 3은 도 1의 반도체 패키지 제조용 리드프레임 구조를 나타낸 평면도3 is a plan view illustrating a leadframe structure for manufacturing a semiconductor package of FIG. 1.

도 4는 도 3의Ⅰ-Ⅰ선을 나타낸 종단면도4 is a longitudinal sectional view showing the line II of FIG.

도 5는 본 발명의 제1실시예에 따른 반도체 패키지의 스택예를 나타낸 종단면도5 is a longitudinal cross-sectional view showing an example of a stack of a semiconductor package according to the first embodiment of the present invention;

도 6은 본 발명에 따른 반도체 패키지의 제2실시예를 나타낸 종단면도6 is a longitudinal sectional view showing a second embodiment of a semiconductor package according to the present invention;

도 7은 도 6의 반도체 패키지 제조용 리드프레임 구조를 나타낸 평면도7 is a plan view illustrating a leadframe structure for manufacturing a semiconductor package of FIG. 6.

도 8은 도 7의 Ⅱ-Ⅱ선을 나타낸 종단면도FIG. 8 is a longitudinal sectional view showing the II-II line of FIG. 7; FIG.

도 9는 본 발명의 제2실시예에 따른 반도체 패키지의 스택예를 나타낸 종단면도9 is a longitudinal sectional view showing a stack example of a semiconductor package according to the second embodiment of the present invention;

도 10은 본 발명에 따른 반도체 패키지의 제3실시예를 나타낸 종단면도10 is a longitudinal sectional view showing a third embodiment of the semiconductor package according to the present invention.

도 11은 도 10의 반도체 패키지 제조용 리드프레임 구조를 나타낸 평면도FIG. 11 is a plan view illustrating a leadframe structure for manufacturing a semiconductor package of FIG. 10.

도 12는 도 11의 Ⅲ-Ⅲ선을 나타낸 종단면도12 is a longitudinal cross-sectional view taken along line III-III of FIG.

도 13a 및 도 13b는 본 발명의 제3실시예에 따른 반도체 패키지의 스택예를나타낸 종단면도13A and 13B are longitudinal cross-sectional views illustrating a stack example of a semiconductor package according to a third embodiment of the present invention.

도 14는 본 발명에 따른 반도체 패키지의 제4실시예를 나타낸 종단면도14 is a longitudinal sectional view showing a fourth embodiment of the semiconductor package according to the present invention.

도 15는 도 14의 반도체 패키지 제조용 리드프레임 구조를 나타낸 평면도15 is a plan view illustrating a leadframe structure for manufacturing a semiconductor package of FIG. 14.

도 16은 도 15의 Ⅳ-Ⅳ선을 나타낸 종단면도FIG. 16 is a longitudinal cross-sectional view taken along a line IV-IV of FIG. 15.

도 17은 본 발명의 제4실시예에 따른 반도체 패키지의 스택예를 나타낸 종단면도17 is a longitudinal sectional view showing a stack example of a semiconductor package according to the fourth embodiment of the present invention;

도 18은 본 발명에 따른 반도체 패키지의 제5실시예를 나타낸 종단면도18 is a longitudinal sectional view showing the fifth embodiment of the semiconductor package according to the present invention.

도 19는 도 18의 반도체 패키지 제조용 리드프레임 구조를 나타낸 평면도19 is a plan view illustrating a leadframe structure for manufacturing a semiconductor package of FIG. 18.

도 20은 도 19의 Ⅴ-Ⅴ선을 나타낸 종단면도20 is a longitudinal cross-sectional view of the V-V line of FIG.

도 21은 본 발명의 제5실시예에 따른 반도체 패키지의 스택예를 나타낸 종단면도21 is a longitudinal sectional view showing a stack example of a semiconductor package according to the fifth embodiment of the present invention;

도 22는 본 발명에 따른 반도체 패키지의 제6실시예를 나타낸 종단면도Fig. 22 is a longitudinal sectional view showing the sixth embodiment of the semiconductor package according to the present invention.

도 23은 도 22의 반도체 패키지 제조용 리드프레임 구조를 나타낸 평면도FIG. 23 is a plan view illustrating a leadframe structure for manufacturing a semiconductor package of FIG. 22.

도 24는 도 23의 Ⅵ-Ⅵ선을 나타낸 종단면도24 is a longitudinal sectional view showing a VI-VI line of FIG.

도 25는 본 발명의 제6실시예에 따른 반도체 패키지의 스택예를 나타낸 종단면도25 is a longitudinal sectional view showing a stack example of a semiconductor package according to the sixth embodiment of the present invention;

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1:반도체칩 100:본딩패드1: Semiconductor chip 100: Bonding pad

2:리드 2a:인너리드2: Lead 2a: Inner lead

2b:아웃터리드 200:바텀리드부2b: Outside 200: Bottom lead part

210:사이드리드부 220:톱리드부210: side lead part 220: top lead part

230:로우어리드부 240:인너리드부230: low lead part 240: inner lead part

250:써포트바 3:다이패드250: Support bar 3: die pad

4:내열성 접착테이프 5:골드와이어4: Heat resistant adhesive tape 5: Gold wire

6:접착제 7:몰드바디6: Adhesive 7: Molded body

700:요입홈 8:솔더페이스트700: groove groove 8: solder paste

9:리드프레임 900:댐바9: Lead frame 900: Dambar

상기한 목적을 달성하기 위한 본 발명의 제1형태는, 상면에 복수개의 본딩패드가 구비된 반도체칩과; 상기 반도체칩 양측에 이격되어 위치하며 상기 반도체칩의 저면과 동일평면 상에 놓이는 바텀리드부와, 상기 바텀리드부와 직교하도록 상부방향으로 연장형성된 사이드리드부와, 상기 바텀리드부와 평행하도록 상기 사이드리드부로부터 내측으로 연장형성된 톱리드부로 이루어진 리드와; 상기 반도체칩의 본딩패드와 바텀리드부를 전기적으로 연결하는 전도성연결부재와; 상기 바텀리드부의 저면과 사이드리드부의 외측면과 톱리드부의 외측면 그리고 반도체칩의 저면이 노출되도록 상기 반도체칩 및 전도성연결부재를 감싸는 몰드바디가 구비된 적층형 반도체 패키지가 제공된다.A first aspect of the present invention for achieving the above object is a semiconductor chip having a plurality of bonding pads on the upper surface; A bottom lead portion spaced apart from both sides of the semiconductor chip and disposed on the same plane as a bottom surface of the semiconductor chip, a side lead portion extending upwardly to be orthogonal to the bottom lead portion, and parallel to the bottom lead portion; A lead consisting of a top lead portion extending inwardly from the side lead portion; A conductive connecting member electrically connecting the bonding pad and the bottom lead of the semiconductor chip; A stacked semiconductor package including a mold body surrounding the semiconductor chip and the conductive connection member is provided to expose the bottom surface of the bottom lead portion, the outer surface of the side lead portion, the outer surface of the top lead portion, and the bottom surface of the semiconductor chip.

상기한 목적을 달성하기 위한 본 발명의 제2형태는, 상면에 복수개의 본딩패드가 구비된 반도체칩과; 상기 반도체칩이 안착되는 다이패드와; 상기 다이패드 양측에 이격되어 위치하며 상기 반도체칩의 저면과 동일평면 상에 놓이는 바텀리드부와, 상기 바텀리드부와 직교하도록 상부방향으로 연장형성된 사이드리드부와, 상기 바텀리드부와 평행하도록 상기 사이드리드부로부터 내측으로 연장형성된 톱리드부로 이루어진 리드와; 상기 반도체칩의 본딩패드와 바텀리드부를 전기적으로 연결하는 전도성연결부재와; 상기 바텀리드부의 저면과 사이드리드부의 외측면과 톱리드부의 외측면, 그리고 다이패드의 저면이 노출되도록 상기 반도체칩 및 전도성연결부재를 감싸는 몰드바디가 구비된 적층형 반도체 패키지가 제공된다.A second aspect of the present invention for achieving the above object is a semiconductor chip having a plurality of bonding pads on the upper surface; A die pad on which the semiconductor chip is seated; A bottom lead portion spaced apart from both sides of the die pad and disposed on the same plane as a bottom surface of the semiconductor chip, a side lead portion extending upwardly to be orthogonal to the bottom lead portion, and parallel to the bottom lead portion; A lead consisting of a top lead portion extending inwardly from the side lead portion; A conductive connecting member electrically connecting the bonding pad and the bottom lead of the semiconductor chip; Provided is a stacked semiconductor package including a mold body surrounding the semiconductor chip and the conductive connecting member to expose the bottom surface of the bottom lid portion, the outer surface of the side lead portion, the outer surface of the top lead portion, and the bottom surface of the die pad.

상기한 목적을 달성하기 위한 본 발명의 제3형태는, 상면에 복수개의 본딩패드가 구비된 반도체칩과; 상기 반도체칩 양측에 이격되어 위치하며 반도체칩의 저면과 동일평면 상에 놓이는 바텀리드부와, 상기 바텀리드부로부터 소정의 각도로 상부방향으로 연장형성된 인너리드부와, 상기 바텀리드부와 평행을 이루도록 상기 인너리드부로부터 외측으로 연장형성된 톱리드부와, 상기 톱리드부와 직교하도록하부방향으로 연장형성된 사이드리드부와, 상기 톱리드부와 평행을 이룸과 더불어 그 상면이 반도체칩의 저면과 동일평면 상에 위치하도록 상기 사이드리드부로부터 내측으로 연장형성된 로우어리드부로 이루어진 리드와; 상기 반도체칩의 본딩패드와 바텀리드부를 전기적으로 연결하는 전도성연결부재와; 상기 바텀리드부의 저면과 톱리드부의 상면 및, 사이드리드부의 외측면과 로우어리드부의 외측면, 그리고 반도체칩의 저면이 노출되도록 상기 반도체칩과 전도성연결부재 및 인너리드부를 감싸는 몰드바디가 구비된 적층형 반도체 패키지가 제공된다.A third aspect of the present invention for achieving the above object is a semiconductor chip having a plurality of bonding pads on the upper surface; A bottom lead portion spaced apart from both sides of the semiconductor chip and disposed on the same plane as a bottom surface of the semiconductor chip, an inner lead portion extending upwardly at a predetermined angle from the bottom lead portion, and parallel to the bottom lead portion; A top lead portion extending outwardly from the inner lead portion, a side lead portion extending downwardly orthogonal to the top lead portion, parallel to the top lead portion, and an upper surface thereof being parallel to the bottom surface of the semiconductor chip; A lead comprising a low lead portion extending inwardly from the side lead portion so as to be located on the same plane; A conductive connecting member electrically connecting the bonding pad and the bottom lead of the semiconductor chip; A mold body surrounding the semiconductor chip, the conductive connecting member, and the inner lead portion is provided to expose the bottom surface of the bottom lead portion and the top surface of the top lead portion, the outer surface of the side lead portion, the outer surface of the low lead portion, and the bottom surface of the semiconductor chip. A stacked semiconductor package is provided.

상기한 목적을 달성하기 위한 본 발명의 제4형태는, 상면에 복수개의 본딩패드가 구비된 반도체칩과; 상기 반도체칩이 안착되는 다이패드와; 상기 다이패드 양측에 이격되어 위치하며 다이패드의 저면과 동일평면 상에 놓이는 바텀리드부와, 상기 바텀리드부로부터 소정의 각도로 상부방향으로 연장형성된 인너리드부와, 상기 바텀리드부와 평행을 이루도록 상기 인너리드부로부터 외측으로 연장형성된 톱리드부와, 상기 톱리드부와 직교하도록 하부방향으로 연장형성된 사이드리드부와, 상기 톱리드부와 평행을 이룸과 더불어 그 상면이 다이패드의 저면과 동일평면 상에 위치하도록 상기 사이드리드부로부터 내측으로 연장형성된 로우어리드부로 이루어진 리드와; 상기 반도체칩의 본딩패드와 바텀리드부를 전기적으로 연결하는 전도성연결부재와; 상기 바텀리드부의 저면과 톱리드부의 상면 및, 사이드리드부의 외측면과 로우어리드부의 외측면, 그리고 반도체칩의 저면이 노출되도록 상기 반도체칩과 전도성연결부재 및 인너리드부를 감싸는 몰드바디가 구비된 적층형 반도체 패키지가 제공된다.A fourth aspect of the present invention for achieving the above object is a semiconductor chip provided with a plurality of bonding pads on the upper surface; A die pad on which the semiconductor chip is seated; A bottom lead portion spaced apart from both sides of the die pad and disposed on the same plane as the bottom surface of the die pad, an inner lead portion extending upwardly at a predetermined angle from the bottom lead portion, and parallel to the bottom lead portion; A top lead portion extending outwardly from the inner lead portion, a side lead portion extending downwardly orthogonally to the top lead portion, parallel to the top lead portion, and an upper surface thereof parallel to the bottom surface of the die pad; A lead comprising a low lead portion extending inwardly from the side lead portion so as to be located on the same plane; A conductive connecting member electrically connecting the bonding pad and the bottom lead of the semiconductor chip; A mold body surrounding the semiconductor chip, the conductive connecting member, and the inner lead portion is provided to expose the bottom surface of the bottom lead portion and the top surface of the top lead portion, the outer surface of the side lead portion, the outer surface of the low lead portion, and the bottom surface of the semiconductor chip. A stacked semiconductor package is provided.

상기한 목적을 달성하기 위한 본 발명의 제5형태는, 상면에 복수개의 본딩패드가 구비된 반도체칩과; 상기 반도체칩 양측에 이격되어 위치함과 더불어 상기 반도체칩의 저면으로부터 소정의 높이로 상승되어 위치하는 인너리드부와, 상기 인너리드부의 와이어본딩면과 평행을 이루도록 상기 인너리드부로부터 외측으로 연장형성된 톱리드부와, 상기 톱리드부와 직교하도록 하부방향으로 연장형성된 사이드리드부와, 상기 톱리드부와 평행을 이룸과 더불어 반도체칩의 저면과 동일평면 상에 위치하도록 상기 사이드리드부로부터 내측으로 연장형성된 로우어리드부로 이루어진 리드와; 상기 반도체칩의 본딩패드와 인너리드부의 와이어본딩면을 전기적으로 연결하는 전도성연결부재와; 상기 톱리드부의 외측면과 사이드리드부의 외측면 및, 로우어리드부의 저면과 반도체칩의 저면이 노출되도록 상기 반도체칩과 전도성연결부재 및 인너리드부를 감싸는 몰드바디가 구비된 적층형 반도체 패키지가 제공된다.A fifth aspect of the present invention for achieving the above object is a semiconductor chip provided with a plurality of bonding pads on the upper surface; An inner lead portion which is spaced apart from both sides of the semiconductor chip and is raised to a predetermined height from a bottom surface of the semiconductor chip and extends outward from the inner lead portion to be parallel to a wire bonding surface of the inner lead portion; A top lead portion, a side lead portion extending downwardly orthogonally to the top lead portion, parallel to the top lead portion, and inward from the side lead portion so as to be coplanar with the bottom surface of the semiconductor chip A lead formed of an extended lead part; A conductive connection member electrically connecting the bonding pad of the semiconductor chip to the wire bonding surface of the inner lead portion; Provided is a stacked semiconductor package including a mold body surrounding the semiconductor chip, the conductive connecting member, and the inner lead portion to expose the outer surface of the top lead portion and the outer surface of the side lead portion, the bottom surface of the low lead portion, and the bottom surface of the semiconductor chip. .

상기한 목적을 달성하기 위한 본 발명의 제6형태는, 상면에 복수개의 본딩패드가 구비된 반도체칩과; 상기 반도체칩이 안착되는 다이패드와; 상기 반도체칩 양측에 이격되어 위치함과 더불어 상기 다이패드 저면으로부터 소정의 높이 상승되어 위치하는 인너리드부와, 상기 인너리드부의 와이어본딩면과 평행을 이루도록 상기 인너리드부로부터 외측으로 연장형성된 톱리드부와, 상기 톱리드부와 직교하도록 하부방향으로 연장형성된 사이드리드부와, 상기 톱리드부와 평행을 이룸과 더불어 다이패드의 저면과 동일평면 상에 위치하도록 상기 사이드리드부로부터 내측으로 연장형성된 로우어리드부로 이루어진 리드와; 상기 반도체칩의 본딩패드와 인너리드부의 와이어본딩면을 전기적으로 연결하는 전도성연결부재와; 상기 톱리드부의 외측면과 사이드리드부의 외측면 및, 로우어리드부의 저면과 다이패드의 저면이 노출되도록 상기 반도체칩과 전도성연결부재 및 인너리드부를 감싸는 몰드바디가 구비된 적층형 반도체 패키지가 제공된다.A sixth aspect of the present invention for achieving the above object is a semiconductor chip having a plurality of bonding pads on the upper surface; A die pad on which the semiconductor chip is seated; An inner lead portion spaced apart from both sides of the semiconductor chip and positioned to be raised from a bottom surface of the die pad, and a top lead extending outward from the inner lead portion so as to be parallel to the wire bonding surface of the inner lead portion; And a side lead portion extending downwardly orthogonally to the top lead portion, and extending inwardly from the side lead portion to be parallel to the top lead portion and positioned on the same plane as the bottom surface of the die pad. A lead made of a low lead portion; A conductive connection member electrically connecting the bonding pad of the semiconductor chip to the wire bonding surface of the inner lead portion; Provided is a multilayer semiconductor package including a mold body surrounding the semiconductor chip, the conductive connecting member, and the inner lead portion to expose the outer surface of the top lead portion and the outer surface of the side lead portion, the bottom surface of the low lead portion, and the bottom of the die pad. .

한편, 상기한 목적을 달성하기 위한 본 발명의 제7형태는, 다이패드가 없는 리드프레임 하부의 댐바 내측 영역에 내열성(耐熱性) 접착테이프가 부착되는 단계와, 상기 접착테이프 상면 중앙부에 반도체칩을 부착하는 단계와, 상기 반도체칩의 본딩패드와 리드프레임의 리드를 전도성연결부재로 연결하는 단계와, 상기 내열성 접착테이프 저면이 노출되도록 상기 반도체칩 및 전도성연결부재를 감싸는 몰드바디를 형성하는 단계와, 상기 몰드바디의 측면 및 상면 일부를 감싸도록 댐바 외측 영역의 리드부를 절곡하는 단계와, 상기 내열성 접착테이프를 제거하는 단계를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지 제조방법이 제공된다.On the other hand, the seventh aspect of the present invention for achieving the above object is the step of attaching a heat-resistant adhesive tape to the inner region of the dam bar in the lower lead frame without the die pad, and a semiconductor chip in the center of the upper surface of the adhesive tape Forming a mold body surrounding the semiconductor chip and the conductive connection member to expose a bottom surface of the heat resistant adhesive tape; and attaching a bonding pad and a lead of the lead frame to the lead of the semiconductor frame. And bending the lead portion of the outer side of the dam bar to cover a part of the side and the upper surface of the mold body, and removing the heat resistant adhesive tape.

한편, 상기한 목적을 달성하기 위한 본 발명의 제8형태는, 리드프레임의 다이패드 상에 반도체칩을 부착하는 단계와, 상기 반도체칩의 본딩패드와 리드프레임의 리드를 전도성연결부재로 연결하는 단계와, 상기 내열성 접착테이프 저면이 노출되도록 상기 반도체칩 및 전도성연결부재를 감싸는 몰드바디를 형성하는 단계와, 상기 리드프레임의 댐바를 컷팅하는 단계와, 상기 몰드바디의 측면 및 상면을 감싸도록 상기 댐바 외측 영역의 리드부를 절곡하는 단계를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지 제조방법이 제공된다.On the other hand, the eighth aspect of the present invention for achieving the above object, the step of attaching a semiconductor chip on the die pad of the lead frame, connecting the bonding pad of the semiconductor chip and the lead of the lead frame with a conductive connecting member Forming a mold body surrounding the semiconductor chip and the conductive connecting member to expose the bottom surface of the heat resistant adhesive tape; cutting the dam bar of the lead frame; and covering the side and the upper surface of the mold body. There is provided a method of manufacturing a stacked semiconductor package, the method comprising the step of bending the lead portion of the dam bar outer region.

한편, 상기한 목적을 달성하기 위한 본 발명의 제9형태는, 다이패드가 없는리드프레임 하부의 댐바 내측 영역에 내열성(耐熱性) 접착테이프가 부착되는 단계와, 상기 접착테이프 상면 중앙부에 반도체칩을 부착하는 단계와, 상기 반도체칩의 본딩패드와 바텀리드부를 전도성연결부재로 연결하는 단계와, 상기 접착테이프 저면이 노출되도록 상기 반도체칩 및 전도성연결부재를 감싸는 몰드바디를 형성하는 단계와, 상기 리드프레임의 댐바 및 서포트바를 컷팅하는 단계와, 상기 내열성 접착테이프를 제거하는 단계와, 상기 몰드바디의 측면 및 하면 일부를 감싸도록 상기 댐바 외측 영역의 리드부를 절곡하는 단계를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지 제조방법이 제공된다.On the other hand, a ninth aspect of the present invention for achieving the above object is the step of attaching a heat-resistant adhesive tape to the inner region of the dam bar in the lower lead frame without the die pad, and a semiconductor chip in the central portion of the upper surface of the adhesive tape Forming a mold body surrounding the semiconductor chip and the conductive connection member to expose the bottom surface of the adhesive tape; and attaching the bonding pad and the bottom lead portion of the semiconductor chip to the conductive connection member. Cutting the dam bar and the support bar of the lead frame, removing the heat-resistant adhesive tape, and bending the lead portion of the outer side of the dam bar to surround a portion of the side and the bottom surface of the mold body. A method of manufacturing a stacked semiconductor package is provided.

상기한 목적을 달성하기 위한 본 발명의 제10형태는, 리드프레임의 다이패드 상에 반도체칩을 부착하는 단계와, 상기 반도체칩의 본딩패드와 바텀리드부를 전도성연결부재로 연결하는 단계와, 상기 다이패드의 저면 및 톱리드부의 상면이 노출되도록 상기 반도체칩 및 전도성연결부재를 감싸는 몰드바디를 형성하는 단계와, 상기 리드프레임의 댐바 및 서포트바를 컷팅하는 단계와, 상기 몰드바디의 측면 및 하면을 감싸도록 상기 댐바 외측 영역의 리드부를 절곡하는 단계를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지 제조방법이 제공된다.A tenth aspect of the present invention for achieving the above object, the step of attaching a semiconductor chip on the die pad of the lead frame, connecting the bonding pad and the bottom lead portion of the semiconductor chip with a conductive connection member, Forming a mold body surrounding the semiconductor chip and the conductive connecting member to expose the bottom surface of the die pad and the top surface of the die pad, cutting the dam bar and the support bar of the lead frame, and side and bottom surfaces of the mold body. A method of manufacturing a stacked semiconductor package is provided, including bending the lead portion of the dam bar outer region to wrap.

한편, 상기한 목적을 달성하기 위한 본 발명의 제11형태는, 다이패드가 없는 리드프레임 하부의 댐바 내측 영역에 내열성(耐熱性) 접착테이프가 부착되는 단계와, 상기 접착테이프 상면 중앙부에 반도체칩을 부착하는 단계와, 상기 반도체칩의 본딩패드와 인너리드부의 와이어본딩면을 전도성연결부재로 연결하는 단계와, 상기 접착테이프 저면이 노출되도록 상기 반도체칩 및 전도성연결부재와 인너리드부를감싸는 몰드바디를 형성하는 단계와, 상기 리드프레임의 댐바 및 서포트바를 컷팅하는 단계와, 상기 내열성 접착테이프를 제거하는 단계와, 상기 몰드바디의 측면 및 하면을 감싸도록 상기 댐바 외측 영역의 아웃터리드를 절곡하는 단계를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지 제조방법이 제공된다.On the other hand, the eleventh aspect of the present invention for achieving the above object is a step of attaching a heat-resistant adhesive tape to the inner region of the dam bar in the lower lead frame without the die pad, and a semiconductor chip in the central portion of the upper surface of the adhesive tape Attaching the wires, connecting the bonding pads of the semiconductor chip and the wire bonding surfaces of the inner lead portions with the conductive connecting members, and the mold body surrounding the semiconductor chip and the conductive connecting members and the inner lead portions to expose the bottom surface of the adhesive tape. Forming a step, cutting the dam bar and the support bar of the lead frame, removing the heat resistant adhesive tape, and bending the outward portion of the outside of the dam bar to surround the side and the bottom of the mold body. Provided is a method of manufacturing a stacked semiconductor package, characterized in that it comprises a.

한편, 상기한 목적을 달성하기 위한 본 발명의 제12형태는, 리드프레임의 다이패드상에 반도체칩을 부착하는 단계와, 상기 반도체칩의 본딩패드와 반도체칩 외측에 위치하는 인너리드부의 와이어본딩면을 전도성연결부재로 연결하는 단계와, 상기 다이패드 저면이 노출되도록 상기 반도체칩 및 전도성연결부재와 인너리드부를 감싸는 몰드바디를 형성하는 단계와, 상기 리드프레임의 댐바 및 서포트바를 컷팅하는 단계와, 상기 몰드바디의 측면 및 하면을 감싸도록 상기 댐바 외측 영역의 아웃터리드를 절곡하는 단계를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지 제조방법이 제공된다.On the other hand, a twelfth aspect of the present invention for achieving the above object, the step of attaching a semiconductor chip on the die pad of the lead frame, the bonding pad of the semiconductor chip and the wire bonding portion of the inner lead portion located outside the semiconductor chip Connecting a surface to the conductive connection member, forming a mold body surrounding the semiconductor chip and the conductive connection member and the inner lead portion to expose the bottom surface of the die pad, and cutting the dam bar and the support bar of the lead frame; And bending the outward of the dam bar outer region to surround the side and bottom surfaces of the mold body.

이하, 본 발명의 각 실시예들을 첨부도면 도 2 내지 도 25를 참조하여 상세히 설명하면 다음과 같다.Hereinafter, each embodiment of the present invention will be described in detail with reference to FIGS. 2 to 25.

먼저, 본 발명의 제1실시예에 따른 반도체 패키지에 대하여 도 2 내지 도 5를 참조하여 설명하고자 한다.First, a semiconductor package according to a first embodiment of the present invention will be described with reference to FIGS. 2 to 5.

도 2는 본 발명에 따른 반도체 패키지의 제1실시예를 나타낸 종단면도(필름으로 된 타입)로서, 상면에 복수개의 본딩패드(100)가 구비된 반도체칩(1)과; 상기 반도체칩(1) 양측에 이격되어 위치하며 상기 반도체칩(1)의 저면과 동일평면 상에 놓이는 바텀리드부(200)와, 상기 바텀리드부(200)와 직교하도록 상부방향으로 연장형성되는 사이드리드부(210)와, 상기 바텀리드부(200)와 평행하도록 상기 사이드리드부(210)로부터 내측으로 연장형성되는 톱리드부(220)로 이루어진 리드(2)와; 상기 반도체칩(1)의 본딩패드(100)와 바텀리드부(200)를 전기적으로 연결하는 전도성연결부재와; 상기 바텀리드부(200)의 저면과 사이드리드부(210)의 외측면과 톱리드부(220)의 상면과 측면 그리고 반도체칩(1)의 저면이 노출되도록 상기 반도체칩(1) 및 전도성연결부재를 감싸는 몰드바디(7)가 구비되어 구성된다.2 is a longitudinal cross-sectional view (film type) showing a first embodiment of a semiconductor package according to the present invention, comprising: a semiconductor chip 1 having a plurality of bonding pads 100 formed on an upper surface thereof; A bottom lead portion 200 which is spaced apart from both sides of the semiconductor chip 1 and is disposed on the same plane as the bottom surface of the semiconductor chip 1 and extends upwardly to be orthogonal to the bottom lead portion 200 A lead (2) comprising a side lead portion (210) and a top lead portion (220) extending inwardly from the side lead portion (210) so as to be parallel to the bottom lead portion (200); A conductive connection member electrically connecting the bonding pad 100 and the bottom lead portion 200 of the semiconductor chip 1 to each other; The semiconductor chip 1 and the conductive connection such that the bottom surface of the bottom lead portion 200, the outer surface of the side lead portion 210, the top surface and side surfaces of the top lead portion 220, and the bottom surface of the semiconductor chip 1 are exposed. A mold body 7 surrounding the member is provided.

한편, 이와 같이 구성된 본 발명의 제1실시예에 따른 반도체 패키지 제조용 리드프레임의 구성은 다음과 같다.On the other hand, the configuration of the lead frame for manufacturing a semiconductor package according to the first embodiment of the present invention configured as described above is as follows.

도 3은 도 1의 반도체 패키지 제조용 리드프레임 구조를 나타낸 평면도이고, 도 4는 도 3의Ⅰ-Ⅰ선을 나타낸 종단면도로서, 본 발명의 제1실시예에 따른 반도체 패키지 제조용 리드프레임(9)은 일반적으로 프레임 몸체 중앙부에 위치하는 다이패드(3)가 생략되고, 그 대신 내열성 접착테이프(4)가 리드프레임(9) 하부의 댐바(900) 내측 영역에 위치하도록 부착된다.FIG. 3 is a plan view illustrating a lead frame structure for manufacturing a semiconductor package of FIG. 1, and FIG. 4 is a longitudinal cross-sectional view illustrating a line I-I of FIG. 3, and a lead frame 9 for manufacturing a semiconductor package according to a first embodiment of the present invention. In general, the die pad 3 located in the center of the frame body is omitted, and instead, the heat resistant adhesive tape 4 is attached to the inner region of the dam bar 900 under the lead frame 9.

이때, 상기 내열성 접착테이프(4)는 절연성을 가짐은 물론이다.At this time, the heat-resistant adhesive tape 4 of course has an insulating property.

이와 같이 구성된 리드프레임을 이용한 본 발명의 제1실시예에 따른 반도체 패키지 제조 과정은 후술하는 바와 같다.A semiconductor package manufacturing process according to the first embodiment of the present invention using the lead frame configured as described above will be described later.

먼저, 도 3 및 도 4에 도시한 형태의 리드프레임(9)이 준비된 상태에서, 상기 리드프레임(9) 하부의 댐바(900) 내측 영역에 부착된 접착테이프(4) 상면 중앙부에 반도체칩(1)을 부착한다.First, in a state in which a lead frame 9 of the type shown in FIGS. 3 and 4 is prepared, a semiconductor chip (eg Attach 1).

이 때, 상기 접착테이프(4) 상면에는 접착제층(도시는 생략함)이 구비되어있으므로 별도의 에폭시 도포 공정없이 반도체칩(1)이 접착테이프(4) 상면에 곧바로 부착가능하다.At this time, since the adhesive layer (not shown) is provided on the upper surface of the adhesive tape 4, the semiconductor chip 1 can be directly attached to the upper surface of the adhesive tape 4 without a separate epoxy coating process.

즉, 접착테이프(4)는 일반적인 리드프레임(9)에서의 다이패드(3)와 동일하게 칩안착부 역할을 수행하게 된다.That is, the adhesive tape 4 plays the role of the chip mounting part in the same way as the die pad 3 in the general lead frame 9.

한편, 반도체칩(1)의 부착후에는 상기 반도체칩(1)의 본딩패드(100)와 댐바(900) 내측의 인너리드(2a) 영역중 일부인 바텀리드부(200)를 전도성연결부재인 골드와이어(5)를 이용하여 전기적으로 연결시키는 와이어 본딩 공정을 수행한다.On the other hand, after the semiconductor chip 1 is attached, the bottom lead portion 200 which is a part of the inner pad 2a of the bonding pad 100 and the dam bar 900 of the semiconductor chip 1 is connected to the gold. A wire bonding process of electrically connecting the wires 5 is performed.

그리고, 와이어 본딩 공정 완료후에는 상기 반도체칩(1)과 전도성연결부재인 골드와이어(5)가 외부로부터 보호될 수 있도록 몰드 툴(tool)(도시는 생략함)을 이용하여 몰딩 공정을 수행하여 몰드바디(7)를 형성하게 된다.After the wire bonding process is completed, a molding process is performed using a mold tool (not shown) to protect the semiconductor chip 1 and the gold wire 5, which is a conductive connection member, from the outside. The mold body 7 is formed.

이와 같이, 몰드바디(7) 형성시, 본 발명에서는 접착테이프(4) 및 인너리드(2a)의 일부를 이루는 바텀리드부(200)가 몰드바디(7) 저면을 통해 노출되도록 몰딩을 수행하게 된다.As such, in forming the mold body 7, in the present invention, the bottom lead portion 200 forming part of the adhesive tape 4 and the inner lead 2a is molded to be exposed through the bottom surface of the mold body 7. do.

또한, 상기와 같이 하여 몰드바디(7)가 형성된 후에는 댐바(900) 컷팅을 행하여 이웃하고 있는 리드(2) 상호간의 연결이 끊어지도록 하고, 이어 서포트바(250)를 절단하여 사이드리드부(210) 및 톱리드부(220)로 구성되는 아웃터리드(2b)가 리드프레임(9)으로부터 분리되도록 한다.In addition, after the mold body 7 is formed as described above, the dam bar 900 is cut to disconnect the adjacent leads 2 from each other, and then the support bar 250 is cut to cut the side lead portion ( The outer lead 2b composed of the 210 and the top lead part 220 is separated from the lead frame 9.

그후, 아웃터리드(2b)에 대한 포밍을 수행하여 댐바(900) 외측의 아웃터리드(2b)가 몰드바디(7) 측면 및 상면을 감싸도록 한다.Thereafter, the outboard 2b is formed so that the outboard 2b outside the dam bar 900 surrounds the side and the upper surface of the mold body 7.

한편, 상기와 같이 하여 리드 포밍이 완료된 후에는, 반도체칩(1) 및 바텀리드부(200) 저면에 부착되어 있는 접착테이프(4)를 제거하게 되며, 이로써 제1실시예에 따른 반도체 패키지의 제조가 완료된다.On the other hand, after the lead forming is completed as described above, the adhesive tape 4 attached to the bottom surface of the semiconductor chip 1 and the bottom lid portion 200 is removed, thereby removing the semiconductor package according to the first embodiment. Manufacturing is complete.

이와 같이 제조된 본 발명의 제1실시예에 따른 반도체 패키지는 반도체칩(1)의 저면이 외부로 그대로 노출되므로 인해 열방출 성능이 매우 향상된다.In the semiconductor package according to the first embodiment of the present invention manufactured as described above, the heat dissipation performance is greatly improved because the bottom surface of the semiconductor chip 1 is exposed to the outside.

또한, 일반적인 반도체 패키지의 아웃터리드(2b)에 해당하는 사이드리드부(210) 및 톱리드부(220)가 몰드바디(7) 외측면에 밀착되어 몰드바디(7)를 감싸는 형태이므로 사이드리드부(210) 및 톱리드부(220)의 변형(즉, 리드 벤트)이 발생할 가능성이 현저히 줄어들게 되어, 리드의 공면성(共面性; coplanarity)을 유지할 수 있으며, 반도체 패키지의 사이즈를 박형화(薄形化) 할 수 있게 된다.In addition, the side lead portion 210 and the top lead portion 220 corresponding to the outer lead 2b of the general semiconductor package are in close contact with the outer surface of the mold body 7 to surround the mold body 7. The possibility of deformation of the 210 and the top lid 220 (that is, the lead vent) is significantly reduced, so that coplanarity of the lead can be maintained, and the size of the semiconductor package can be reduced. It becomes possible to form.

아울러, 본 발명의 제1실시예에 따른 반도체 패키지는 몰드바디(7) 상면으로 톱리드부(220)가 그 두께만큼 돌출되는 구조이므로, 패키지 간의 적층이 가능하다.In addition, since the semiconductor package according to the first embodiment of the present invention has a structure in which the top lead portion 220 protrudes to the upper surface of the mold body 7, the stacking between the packages is possible.

즉, 도 5는 본 발명의 제1실시예에 따른 반도체 패키지의 스택예를 나타낸 종단면도로서, 본 발명의 제1실시예에 따른 반도체 패키지의 단품 완성후, 하나의 단품이 하부 패키지를 이루도록 하고, 그 위에 또 하나의 패키지 단품을 적층하여 패키지 스택을 구성한다.That is, FIG. 5 is a longitudinal cross-sectional view showing a stack example of a semiconductor package according to a first embodiment of the present invention. After completion of a single unit of the semiconductor package according to the first embodiment of the present invention, one unit may form a lower package. The package stack is formed by stacking another package piece thereon.

적층시에는, 하부 패키지 상면으로 노출된 톱리드부(220)에 솔더페이스트(8)를 도포한 후, 상기 하부 패키지의 톱리드부(220)에 상부 패키지의 바텀리드부(200)가 맞닿도록 올려놓은 상태에서, 솔더페이스트(8)에 열을 가하여상부 패키지의 바텀리드부(200)와 하부 패키지의 톱리드부(220)가 접합되도록 한다.In the stacking process, after applying the solder paste 8 to the top lead portion 220 exposed to the upper surface of the lower package, the bottom lead portion 200 of the upper package is brought into contact with the top lead portion 220 of the lower package. In the mounted state, heat is applied to the solder paste 8 so that the bottom lead portion 200 of the upper package and the top lead portion 220 of the lower package are joined.

한편, 도 5는 본 발명의 제1실시예에 따른 반도체 패키지가 2층 구조로 적층된 예로서, 3층 또는 4층 구조로 적층하여 메모리 용량을 확장시킬 수 있음은 물론이며, 도 5에 도시한 바와는 달리 하부 패키지와 상부 패키지가 동일한 구조를 갖도록 적층하는 것도 가능하다.Meanwhile, FIG. 5 is an example in which the semiconductor package according to the first embodiment of the present invention is stacked in a two-layer structure. The memory package may be stacked in a three-layer or four-layer structure to expand the memory capacity. Unlike one, the lower package and the upper package may be stacked to have the same structure.

다음으로, 본 발명의 제2실시예에 따른 반도체 패키지에 대해 설명하면 다음과 같다.Next, a semiconductor package according to a second embodiment of the present invention will be described.

도 6은 본 발명에 따른 반도체 패키지의 제2실시예를 나타낸 종단면도-(다이패드(3) 타입)로서, 상면에 복수개의 본딩패드(100)가 구비된 반도체칩(1)과; 상기 반도체칩(1)이 안착되는 다이패드(3)와; 상기 다이패드(3) 양측에 이격되어 위치하며 상기 반도체칩(1)의 저면과 동일평면 상에 놓이는 바텀리드부(200)와, 상기 바텀리드부(200)와 직교하도록 상부방향으로 연장형성된 사이드리드부(210)와, 상기 바텀리드부(200)와 평행하도록 상기 사이드리드부(210)로부터 내측으로 연장형성된 톱리드부(220)로 이루어진 리드(2)와; 상기 반도체칩(1)의 본딩패드(100)와 바텀리드부(200)를 전기적으로 연결하는 전도성연결부재와; 상기 바텀리드부(200)의 저면과 사이드리드부(210)의 외측면과 톱리드부(220)의 외측면, 그리고 다이패드(3)의 저면이 노출되도록 상기 반도체칩(1) 및 전도성연결부재를 감싸는 몰드바디(7)가 구비되어 구성된다.6 is a longitudinal cross-sectional view showing a second embodiment of a semiconductor package according to the present invention (die pad 3 type), comprising: a semiconductor chip 1 having a plurality of bonding pads 100 on its upper surface; A die pad 3 on which the semiconductor chip 1 is seated; A bottom lead portion 200 which is spaced apart from both sides of the die pad 3 and lies on the same plane as the bottom surface of the semiconductor chip 1, and a side extending upwardly to be orthogonal to the bottom lead portion 200. A lead (2) comprising a lead portion (210) and a top lead portion (220) extending inwardly from the side lead portion (210) so as to be parallel to the bottom lead portion (200); A conductive connection member electrically connecting the bonding pad 100 and the bottom lead portion 200 of the semiconductor chip 1 to each other; The semiconductor chip 1 and the conductive connection such that the bottom surface of the bottom lead portion 200, the outer surface of the side lead portion 210, the outer surface of the top lead portion 220, and the bottom surface of the die pad 3 are exposed. A mold body 7 surrounding the member is provided.

한편, 이와 같이 구성된 본 발명의 제2실시예에 따른 반도체 패키지 제조용리드프레임(9)의 구성은 다음과 같다.On the other hand, the configuration of the lead frame 9 for manufacturing a semiconductor package according to the second embodiment of the present invention configured as described above is as follows.

도 7은 도 6의 반도체 패키지 제조용 리드프레임(9) 구조를 나타낸 평면도이며, 도 8은 도 7의 Ⅱ-Ⅱ선을 나타낸 종단면도로서, 본 발명의 제2실시예에 따른 반도체 패키지 제조용 리드프레임(9)은, 프레임 몸체 중앙부에 위치하며 반도체칩(1)이 안착되는 다이패드(3)와 패키징 완료후에 바텀리드부(200)를 이루는 인너리드(2a)가 동일평면 상에 위치하도록 구성된다.FIG. 7 is a plan view illustrating the structure of the lead frame 9 for manufacturing the semiconductor package of FIG. 6, and FIG. 8 is a longitudinal cross-sectional view illustrating the II-II line of FIG. 7. The lead frame for manufacturing the semiconductor package according to the second embodiment of the present invention. (9) is configured such that the die pad (3) on which the semiconductor chip (1) is seated and the inner lead (2a) forming the bottom lead portion (200) after completion of packaging are located on the same plane. .

상기한 구성의 리드프레임(9)을 이용한 본 발명의 제2실시예에 따른 반도체 패키지 제조 과정은 후술하는 바와 같다.The semiconductor package manufacturing process according to the second embodiment of the present invention using the lead frame 9 having the above-described configuration will be described later.

먼저, 리드프레임(9)의 다이패드(3) 상면에 에폭시등의 접착제(6)를 도포한 후에, 상기 다이패드(3) 상면에 반도체칩(1)을 부착한다.First, an adhesive 6 such as epoxy is applied to the upper surface of the die pad 3 of the lead frame 9, and then the semiconductor chip 1 is attached to the upper surface of the die pad 3.

그후, 상기 반도체칩(1)의 본딩패드(100)와 리드프레임(9)의 댐바(900) 내측에 위치하는 인너리드(2a)를 전도성연결부재인 골드와이어(5)를 이용하여 와이어 본딩하게 된다.Thereafter, the bonding pad 100 of the semiconductor chip 1 and the inner lead 2a positioned inside the dam bar 900 of the lead frame 9 are wire-bonded using the gold wire 5 as a conductive connection member. do.

이 때, 상기 리드프레임(9) 상의 인너리드(2a)는 패키징 완료후, 외부로 노출되는 바텀리드부(200)를 이루게 된다.At this time, the inner lead 2a on the lead frame 9 forms the bottom lead portion 200 exposed to the outside after the packaging is completed.

한편, 상기와 같이 와이어 본딩을 완료한 후에는, 제1실시예서와 동일한 과정을 거쳐 반도체 패키지를 완성하게 된다.On the other hand, after completing the wire bonding as described above, the semiconductor package is completed through the same process as in the first embodiment.

즉, 제1실시예에서와 마찬가지로 다이패드(3) 저면이 노출 노출되도록 몰딩하고, 몰딩 공정에 의해 몰드바디(7)가 형성된 후에는 댐바(900) 컷팅 및 서포트바(250) 컷팅을 행하고, 이어 아웃터리드(2b)에 대한 포밍을 수행하여댐바(900) 외측의 아웃터리드(2b)가 몰드바디(7) 측면 및 상면을 감싸도록 한다.That is, as in the first embodiment, the bottom surface of the die pad 3 is molded to be exposed and exposed, and after the mold body 7 is formed by the molding process, the dam bar 900 and the support bar 250 are cut. Subsequently, the outward formation 2b is formed to surround the outward side 2b and the upper surface of the mold body 7 outside the dam bar 900.

이 때, 상기 아웃터리드(2b)가 몰드바디(7)의 외측면을 감싸는 사이드리드부(210)와 몰드바디(7)의 상면을 감싸는 톱리드부(220)로 구성됨은 제1실시예에서와 동일하며, 이로써 본 발명의 제2실시예에 따른 반도체 패키지의 제조가 완료된다.At this time, the outer lead 2b is composed of a side lead portion 210 surrounding the outer surface of the mold body 7 and a top lead portion 220 surrounding the upper surface of the mold body 7 in the first embodiment. Same as that, the manufacture of the semiconductor package according to the second embodiment of the present invention is completed.

이와 같이 제조된 본 발명의 제2실시예에 따른 반도체 패키지는 반도체칩(1)이 안착된 다이패드(3)의 저면이 외부로 그대로 노출되므로 인해, 상기 다이패드(3)가 일종의 히트싱크 역할을 수행하므로 인해 우수한 방열특성을 나타내게 된다.In the semiconductor package according to the second embodiment of the present invention manufactured as described above, since the bottom surface of the die pad 3 on which the semiconductor chip 1 is mounted is exposed to the outside, the die pad 3 serves as a kind of heat sink. Because of the excellent heat dissipation characteristics.

또한, 일반적인 반도체 패키지의 아웃터리드(2b)에 해당하는 사이드리드부(210) 및 톱리드부(220)가 몰드바디(7) 외측면에 밀착되어 몰드바디(7)를 감싸는 형태이므로 사이드리드부(210) 및 톱리드부(220)의 변형(즉, 리드 벤트)이 발생할 가능성이 현저히 줄어들게 되어, 리드의 공면성(共面性;coplanarity)을 유지할 수 있으며, 반도체 패키지의 사이즈를 박형화(薄形化) 할 수 있게 된다.In addition, the side lead portion 210 and the top lead portion 220 corresponding to the outer lead 2b of the general semiconductor package are in close contact with the outer surface of the mold body 7 to surround the mold body 7. The possibility of deformation of the 210 and the top lid portion 220 (that is, the lead vent) is significantly reduced, so that coplanarity of the lead can be maintained, and the size of the semiconductor package can be reduced. It becomes possible to form.

아울러, 본 발명의 제2실시예에 따른 반도체 패키지 역시 제1실시예의 패키지와 마찬가지로 몰드바디(7) 상면으로 톱리드부(220)가 그 두께만큼 돌출되는 구조이므로, 적층이 가능하다.In addition, since the semiconductor package according to the second embodiment of the present invention also has a structure in which the top lead portion 220 protrudes to the upper surface of the mold body 7 as much as the package of the first embodiment, stacking is possible.

즉, 도 9는 본 발명의 제2실시예에 따른 반도체 패키지의 스택예를 나타낸 종단면도로서, 본 발명의 제2실시예에 따른 반도체 패키지 단품 완성후, 하나의 단품이 하부 패키지를 이루도록 하고, 그 위에 또 하나의 패키지 단품을 적층하여 패키지 스택을 구성하게 되며, 그 과정은 제1실시예에서와 동일한 원리로 진행되므로 설명을 생략한다.That is, FIG. 9 is a longitudinal cross-sectional view illustrating a stack example of a semiconductor package according to a second embodiment of the present invention. After completion of the semiconductor package unit according to the second embodiment of the present invention, one unit may form a lower package. Another package is stacked on top of each other to form a package stack, and the process is performed on the same principle as in the first embodiment, and thus description thereof is omitted.

한편, 본 발명의 제2실시예에 따른 반도체 패키지 구조 역시, 3층 또는 4층 구조로 적층하여 메모리 용량을 확장시킬 수 있음은 물론이며, 도 9에 도시한 바와는 달리 하부 패키지와 상부 패키지가 동일한 구조를 갖도록 적층하는 것도 가능하다.On the other hand, the semiconductor package structure according to the second embodiment of the present invention also can be stacked in a three-layer or four-layer structure to expand the memory capacity, as shown in Figure 9 unlike the lower package and the upper package It is also possible to laminate so as to have the same structure.

다음으로, 본 발명의 제3실시예에 따른 반도체 패키지에 대해 설명하면 다음과 같다.Next, a semiconductor package according to a third embodiment of the present invention will be described.

도 10은 본 발명에 따른 반도체 패키지의 제3실시예를 나타낸 종단면도(-필름타입이고 다운셋된 타입)로서, 본 발명의 제3실시예에 따른 반도체 패키지는 상면에 복수개의 본딩패드(100)가 구비된 반도체칩(1)과; 상기 반도체칩(1) 양측에 이격되어 위치하며 반도체칩(1)의 저면과 동일평면 상에 놓이는 바텀리드부(200)와, 상기 바텀리드부(200)로부터 소정의 각도로 상부방향으로 연장형성된 인너리드부(240)와, 상기 바텀리드부(200)와 평행을 이루도록 상기 인너리드부(240)로부터 외측으로 연장형성된 톱리드부(220)와, 상기 톱리드부(220)와 직교하도록 하부방향으로 연장형성된 사이드리드부(210)와, 상기 톱리드부(220)와 평행을 이룸과 더불어 그 상면이 반도체칩(1)의 저면과 동일평면 상에 위치하도록 상기 사이드리드부(210)로부터 내측으로 연장형성된 로우어리드부(230)로 이루어진 리드(2)와; 상기 반도체칩(1)의 본딩패드(100)와 바텀리드부(200)를 전기적으로 연결하는 전도성연결부재와; 상기 바텀리드부(200)의 저면과 톱리드부(220)의 상면 및, 사이드리드부(210)의 외측면과 로우어리드부(230)의 외측면 그리고 반도체칩(1)의 저면이 노출되도록 상기 반도체칩(1)과 전도성연결부재 및 인너리드부(240)를 감싸는 몰드바디(7)가 구비되어 구성된다.10 is a longitudinal cross-sectional view (-film type and downset type) of a third embodiment of a semiconductor package according to the present invention. The semiconductor package according to the third embodiment of the present invention has a plurality of bonding pads 100 formed on an upper surface thereof. And a semiconductor chip 1 provided with; A bottom lead portion 200 which is spaced apart from both sides of the semiconductor chip 1 and is disposed on the same plane as the bottom surface of the semiconductor chip 1, and extends upwardly at a predetermined angle from the bottom lead portion 200. An inner lead portion 240, a top lead portion 220 extending outward from the inner lead portion 240 to be parallel to the bottom lead portion 200, and a lower portion perpendicular to the top lead portion 220. The side lead portion 210 extending in the direction and parallel to the top lead portion 220, and the upper surface thereof is located on the same plane as the bottom surface of the semiconductor chip 1 from the side lead portion 210. A lead 2 formed of a lower lead portion 230 extending inwardly; A conductive connection member electrically connecting the bonding pad 100 and the bottom lead portion 200 of the semiconductor chip 1 to each other; The bottom surface of the bottom lead portion 200 and the top surface of the top lead portion 220, the outer surface of the side lead portion 210, the outer surface of the low lead portion 230, and the bottom surface of the semiconductor chip 1 are exposed. The mold body 7 surrounding the semiconductor chip 1, the conductive connection member, and the inner lead portion 240 is provided.

한편, 이와 같이 구성된 본 발명의 제3실시예에 따른 반도체 패키지 제조용 리드프레임(9)의 구성은 다음과 같다.On the other hand, the configuration of the lead frame 9 for manufacturing a semiconductor package according to the third embodiment of the present invention configured as described above is as follows.

도 11은 도 10의 반도체 패키지 제조용 리드프레임 구조를 나타낸 평면도이고, 도 12는 도 11의 Ⅲ-Ⅲ선을 나타낸 종단면도로서, 본 발명의 제3실시예에 따른 반도체 패키지 제조용 리드프레임(9)은, 일반적으로 프레임 몸체 중앙부에 위치하는 다이패드(3)가 생략되고, 그 대신 내열성 접착테이프(4)가 리드프레임(9) 하부의 댐바(900) 내측 영역에 위치하도록 부착되며, 댐바(900) 내측 영역의 인너리드(2a)중 일부 영역이 상향절곡된 구조를 나타낸다.FIG. 11 is a plan view illustrating a leadframe structure for manufacturing a semiconductor package of FIG. 10, and FIG. 12 is a longitudinal cross-sectional view illustrating a III-III line of FIG. 11, and a leadframe 9 for manufacturing a semiconductor package according to a third embodiment of the present invention. In general, the die pad 3 located in the center of the frame body is omitted, and instead, the heat-resistant adhesive tape 4 is attached so as to be located in the inner region of the dam bar 900 under the lead frame 9, and the dam bar 900 ) A portion of the inner lead 2a of the inner region is bent upwardly.

즉, 인너리드(2a)의 내측 일부 영역은 몰딩후 몰드바디(7) 저면으로 노출되는 바텀리드부(200)를 이루고, 외측 일부 영역은 몰딩후 몰드바디(7) 상면으로 노출되는 톱리드부(220)를 이루며, 상기 인너리드(2a) 영역중 바텀리드부(200)와 톱리드부(220) 사이의 영역은 인너리드부(240)를 이루도록 구성된다.That is, the inner part of the inner lead 2a forms the bottom lead portion 200 exposed to the bottom surface of the mold body 7 after molding, and the outer part of the top lead portion exposed to the upper surface of the mold body 7 after molding. A region between the bottom lead portion 200 and the top lead portion 220 of the inner lead 2a region is configured to form the inner lead portion 240.

이와 같이 구성된 리드프레임(9)을 이용한 본 발명의 제3실시예에 따른 반도체 패키지 제조 과정은 후술하는 바와 같다.The semiconductor package manufacturing process according to the third embodiment of the present invention using the lead frame 9 configured as described above will be described later.

먼저, 도 11 및 도 12에 도시한 형태의 리드프레임(9)이 준비된 상태에서, 상기 리드프레임(9) 하부의 댐바(900) 내측 영역에 부착된 접착테이프(4) 상면 중앙부에 반도체칩(1)을 부착한다.First, in a state in which a lead frame 9 of the type shown in FIGS. 11 and 12 is prepared, a semiconductor chip (a central portion of an upper surface of an adhesive tape 4 attached to an inner region of a dam bar 900 under the lead frame 9 is formed). Attach 1).

이 때, 상기 접착테이프(4) 상면에는 접착제층이 구비되어 있으므로 별도의 에폭시 도포 공정없이 반도체칩(1)이 접착테이프(4) 상면에 곧바로 부착된다.At this time, since the adhesive layer is provided on the upper surface of the adhesive tape 4, the semiconductor chip 1 is directly attached to the upper surface of the adhesive tape 4 without a separate epoxy coating process.

즉, 접착테이프(4)는 일반적인 리드프레임(9)에서의 다이패드(3) 역할을 수행하게 된다.That is, the adhesive tape 4 serves as the die pad 3 in the general lead frame 9.

한편, 반도체칩(1)의 부착후에는 상기 반도체칩(1)의 본딩패드(100)와 댐바(900) 내측의 인너리드부(240)를 전도성연결부재인 골드와이어(5)를 이용하여 와이어 본딩한다.Meanwhile, after the semiconductor chip 1 is attached, the inner pad 240 of the bonding pad 100 and the dam bar 900 of the semiconductor chip 1 may be wired using a gold wire 5 as a conductive connection member. Bond

그리고, 와이어 본딩 완료후에는 상기 반도체칩(1)과 골드와이어(5)가 외부로부터 보호될 수 있도록 몰드 툴(tool)을 이용하여 몰딩 공정을 수행하여 몰드바디(7)를 형성하게 된다.After the wire bonding is completed, the mold body 7 is formed by performing a molding process using a mold tool to protect the semiconductor chip 1 and the gold wire 5 from the outside.

이와 같이, 몰드바디(7) 형성시 접착테이프(4)가 몰드바디(7) 저면으로 노출되고, 리드프레임(9) 상의 인너리드(2a)중 내측 영역은 몰딩 완료후 몰드바디(7) 저면으로 노출되는 바텀리드부(200)를 이루도록 하고, 리드프레임(9) 상의 인너리드(2a)중 외측 영역은 몰딩 완료후 몰드바디(7) 상면으로 노출되는 톱리드부(220)를 이루도록 하며, 상기 인너리드(2a) 영역중 바텀리드부(200)와 톱리드부(220) 사이의 영역은 몰드바디(7) 내에 봉지되는 인너리드부(240)를 이루도록 몰딩하게 된다.As such, when the mold body 7 is formed, the adhesive tape 4 is exposed to the bottom of the mold body 7, and the inner region of the inner lead 2a on the lead frame 9 is molded and the bottom of the mold body 7 is completed. To form the bottom lead portion 200 is exposed to, and the outer region of the inner lead (2a) on the lead frame 9 to form a top lead portion 220 exposed to the upper surface of the mold body (7) after the molding is completed, The region between the bottom lead portion 200 and the top lead portion 220 of the inner lead 2a is molded to form the inner lead portion 240 encapsulated in the mold body 7.

또한, 상기와 같이 하여 몰드바디(7)가 형성된 후에는 댐바(900) 컷팅을 행하여 이웃하고 있는 리드(2) 상호간의 연결이 끊어지도록 하고, 이어서포트바(250)를 절단하여 아웃터리드(2b)가 리드프레임(9)으로부터 분리되도록 한다.In addition, after the mold body 7 is formed as described above, the dam bar 900 is cut to disconnect the neighboring leads 2 from each other, and then the port bar 250 is cut to the outright 2b. ) Is separated from the leadframe 9.

그후, 아웃터리드(2b)에 대한 포밍을 수행하여 댐바(900) 외측의 아웃터리드(2b)가 몰드바디(7) 측면 및 저면 일부를 감싸도록 한다.Thereafter, the outboard 2b is formed so that the outboard 2b outside the dam bar 900 surrounds the side and bottom portions of the mold body 7.

이 때, 상기 아웃터리드(2b)는 몰드바디(7)의 외측면을 감싸는 사이드리드부(210)와 몰드바디(7)의 저면을 감싸는 로우어리드부(230)를 이루게 된다.At this time, the outer lead 2b forms a side lead portion 210 surrounding the outer surface of the mold body 7 and a low lead portion 230 surrounding the bottom surface of the mold body 7.

한편, 상기와 같이 하여 리드 포밍이 완료된 후에는, 반도체칩(1) 및 바텀리드부(200) 저면에 부착되어 있는 접착테이프(4)를 제거하게 되며, 이로써 제3실시예에 따른 반도체 패키지의 제조가 완료된다.On the other hand, after the lead forming is completed as described above, the adhesive tape 4 attached to the bottom surface of the semiconductor chip 1 and the bottom lead portion 200 is removed, thereby removing the semiconductor package according to the third embodiment. Manufacturing is complete.

이와 같이 제조된 본 발명의 제3실시예에 따른 반도체 패키지는 반도체칩(1)의 저면이 외부로 그대로 노출되므로 인해 열방출 성능이 매우 향상된다.In the semiconductor package according to the third embodiment of the present invention manufactured as described above, the heat dissipation performance is greatly improved because the bottom surface of the semiconductor chip 1 is exposed to the outside.

또한, 일반적인 반도체 패키지의 아웃터리드(2b)에 해당하는 사이드리드부(210) 및 톱리드부(220)가 몰드바디(7) 외측면에 밀착되어 몰드바디(7)를 감싸는 형태이므로 사이드리드부(210) 및 톱리드부(220)의 변형(즉, 리드 벤트)이 발생할 가능성이 현저히 줄어들게 되어, 리드의 공면성(共面性;coplanarity)을 유지할 수 있으며, 반도체 패키지의 사이즈를 박형화(薄形化) 할 수 있게 된다.In addition, the side lead portion 210 and the top lead portion 220 corresponding to the outer lead 2b of the general semiconductor package are in close contact with the outer surface of the mold body 7 to surround the mold body 7. The possibility of deformation of the 210 and the top lid portion 220 (that is, the lead vent) is significantly reduced, so that coplanarity of the lead can be maintained, and the size of the semiconductor package can be reduced. It becomes possible to form.

아울러, 본 발명의 제3실시예에 따른 반도체 패키지 역시 몰드바디(7) 상면으로 톱리드부(220)가 노출되고, 몰드바디(7) 하면으로 로우어리드부(230)가 그 두께만큼 돌출되는 구조이므로, 패키지간의 적층이 가능하다.In addition, the semiconductor package according to the third exemplary embodiment of the present invention also exposes the top lead portion 220 to the upper surface of the mold body 7, and the lower lead portion 230 protrudes to the lower surface of the mold body 7 by the thickness thereof. Since the structure is such that lamination between packages is possible.

즉, 도 13a 및 도 13b는 본 발명의 제3실시예에 따른 반도체 패키지의 스택예들을 나타낸 종단면도로서, 본 발명의 제3실시예에 따른 반도체 패키지 단품 완성후, 도 13a 또는 도 13b에 도시한 바와 같은 구조로 하나의 단품이 하부 패키지를 이루도록 하고, 그 위에 또 하나의 패키지 단품을 적층하여 패키지 스택을 구성하게 되며, 그 과정은 제1 및 제2실시예에서와 동일한 원리로 진행되므로 설명을 생략한다.That is, FIGS. 13A and 13B are longitudinal cross-sectional views illustrating stacks of semiconductor packages according to a third embodiment of the present invention, and are shown in FIG. 13A or 13B after completing the semiconductor package unit according to the third embodiment of the present invention. The structure as described above, so that one unit forms a lower package, and another package unit is stacked thereon to form a package stack, and the process proceeds on the same principle as in the first and second embodiments. Omit.

한편, 본 발명의 제3실시예에 따른 반도체 패키지 구조 역시, 3층 또는 4층 구조로 적층하여 메모리 용량을 확장시킬 수 있음은 물론이며, 도 13a 및 도 13b에 도시한 바와는 달리 하부 패키지와 상부 패키지가 동일한 상·하 구조를 갖도록 적층하는 것도 가능하다.On the other hand, the semiconductor package structure according to the third embodiment of the present invention can also be stacked in a three-layer or four-layer structure to expand the memory capacity, as shown in Figure 13a and 13b and unlike the lower package It is also possible to stack so that the upper package has the same upper and lower structures.

이하, 본 발명의 제4실시예에 따른 반도체 패키지에 대해 설명하면 다음과 같다.Hereinafter, a semiconductor package according to a fourth embodiment of the present invention will be described.

도 14는 본 발명에 따른 반도체 패키지의 제4실시예를 나타낸 종단면도(-다이패드(3) 있고 다운셋된 타입)로서, 상면에 복수개의 본딩패드(100)가 구비된 반도체칩(1)과; 상기 반도체칩(1)이 안착되는 다이패드(3)와; 상기 다이패드(3) 양측에 이격되어 위치하며 다이패드(3)의 저면과 동일평면 상에 놓이는 바텀리드부(200)와, 상기 바텀리드부(200)로부터 소정의 각도로 상부방향으로 연장형성된 인너리드부(240)와, 상기 바텀리드부(200)와 평행을 이루도록 상기 인너리드부(240)로부터 외측으로 연장형성된 톱리드부(220)와, 상기 톱리드부(220)와 직교하도록 하부방향으로 연장형성된 사이드리드부(210)와, 상기 톱리드부(220)와 평행을 이룸과 더불어 그 상면이 다이패드(3)의 저면과 동일평면 상에 위치하도록 상기 사이드리드부(210)로부터 내측으로 연장형성된 로우어리드부(230)로 이루어진 리드(2)와; 상기 반도체칩(1)의 본딩패드(100)와 바텀리드부(200)를 전기적으로 연결하는 전도성연결부재와; 상기 바텀리드부(200)의 저면과 톱리드부(220)의 상면 및, 사이드리드부(210)의 외측면과 로우어리드부(230)의 외측면, 그리고 반도체칩(1)의 저면이 노출되도록 상기 반도체칩(1)과 전도성연결부재 및 인너리드부(240)를 감싸는 몰드바디(7)가 구비되어 구성된다.FIG. 14 is a longitudinal cross-sectional view showing a fourth embodiment of the semiconductor package according to the present invention (the die pad 3 and the downset type), the semiconductor chip 1 having a plurality of bonding pads 100 on its upper surface. and; A die pad 3 on which the semiconductor chip 1 is seated; The bottom lead portion 200 is spaced apart from both sides of the die pad 3 and is disposed on the same plane as the bottom surface of the die pad 3, and extends upwardly at a predetermined angle from the bottom lead portion 200. An inner lead portion 240, a top lead portion 220 extending outward from the inner lead portion 240 to be parallel to the bottom lead portion 200, and a lower portion perpendicular to the top lead portion 220. A side lead portion 210 extending in the direction, parallel to the top lead portion 220, and from the side lead portion 210 such that an upper surface thereof is coplanar with a bottom surface of the die pad 3. A lead 2 formed of a lower lead portion 230 extending inwardly; A conductive connection member electrically connecting the bonding pad 100 and the bottom lead portion 200 of the semiconductor chip 1 to each other; The bottom surface of the bottom lead portion 200 and the top surface of the top lead portion 220, the outer surface of the side lead portion 210 and the outer surface of the low lead portion 230, and the bottom surface of the semiconductor chip 1 A mold body 7 surrounding the semiconductor chip 1, the conductive connecting member, and the inner lead portion 240 is exposed to be exposed.

한편, 이와 같이 구성된 본 발명의 제4실시예에 따른 반도체 패키지 제조용 리드프레임(9)의 구성은 다음과 같다.Meanwhile, the configuration of the lead frame 9 for manufacturing a semiconductor package according to the fourth embodiment of the present invention configured as described above is as follows.

도 15는 도 14의 반도체 패키지 제조용 리드프레임(9) 구조를 나타낸 평면도이고, 도 16은 도 15의 Ⅳ-Ⅳ선을 나타낸 종단면도로서, 본 발명의 제4실시예에 따른 반도체 패키지 제조용 리드프레임(9)은, 프레임 몸체 중앙부에 위치하며 반도체칩(1)이 안착되는 다이패드(3)와 리드프레임(9) 상의 인너리드(2a)의 내측 일부 영역이 동일평면 상에 위치하여, 몰딩후 리드프레임(9)의 인너리드(2a) 내측 일부 영역이 몰드바디(7) 저면으로 노출되는 바텀리드부(200)를 이루도록 구성되고, 인너리드(2a) 외측 일부 영역은 몰딩후 몰드바디(7) 상면으로 노출되는 톱리드부(220)를 이루도록 구성되며, 상기 인너리드(2a)의 바텀리드부(200)와 톱리드부(220) 사이의 영역은 몰드바디(7) 내에 봉지되는 인너리드부(240)를 이루도록 구성된다.FIG. 15 is a plan view illustrating the structure of the lead frame 9 for manufacturing the semiconductor package of FIG. 14, and FIG. 16 is a longitudinal cross-sectional view illustrating the IV-IV line of FIG. 15, and the lead frame for manufacturing the semiconductor package according to the fourth embodiment of the present invention. 9, the die pad 3 on which the semiconductor chip 1 is seated and a part of the inner side of the inner lead 2a on the lead frame 9 are located on the same plane and are molded. A portion of the inner lead 2a of the lead frame 9 is configured to form the bottom lead portion 200 exposed to the bottom of the mold body 7, and a portion of the inner lead 2a outer portion of the mold frame 7 is formed after molding. A top lead portion 220 exposed to the upper surface is formed, and the region between the bottom lead portion 200 and the top lead portion 220 of the inner lead 2a is an inner lead encapsulated in the mold body 7. It is configured to form a portion 240.

상기한 구성의 리드프레임(9)을 이용한 본 발명의 제4실시예에 따른 반도체패키지 제조 과정은 후술하는 바와 같다.The semiconductor package manufacturing process according to the fourth embodiment of the present invention using the lead frame 9 having the above-described configuration will be described later.

먼저, 리드프레임(9)의 다이패드(3) 상면에 에폭시등의 접착제(6)를 도포한 후에, 상기 다이패드(3) 상면에 반도체칩(1)을 부착한다.First, an adhesive 6 such as epoxy is applied to the upper surface of the die pad 3 of the lead frame 9, and then the semiconductor chip 1 is attached to the upper surface of the die pad 3.

그후, 상기 반도체칩(1)의 본딩패드(100)와 리드프레임(9)의 댐바(900) 내측 영역에 위치하는 인너리드(2a)를 전도성연결부재인 골드와이어(5)를 이용하여 와이어 본딩을 수행하게 된다.Thereafter, the bonding pad 100 of the semiconductor chip 1 and the inner lead 2a positioned in the inner region of the dam bar 900 of the lead frame 9 are wire-bonded using the gold wire 5 as a conductive connecting member. Will be performed.

이 때, 상기 리드프레임(9) 상에 구비된 인너리드(2a)의 내측 일부 영역은 패키징 완료후, 몰드바디(7) 저면으로 노출되는 바텀리드부(200)를 이루게 되고, 외측 일부영역은 몰드바디(7) 상면으로 노출되는 톱리드부(220)를 이루게 되며, 상기 바텀리드부(200)와 톱리드부(220) 사이의 영역은 몰드바디(7) 내에 봉지되는 인너리드부(240)를 이루게 된다.At this time, the inner partial region of the inner lead 2a provided on the lead frame 9 forms the bottom lead portion 200 exposed to the bottom surface of the mold body 7 after the completion of packaging. The top lead portion 220 exposed to the upper surface of the mold body 7 is formed, and an area between the bottom lead portion 200 and the top lead portion 220 is an inner lead portion 240 encapsulated in the mold body 7. ) Is achieved.

한편, 상기와 같이 하여 와이어 본딩을 완료한 후에는, 앞의 각 실시예에서와 동일한 과정을 거쳐 반도체 패키지를 완성하게 된다.On the other hand, after completing the wire bonding as described above, the semiconductor package is completed through the same process as in the previous embodiments.

즉, 전술한 각 실시예에서와 마찬가지로 다이패드(3) 저면 및 인너리드(2a) 저면이 노출되도록 몰딩하고, 몰딩 공정에 의해 몰드바디(7)가 형성된 후에는 댐바(900) 컷팅 및 서포트바(250) 컷팅을 행하고, 이어 아웃터리드(2b)에 대한 포밍을 수행하여 댐바(900) 외측의 아웃터리드(2b)가 몰드바디(7) 측면 및 상면을 감싸도록 한다.That is, as in each of the above-described embodiments, molding the bottom surface of the die pad 3 and the bottom of the inner lead 2a are exposed, and after the mold body 7 is formed by the molding process, the dam bar 900 is cut and the support bar is formed. (250) The cutting is performed, and then the forming of the outboard 2b is performed so that the outboard 2b outside the dam bar 900 surrounds the side and the top surface of the mold body 7.

이 때, 상기 아웃터리드(2b)가 몰드바디(7)의 외측면을 감싸는 사이드리드부(210)와 몰드바디(7)의 저면을 감싸는 로우어리드부(230)를 이루게 되며, 이로써 본 발명의 제4실시예에 따른 반도체 패키지의 제조가 완료된다.At this time, the outer lead 2b forms a side lead portion 210 surrounding the outer surface of the mold body 7 and a low lead portion 230 surrounding the bottom surface of the mold body 7. The manufacture of the semiconductor package according to the fourth embodiment of is completed.

이와 같이 제조된 본 발명의 제4실시예에 따른 반도체 패키지는 반도체칩(1)이 안착된 다이패드(3)의 저면이 외부로 그대로 노출되므로 인해, 상기 다이패드(3)가 일종의 히트싱크 역할을 수행하므로 인해 열방출 성능이 매우 향상된다.In the semiconductor package according to the fourth embodiment of the present invention manufactured as described above, since the bottom surface of the die pad 3 on which the semiconductor chip 1 is mounted is exposed to the outside, the die pad 3 serves as a kind of heat sink. Because of this, heat dissipation performance is greatly improved.

또한, 일반적인 반도체 패키지의 아웃터리드(2b)에 해당하는 사이드리드부(210) 및 톱리드부(220)가 몰드바디(7) 외측면에 밀착되어 몰드바디(7)를 감싸는 형태이므로 사이드리드부(210) 및 톱리드부(220)의 변형(즉, 리드 벤트)이 발생할 가능성이 현저히 줄어들게 되어, 리드의 공면성(共面性;coplanarity)을 유지할 수 있으며, 반도체 패키지의 사이즈를 박형화(薄形化) 할 수 있게 된다.In addition, the side lead portion 210 and the top lead portion 220 corresponding to the outer lead 2b of the general semiconductor package are in close contact with the outer surface of the mold body 7 to surround the mold body 7. The possibility of deformation of the 210 and the top lid portion 220 (that is, the lead vent) is significantly reduced, so that coplanarity of the lead can be maintained, and the size of the semiconductor package can be reduced. It becomes possible to form.

아울러, 본 발명의 제4실시예에 따른 반도체 패키지는 몰드바디(7) 상면을 통해 톱리드부(220)가 노출되고, 로우어리드부(230)는 몰드바디(7) 저면으로 그 두께만큼 돌출되는 구조이므로, 패키지 상호간의 적층이 가능하다.In addition, in the semiconductor package according to the fourth embodiment of the present invention, the top lead portion 220 is exposed through the upper surface of the mold body 7, and the low lead portion 230 is formed on the bottom surface of the mold body 7 by the thickness thereof. Since the structure is protruding, stacking between packages is possible.

즉, 도 17은 본 발명의 제4실시예에 따른 반도체 패키지의 스택예를 나타낸 종단면도로서, 본 발명의 제4실시예에 따른 반도체 패키지 단품 완성후, 하나의 단품이 하부 패키지를 이루도록 하고, 그 위에 또 하나의 패키지 단품을 적층하여 패키지 스택을 구성하게 되며, 그 과정은 전술한 각 실시예에서와 동일한 원리로 진행되므로 설명을 생략한다.That is, FIG. 17 is a longitudinal cross-sectional view illustrating a stack example of a semiconductor package according to a fourth embodiment of the present invention. After completion of the semiconductor package unit according to the fourth embodiment of the present invention, one unit may form a lower package. Another package is stacked on top of each other to form a package stack, and the process is performed on the same principle as in the above-described embodiments, and thus description thereof is omitted.

한편, 본 발명의 제4실시예에 따른 반도체 패키지 구조 역시, 3층 또는 4층구조로 적층하여 메모리 용량을 확장시킬 수 있음은 물론이며, 도 17에 도시한 바와는 달리 하부 패키지와 상부 패키지가 동일한 구조를 갖도록 적층하는 것도 가능하다.On the other hand, the semiconductor package structure according to the fourth embodiment of the present invention can also be stacked in a three-layer or four-layer structure to expand the memory capacity, as shown in Figure 17, unlike the lower package and the upper package It is also possible to laminate so as to have the same structure.

이하, 본 발명의 제5실시예에 대해 설명하면 다음과 같다.Hereinafter, the fifth embodiment of the present invention will be described.

도 18은 본 발명에 따른 반도체 패키지의 제5실시예를 나타낸 종단면도-필름이고 인너리드 업된 타입)으로서, 상면에 복수개의 본딩패드(100)가 구비된 반도체칩(1)과; 상기 반도체칩(1) 양측에 이격되어 위치함과 더불어 상기 반도체칩(1)의 저면으로부터 일정높이 상승되어 위치하는 와이어 본딩면을 가지며 상기 와이어 본딩면의 끝단에서 소정의 각도로 상향절곡형성된 인너리드부(240)와, 상기 인너리드부(240)의 본딩면과 평행을 이루도록 상기 인너리드부(240)로부터 외측으로 연장형성된 톱리드부(220)와, 상기 톱리드부(220)와 직교하도록 하부방향으로 연장형성된 사이드리드부(210)와, 상기 톱리드부(220)와 평행을 이룸과 더불어 반도체칩(1)의 저면과 동일평면 상에 위치하도록 상기 사이드리드부(210)로부터 내측으로 연장형성된 로우어리드부(230)로 이루어진 리드(2)와; 상기 반도체칩(1)의 본딩패드(100)와 인너리드부(240)의 와이어본딩면을 전기적으로 연결하는 전도성연결부재와; 상기 톱리드부(220)의 외측면과 사이드리드부(210)의 외측면 및, 로우어리드부(230)의 저면과 반도체칩(1)의 저면이 노출되도록 상기 반도체칩(1)과 전도성연결부재 및 인너리드부(240)를 감싸는 몰드바디(7)가 구비되어 구성된다.FIG. 18 is a longitudinal sectional view showing a fifth embodiment of a semiconductor package according to the present invention, which is a film and an inner leaded type), comprising: a semiconductor chip 1 having a plurality of bonding pads 100 formed on an upper surface thereof; An inner lead which is spaced apart from both sides of the semiconductor chip 1 and has a wire bonding surface which is raised from a bottom of the semiconductor chip 1 by a predetermined height and is bent upward at a predetermined angle at an end of the wire bonding surface A portion 240, a top lead portion 220 extending outward from the inner lead portion 240 to be parallel to the bonding surface of the inner lead portion 240, and to be perpendicular to the top lead portion 220 The side lead portion 210 extending downward and in parallel with the top lead portion 220 and located in the same plane as the bottom surface of the semiconductor chip 1 inward from the side lead portion 210. A lead 2 formed of an extended low lead portion 230; A conductive connection member electrically connecting the bonding pad 100 of the semiconductor chip 1 to the wire bonding surface of the inner lead portion 240; Conductive with the semiconductor chip 1 so that the outer surface of the top lead portion 220 and the outer surface of the side lead portion 210, the bottom surface of the low lead portion 230 and the bottom surface of the semiconductor chip 1 are exposed. A mold body 7 surrounding the connection member and the inner lead portion 240 is provided.

한편, 이와 같이 구성된 본 발명의 제5실시예에 따른 반도체 패키지 제조용 리드프레임(9)의 구성은 다음과 같다.On the other hand, the configuration of the lead frame 9 for manufacturing a semiconductor package according to the fifth embodiment of the present invention configured as described above is as follows.

도 19는 도 18의 반도체 패키지 제조용 리드프레임(9) 구조를 나타낸 평면도이고, 도 20은 도 19의 Ⅴ-Ⅴ선을 나타낸 종단면도로서, 본 발명의 제5실시예에 따른 반도체 패키지 제조용 리드프레임(9)은, 일반적으로 프레임 몸체 중앙부에 위치하는 다이패드(3)가 생략되고, 그 대신 내열성 접착테이프(4)가 리드프레임(9) 하부의 댐바(900) 내측 영역에 위치하도록 부착되며, 댐바(900) 내측 영역의 인너리드(2a)중 내측 선단부가 반도체칩(1) 저면으로부터 일정 높이 상승한 위치에 위치하도록 형성되며, 상기 인너리드(2a)중 내측 선단부로부터 외측으로 연장형성된 일부 영역이 업셋(upset)되어 구성된다.FIG. 19 is a plan view illustrating the structure of the leadframe 9 for manufacturing the semiconductor package of FIG. 18, and FIG. 20 is a longitudinal cross-sectional view illustrating the V-V line of FIG. 19, and according to the fifth embodiment of the present invention. 9, the die pad 3, which is generally located at the center of the frame body, is omitted, and instead, the heat-resistant adhesive tape 4 is attached so as to be located in the inner region of the dam bar 900 under the lead frame 9, The inner leading end portion of the inner lead 2a of the inner region of the dam bar 900 is formed to be positioned at a predetermined height ascending from the bottom surface of the semiconductor chip 1. It is configured upset.

이와 같이 구성된 리드프레임(9)을 이용한 본 발명의 제5실시예에 따른 반도체 패키지 제조 과정은 후술하는 바와 같다.The semiconductor package manufacturing process according to the fifth embodiment of the present invention using the lead frame 9 configured as described above will be described later.

먼저, 도 15 및 도 16에 도시한 형태의 리드프레임(9)이 준비된 상태에서, 상기 리드프레임(9) 하부의 댐바(900) 내측 영역에 부착된 접착테이프(4) 상면 중앙부에 반도체칩(1)을 부착한다.First, in a state in which the lead frame 9 of the type shown in FIGS. 15 and 16 is prepared, the semiconductor chip (the upper portion of the upper surface of the adhesive tape 4 attached to the inner region of the dam bar 900 under the lead frame 9) Attach 1).

이 때, 상기 접착테이프(4) 상면에는 접착제층이 구비되어 있으므로 별도의 에폭시 도포 공정없이 반도체칩(1)이 접착테이프(4) 상면에 곧바로 부착된다.At this time, since the adhesive layer is provided on the upper surface of the adhesive tape 4, the semiconductor chip 1 is directly attached to the upper surface of the adhesive tape 4 without a separate epoxy coating process.

즉, 접착테이프(4)는 일반적인 리드프레임(9)에서의 다이패드(3) 역할을 수행하게 된다.That is, the adhesive tape 4 serves as the die pad 3 in the general lead frame 9.

한편, 반도체칩(1)의 부착후에는 상기 반도체칩(1)의 본딩패드(100)와 댐바(900) 내측의 인너리드부(240)를 전도성연결부재인 골드와이어(5)를 이용하여 와이어 본딩한다.Meanwhile, after the semiconductor chip 1 is attached, the inner pad 240 of the bonding pad 100 and the dam bar 900 of the semiconductor chip 1 may be wired using a gold wire 5 as a conductive connection member. Bond

그리고, 와이어 본딩 완료후에는 상기 반도체칩(1)과 골드와이어(5)가 외부로부터 보호될 수 있도록 몰드 툴(tool)을 이용하여 몰딩 공정을 수행하여 몰드바디(7)를 형성하게 된다.After the wire bonding is completed, the mold body 7 is formed by performing a molding process using a mold tool to protect the semiconductor chip 1 and the gold wire 5 from the outside.

이와 같이, 몰드바디(7) 형성시, 접착테이프(4)는 몰드바디(7) 저면으로 노출되고, 리드프레임(9) 상의 인너리드(2a) 영역중 일부 영역은 몰딩 완료후 몰드바디(7) 내측에 봉지되는 인너리드부(240)를 이루게 되고, 인너리드(2a) 영역중 외측 영역은 몰딩 완료후 몰드바디(7) 상면으로 노출되는 톱리드부(220)를 이루게 된다.As such, when the mold body 7 is formed, the adhesive tape 4 is exposed to the bottom surface of the mold body 7, and a part of the inner lead 2a region on the lead frame 9 is molded after the molding body 7 is completed. The inner lead portion 240 encapsulated inside the inner lead portion 240 is formed, and the outer lead portion of the inner lead portion 2a forms the top lead portion 220 exposed to the upper surface of the mold body 7 after molding is completed.

아울러, 몰드바디(7) 형성을 위한 몰딩 공정 수행시, 몰드바디(7) 저면 가장자리 영역에는 포밍시 아웃터리드(2b)의 일부 영역인 로우어리드부(230)가 그 내측에 위치하여 몰드바디(7) 저면과 동일면에 위치하도록 하는 요입홈(700)이 형성된다.In addition, when the molding process for forming the mold body 7 is performed, a lower lead portion 230, which is a part of the outward portion 2b, is formed in the bottom edge region of the mold body 7 to form the mold body. (7) The recessed groove 700 is formed to be positioned at the same surface as the bottom surface.

또한, 상기와 같이 하여 몰드바디(7)가 형성된 후에는 댐바(900) 컷팅을 행하여 이웃하고 있는 리드(2) 상호간의 연결이 끊어지도록 하고, 이어 서포트바(250)를 절단하여 아웃터리드(2b)가 리드프레임(9)으로부터 분리되도록 한다.In addition, after the mold body 7 is formed as described above, the dam bar 900 is cut to disconnect the adjacent leads 2 from each other, and then the support bar 250 is cut and the outright 2b is cut. ) Is separated from the leadframe 9.

그후, 아웃터리드(2b)에 대한 포밍을 수행하여 댐바(900) 외측의 아웃터리드(2b)가 몰드바디(7) 측면 및 저면 일부를 감싸도록 한다.Thereafter, the outboard 2b is formed so that the outboard 2b outside the dam bar 900 surrounds the side and bottom portions of the mold body 7.

즉, 상기 아웃터리드(2b)중 일부 영역은 몰드바디(7)의 외측면을 감싸는 사이드리드부(210)와 몰드바디(7)의 저면 일부 영역을 감싸는 로우어리드부(230)를 이루게 된다.That is, some of the regions of the outer lead 2b form the side lead portion 210 surrounding the outer surface of the mold body 7 and the low lead portion 230 surrounding the partial area of the bottom surface of the mold body 7. .

한편, 상기와 같이 하여 리드 포밍이 완료된 후에는, 반도체칩(1) 및 바텀리드부(200) 저면에 부착되어 있는 접착테이프(4)를 제거하게 되며, 이로써 제5실시예에 따른 반도체 패키지의 제조가 완료된다.On the other hand, after the lead forming is completed as described above, the adhesive tape 4 attached to the bottom surface of the semiconductor chip 1 and the bottom lid portion 200 is removed, thereby removing the semiconductor package according to the fifth embodiment. Manufacturing is complete.

이와 같이 제조된 본 발명의 제5실시예에 따른 반도체 패키지는 반도체칩(1)의 저면이 외부로 그대로 노출되므로 인해 열방출 성능이 매우 향상된다.In the semiconductor package according to the fifth embodiment of the present invention manufactured as described above, the heat dissipation performance is greatly improved because the bottom surface of the semiconductor chip 1 is exposed to the outside.

또한, 일반적인 반도체 패키지의 아웃터리드(2b)에 해당하는 사이드리드부(210) 및 로우어리드부(230)가 몰드바디(7) 외측면에 밀착되어 몰드바디(7)를 감싸는 형태이므로 사이드리드부(210) 및 로우어리드부(230)의 변형(즉, 리드 벤트)이 발생할 가능성이 현저히 줄어들게 되어, 리드의 공면성(共面性;coplanarity)을 유지할 수 있으며, 반도체 패키지의 사이즈를 박형화(薄形化) 할 수 있게 된다.In addition, since the side lead portion 210 and the low lead portion 230 corresponding to the outer lead 2b of the general semiconductor package are in close contact with the outer surface of the mold body 7 to surround the mold body 7, the side lead is formed. The possibility of deformation of the portion 210 and the low lead portion 230 (that is, the lead vent) is significantly reduced, so that coplanarity of the lead can be maintained, and the size of the semiconductor package can be reduced. It becomes possible to do it.

아울러, 본 발명의 제5실시예에 따른 반도체 패키지는 몰드바디(7) 상면으로 톱리드부(220)가 그 두께만큼 돌출되는 구조이므로, 적층이 가능하다.In addition, since the semiconductor package according to the fifth embodiment of the present invention has a structure in which the top lead portion 220 protrudes to the upper surface of the mold body 7, the stack is possible.

즉, 도 21은 본 발명의 제5실시예에 따른 반도체 패키지의 스택예를 나타낸 종단면도로서, 본 발명의 제5실시예에 따른 반도체 패키지 단품 완성후, 하나의 단품이 하부 패키지를 이루도록 하고, 그 위에 또 하나의 패키지 단품을 적층하여 패키지 스택을 구성하게 되며, 그 과정은 전술한 각 실시예에서와 동일한 원리로 진행되므로 설명을 생략한다.That is, FIG. 21 is a longitudinal cross-sectional view illustrating a stack example of a semiconductor package according to a fifth embodiment of the present invention. After completion of the semiconductor package unit according to the fifth embodiment of the present invention, one unit may form a lower package. Another package is stacked on top of each other to form a package stack, and the process is performed on the same principle as in the above-described embodiments, and thus description thereof is omitted.

한편, 본 발명의 제5실시예에 따른 반도체 패키지 구조 역시, 3층 또는 4층 구조로 적층하여 메모리 용량을 확장시킬 수 있음은 물론이며, 도 21에 도시한 바와는 달리 하부 패키지와 상부 패키지가 동일한 구조를 갖도록 적층하는 것도 가능하다.On the other hand, the semiconductor package structure according to the fifth embodiment of the present invention can also be stacked in a three-layer or four-layer structure to expand the memory capacity, as shown in Figure 21 unlike the lower package and the upper package It is also possible to laminate so as to have the same structure.

이하, 본 발명의 제6실시예에 따른 반도체 패키지에 대해 설명하면 다음과 같다.Hereinafter, a semiconductor package according to a sixth embodiment of the present invention will be described.

도 22는 본 발명에 따른 반도체 패키지의 제6실시예를 나타낸 종단면도- 다이패드(3) 있고 인너리드 업된 타입)으로서, 상면에 복수개의 본딩패드(100)가 구비된 반도체칩(1)과; 상기 반도체칩(1)이 안착되는 다이패드(3)와; 상기 반도체칩(1) 양측에 이격되어 위치함과 더불어 상기 다이패드(3) 저면으로부터 일정 높이 승되어 위치하는 와이어본딩면을 가지며 상기 와이어본딩면 끝단에서 소정의 각도로 상향절곡형성된 인너리드부(240)와, 상기 인너리드부(240)의 와이어본딩면과 평행을 이루도록 상기 인너리드부(240)로부터 외측으로 연장형성된 톱리드부(220)와, 상기 톱리드부(220)와 직교하도록 하부방향으로 연장형성된 사이드리드부(210)와, 상기 톱리드부(220)와 평행을 이룸과 더불어 다이패드(3)의 저면과 동일평면 상에 위치하도록 상기 사이드리드부(210)로부터 내측으로 연장형성된 로우어리드부(230)로 이루어진 리드(2)와; 상기 반도체칩(1)의 본딩패드(100)와 인너리드부(240)의 와이어본딩면을 전기적으로 연결하는 전도성연결부재와; 상기 톱리드부(220)의 외측면과 사이드리드부(210)의 외측면 및, 로우어리드부(230)의 저면과 다이패드(3)의 저면이 노출되도록 상기 반도체칩(1)과 전도성연결부재 및 인너리드부(240)를 감싸는 몰드바디(7)가 구비되어 구성된다.FIG. 22 is a longitudinal sectional view showing a sixth embodiment of a semiconductor package according to the present invention-a die pad (3) and an inner lead-up type) having a semiconductor chip (1) having a plurality of bonding pads (100) on its upper surface; ; A die pad 3 on which the semiconductor chip 1 is seated; An inner lead portion which is spaced apart from both sides of the semiconductor chip 1 and has a wire bonding surface that is raised from a bottom of the die pad 3 by a predetermined height and is bent upward at a predetermined angle at an end of the wire bonding surface ( 240, a top lead portion 220 extending outward from the inner lead portion 240 so as to be parallel to the wire bonding surface of the inner lead portion 240, and a lower portion perpendicular to the top lead portion 220. A side lead portion 210 extending in a direction and parallel to the top lead portion 220, and extend inwardly from the side lead portion 210 to be positioned on the same plane as the bottom surface of the die pad 3. A lead 2 formed of a formed low lead portion 230; A conductive connection member electrically connecting the bonding pad 100 of the semiconductor chip 1 to the wire bonding surface of the inner lead portion 240; Conductive with the semiconductor chip 1 such that the outer surface of the top lead portion 220 and the outer surface of the side lead portion 210, the lower surface of the low lead portion 230 and the lower surface of the die pad 3 are exposed. A mold body 7 surrounding the connection member and the inner lead portion 240 is provided.

한편, 이와 같이 구성된 본 발명의 제6실시예에 따른 반도체 패키지 제조용리드프레임(9)의 구성은 다음과 같다.On the other hand, the configuration of the lead frame 9 for manufacturing a semiconductor package according to the sixth embodiment of the present invention configured as described above is as follows.

도 23은 도 22의 반도체 패키지 제조용 리드프레임(9) 구조를 나타낸 평면도이고, 도 24는 도 23의 Ⅵ-Ⅵ선을 나타낸 종단면도로서, 본 발명의 제4실시예에 따른 반도체 패키지 제조용 리드프레임(9)은, 프레임 몸체 중앙부에 위치하며 반도체칩(1)이 안착되는 다이패드(3)와 리드프레임(9) 상의 인너리드(2a)의 내측 일부 영역이 동일평면 상에 위치하여 몰딩후 리드프레임(9)의 인너리드(2a) 내측 일부 영역이 몰드바디(7) 내에 봉지되는 인너리드부(240)를 이루도록 구성되고, 인너리드(2a) 외측 일부 영역은 몰딩후 몰드바디(7) 상면으로 노출되는 톱리드부(220)를 이루도록 구성된다.FIG. 23 is a plan view illustrating the structure of the leadframe 9 for manufacturing the semiconductor package of FIG. 22, and FIG. 24 is a longitudinal cross-sectional view illustrating the VI-VI line of FIG. 23, and according to the fourth embodiment of the present invention. 9, the die pad 3 on which the semiconductor chip 1 is seated and a portion of the inner side of the inner lead 2a on the lead frame 9 are located on the same plane, and the lead is molded after molding. A portion of the inner lead 2a of the frame 9 is configured to form the inner lead portion 240 encapsulated in the mold body 7, and a portion of the inner lead 2a outer portion of the frame 9 is formed on the upper surface of the mold body 7 after molding. It is configured to form a top lead portion 220 exposed to.

한편, 상기한 구성의 리드프레임(9)을 이용한 본 발명의 제6실시예에 따른 반도체 패키지 제조 과정은 후술하는 바와 같다.Meanwhile, a process of manufacturing a semiconductor package according to the sixth embodiment of the present invention using the lead frame 9 having the above-described configuration will be described later.

먼저, 리드프레임(9)의 다이패드(3) 상면에 에폭시등의 접착제(6)를 도포한 후에, 상기 다이패드(3) 상면에 반도체칩(1)을 부착한다.First, an adhesive 6 such as epoxy is applied to the upper surface of the die pad 3 of the lead frame 9, and then the semiconductor chip 1 is attached to the upper surface of the die pad 3.

그후, 상기 반도체칩(1)의 본딩패드(100)와 리드프레임(9)의 댐바(900) 내측 영역에 위치하는 인너리드(2a)를 전도성연결부재인 골드와이어(5)를 이용하여 와이어 본딩을 수행하게 된다.Thereafter, the bonding pad 100 of the semiconductor chip 1 and the inner lead 2a positioned in the inner region of the dam bar 900 of the lead frame 9 are wire-bonded using the gold wire 5 as a conductive connecting member. Will be performed.

이 때, 상기 리드프레임(9) 상에 구비된 인너리드(2a)의 내측 일부 영역은 패키징 완료후, 몰드바디(7) 내에 봉지되는 인너리드부(240)를 이루게 되고, 인너리드(2a) 외측 일부 영역은 몰드바디(7) 상면으로 노출되는 톱리드부(220)를 이루게 된다.At this time, the inner part of the inner lead (2a) provided on the lead frame (9) forms an inner lead portion 240 sealed in the mold body 7 after the completion of packaging, the inner lead (2a) The outer partial region forms the top lead portion 220 exposed to the upper surface of the mold body 7.

한편, 상기와 같이 하여 와이어 본딩을 완료한 후에는, 앞의 각 실시예에서와 동일한 원리로 공정을 진행하여 반도체 패키지를 완성하게 된다.On the other hand, after completing the wire bonding as described above, the process is carried out in the same principle as in the previous embodiments to complete the semiconductor package.

즉, 전술한 실시예에서와 마찬가지로 다이패드(3)의 저면이 노출되도록 몰딩하고, 몰딩 공정에 의해 몰드바디(7)가 형성된 후에는 댐바(900) 컷팅 및 서포트바(250) 컷팅을 행하고, 이어 아웃터리드(2b)에 대한 포밍을 수행하여 댐바(900) 외측의 아웃터리드(2b)가 몰드바디(7) 측면 및 저면을 감싸도록 한다.That is, as in the above-described embodiment, the bottom surface of the die pad 3 is molded to be exposed, and after the mold body 7 is formed by the molding process, the dam bar 900 and the support bar 250 are cut. Subsequently, the outboard 2b is foamed so that the outboard 2b outside the dam bar 900 surrounds the side and bottom of the mold body 7.

아울러, 몰드바디(7) 형성을 위한 몰딩 공정 수행시, 몰드바디(7) 저면 가장자리 영역에는 포밍시 아웃터리드(2b)의 일부 영역인 로우어리드부(230)가 그 내측에 위치하여 몰드바디(7) 저면과 동일면에 위치하도록 하는 요입홈(700)이 형성된다.In addition, when the molding process for forming the mold body 7 is performed, a lower lead portion 230, which is a part of the outward portion 2b, is formed in the bottom edge region of the mold body 7 to form the mold body. (7) The recessed groove 700 is formed to be positioned at the same surface as the bottom surface.

한편, 상기와 같이 하여 아웃터리드(2b)의 포밍이 완료되면, 본 발명의 제6실시예에 따른 반도체 패키지의 제조가 완료된다.On the other hand, when the forming of the outlier 2b is completed as described above, the manufacture of the semiconductor package according to the sixth embodiment of the present invention is completed.

이와 같이 제조된 본 발명의 제6실시예에 따른 반도체 패키지는 반도체칩(1)이 안착된 다이패드(3)의 저면이 외부로 그대로 노출되므로 인해, 상기 다이패드(3)가 일종의 히트싱크 역할을 수행하므로 인해 열방출 성능이 매우 향상된다.In the semiconductor package according to the sixth embodiment of the present invention manufactured as described above, since the bottom surface of the die pad 3 on which the semiconductor chip 1 is seated is exposed to the outside, the die pad 3 serves as a kind of heat sink. Because of this, heat dissipation performance is greatly improved.

또한, 일반적인 반도체 패키지의 아웃터리드(2b)에 해당하는 사이드리드부(210) 및 톱리드부(220)가 몰드바디(7) 외측면에 밀착되어 몰드바디(7)를 감싸는 형태이므로 사이드리드부(210) 및 톱리드부(220)의 변형(즉, 리드 벤트)이 발생할 가능성이 현저히 줄어들게 되어, 리드의공면성(共面性;coplanarity)을 유지할 수 있으며, 반도체 패키지의 사이즈를 박형화(薄形化) 할 수 있게 된다.In addition, the side lead portion 210 and the top lead portion 220 corresponding to the outer lead 2b of the general semiconductor package are in close contact with the outer surface of the mold body 7 to surround the mold body 7. The possibility of deformation of the 210 and the top lead portion 220 (that is, the lead vent) is significantly reduced, so that the coplanarity of the lead can be maintained, and the size of the semiconductor package can be reduced. It becomes possible to form.

아울러, 본 발명의 제6실시예에 따른 반도체 패키지는 몰드바디(7) 상면을 통해 톱리드부(220)가 그 두께만큼 돌출되고, 로우어리드부(230)는 몰드바디(7) 저면으로 노출되는 구조이므로, 반도체 패키지 상호간의 적층이 가능하다.In addition, in the semiconductor package according to the sixth embodiment of the present invention, the top lead portion 220 protrudes as much as the thickness through the upper surface of the mold body 7, and the low lead portion 230 moves toward the bottom of the mold body 7. Since the structure is exposed, the semiconductor packages can be stacked on each other.

즉, 도 25는 본 발명의 제6실시예에 따른 반도체 패키지의 스택예를 나타낸 종단면도로서, 본 발명의 제6실시예에 따른 반도체 패키지 단품 완성후, 하나의 단품이 하부 패키지를 이루도록 하고, 그 위에 또 하나의 패키지 단품을 적층하여 패키지 스택을 구성하게 되며, 그 과정은 전술한 각 실시예에서와 동일한 원리로 진행되므로 설명을 생략한다.That is, FIG. 25 is a longitudinal cross-sectional view illustrating a stack example of a semiconductor package according to a sixth embodiment of the present invention. After completion of the semiconductor package unit according to the sixth embodiment of the present invention, one unit may form a lower package. Another package is stacked on top of each other to form a package stack, and the process is performed on the same principle as in the above-described embodiments, and thus description thereof is omitted.

상기한 본 발명의 제6실시예에 따른 반도체 패키지 구조 역시, 3층 또는 4층 구조로 적층하여 메모리 용량을 확장시킬 수 있음은 물론이며, 도 5에 도시한 바와는 달리 하부 패키지와 상부 패키지가 동일한 구조를 갖도록 적층하는 것도 가능하다.The semiconductor package structure according to the sixth embodiment of the present invention may also be stacked in a three-layer or four-layer structure to expand the memory capacity, and unlike FIG. 5, the lower package and the upper package may be It is also possible to laminate so as to have the same structure.

아울러, 상기한 각 실시예의 반도체 패키지는 메트릭스 타입 또는 싱글 타입의 리드프레임 상에서 모두 구현가능하다.In addition, the semiconductor package of each embodiment described above may be implemented on both a matrix type or a single type lead frame.

한편, 본 발명은 상기한 실시예들에 한정되지 않으며, 본 발명의 기술 사상의 범주를 벗어나지 않는 한 치수와 형상 및 재질 등의 변경이 가능함은 물론이다.On the other hand, the present invention is not limited to the above embodiments, it is possible to change the dimensions, shapes, materials and the like without departing from the scope of the technical idea of the present invention.

이상에서와 같이, 본 발명의 각 실시예에 따른 반도체 패키지는 짧은 신호선과 높은 열방출 성능을 갖는 한편 리드 벤트가 방지되어 기계적·전기적 신뢰성이 뛰어날 뿐만 아니라, 사이즈가 경박단소화되며, 적층을 통해 메모리 용량의 확장이 가능하게 된다.As described above, the semiconductor package according to each embodiment of the present invention has a short signal line and high heat dissipation performance while preventing lead venting, which is excellent in mechanical and electrical reliability, and is light and small in size. Memory capacity can be expanded.

특히, 제1, 제3, 제5실시예의 반도체 패키지의 경우, 다이패드가 생략되므로 인해 리드프레임의 구조가 단순해지며, 다이 본딩시 반도체칩 부착을 위한 에폭시 도포과정이 생략되는 등 다이 본딩 공정의 단순화를 도모할 수 있게 된다.In particular, in the case of the semiconductor packages of the first, third, and fifth embodiments, the die pad is omitted, thereby simplifying the structure of the lead frame, and the die bonding process such as the epoxy coating process for attaching the semiconductor chip during the die bonding is omitted. Can be simplified.

Claims (13)

상면에 복수개의 본딩패드가 구비된 반도체칩과;A semiconductor chip having a plurality of bonding pads disposed on an upper surface thereof; 상기 반도체칩 양측에 이격되어 위치하며 상기 반도체칩의 저면과 동일평면 상에 놓이는 바텀리드부와, 상기 바텀리드부와 직교하도록 상부방향으로 연장형성된 사이드리드부와, 상기 바텀리드부와 평행하도록 상기 사이드리드부로부터 내측으로 연장형성된 톱리드부로 이루어진 리드와;A bottom lead portion spaced apart from both sides of the semiconductor chip and disposed on the same plane as a bottom surface of the semiconductor chip, a side lead portion extending upwardly to be orthogonal to the bottom lead portion, and parallel to the bottom lead portion; A lead consisting of a top lead portion extending inwardly from the side lead portion; 상기 반도체칩의 본딩패드와 바텀리드부를 전기적으로 연결하는 전도성연결부재와;A conductive connecting member electrically connecting the bonding pad and the bottom lead of the semiconductor chip; 상기 바텀리드부의 저면과 사이드리드부의 외측면과 톱리드부의 외측면 그리고 반도체칩의 저면이 노출되도록 상기 반도체칩 및 전도성연결부재를 감싸는 몰드바디가 구비됨을 특징으로 하는 적층형 반도체 패키지.And a mold body surrounding the semiconductor chip and the conductive connection member to expose the bottom surface of the bottom lid portion, the outer surface of the side lead portion, the outer surface of the top lead portion, and the bottom surface of the semiconductor chip. 상면에 복수개의 본딩패드가 구비된 반도체칩과;A semiconductor chip having a plurality of bonding pads disposed on an upper surface thereof; 상기 반도체칩 양측에 이격되어 위치하며 반도체칩의 저면과 동일평면 상에 놓이는 바텀리드부와, 상기 바텀리드부로부터 소정의 각도로 상부방향으로 연장형성된 인너리드부와, 상기 바텀리드부와 평행을 이루도록 상기 인너리드부로부터 외측으로 연장형성된 톱리드부와, 상기 톱리드부와 직교하도록 하부방향으로 연장형성된 사이드리드부와, 상기 톱리드부와 평행을 이룸과 더불어 그 상면이 반도체칩의 저면과 동일평면 상에 위치하도록 상기 사이드리드부로부터 내측으로 연장형성된 로우어리드부로 이루어진 리드와;A bottom lead portion spaced apart from both sides of the semiconductor chip and disposed on the same plane as a bottom surface of the semiconductor chip, an inner lead portion extending upwardly at a predetermined angle from the bottom lead portion, and parallel to the bottom lead portion; A top lead portion extending outwardly from the inner lead portion, a side lead portion extending downwardly orthogonally to the top lead portion, parallel to the top lead portion, and an upper surface thereof being parallel to the bottom surface of the semiconductor chip; A lead comprising a low lead portion extending inwardly from the side lead portion so as to be located on the same plane; 상기 반도체칩의 본딩패드와 바텀리드부를 전기적으로 연결하는 전도성연결부재와;A conductive connecting member electrically connecting the bonding pad and the bottom lead of the semiconductor chip; 상기 바텀리드부의 저면과 톱리드부의 상면 및, 사이드리드부의 외측면과 로우어리드부의 외측면, 그리고 반도체칩의 저면이 노출되도록 상기 반도체칩과 전도성연결부재 및 인너리드부를 감싸는 몰드바디가 구비됨을 특징으로 하는 적층형 반도체 패키지.And a mold body surrounding the semiconductor chip, the conductive connecting member, and the inner lead portion to expose the bottom surface of the bottom lid portion and the top surface of the top lid portion, the outer surface of the side lead portion, the outer surface of the low lead portion, and the bottom surface of the semiconductor chip. Stacked semiconductor package characterized in that. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 반도체칩 하부에 상기 반도체칩이 안착되는 다이패드가 위치하고,The die pad on which the semiconductor chip is seated is located under the semiconductor chip. 상기 다이패드의 저면과 리드의 바텀리드부가 동일 평면상에 위치하게 됨을 특징으로 하는 적층형 반도체 패키지.And the bottom lead portion of the die pad and the bottom lead portion of the lead are disposed on the same plane. 상면에 복수개의 본딩패드가 구비된 반도체칩과;A semiconductor chip having a plurality of bonding pads disposed on an upper surface thereof; 상기 반도체칩 양측에 이격되어 위치함과 더불어 상기 반도체칩의 저면으로부터 소정의 높이로 상승되어 위치하는 인너리드부와, 상기 인너리드부의 와이어본딩면과 평행을 이루도록 상기 인너리드부로부터 외측으로 연장형성된 톱리드부와, 상기 톱리드부와 직교하도록 하부방향으로 연장형성된 사이드리드부와, 상기 톱리드부와 평행을 이룸과 더불어 반도체칩의 저면과 동일평면 상에 위치하도록 상기 사이드리드부로부터 내측으로 연장형성된 로우어리드부로 이루어진 리드와;An inner lead portion which is spaced apart from both sides of the semiconductor chip and is raised to a predetermined height from a bottom surface of the semiconductor chip and extends outward from the inner lead portion to be parallel to a wire bonding surface of the inner lead portion; A top lead portion, a side lead portion extending downwardly orthogonally to the top lead portion, parallel to the top lead portion, and inward from the side lead portion so as to be coplanar with the bottom surface of the semiconductor chip A lead formed of an extended lead part; 상기 반도체칩의 본딩패드와 인너리드부의 와이어본딩면을 전기적으로 연결하는 전도성연결부재와;A conductive connection member electrically connecting the bonding pad of the semiconductor chip to the wire bonding surface of the inner lead portion; 상기 톱리드부의 외측면과 사이드리드부의 외측면 및, 로우어리드부의 저면과 반도체칩의 저면이 노출되도록 상기 반도체칩과 전도성연결부재 및 인너리드부를 감싸는 몰드바디가 구비됨을 특징으로 하는 적층형 반도체 패키지.And a mold body surrounding the semiconductor chip, the conductive connecting member, and the inner lead portion to expose the outer surface of the top lead and the outer surface of the side lead, the bottom of the low lead, and the bottom of the semiconductor chip. . 제 4 항에 있어서,The method of claim 4, wherein 반도체칩 하부에 상기 반도체칩이 안착되는 다이패드가 위치하고,The die pad on which the semiconductor chip is seated is located under the semiconductor chip. 상기 다이패드의 저면과 리드의 바텀리드부가 동일 평면상에 위치하게 됨을 특징으로 하는 반도체 패키지.And the bottom lead portion of the die pad and the bottom lead portion of the lead are disposed on the same plane. 다이패드가 없는 리드프레임 하부의 댐바 내측 영역에 내열성(耐熱性) 접착테이프가 부착되는 단계와,Attaching a heat resistant adhesive tape to an inner region of the dam bar below the lead frame without a die pad; 상기 접착테이프 상면 중앙부에 반도체칩을 부착하는 단계와,Attaching a semiconductor chip to a central portion of an upper surface of the adhesive tape; 상기 반도체칩의 본딩패드와 리드프레임의 리드를 전도성연결부재로 연결하는 단계와,Connecting the bonding pad of the semiconductor chip and the lead of the lead frame with a conductive connecting member; 상기 내열성 접착테이프 저면이 노출되도록 상기 반도체칩 및 전도성연결부재를 감싸는 몰드바디를 형성하는 단계와,Forming a mold body surrounding the semiconductor chip and the conductive connection member to expose the bottom surface of the heat resistant adhesive tape; 상기 몰드바디의 측면 및 상면 일부를 감싸도록 댐바 외측 영역의 리드부를 절곡하는 단계와,Bending the lead portion of the outer region of the dam bar to surround a part of the side and the upper surface of the mold body; 상기 내열성 접착테이프를 제거하는 단계를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지 제조방법.The method of manufacturing a stacked semiconductor package comprising the step of removing the heat-resistant adhesive tape. 제 6 항에 있어서,The method of claim 6, 다이패드가 없는 리드프레임 하부의 댐바 내측 영역에 내열성(耐熱性) 접착테이프를 부착하고, 상기 접착테이프 상면 중앙부에는 반도체칩을 부착하는 대신,Instead of attaching a heat-resistant adhesive tape to the inner region of the dam bar under the lead frame without a die pad, and attaching a semiconductor chip to the center of the upper surface of the adhesive tape, 상기 다이패드가 구비된 리드프레임의 다이패드 상에 반도체칩을 부착하는 단계가 구비됨을 특징으로 하는 적층형 반도체 패키지 제조방법.And attaching the semiconductor chip on the die pad of the lead frame provided with the die pad. 다이패드가 없는 리드프레임 하부의 댐바 내측 영역에 내열성(耐熱性) 접착테이프가 부착되는 단계와,Attaching a heat resistant adhesive tape to an inner region of the dam bar below the lead frame without a die pad; 상기 접착테이프 상면 중앙부에 반도체칩을 부착하는 단계와,Attaching a semiconductor chip to a central portion of an upper surface of the adhesive tape; 상기 반도체칩의 본딩패드와 인너리드를 전도성연결부재로 연결하는 단계와,Connecting the bonding pad and the inner lead of the semiconductor chip with a conductive connecting member; 상기 접착테이프 저면이 노출되도록 상기 반도체칩 및 전도성연결부재를 감싸는 몰드바디를 형성하는 단계와,Forming a mold body surrounding the semiconductor chip and the conductive connection member to expose the bottom surface of the adhesive tape; 상기 리드프레임의 댐바 및 서포트바를 컷팅하는 단계와,Cutting the dam bar and the support bar of the lead frame; 상기 내열성 접착테이프를 제거하는 단계와,Removing the heat resistant adhesive tape; 상기 몰드바디의 측면 및 하면을 감싸도록 상기 댐바 외측 영역의 리드부를 절곡하는 단계를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지 제조방법.And bending the lead portion of the outer side of the dam bar to surround the side and bottom surfaces of the mold body. 제 8 항에 있어서,The method of claim 8, 다이패드가 없는 리드프레임 하부의 댐바 내측 영역에 내열성(耐熱性) 접착테이프를 부착하고, 상기 접착테이프 상면 중앙부에는 반도체칩을 부착하는 대신,Instead of attaching a heat-resistant adhesive tape to the inner region of the dam bar under the lead frame without a die pad, and attaching a semiconductor chip to the center of the upper surface of the adhesive tape, 상기 다이패드가 구비된 리드프레임의 다이패드 상에 반도체칩을 부착하는 단계가 구비됨을 특징으로 하는 적층형 반도체 패키지 제조방법.And attaching the semiconductor chip on the die pad of the lead frame provided with the die pad. 다이패드가 없는 리드프레임 하부의 댐바 내측 영역에 내열성(耐熱性) 접착테이프가 부착되는 단계와,Attaching a heat resistant adhesive tape to an inner region of the dam bar below the lead frame without a die pad; 상기 접착테이프 상면 중앙부에 반도체칩을 부착하는 단계와,Attaching a semiconductor chip to a central portion of an upper surface of the adhesive tape; 상기 반도체칩의 본딩패드와 인너리드부의 와이어본딩면을 전도성연결부재로 연결하는 단계와,Connecting the bonding pad of the semiconductor chip and the wire bonding surface of the inner lead portion with a conductive connection member; 상기 접착테이프 저면이 노출되도록 상기 반도체칩 및 전도성연결부재와 인너리드부를 감싸는 몰드바디를 형성하는 단계와,Forming a mold body surrounding the semiconductor chip, the conductive connection member, and the inner lead portion to expose the bottom surface of the adhesive tape; 상기 리드프레임의 댐바 및 서포트바를 컷팅하는 단계와,Cutting the dam bar and the support bar of the lead frame; 상기 내열성 접착테이프를 제거하는 단계와,Removing the heat resistant adhesive tape; 상기 몰드바디의 측면 및 하면을 감싸도록 상기 댐바 외측 영역의 아웃터리드를 절곡하는 단계를 포함하여서 됨을 특징으로 하는 적층형 반도체 패키지 제조방법.And bending the outward of the dam bar outer region to surround the side and bottom surfaces of the mold body. 제 10 항에 있어서,The method of claim 10, 상기 댐바 외측 영역의 아웃터리드를 절곡시, 상기 아웃터리드의 일부를 이루는 로우어리드부가 몰드바디 저면 외측으로 돌출됨을 특징으로 하는 적층형 반도체 패키지 제조방법.And a lower lead portion constituting a portion of the outward portion protrudes outward from a bottom surface of a mold body when the outer portion of the outer portion of the dam bar is bent. 제 11 항에 있어서,The method of claim 11, 상기 댐바 외측 영역의 아웃터리드를 절곡시, 상기 아웃터리드의 일부를 이루는 로우어리드부가 몰드바디 저면에 형성된 요입홈 내측으로 삽입되어 몰드바디 저면과 동일평면을 이루게 됨을 특징으로 하는 적층형 반도체 패키지 제조방법.The method of manufacturing a stacked semiconductor package according to claim 1, wherein the lower lead portion of the outer portion of the dam bar is inserted into the recessed groove formed in the bottom of the mold body to form the same plane as the bottom of the mold body. . 제 6 항 또는 제 8 항 중 어느 한 항에 있어서,The method according to any one of claims 6 to 8, 상기 단계를 거쳐 완성된 반도체 패키지 단품들 중,Among the semiconductor package components completed through the above steps, 하나의 패키지 단품이 하부 패키지를 이루도록 하고,One package unit makes up the lower package, 그위에 또 하나의 패키지 단품을 적층하여, 서로 전기적으로 연결되도록 하므로써 패키지 스택을 구성하게 됨을 특징으로 하는 적층형 반도체 패키지.Stacked semiconductor package, characterized in that the package stack is configured by stacking another package unit thereon, so as to be electrically connected to each other.
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