KR20090105570A - Stacked semiconductor package - Google Patents

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Abstract

PURPOSE: A stacked semiconductor package is provided to decrease the thickness by connecting a connection pad and a conductive plate after connecting bonding pads with the conductive plate protruded to the outside of the semiconductor chip. CONSTITUTION: A substrate(100) has a substrate body(105) and a connection pad(130). The connection pads are arranged along an edge of an upper side of the substrate body. A semiconductor chip module(200) includes a first semiconductor chip(210), a second semiconductor chip(220), and a conductive plate(230). The first semiconductor chip is arranged on the upper side and includes first bonding pads corresponding to each connection pad. The second semiconductor chip is arranged on the first semiconductor chip and includes second bonding pads facing the first bonding pads. The conductive plate is interposed between the first bonding pads and the second bonding pads. A conductive connection unit(300) electrically connects the connection pad and the conductive plate.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}Multilayer Semiconductor Packages {STACKED SEMICONDUCTOR PACKAGE}

본 발명은 적층 반도체 패키지에 관한 것이다.The present invention relates to a laminated semiconductor package.

최근 들어, 보다 많은 양의 데이터를 저장 및 보다 빠른 데이터 처리 속도를 갖는 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.In recent years, semiconductor packages including semiconductor chips and semiconductor chips that store larger amounts of data and have faster data processing speeds have been developed.

최근에는 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시키기 위하여 기판상에 복수개의 반도체 칩들을 적층 한 적층 반도체 패키지가 개발된 바 있다.Recently, in order to further improve data storage capacity and data processing speed, a multilayer semiconductor package in which a plurality of semiconductor chips are stacked on a substrate has been developed.

기판상에 복수개의 반도체 칩들이 적층 된 적층 반도체 패키지는 도전성 와이어를 이용하여 기판과 각 반도체 칩들의 본딩 패드들을 전기적으로 연결한다.The stacked semiconductor package, in which a plurality of semiconductor chips are stacked on a substrate, electrically connects the substrate and bonding pads of the semiconductor chips using conductive wires.

도전성 와이어를 이용하여 기판과 반도체 칩들의 본딩 패드들을 전기적으로 연결할 경우, 도전성 와이어 및 각 반도체 칩의 전기적 쇼트를 방지하기 위하여 인접한 반도체 칩들 사이에 소정 두께를 갖는 스페이서 등이 개재된다. 반도체 칩들 사이에 개재된 스페이서의 경우 적층 반도체 패키지의 전체 두께가 크게 증가 된다.When the bonding pads of the substrate and the semiconductor chips are electrically connected using the conductive wires, spacers having a predetermined thickness are interposed between the conductive wires and adjacent semiconductor chips in order to prevent electrical shorts of the semiconductor chips. In the case of the spacer interposed between the semiconductor chips, the overall thickness of the laminated semiconductor package is greatly increased.

또한, 도전성 와이어를 이용하여 기판과 반도체 칩들의 본딩 패드들을 전기적으로 연결할 경우, 최상층 반도체 칩의 경우 도전성 와이어를 덮는 몰딩 부재의 두께가 크게 증가 되어 적층 반도체 패키지의 전체 두께가 크게 증가 된다.In addition, when the bonding pads of the substrate and the semiconductor chips are electrically connected using the conductive wires, in the case of the uppermost semiconductor chip, the thickness of the molding member covering the conductive wires is greatly increased, thereby greatly increasing the overall thickness of the laminated semiconductor package.

상술한 바와 같이 종래 적층 반도체 패키지의 경우, 반도체 칩들 사이에 개재된 스페이서 및 최상층 반도체 칩과 연결된 도전성 와이어에 의하여 적층 반도체 패키지의 사이즈가 크게 증가 되는 문제점을 갖는다.As described above, in the case of the conventional multilayer semiconductor package, the size of the multilayer semiconductor package is greatly increased by a spacer interposed between the semiconductor chips and a conductive wire connected to the uppermost semiconductor chip.

본 발명은 구조를 개선하여 두께를 크게 감소 시킨 적층 반도체 패키지를 제공한다.The present invention provides a laminated semiconductor package having a significant reduction in thickness by improving the structure.

본 발명에 따른 적층 반도체 패키지는 기판 몸체 및 상기 기판 몸체의 상면의 에지를 따라 배치된 접속 패드들을 갖는 기판, 상기 상면 상에 배치되며, 상기 각 접속 패드들과 대응하는 제1 본딩 패드들을 갖는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며 상기 각 제1 본딩 패드들과 마주하는 제2 본딩 패드들을 갖는 제2 반도체 칩 및 상호 마주하는 상기 각 제1 및 제2 본딩 패드들 사이에 개재된 도전판을 포함하는 반도체 칩 모듈 및 상기 접속 패드 및 상기 도전판을 전기적으로 연결하는 도전성 연결 부재를 포함한다.A laminated semiconductor package according to the present invention includes a substrate having a substrate body and connection pads disposed along an edge of an upper surface of the substrate body, a substrate having first bonding pads disposed on the upper surface and corresponding to the respective connection pads. A semiconductor chip, a second semiconductor chip disposed on the first semiconductor chip and having second bonding pads facing the first bonding pads, and interposed between the first and second bonding pads facing each other; And a conductive connection member for electrically connecting the connection pad and the conductive plate.

적층 반도체 패키지는 상기 제1 및 제2 반도체 칩들 사이에는 상기 제1 및 제2 반도체 칩들을 부착하는 접착 부재를 더 포함한다.The multilayer semiconductor package further includes an adhesive member attaching the first and second semiconductor chips between the first and second semiconductor chips.

적층 반도체 패키지의 상기 제1 및 제2 반도체 칩들 중 적어도 하나는 상기 각 도전판들과 대응하는 위치에 형성되어 상기 각 도전판들을 수납하기 위한 수납홈을 포함한다.At least one of the first and second semiconductor chips of the multilayer semiconductor package may include a receiving groove formed at a position corresponding to the conductive plates to accommodate the conductive plates.

적층 반도체 패키지는 상기 기판상에 적층된 적어도 2 개의 반도체 칩 모듈들을 포함한다.The stacked semiconductor package includes at least two semiconductor chip modules stacked on the substrate.

적층 반도체 패키지의 상기 도전성 연결 부재는 도전성 와이어이다.The conductive connecting member of the laminated semiconductor package is a conductive wire.

본 발명에 의하면, 본딩 패드들이 상호 마주하도록 한 쌍의 반도체 칩들을 배치하고, 본딩 패드들을 반도체 칩의 외부로 돌출된 도전판으로 연결한 후, 기판의 접속 패드 및 도전판을 도전성 와이어로 연결하여 적층 반도체 패키지의 두께를 감소시킬 수 있는 효과를 갖는다.According to the present invention, a pair of semiconductor chips are disposed so that the bonding pads face each other, the bonding pads are connected by a conductive plate protruding out of the semiconductor chip, and then the connection pads and the conductive plate of the substrate are connected by conductive wires. The thickness of the laminated semiconductor package can be reduced.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, the multilayer semiconductor package according to the embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate The present invention may be embodied in various other forms without departing from the spirit of the invention.

도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 단면도이다. 도 2는 도 1의 'A' 부분의 부분 확대도이다.1 is a cross-sectional view illustrating a multilayer semiconductor package according to an embodiment of the present invention. FIG. 2 is a partially enlarged view of a portion 'A' of FIG. 1.

도 1 및 도 2를 참조하면, 적층 반도체 패키지(600)는 기판(100), 반도체 칩 모듈(200) 및 도전성 연결 부재(300)를 포함한다. 이에 더하여, 적층 반도체 패키지(600)는 몰딩 부재(400)를 더 포함할 수 있다.1 and 2, the multilayer semiconductor package 600 includes a substrate 100, a semiconductor chip module 200, and a conductive connection member 300. In addition, the multilayer semiconductor package 600 may further include a molding member 400.

기판(100)은, 예를 들어, 제1 면(110) 및 제1 면(110)과 대향 하는 제2 면(120)을 갖는 인쇄회로기판이다.The substrate 100 is, for example, a printed circuit board having a first surface 110 and a second surface 120 facing the first surface 110.

기판(100)은 기판 몸체(105) 및 접속 패드(130)들을 포함한다. 이에 더하여 기판(100)은 볼 랜드 패턴(150) 및 도전볼(160)를 더 포함할 수 있다.The substrate 100 includes a substrate body 105 and connection pads 130. In addition, the substrate 100 may further include a ball land pattern 150 and a conductive ball 160.

기판 몸체(105)는 플레이트 형상을 갖고, 플레이트 형상을 갖는 기판 몸 체(105)는 제1 영역(FR) 및 제1 영역(FR)의 주변을 따라 배치된 제2 영역(SR)을 갖는다.The substrate body 105 has a plate shape, and the substrate body 105 having a plate shape has a first area FR and a second area SR disposed along the periphery of the first area FR.

기판 몸체(105)의 제1 영역(FR)에는 후술 될 반도체 칩 모듈(200)이 배치되고, 접속 패드(130)들은 기판 몸체(105)의 제1 면(110)의 제2 영역(SR) 상에 배치된다. 즉, 접속 패드(130)들은 기판 몸체(105)의 제1 면(110)의 에지를 따라 배치된다.The semiconductor chip module 200, which will be described later, is disposed in the first region FR of the substrate body 105, and the connection pads 130 are second regions SR of the first surface 110 of the substrate body 105. Is disposed on. That is, the connection pads 130 are disposed along the edge of the first surface 110 of the substrate body 105.

복수개의 볼 랜드 패턴(150)들은 기판 몸체(105)의 제2 면(120) 상에 배치되며, 각 볼 랜드 패턴(150)들은 기판 몸체(105)에 형성된 내부 배선(미도시) 또는 도전성 비아(미도시)를 통해 접속 패드(130)와 전기적으로 연결된다.The plurality of ball land patterns 150 may be disposed on the second surface 120 of the substrate body 105, and each of the ball land patterns 150 may be formed on an internal wiring (not shown) or conductive vias formed on the substrate body 105. It is electrically connected to the connection pad 130 through (not shown).

도전볼(160)은 각 볼 랜드 패턴(150) 상에 접속된다. 예를 들어, 도전볼(160)은 솔더를 포함하는 솔더볼일 수 있다.The conductive balls 160 are connected on the respective ball land patterns 150. For example, the conductive ball 160 may be a solder ball including solder.

반도체 칩 모듈(200)은 제1 반도체 칩(210), 제2 반도체 칩(220) 및 도전판(230)을 포함한다. 이에 더하여, 반도체 칩 모듈(200)은 접착 부재(240)를 더 포함할 수 있다.The semiconductor chip module 200 includes a first semiconductor chip 210, a second semiconductor chip 220, and a conductive plate 230. In addition, the semiconductor chip module 200 may further include an adhesive member 240.

도 3 및 도 4는 도 1에 도시된 반도체 칩 모듈의 제1 반도체 칩 및 제2 반도체 칩을 도시한 평면도들이다.3 and 4 are plan views illustrating a first semiconductor chip and a second semiconductor chip of the semiconductor chip module illustrated in FIG. 1.

도 3 및 도 4들을 참조하면, 제1 반도체 칩(210)은 제1 반도체 칩 몸체(212), 제1 본딩 패드(214)들 및 제1 보호막(216)을 포함한다. 제1 반도체 칩(210)은 기판 몸체(105)의 제1 면(110)의 제1 영역(FR) 상에 배치된다.3 and 4, the first semiconductor chip 210 may include a first semiconductor chip body 212, first bonding pads 214, and a first passivation layer 216. The first semiconductor chip 210 is disposed on the first region FR of the first surface 110 of the substrate body 105.

제1 반도체 칩 몸체(212)는 제1 회로부(211)를 포함한다. 제1 회로부(211)는 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.The first semiconductor chip body 212 includes a first circuit unit 211. The first circuit unit 211 includes a data storage unit (not shown) for storing data and / or a data processing unit (not shown) for processing data.

복수개의 제1 본딩 패드(214)들은 제1 회로부(211)와 전기적으로 연결되고, 제1 본딩 패드(214)들은 제1 반도체 칩 몸체(212)의 에지를 따라 배치된다. 본 실시예에서, 제1 본딩 패드(214)들은 기판 몸체(105)의 접속 패드(130)들과 인접하게 배치된다.The plurality of first bonding pads 214 are electrically connected to the first circuit unit 211, and the first bonding pads 214 are disposed along an edge of the first semiconductor chip body 212. In this embodiment, the first bonding pads 214 are disposed adjacent to the connection pads 130 of the substrate body 105.

제1 보호막(216)은 제1 반도체 칩 몸체(212)의 상면을 덮고 제1 보호막(216)은 제1 본딩 패드(214)들을 노출하는 개구를 갖는다.The first passivation layer 216 covers the top surface of the first semiconductor chip body 212, and the first passivation layer 216 has an opening exposing the first bonding pads 214.

제2 반도체 칩(220)은 제2 반도체 칩 몸체(222), 제2 본딩 패드(224)들 및 제2 보호막(226)을 포함한다. 제2 반도체 칩(220)은 제1 반도체 칩(210) 상에 배치된다.The second semiconductor chip 220 includes a second semiconductor chip body 222, second bonding pads 224, and a second passivation layer 226. The second semiconductor chip 220 is disposed on the first semiconductor chip 210.

제2 반도체 칩 몸체(222)는 제2 회로부(221)를 포함한다. 제2 회로부(221)는 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.The second semiconductor chip body 222 includes a second circuit unit 221. The second circuit unit 221 includes a data storage unit (not shown) for storing data and / or a data processing unit (not shown) for processing data.

복수개의 제2 본딩 패드(224)들은 제2 회로부(221)와 전기적으로 연결되고, 제2 본딩 패드(224)들은 제2 반도체 칩 몸체(222)의 에지를 따라 배치된다. 본 실시예에서, 제2 본딩 패드(224)들은 기판 몸체(105)의 접속 패드(130)들과 인접하게 배치된다.The plurality of second bonding pads 224 are electrically connected to the second circuit unit 221, and the second bonding pads 224 are disposed along an edge of the second semiconductor chip body 222. In this embodiment, the second bonding pads 224 are disposed adjacent to the connection pads 130 of the substrate body 105.

제2 보호막(226)은 제2 반도체 칩 몸체(222)의 상면을 덮고 제2 보호막(226)은 제2 본딩 패드(224)들을 노출하는 개구를 갖는다.The second passivation layer 226 covers the top surface of the second semiconductor chip body 222 and the second passivation layer 226 has an opening exposing the second bonding pads 224.

본 실시예에서, 제1 반도체 칩(210) 및 제2 반도체 칩(220)은 동종 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(210) 및 제2 반도체 칩(220)은 메모리 반도체 칩일 수 있다. 이와 다르게, 제1 반도체 칩(210) 및 제2 반도체 칩(220)은 이종 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(210)은 메모리 반도체 칩이고, 제2 반도체 칩(220)은 시스템 반도체 칩일 수 있다.In the present embodiment, the first semiconductor chip 210 and the second semiconductor chip 220 may be the same type of semiconductor chip. For example, the first semiconductor chip 210 and the second semiconductor chip 220 may be memory semiconductor chips. Alternatively, the first semiconductor chip 210 and the second semiconductor chip 220 may be heterogeneous semiconductor chips. For example, the first semiconductor chip 210 may be a memory semiconductor chip, and the second semiconductor chip 220 may be a system semiconductor chip.

본 실시예에서, 제1 반도체 칩(210)의 제1 본딩 패드(214) 및 제2 반도체 칩(220)의 제2 본딩 패드(224)는 상호 마주하며, 제1 본딩 패드(214) 및 제2 본딩 패드(224)는 상호 대응하는 위치에 배치된다.In the present embodiment, the first bonding pads 214 of the first semiconductor chip 210 and the second bonding pads 224 of the second semiconductor chip 220 face each other, and the first bonding pads 214 and the first bonding pads 214 are formed to face each other. The two bonding pads 224 are arranged at corresponding positions.

도전판(230)은 제1 반도체 칩(210) 및 제2 반도체 칩(220)의 사이에 개재된다. 도전판(230)은, 예를 들어, 직육면체 플레이트 형상을 갖고 도전판(230)은 제1 본딩 패드(214) 및 제2 본딩 패드(224)의 사이에 개재된다. 이로 인해 도전판(230)은 제1 및 제2 본딩 패드(214,224)들과 동시에 접속된다.The conductive plate 230 is interposed between the first semiconductor chip 210 and the second semiconductor chip 220. The conductive plate 230 has, for example, a rectangular parallelepiped plate shape, and the conductive plate 230 is interposed between the first bonding pad 214 and the second bonding pad 224. As a result, the conductive plate 230 is simultaneously connected with the first and second bonding pads 214 and 224.

볼 실시예에서, 도전판(230)의 제1 단부는 제1 및 제2 본딩 패드(214,224)들과 접속되고, 도전판(230)의 제1 단부와 대향 하는 제2 단부는 제1 및 제2 반도체 칩(210,220)들의 외부로 돌출된다.In the ball embodiment, the first end of the conductive plate 230 is connected with the first and second bonding pads 214, 224, and the second end opposite the first end of the conductive plate 230 is the first and the first end. 2 protrudes out of the semiconductor chips 210 and 220.

본 실시예에서, 도전판(230)의 두께는 약 5㎛ 내지 약 15㎛일 수 있고, 바람직하게 도전판(230)의 두께는 약 10㎛일 수 있다.In the present embodiment, the thickness of the conductive plate 230 may be about 5 μm to about 15 μm, and preferably the thickness of the conductive plate 230 may be about 10 μm.

비록 본 실시예에서, 제1 본딩 패드(214) 및 제2 본딩 패드(224)는 동일한 위치에 배치되는 것이 도시 및 설명되고 있지만, 이와 다르게, 제1 본딩 패드(214) 및 제2 본딩 패드(224)는 서로 다른 위치에 배치되고, 도전판(230)은 각 제1 본딩 패드(214) 및 각 제2 본딩 패드(224)와 전기적으로 접속되어도 무방하다.Although it is shown and described that the first bonding pad 214 and the second bonding pad 224 are disposed in the same position in this embodiment, the first bonding pad 214 and the second bonding pad ( The 224 may be disposed at different positions, and the conductive plate 230 may be electrically connected to each of the first bonding pads 214 and the second bonding pads 224.

도전판(230) 중 제1 본딩 패드(214) 및 제2 본딩 패드(224)와 대응하는 위치에는 보조 도전 부재(232)가 배치 및/또는 형성되고, 각 보조 도전 부재(232)의 표면에는 제1 본딩 패드(214) 및 제2 본딩 패드(224)와 전기적으로 접속되기 위한 접속 부재(229)가 배치될 수 있다.An auxiliary conductive member 232 is disposed and / or formed at a position corresponding to the first bonding pad 214 and the second bonding pad 224 in the conductive plate 230, and is formed on the surface of each auxiliary conductive member 232. The connection member 229 may be disposed to be electrically connected to the first bonding pad 214 and the second bonding pad 224.

한편, 제1 반도체 칩(210) 및 제2 반도체 칩(220)의 사이에는 제1 반도체 칩(210) 및 제2 반도체 칩(220)을 물리적으로 부착하기 위해 얇은 두께를 갖는 접착 부재(240)가 배치될 수 있다.Meanwhile, an adhesive member 240 having a thin thickness to physically attach the first semiconductor chip 210 and the second semiconductor chip 220 between the first semiconductor chip 210 and the second semiconductor chip 220. Can be arranged.

도 1을 다시 참조하면, 도전성 연결 부재(300)는 기판(100)의 각 접속 패드(130) 및 도전판(230)을 전기적으로 접속한다. 본 실시예에서, 도전성 연결 부재(300)는, 예를 들어, 도전성 와이어일 수 있다.Referring back to FIG. 1, the conductive connection member 300 electrically connects each connection pad 130 and the conductive plate 230 of the substrate 100. In the present embodiment, the conductive connection member 300 may be, for example, a conductive wire.

몰딩 부재(400)는 기판(100) 및 반도체 칩 모듈(200)을 덮는다. 몰딩 부재(400)는, 예를 들어, 에폭시 수지를 포함할 수 있다.The molding member 400 covers the substrate 100 and the semiconductor chip module 200. The molding member 400 may include, for example, an epoxy resin.

도 1에는 기판(100)에 본딩 패드들이 상호 마주하는 2 개의 반도체 칩들이 적층된 반도체 칩 모듈(200)이 도시되어 있지만, 이와 다르게, 도 5에 도시된 바와 같이 적어도 2 개의 반도체 칩 모듈(200)을 기판(100) 상에 적층 하고, 각 반도체 칩 모듈(200)의 도전판(230) 및 기판(100)의 접속 패드(130)를 도전성 연결 부재(300)로 연결하여도 무방하다.Although FIG. 1 illustrates a semiconductor chip module 200 in which two semiconductor chips in which bonding pads face each other are stacked on a substrate 100, alternatively, at least two semiconductor chip modules 200 are illustrated in FIG. 5. ) May be stacked on the substrate 100, and the conductive plate 230 of each semiconductor chip module 200 and the connection pad 130 of the substrate 100 may be connected to each other using the conductive connection member 300.

한편, 본 실시예에 의한 적층 반도체 패키지(600)의 반도체 칩 모듈(200)의 사이에 개재된 도전판(230)은 적층 반도체 패키지(600)의 전체 두께를 다소 증가시 킬 수 있다. 본 실시예에서, 도전판(230)에 의한 적층 반도체 패키지(600)의 전체 두께가 증가 되는 것을 방지하기 위해 도전판(230)과 대응하는 제1 반도체 칩(210) 및 제2 반도체 칩(220) 중 적어도 하나에 도전판(230)의 두께와 대응하는 깊이를 갖는 수납홈을 형성할 수 있다.Meanwhile, the conductive plate 230 interposed between the semiconductor chip modules 200 of the multilayer semiconductor package 600 according to the present exemplary embodiment may slightly increase the overall thickness of the multilayer semiconductor package 600. In the present embodiment, the first semiconductor chip 210 and the second semiconductor chip 220 corresponding to the conductive plate 230 are prevented in order to prevent the overall thickness of the laminated semiconductor package 600 from being increased by the conductive plate 230. ) May have an accommodating groove having a depth corresponding to the thickness of the conductive plate 230.

이상에서 상세하게 설명한 바에 의하면, 본딩 패드들이 상호 마주하도록 한 쌍의 반도체 칩들을 배치하고, 본딩 패드들을 반도체 칩의 외부로 돌출된 도전판으로 연결한 후, 기판의 접속 패드 및 도전판을 도전성 와이어로 연결하여 적층 반도체 패키지의 두께를 감소시킬 수 있는 효과를 갖는다.As described in detail above, after the pair of semiconductor chips are disposed so that the bonding pads face each other, the bonding pads are connected by a conductive plate protruding to the outside of the semiconductor chip, and then the connection pad and the conductive plate of the substrate are connected to the conductive wire. By connecting to it has the effect of reducing the thickness of the laminated semiconductor package.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a multilayer semiconductor package according to an embodiment of the present invention.

도 2는 도 1의 'A' 부분의 부분 확대도이다.FIG. 2 is a partially enlarged view of a portion 'A' of FIG. 1.

도 3 및 도 4는 도 1에 도시된 반도체 칩 모듈의 제1 반도체 칩 및 제2 반도체 칩을 도시한 평면도들이다.3 and 4 are plan views illustrating a first semiconductor chip and a second semiconductor chip of the semiconductor chip module illustrated in FIG. 1.

도 5는 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.5 is a cross-sectional view illustrating a laminated semiconductor package according to another embodiment of the present invention.

Claims (6)

기판 몸체 및 상기 기판 몸체의 상면의 에지를 따라 배치된 접속 패드들을 갖는 기판;A substrate having a substrate body and connection pads disposed along an edge of an upper surface of the substrate body; 상기 상면 상에 배치되며, 상기 각 접속 패드들과 대응하는 제1 본딩 패드들을 갖는 제1 반도체 칩, 상기 제1 반도체 칩 상에 배치되며 상기 각 제1 본딩 패드들과 마주하는 제2 본딩 패드들을 갖는 제2 반도체 칩 및 상호 마주하는 상기 각 제1 및 제2 본딩 패드들 사이에 개재된 도전판을 포함하는 반도체 칩 모듈; 및A first semiconductor chip disposed on the top surface and having first bonding pads corresponding to the connection pads, and second bonding pads disposed on the first semiconductor chip and facing the first bonding pads; A semiconductor chip module including a second semiconductor chip having a conductive plate interposed between the first and second bonding pads facing each other; And 상기 접속 패드 및 상기 도전판을 전기적으로 연결하는 도전성 연결 부재를 포함하는 적층 반도체 패키지.And a conductive connection member electrically connecting the connection pad and the conductive plate. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 반도체 칩들 사이에는 상기 제1 및 제2 반도체 칩들을 부착하는 접착 부재가 배치된 것을 특징으로 하는 적층 반도체 패키지.The laminated semiconductor package of claim 1, wherein an adhesive member attaching the first and second semiconductor chips is disposed between the first and second semiconductor chips. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 본딩 패드들을 상기 도전판에 전기적으로 연결하는 접속 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.And a connection member electrically connecting the first and second bonding pads to the conductive plate. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 반도체 칩들 중 적어도 하나는 상기 각 도전판들과 대응하는 위치에 형성되어 상기 각 도전판들을 수납하기 위한 수납홈을 포함하는 것을 특징으로 하는 적층 반도체 패키지.At least one of the first and second semiconductor chips is formed in a position corresponding to each of the conductive plates comprises a receiving groove for accommodating the respective conductive plates. 제1항에 있어서,The method of claim 1, 상기 기판상에는 적어도 2 개의 반도체 칩 모듈들이 적층 된 것을 특징으로 하는 적층 반도체 패키지.At least two semiconductor chip modules are laminated on the substrate. 제1항에 있어서,The method of claim 1, 상기 도전성 연결 부재는 도전성 와이어인 것을 특징으로 하는 적층 반도체 패키지.The conductive connecting member is a laminated semiconductor package, characterized in that the conductive wire.
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