KR20110055544A - 듀얼 금속 게이트 코너 - Google Patents

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KR20110055544A
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gate
forming
section
metal
different
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KR1020117003111A
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English (en)
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에드워드 노박
브렌트 앨런 앤더슨
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

종래의 기술에 비해 개선된 전계 효과 트랜지스터(FET) 구조 및 이 구조를 형성하는 방법이 개시된다. 상기 FET 구조 실시예들 각각은 고유의 게이트 구조를 편입시킨다. 특히, 이 게이트 구조는 상기 FET 채널 영역의 중앙부 위의 제1 섹션 및 상기 채널 폭 에지들 위의(즉, 상기 채널 영역과 인접한 분리 영역들 사이의 인터페이스들 위의) 제2 섹션들을 갖는다. 상기 제1 및 제2 섹션들은 다르다(즉, 그것들은 서로 다른 게이트 유전체층들 및/또는 서로 다른 게이트 도전체층들을 갖는다). 그리하여, 그것들은 서로 다른 유효 일함수들(즉, 각각 제1 및 제2 유효 일함수)을 갖는다. 상기 서로 다른 유효 일함수들은 상기 채널 폭 에지들에서의 스레쉬홀드 전압이 상승되는 것을 보장하도록 선택된다.

Description

듀얼 금속 게이트 코너{DUAL METAL GATE CORNER}
본 발명은 일반적으로 상보형 금속 산화물 반도체(complementary metal oxide semiconductor, CMOS) 바디 디바이스들과 관련되고, 더 구체적으로는, 코너 누설을 억제하기 위한 듀얼 금속 게이트들을 갖는 CMOS 구조 및 이 CMOS 구조를 형성하는 방법과 관련된다.
상보형 금속 산화물 반도체(CMOS) 디바이스들의 크기가 변경됨에 따라, 전통적인 게이트 스택 구조들은 금속 게이트 스택 구조들로 대체되고 있다. 특히, 전통적인 게이트 스택 구조는 전형적으로 얇은 실리콘 산화물(SiO2) 게이트 유전체층 및 도우프(dope)된 폴리실리콘 게이트 도전체층을 포함한다. 불행하게도, 도우프된 폴리실리콘 게이트 도전체층들에서는 공핍 현상들(depletion effects)이 일어난다. 이들 공핍 현상들은 결국 유효 게이트 유전체층 두께 증가를 가져오고, 그에 따라 디바이스 크기를 제한한다. 따라서, 하이-케이(high-k) 유전체층의 금속 게이트 도전체층 스택들이 도입되었는데, 이는 n형 전계 효과 트랜지스터들(NFETs) 및 p형 전계 효과 트랜지스터들(PFETs)에 있어서 서로 다른 일함수들을 갖는다. 하이-케이 유전체층이 누설 전류를 최소화하고 금속 게이트 유전체층이 공핍 현상들을 갖지 않는다는 점에서, 위의 스택들은 전통적인 게이트 구조들이 비해 향상된 것들이다. 그러나, 채널 폭들이 더 좁아짐에 따라, 심지어 이러한 하이-케이 유전체층의 금속 게이트 도전체층 스택들에서도, 장래 CMOS 기술 세대들, 더 구체적으로는, 65nm 노드 또는 그 이상의 CMOS 기술 세대들에 있어서 새로운 우려(concern)가 제기된다.
그러므로, 당해 기술 분야에서는 앞에서 언급한 문제점들을 해결할 필요가 있다.
본 발명의 전계 효과 트랜지스터의 일 실시예는 기판을 포함한다. 상기 기판 상에 반도체 바디가 위치한다. 상기 반도체 바디는 채널 영역(channel region)을 포함한다. 상기 채널 영역은 측벽(sidewall) 및 중앙부(center portion)를 갖는다. 또한 상기 기판 상에 분리 영역(isolation region)이 존재한다. 상기 분리 영역은 상기 측벽에 측면으로 인접하게 위치한다. 게이트 구조는 상기 채널 영역의 폭을 횡단(traverse)하고 또한 상기 분리 영역 상의 측벽들을 넘어서 측면으로 더 연장(extend)된다. 이 게이트 구조는 상기 채널 영역의 중앙부 위의 상기 반도체 바디 상의 제1 섹션, 그리고 상기 반도체 바디 측벽 위의(즉, 상기 반도체 바디와 상기 분리 영역 사이의 인터페이스 위의) 제2 섹션을 포함한다. 이 제2 섹션은 상기 제1 섹션과 다르다. 특히, 상기 제1 및 제2 섹션들은 이것들이 서로 다른 유효 일함수들을 갖도록(즉, 각각 제1 및 제2 유효 일함수를 갖도록) 서로 다르다. 예를 들어, 상기 제1 섹션은 제1 게이트 도전체층을 가질 수 있고, 상기 제2 섹션은 상기 제1 게이트 도전체층과는 다른, 더 구체적으로는, 상기 제1 게이트 도전체층과는 다른 일함수를 갖는, 제2 게이트 도전체층을 가질 수 있다. 이와는 다르게, 상기 제1 섹션은 제1 게이트 유전체층을 가질 수 있고, 상기 제2 섹션은 상기 제1 게이트 유전체층과는 다른, 구체적으로는 상기 제1 게이트 유전체층과는 다른 고정된 전하 함량(charge content)을 갖는, 제2 유전체 게이트층을 가질 수 있고, 이에 따라 결국, 상기 제1 및 제2 섹션들에서 서로 다른 유효 일함수를 갖게 된다.
본 발명의 전계 효과 트랜지스터의 다른 실시예는 기판을 포함한다. 상기 기판 상에 반도체 바디가 위치한다. 상기 반도체 바디는 채널 영역을 포함한다. 상기 채널 영역은 측벽 및 중앙부를 갖는다. 또한 상기 기판 상에 분리 영역이 존재하는데, 상기 분리 영역은 상기 측벽에 측면으로 인접하게 위치한다. 게이트 구조는 상기 채널 영역의 폭을 횡단하고 또한 상기 분리 영역 상에 상기 측벽을 넘어서 측면으로 더 연장된다. 이 게이트 구조는 상기 채널 영역의 중앙부 위의 상기 반도체 바디 상의 제1 섹션, 및 상기 반도체 바디 측벽 위의(즉, 상기 반도체 바디와 상기 분리 영역 사이의 인터페이스 위의) 제2 섹션을 포함한다. 이 제2 섹션은 상기 제1 섹션과 다르다. 특히, 이 실시예에서, 상기 제1 섹션이 제1 유효 일함수를 갖고 상기 제2 섹션이 상기 제1 유효 일함수와는 다른 제2 유효 일함수를 갖도록, 상기 제1 및 제2 섹션들은 서로 다른 게이트 유전체층들 및 서로 다른 게이트 도전체층들을 갖는다.
본 발명의 전계 효과 트랜지스터 형성 방법의 일 실시예는 기판을 제공하는 단계를 포함한다. 이 기판 상에, 반도체 바디가 형성된다. 또한, 상기 기판 상에 분리 영역이 형성된다. 상기 분리 영역은 상기 반도체 바디의 측벽에 측면으로 인접하게 위치한다. 그런 다음, 게이트 구조가 형성되는데, 이 게이트 구조는 상기 반도체 바디의 채널 영역의 폭을 횡단하고 또한 상기 분리 영역 상에서 상기 반도체 바디의 측벽들을 넘어서 측면으로 더 연장되도록 형성된다. 이 게이트 구조는 특히 상기 채널 영역의 중앙부 위에 제1 섹션 - 상기 제1 섹션은 제1 유효 일함수를 가짐 - 을 갖도록, 그리고 상기 측벽 위에(즉, 상기 분리 영역과 상기 반도체 바디 사이의 인터페이스 위에) 제2 섹션 - 상기 제2 섹션은 상기 제1 유효 일함수와는 다른 제2 유효 일함수를 가짐 - 을 갖도록 형성된다. 상기 게이트 구조를 형성하는 이 프로세스는, 예를 들어, 제1 게이트 도전체층을 갖는 제1 섹션, 그리고 상기 제1 게이트 도전체층과는 다른(즉, 상기 제1 게이트 도전체층과는 다른 일함수를 갖는) 제2 게이트 도전체층을 갖는 제2 섹션을 포함한다. 이와는 다르게, 상기 게이트 구조를 형성하는 이 프로세스는 제1 게이트 유전체층을 갖는 제1 섹션을 형성하는 단계를 포함하고, 상기 제2 섹션은 상기 제1 게이트 유전체층과는 다른 - 특히, 상기 제1 게이트 유전체층과는 다른 고정된 전하 함량을 갖는 - 제2 게이트 유전체층을 가질 수 있다. 그래서, 그 결과의 제1 및 제2 섹션들이 서로 다른 유효 일함수들을 갖도록 한다.
본 발명의 전계 효과 트랜지스터 형성 방법의 다른 실시예는 기판을 제공하는 단계를 포함한다. 이 기판 상에, 반도체 바디가 형성된다. 또한, 상기 기판 상에 분리 영역이 형성된다. 상기 분리 영역은 상기 반도체 바디의 측벽에 측면으로 인접하게 위치한다. 다음으로, 게이트 구조가 형성되는데, 이 게이트 구조는 상기 반도체 바디의 채널 영역의 폭을 횡단하고 또한 상기 분리 영역 상의 상기 반도체 바디의 측벽을 넘어서 측면으로 더 연장된다. 이 게이트 구조는 특히 상기 채널 영역의 중앙부 위에 제1 섹션 - 상기 제1 섹션은 제1 유효 일함수를 가짐 - 을 갖도록, 그리고 상기 측벽 위에(즉, 상기 분리 영역과 상기 반도체 바디 사이의 인터페이스 위에) 제2 섹션 - 상기 제2 섹션은 상기 제1 유효 일함수와는 다른 제2 유효 일함수를 가짐 - 을 갖도록 형성된다. 이 실시예에서, 상기 게이트 구조를 형성하는 프로세스는, 예를 들어, 서로 다른 게이트 유전체층들과 서로 다른 게이트 도전체층들 둘 다를 갖는 제1 및 제2 섹션들을 형성하는 단계를 포함할 수 있다.
이제 본 발명은 다음의 도면들에 도시된 것에 따라 바람직한 실시예들을 참조하여 기술될 것이다. 그러나, 이 도면들 및 설명은 단지 예를 든 것에 불과하다.
도 1은 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터의 실시예들(100a-c)을 도시하는 평면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터의 일 실시예(100a)를 도시하는 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터의 다른 실시예(100b)를 도시하는 단면도이다.
도 4는 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터의 또 다른 실시예(100c)를 도시하는 단면도이다.
도 5는 본 발명의 바람직한 실시예에 따라, 본 발명의 방법의 실시예들을 도시하는 흐름도이다.
도 6은 도 1-4에 도시된 바에 따라 부분적으로 완성된 전계 효과 트랜지스터를 도시하는 단면도이다.
도 7은 도 1-4에 도시된 바에 따라 부분적으로 완성된 전계 효과 트랜지스터를 도시하는 단면도이다.
도 8은 도 2 및 도 4에 도시된 바에 따라 부분적으로 완성된 전계 효과 트랜지스터를 도시하는 단면도이다.
도 9는 도 2 및 도 4에 도시된 바에 따라 부분적으로 완성된 전계 효과 트랜지스터를 도시하는 단면도이다.
도 10은 도 3에 도시된 바에 따라 부분적으로 완성된 전계 효과 트랜지스터를 도시하는 단면도이다.
도 11은 도 3에 도시된 바에 따라 부분적으로 완성된 전계 효과 트랜지스터를 도시하는 단면도이다.
도 12는 도 3에 도시된 바에 따라 부분적으로 완성된 전계 효과 트랜지스터를 도시하는 단면도이다.
본 발명의 바람직한 실시예들 및 여러 특징들 및 유리한 세부 내용들은 첨부되는 도면들에 도시되고 이하의 기술에서 상세히 나타내어진 실시예들을 참조하여 더 충분히 설명된다. 그러나, 이러한 실시예들로 한정되는 것은 아니다.
위에서 언급한 바와 같이, 상보형 금속 산화물 반도체 바디 디바이스들의 크기가 변경됨에 따라, 통상의 게이트 스택 구조들은 금속 게이트 스택 구조들로 대체되고 있다. 특히, 통상의 게이트 스택 구조는 전형적으로 얇은 실리콘 산화물(SiO2) 게이트 유전체층 및 도우프된 폴리실리콘 게이트 도전체층을 포함한다. 불행하게도, 도우프된 폴리실리콘 도전체층들은 공핍 효과들을 받게 된다. 이 공핍 효과들은 결국 유효 게이트 유전체층 두께의 증가를 가져오고, 그에 따라 디바이스 크기를 제한한다. 따라서, 하이-케이(high-k) 유전체층의 금속 게이트 도전체층 스택들이 도입되었는데, 이는 n형 전계 효과 트랜지스터들(NFETs) 및 p형 전계 효과 트랜지스터들(PFETs)에 있어서 서로 다른 일함수들을 갖는다. 하이-케이 유전체층이 누설 전류를 최소화하고 금속 게이트 유전체층이 공핍 현상들을 갖지 않는다는 점에서, 위의 스택들은 전통적인 게이트 구조들이 비해 향상된 것들이다. 그러나, 채널 폭들이 더 좁아짐에 따라, 심지어 이러한 하이-케이 유전체층의 금속 게이트 도전체층 스택들에서도, 장래 CMOS 기술 세대들, 더 구체적으로는, 65nm 노드 또는 그 이상의 CMOS 기술 세대들에 있어서 새로운 우려가 제기된다. 특히, 좁은 채널 폭 에지 효과들(예, 채널 영역의 중앙부 대비 채널 영역 측벽들에서 스레쉬홀드 전압(Vt) 및 코너 기생 전류들의 감소들)은 기술들의 전력-성능 최적화(power-performance optimization)를 악화시킬 수 있다. 그러므로, 당해 기술 분야에서는 이러한 좁은 채널 폭 에지 효과들을 보상하는 전계 효과 트랜지스터(FET), 더 구체적으로는, 채널 폭 에지들에서의 스레쉬홀드 전압을 높이고 전류 누설들을 막는 FET 구조에 대한 요구가 있다.
앞에서 기술한 점들에 비추어 볼 때, 개선된 FET 구조 및 이 구조를 형성하는 방법에 관한 실시예들이 본 명세서에 개시된다. 이 FET 구조 실시예들 각각은 고유의 게이트 구조를 편입시킨다. 특히, 이 게이트 구조는 FET 채널 영역의 중앙부 위의 제1 섹션, 및 채널 폭 에지들 위의(상기 채널 영역과 인접한 분리 영역들 사이의 인터페이스들 위의) 제2 섹션들을 갖는다. 상기 제1 및 제2 섹션들은 다르다(즉, 이것들은 서로 다른 게이트 유전체층들 및/또는 서로 다른 게이트 도전체층들을 갖는다). 그리하여, 상기 제1 및 제2 섹션들이 서로 다른 유효 일함수들(즉, 각각 제1 및 제2 유효 일함수를 가짐)을 갖게 된다. 서로 다른 유효 일함수들은 상기 채널 폭 에지들에서의 스레쉬홀드 전압이 상승되는 것을 보장하도록 선택된다.
더 구체적으로는, 도 1을 참조하면, 본 발명의 전계 효과 트랜지스터의 실시예들(100a-c) 각각은 기판(101)을 포함한다. 기판(101)은, 예를 들어, 벌크 실리콘 웨이퍼 또는 실리콘-온-인슐레이터(silicon-on-insulator, SOI) 웨이퍼를 포함한다. 기판(101) 상에 반도체 바디(110)(예를 들어, 패턴된 단결정 실리콘층)가 위치할 수 있다. 반도체 바디(110)는 소스/드레인 영역들(160) 및 소스/드레인 영역들(160) 사이의 채널 영역(150)을 포함할 수 있다. 채널 영역(150)은 측벽들(152) 및 중앙부(151)를 가질 수 있다. 또한 기판(101) 상에 분리 영역들(120)이 위치할 수 있다. 특히, 이들 분리 영역들(120)은 반도체 바디(110)에 측면으로 바로 인접하게, 더 구체적으로는, 반도체 바디 채널 영역(150)의 측벽들(152)에 바로 인접하게 위치할 수 있다. 분리 영역들(120)은, 예를 들어, 쉘로우 트렌치 분리(shallow trench isolation, STI) 영역들을 포함할 수 있는데, 이 STI 영역들은 적절한 분리 재료(들)(isolation material(s))(예, SiO2)로 채워진다.
게이트 구조(실시예에 따라, 200, 300, 또는 400)는 채널 영역(150)의 폭(180)을 횡단하고 또한 분리 영역들(120) 상의 측벽들(152)을 넘어서 측면으로 더 연장된다. 이 게이트 구조(200, 300, 400)는 반도체 바디(110) 상의 제1 섹션(171) - 상기 제1 섹션(171)은 채널 영역(150)의 중심부(151) 위에 있음 - 및 반도체 바디 측벽들(152) 위의(즉, 반도체 바디(110)와 분리 영역들(120) 사이의 인터페이스들 위의) 제2 섹션들(172)을 포함한다. 본 발명의 전계 효과 트랜지스터의 다른 실시예들은 이 게이트 구조에 있어서는 다양할 수 있다(예를 들어, 도 2의 게이트 구조(200), 도 3의 게이트 구조(300) 및 도 4의 게이트 구조(400) 참조). 그러나, 상기 실시예들 각각에 있어서, 제2 섹션들(172)은 제1 섹션(171)과는 다르다. 특히, 측벽들(152)에서(즉, 채널 폭 에지들에서) 채널 영역(150)의 스레쉬홀드 전압이 채널 영역(150)의 중앙부(151)에서의 스레쉬홀드 전압과 적어도 동일하도록 하기 위해, 제1 및 제2 섹션들(171-172)은 서로 다른 유효 일함수들(즉, 각각 제1 및 제2 유효 일함수)을 갖도록 서로 다르게 구성된다. 서로 다른 유효 일함수들은 서로 다른 섹션들(171-172)에서 서로 다른 게이트 도전체층들 및/또는 서로 다른 게이트 유전체층들의 사용을 통해 달성된다.
도 1과 함께 도 2를 참조하면, 일 실시예(100a)에서, 게이트 구조(200)는 반도체 바디(110)의 채널 영역(150)의 폭(180)을 횡단하는 하나의 게이트 유전체층(211)을 포함한다. 이 게이트 유전체층(211)은 분리 영역들(120) 상에 채널 영역 측벽들(152)을 넘어서 측면으로 더 연장된다. 따라서, 상기 게이트 구조의 제1 및 제2 섹션들(171 및 172) 둘 다는 동일한 게이트 유전체층(211)을 포함한다. 이 게이트 유전체층(211)은 하이-케이 유전체 재료를 포함할 수 있다.
제1 섹션(171)은 채널 영역(150)의 중앙부(151) 위에서 게이트 유전체층(211) 상에 제1 게이트 도전체층(221)을 더 포함할 수 있다. 제2 섹션들(172) 각각은 대응하는 측벽(152) 위에서 게이트 유전체층(211) 상에 제2 게이트 도전체층(222)을 더 포함할 수 있다. 제1 게이트 도전체층(221) 및 제2 게이트 도전체층(222)은 서로 다른 일함수들을 갖는 서로 다른 도전성 재료들을 포함한다.
예를 들어, 제1 게이트 도전체층(221)은 제1 금속을 포함할 수 있고, 제2 게이트 도전체층(222)은 상기 제1 금속과는 다른, 더 구체적으로는 상기 제1 금속과는 다른 일함수를 갖는, 제2 금속을 포함할 수 있다. 상기 형성 기술들 하에서, 이하에서 상세히 논해지는 바와 같이, 제1 게이트 도전체층(221)은 상기 제1 금속 위에 제2 금속의 층을 더 포함할 수 있다. 당해 기술 분야에서 숙련된 자들이라면 이 제1 게이트 도전체층(221)의 유효 일함수는 주로 게이트 유전체층(211)에 가장 가까운 제1 금속에 기초하여 결정될 것임을 알 수 있을 것이다. n형 전계 효과 트랜지스터(NFET)의 경우, 제1 게이트 도전체층(221)의 제1 금속은 n형 금속 또는 n형 금속 합금을 포함할 수 있고, 제2 게이트 도전체층(222)의 제2 금속은 p형 금속 또는 p형 금속 합금을 포함할 수 있다. p형 전계 효과 트랜지스터(PFET)의 경우, 제1 게이트 도전체층(221)의 제1 금속은 p형 금속 또는 p형 금속 합금을 포함할 수 있고, 제2 게이트 도전체층(222)의 제2 금속은 n형 금속 또는 n형 금속 합금을 포함할 수 있다.
또 다른 예에서, 제1 게이트 도전체층(221)은 금속을 포함할 수 있고, 제2 게이트 도전체층(222)은 도우프(dope)된 폴리실리콘을 포함할 수 있는데, 이 도우프된 폴리실리콘은 상기 금속과는 다른 일함수를 갖는다. 다시, 상기 형성 기술들 하에서, 이하에서 상세히 논해지는 바와 같이, 제1 게이트 도전체층(221)은 금속 위에 도우프된 폴리실리콘의 층을 더 포함할 수 있다. 당해 기술 분야에서 숙련된 자는 이 제1 게이트 도전체층(221)의 유효 일함수는 주로 게이트 유전체층(211)에 가장 가까운 금속에 기초하여 결정될 것임을 알 수 있을 것이다. NFET의 경우, 제1 게이트 도전체층(221)의 금속은 n형 금속 또는 n형 금속 합금이고, 제2 게이트 도전체층(222)의 폴리실리콘은 p형 도펀트(예를 들어, 붕소(B))로 도우프될 수 있다. p형 전계 효과 트랜지스터(PFET)의 경우, 제1 게이트 도전체층(221)의 금속은 p형 금속 또는 p형 금속 합금을 포함할 수 있고, 제2 게이트 도전체층(222)의 폴리실리콘은 n형 도펀트(예, 인, 안티몬, 또는 비소)로 도우프될 수 있다.
도 1과 함께 도 3을 참조하면, 또 다른 실시예(100b)에서, 게이트 구조(300)의 제1 섹션(171)은 단지 채널 영역(150)의 중앙부(151) 위에만 반도체 바디(110) 상에 제1 게이트 유전체층(311)을 포함한다. 게이트 구조(300)의 제2 섹션들(172) 각각은 대응하는 측벽(152) 위에 제2 게이트 유전체층(312)을 포함한다. 즉, 주어진 제2 섹션(172)에서, 제2 게이트 유전체층(312)은 채널 측벽(152) 위에(즉, 반도체 바디(110)와 분리 영역(120) 사이의 인터페이스 위에) 위치한다. 그래서, 분리 영역(120)과 채널 영역(150)의 에지 부분들 둘 다의 위에 위치하게 되도록 한다. 이들 제1 및 제2 게이트 유전체층들(311-312)은 서로 다른 고정된 전하 함량들을 갖는 서로 다른 게이트 유전체층을 가질 수 있고, 선택적으로는 서로 다른 게이트 유전체층 두께들을 가질 수 있고, 그에 따라 결국 제1 및 제2 섹션들(171-172)에서 서로 다른 유효 일함수들을 가질 수 있다. 예를 들어, 제1 게이트 유전체층(311)은 제1 하이-케이 유전체 재료를 포함할 수 있고, 제2 게이트 유전체층(312)은 제2 하이-케이 유전체 재료를 포함할 수 있는데, 이 제2 하이-케이 유전체 재료는 제1 하이-케이 유전체 재료와는 다르고, 상기 제1 하이-케이 유전체 재료와는 다른 고정된 전하 함량을 가질 수 있다. 또한, 제1 게이트 유전체층(311)은 제1 두께를 가질 수 있고, 제2 게이트 유전체층(312)은 상기 제1 두께와는 다른(즉, 설명된 바와 같이, 제1 두께보다 더 큰), 제2 두께를 가질 수 있다.
게이트 구조(300)는 단일 금속 게이트 도전체층(321)을 더 포함할 수 있는데, 이 단일 금속 게이트 도전체층(321)은 반도체 바디(110)의 채널 영역(150)의 폭(180)을 횡단하는 제1 게이트 유전체층(311) 위에 위치하고, 분리 영역들(120) 위의 채널 영역 측벽들(152)을 넘어서 측면으로 연장되는 제2 게이트 유전체층(312) 위에도 또한 위치한다. NFET의 경우, 이러한 단일 게이트 도전체층(321)의 금속은 n형 금속 또는 n형 금속 합금을 포함할 수 있는 반면, PFET의 경우, 이러한 단일 게이트 도전체층의 금속(321)은 p형 금속 또는 p형 금속 합금을 포함할 수 있다.
도 4를 참조하면, 또 다른 실시예(100c)에서, 게이트 구조(400)의 제1 섹션(171)은 채널 영역(150)의 중앙부(152) 위의 제1 게이트 유전체층(411), 및 제1 게이트 유전체층(411) 상의 제1 게이트 도전체층(421)을 포함할 수 있다. 게이트 구조(400)의 제2 섹션들(172) 각각은 대응하는 측벽(152) 위의 제2 게이트 유전체층(412), 및 제2 게이트 유전체층(412) 위의 제2 게이트 도전체층(422)을 포함할 수 있다.
도 2에 도시된 제1 실시예(100a)에서와 같이 이 실시예(100c)에서도, 제1 게이트 도전체층(421) 및 제2 게이트 도전체층(422)은 서로 다른 일함수들을 갖는 서로 다른 도전체 재료들을 포함할 수 있다.
예를 들어, 제1 게이트 도전체층(421)은 제1 금속을 포함할 수 있고, 제2 게이트 도전체층(422)은 제2 금속을 포함할 수 있다. 상기 제2 금속은 상기 제1 금속과 다른데, 더 구체적으로는 상기 제2 금속은 상기 제1 금속과는 서로 다른 일함수를 갖는다. 상기 형성 기술들 하에서, 이하에서 상세히 논해지는 바와 같이, 제1 게이트 도전체층(421)은 상기 제1 금속 위의 제2 금속층을 더 포함할 수 있다. 당해 기술 분야에서 숙련된 자라면 이러한 제1 게이트 도전체층(421)의 유효 일함수는 주로 게이트 유전체층(411)에 가장 가까운 제1 금속에 기초하여 결정될 것이라는 것을 알 수 있을 것이다. n형 전계 효과 트랜지스터(NFET)의 경우, 이러한 제1 게이트 도전체층(421)의 제1 금속은 n형 금속 및 n형 금속 합금을 포함할 수 있고, 제2 게이트 도전체층(422)의 제2 금속은 p형 금속 또는 p형 금속 합금을 포함할 수 있다. p형 전계 효과 트랜지스터(PFET)의 경우, 제1 게이트 도전체층(421)의 제1 금속은 p형 금속 또는 p형 금속 합금을 포함할 수 있고, 제2 게이트 도전체층(422)의 제2 금속은 n형 금속 또는 n형 금속 합금을 포함할 수 있다.
다른 예에서, 제1 게이트 도전체층(421)은 금속을 포함할 수 있고, 제2 게이트 도전체층(422)은 상기 금속과는 다른 일함수를 갖는 도우프된 폴리실리콘을 포함할 수 있다. 상기 형성 기술들 하에서, 이하에서 상세히 논해지는 바와 같이, 제1 게이트 도전체층(421)은 상기 금속 위의 도우프된 폴리실리콘층을 더 포함할 수 있다. 당해 기술 분야에서 숙련된 자들이라면, 이 제1 게이트 도전체층(421)의 유효 일함수는 주로 게이트 유전체층(411)에 가장 가까운 금속에 기초하여 결정됨을 알 수 있을 것이다. NFET의 경우, 제1 게이트 도전체층(421)의 금속은 n형 금속 또는 n형 금속 합금을 포함할 수 있고, 제2 게이트 도전체층(422)의 폴리실리콘은 p형 도펀트(예, 붕소(B))로 도우프될 수 있다. p형 전계 효과 트랜지스터(PFET)의 경우, 제1 게이트 도전체층(421)의 금속은 p형 금속 또는 p형 금속 합금을 포함할 수 있고, 제2 게이트 도전체층의 폴리실리콘(422)은 n형 도펀트(인, 안티몬, 또는 비소)로 도우프될 수 있다. 또한, 이 실시예(100c)에서, 제1 게이트 유전체층(411) 및 제2 게이트 유전체층(422)은 서로 다른 고정된 전하 함량들을 갖는, 그리고 선택적으로는, 서로 다른 두께들을 갖는, 서로 다른 유전체 재료들을 포함할 수 있어, 그 결과 서로 다른 유효 일함수들을 가질 수 있다. 예를 들어, 제1 게이트 유전체층(411)은 제1 하이-케이 유전체 재료를 포함할 수 있고, 제2 게이트 유전체층(412)은 제1 하이-케이 유전체 재료와는 다른 그리고 제1 하이-케이 유전체 재료와는 다른 고정된 전하 함량을 갖는 유전체 재료를 포함할 수 있다. 또한, 제1 게이트 유전체층(411)은 제1 두께를 가질 수 있고, 제2 게이트 유전체층(412)은 상기 제1 두께와는 다른(예, 도시된 바와 같이 상기 제1 두께보다 더 큰) 제2 두께를 가질 수 있다. 상기 형성 기술들 하에서, 이하에서 상세히 설명되는 바와 같이, 제2 게이트 유전체층(412)은 제2 하이-케이 유전체 재료 아래에 제1 하이-케이 유전체 재료층을 더 포함할 수 있음을 주목해야 할 것이다. 즉, 제1 게이트 유전체층(411)의 제1 하이-케이 유전체 재료는 분리 영역(120) 상에서 측벽들(152) 위에 측면으로 연장될 수 있고, 제2 하이-케이 유전체 재료는 그 위에 형성될 수 있다. 따라서, 제2 게이트 유전체층(412)은 서로 다른 유형들의 하이-케이 유전체들의 몇몇 층들을 포함할 수 있다.
도 5를 참조하면, 위에서 기술된 전계 효과 트랜지스터 실시예들을 형성하기 위한 방법 실시예들이 또한 개시된다. 이 방법 실시예들은 기판(101), 예를 들어 벌크 실리콘 또는 실리콘-온-인슐레이터(SOI) 웨이퍼를 제공하는 단계(502)를 포함한다(도 6 참조).
그런 다음, 기판(101) 상에 반도체 바디(110) 및 분리 영역들(120)이 형성된다(504)(도 7 참조). 여기서, 분리 영역들(120)은 반도체 바디(110)의 측벽들에 측면으로 위치하도록 한다. 예를 들어, 쉘로우 트렌치 분리(STI) 영역들(120)은 전통적인 STI 공정 기술들을 사용하여 기판(101)의 탑 표면(top surface)에서 반도체 재료(103)(예, 단 결정 실리콘)에 형성될 수 있다. 그래서, 반도체 재료(103)의 남은 부분이 반도체 바디(110)를 생성하도록 한다.
다음으로, 게이트 구조(200, 300, 400)는 반도체 바디(110)의 지정된 채널 영역(150)의 폭(180)을 횡단하도록, 그리고 분리 영역들(120) 상에 측벽들(152)을 넘어서 측면으로 더 연장되도록 형성된다(506)(도 1 참조). 이 게이트 구조(200, 300, 400)는 특히 제1 섹션(171), 및 제2 섹션(172)을 갖도록 형성되는데, 제1 섹션(171)은 제1 유효 일함수를 가지며 채널 영역(150)의 중앙부(151) 위에 형성되고, 제2 섹션(172)은 상기 제1 유효 일함수와는 다른 제2 유효 일함수를 가지며 채널 영역(150)에서의 측벽들(152) 위에(즉, 반도체 바디(110)와 분리 영역들(120) 사이의 인터페이스에서의 채널 폭 에지들 위에) 형성된다. 제1 섹션(151)의 제1 유효 일함수 및 제2 섹션(152)의 다른 제2 유효 일함수는 측벽들(152)에서(특히 채널 폭 코너들에서) 채널 영역(150)의 스레쉬홀드 전압이 채널 영역(150)의 중앙부(151)에서 스레쉬홀드 전압과 적어도 동일하도록 보장한다. 이를 달성하기 위해, 몇몇 서로 다른 방법 실시예들이 개시된다.
방법의 일 실시예에서, 게이트 유전체층(211)은 지정된 채널 영역(150)의 폭(180)을 횡단하도록, 그리고 분리 영역들(120) 상에 채널 측벽들(152)을 넘어서 측면으로 더 확장되도록 형성된다(602)(도 8 참조). 특히, 하이-케이 유전체 재료는 반도체 바디(110) 및 분리 영역들(120) 위에 증착될 수 있다. 그런 다음, 제1 게이트 도전체층(221)은 게이트 유전체층(211) 상에, 더 구체적으로는 채널 영역(150)(도 9의 604)의 중앙부(151) 위에만 형성된다. 다음으로, 제1 게이트 도전체층(221)과는 다른 제2 게이트 도전체층(222)이 채널 측벽들(152) 위에서 게이트 유전체층(221) 상에 형성된다(606)(도 2 참조).
구체적으로는, 프로세스들(604-606)은 게이트 유전체층(211) 상에 금속을 증착하는 단계를 포함할 수 있다. NFET의 경우, 이 금속은 n형 금속 또는 n형 금속 합금을 포함할 수 있는 반면, PFET의 경우, 이 금속은 p형 금속 또는 p형 금속 합금을 포함할 수 있다. 그런 다음 이 금속은 리소그래피적으로 패턴되어 단지 채널 중앙부(151) 위에만 남아 있도록 된다(도 9의 221 참조). 그런 다음, 상기 제1 금속과는 다른 일함수를 갖는 제2 금속이 증착된다. 예를 들어, NFET의 경우, 이 제2 금속은 p형 금속 또는 p형 금속 합금을 포함할 수 있는 반면, PFET의 경우, 이 제2 금속은 n형 금속 또는 n형 금속 합금을 포함할 수 있다(위에서 논한 바와 같음). 이와는 다르게, 제2 금속을 증착하는 것 대신에, 폴리실리콘 재료가 증착될 수 있다. 이 폴리실리콘 재료는 증착시 적절하게 도우프되거나 후속하여 적절한 도펀트들로 주입될 수 있으며, 그리하여 그것이 이전의 증착된 금속과는 다른 일함수를 갖도록 한다. 예를 들어, NFET의 경우, 이 폴리실리콘은 p형 도펀트(예, 붕소(B))로 도우프될 수 있는 반면, PFET의 경우, 이 폴리실리콘은 n형 도펀트(예, 인(P), 비소(As) 또는 안티몬(Sb))로 도우프될 수 있다. 그런 다음, 제2 금속(또는 도우프된 폴리실리콘)은 리소그래피적으로 패턴되어, 그것이 채널 중앙부(151) 위의 금속을 횡단하도록 할 수 있고, 나아가 그것이 분리 영역들(120) 위에 노출된 게이트 유전체층(211)의 부분 상에 채널 측벽들(152) 위에서 측면으로 확장되도록 할 수 있다(도 2의 222 참조).
방법의 또 다른 실시예에서, 제1 게이트 유전체층(311)은 채널 영역(150)의 중앙부(151) 위에만 형성된다(702)(도 10 참조). 그런 다음, 제2 게이트 유전체층(312)은 제1 게이트 유전체층(311)에 인접하여 채널 측벽들(152) 위에 형성된다(704)(도 11 참조). 이 제2 게이트 유전체층(312)은 제1 게이트 유전체층(321)과는 다르고, 특히 제1 게이트 유전체층(321)과는 다른 고정된 전하 함량을 갖는다.
구체적으로는, 프로세스들(702-704)은 제1 하이-케이 유전체 재료를 증착하는 단계를 포함할 수 있다. 다음으로, 이러한 제1 하이-케이 유전체 재료는 리소그래피적으로 패턴되어 채널 측벽들(152) 위의 부분들이 제거되도록 할 수 있다(도 10의 311 참조). 그런 다음, 상기 제1 하이-케이 재료와는 다른(서로 다른 전하 함량을 갖는) 제2 하이-케이 유전체 재료는 증착되고 리소그래피적으로 패턴되어 채널 중앙부(151) 위의 이 제2 하이-케이 유전체 재료의 부분이 제거되도록 한다(도 11의 312 참조). 상기 제1 및 제2 유전체 재료들은 서로 다르고 분리되어 증착되므로, 이것들은 또한 원하는 서로 다른 유효 일함수들을 달성하기 위해 만약 필요하다면 서로 다른 두께(도시된 바와 같이)를 갖도록 증착될 수 있다.
제1 및 제2 게이트 유전체층들(311, 312)이 프로세스들(702-704)에서 형성되는 경우, 게이트 도전체층(321)은 제1 게이트 유전체층(311)과 제2 게이트 유전체층(312)(도 3의 706 참조) 둘 다 위에 형성된다. 이 게이트 도전체층(321)은 금속을 증착하고 그런 다음 리소그래피적으로 패턴함으로써 형성된다. NFET의 경우, 이 금속은 n형 금속 또는 n형 금속 합금을 포함할 수 있는 반면, PFET의 경우, 이 금속은 p형 금속 또는 p형 금속 합금을 포함할 수 있다.
방법의 또 다른 실시예에서, 제1 게이트 유전체층(411)은 지정된 채널 영역(150)의 폭(180)을 횡단하도록 그리고 분리 영역들(120) 상에 채널 측벽들(152)을 넘어서 측면으로 더 연장되도록 형성된다(802), 도 8 참조). 그런 다음, 제1 게이트 도전체층(421)은 제1 게이트 유전체층(411) 상에, 더 구체적으로는 단지 채널 영역(150)의 중앙부(151) 위에만 형성된다(804)(도 9 참조). 다음으로, 제1 게이트 유전체층(411)과는 다른(즉, 다른 전하 함량을 갖는) 제2 게이트 유전체층(412)이 채널 측벽들(152) 위에서 제1 게이트 유전체층(411) 상에 형성된다(806)(도 12 참조). 마지막으로, 제1 게이트 도전체층(421)과는 다른 제2 게이트 도전체층(422)은 채널 측벽들(152) 위에서 제2 게이트 유전체층(412) 상에 형성된다(808)(도 4 참조).
구체적으로는, 프로세스들(802-808)은 지정된 채널 영역(150)의 폭(180)을 횡단하고 또한 분리 영역들(120) 상에 채널 측벽들(152)을 넘어서 측면으로 연장되도록 제1 하이-케이 유전체 재료를 증착하는 단계를 포함할 수 있다(도 8의 411 참조). 그런 다음, 상기 제1 하이-케이 유전체 재료 상에 금속이 증착될 수 있다. NFET의 경우, 이 금속은 n형 금속 또는 n형 금속 합금을 포함할 수 있는 반면, PFET의 경우, 이 금속은 p형 금속 또는 p형 금속 합금을 포함할 수 있다. 그런 다음, 이 금속은 채널 중앙부(151) 위에만 남도록 리소그래피적으로 패턴되어, 채널 측벽들(152) 위에서 상기 제1 하이-케이 유전체 재료를 노출시킨다(도 9의 421 참조). 그런 다음, 상기 제1 하이-케이 유전체 재료와는 다른(즉, 다른 전하 함량을 갖는) 제2 하이-케이 유전체 재료는 노출된 제1 하이-케이 유전체층(411) 및 금속(421)에 걸쳐 증착될 수 있다. 채널 중앙부(151) 위에서 이전에 증착된 금속(421) 상의 제2 하이-케이 유전체 재료의 부분은 제거된다(즉, 상기 제2 하이-케이 유전체 재료는 리소그래피적으로 패턴된다)(도 12의 412 참조). 마지막으로,상기 이전에 증착된 제1 금속과 다른 일함수를 갖는 제2 금속이 증착된다. 예를 들어, NFET의 경우, 이 제2 금속은 p형 금속 또는 p형 금속 합금을 포함할 수 있는 반면, PFET의 경우, 이 제2 금속은 n형 금속 또는 n형 금속 합금을 포함할 수 있다(위에서 논한 바와 같이). 이와는 다르게, 제2 금속을 증착하는 대신, 폴리실리콘 재료가 증착될 수 있다. 이 폴리실리콘 재료는 증착에서 적절하게 도우프되거나, 적절한 도펀트들로 후속하여 주입될 수 있다. 그래서, 그것이 이전에 증착된 금속과는 다른 일함수를 갖도록 한다. 예를 들어, NFET의 경우, 이 폴리실리콘은 p형 도펀트(예, 붕소(B))로 도우프될 수 있는 반면, PFET의 경우, 이 폴리실리콘은 n형 도펀트(예, 인(P), 비소(As), 또는 안티몬(Sb))로 도우프될 수 있다. 그런 다음, 제2 금속(또는 도우프된 폴리실리콘)은 리소그래피적으로 패턴되어, 그것이 채널 중앙부(151) 위에서 금속(421)을 횡단하도록 그리고 그것이 분리 영역들(120) 위에 노출된 게이트 유전체층(211)의 부분 상에서 채널 측벽들(152)을 넘어서 측면으로 더 연장되도록 한다(도 4의 422 참조).
도 5를 다시 참조하면, 게이트 구조(200, 300 또는 400)의 완성 후, 추가 공정이 수행되어 FET 구조를 완성한다. 이 추가 공정은 헤일로우 주입(halo implantation), 소스/드레인 확장 주입(source/drain extension implantation), 게이트 측벽 스페이서 형성, 소스/드레인 주입, 실리사이드 형성, 층간 유전체 증착(interlayer dielectric deposition), 컨택 형성 등을 포함할 수 있는데, 이러한 것들로 한정되는 것은 아니다.
본 발명의 목적들을 위해, n형 금속들 또는 금속 합금들은 전도대 부근(near conduction band) 금속들 또는 금속 합금들(예, 반도체 바디(110)의 Ec의 0.2eV 내의 금속들 또는 금속 합금들)로 정의됨을 주목하자. n형 금속들 또는 금속 합금들의 예에는, 티타늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 알루미늄, 은, 하프늄 등이 포함되나, 이러한 예들로 한정되는 것은 아니다. 반면, p형 금속들 또는 금속 합금들은 밸런스 대 부근(near valence band) 금속 또는 금속들(예, 반도체 바디(110)의 Ev의 0.2eV 내의 금속들 또는 금속 합금들)로 정의된다. p형 금속들 또는 금속 합금들의 예에는, 레늄(rhenium), 레늄 산화물, 플래티늄, 루테늄, 루테늄 산화물, 니켈, 팔라듐, 이리듐 등이 포함되나, 이러한 것들로 한정되는 것은 아니다. 하이-케이 유전체 재료들은 3.9보다 높은(즉, SiO2의 유전체 상수보다 높은) 유전체 상수 "k" 를 갖는 유전체 재료들을 포함함을 더 이해해야 할 것이다. 하이-케이 유전체 재료들은, 하프늄 기반의 재료들(예, HfO2, HfSiO, HfSiON, 또는 HfAlO) 또는 몇몇의 다른 적절한 하이-케이 유전체 재료(예, Al2O3, TaO5, ZrO5 등)를 포함하나, 이러한 것들로 한정되는 것은 아니다.
더 나아가, 이하의 청구항들에서 대응하는 구조들, 재료들, 작용들, 및 모든 수단들 또는 단계 플러스 기능(step plus function) 엘리먼트들에 상당하는 것들은 구체적으로 청구되는 다른 요청되는 엘리먼트들과 함께 그 기능을 수행하기 위한 구조, 재료, 또는 작용을 포함하도록 의도됨을 이해해야 할 것이다. 또한, 본 발명에 관한 위에서의 기술은 예시 및 설명을 위해 제공되고 있지만, 개시된 형태만으로 발명을 한정하려는 의도는 아니며 또한 실시예들을 빠짐없이 총 망라하도록 의도되지는 않음을 이해해야 할 것이다. 실시예들은 발명의 원리들 및 실제 어플리케이션을 가장 잘 설명하기 위해, 그리고 당해 기술 분야에서 통상의 기술을 가진 다른 이들에게 고려된 구체적인 사용에 따라 여러 가지 변형 예들을 갖는 다양한 실시예들에 대해 발명을 이해할 수 있도록 하기 위해 선택되고 기술되었다. 발명의 실시예들을 불필요하게 애매하도록 하지 않기 위해 위의 설명에서 잘 알려진 컴포넌트들 및 처리 기술들은 생략되었다.
또한 위의 설명에 사용되는 용어는 단지 특정 실시예들을 기술하려는 목적으로만 사용된 것이지 발명의 범위를 한정하려는 의도로 사용된 것은 아님을 이해해야 할 것이다. 예를 들어, 여기에 사용되는 바와 같이, 단수 형태인, "하나", "일", 한" 등의 용어는 그 맥락에서 명확하게 그렇지 않은 것으로 표시되지 않는다면 복수 형태들도 또한 포함하는 것으로 의도된다. 더 나아가, 여기에 사용되는 바와 같이, "포함하다", "포함하는" 및/또는 "편입시키는" 등의 용어는, 본 명세서 내에 사용되는 경우, 언급된 특징들, 정수들, 단계들, 동작들, 구성요소들, 및/또는 컴포넌트들을 특정하지만, 하나 또는 그 이상의 다른 특징들, 정수들, 단계들, 동작들, 구성요소들, 컴포넌트들, 및/또는 이것들의 그룹들의 존재 또는 추가를 배제하는 것은 아니다.
향상된 전계 효과 트랜지스터(FET) 구조 및 이 구조의 형성 방법의 실시예들이 위에서 개시되었다. 상기 FET 구조 실시예들 각각은 고유의 게이트 구조를 편입시킨다. 특히, 이 게이트 구조는 FET 채널 영역의 중앙부 위에 제1 섹션을 가지며, 채널 폭 에지들 위에(즉, 채널 영역과 인접한 분리 영역들 사이의 인터페이스들 위에) 제2 섹션들을 갖는다. 상기 제1 및 제2 섹션들은 다르다(즉, 이것들은 서로 다른 유전체층들 및/또는 서로 다른 게이트 도전체층들을 갖는다). 그리하여, 그것들이 서로 다른 유효 일함수들(즉, 각각 제1 및 제2 유효 일함수)을 갖도록 한다. 이러한 서로 다른 유효 일함수들은 상기 채널 폭 에지들에서 스레쉬홀드 전압이 상승되는 것을 보장하도록 선택된다.

Claims (25)

  1. 전계 효과 트랜지스터에 있어서,
    기판;
    상기 기판 상의 반도체 바디 - 상기 반도체 바디는 채널 영역을 포함하고, 상기 채널 영역은 측벽 및 중앙부를 가짐 -;
    상기 기판 상의 분리 영역 - 상기 분리 영역은 상기 측벽에 측면으로 인접하게 위치함 -; 및
    상기 채널 영역의 폭을 횡단하고 또한 상기 분리 영역 상의 상기 측벽을 넘어서 측면으로 더 연장(extend)되는, 게이트 구조를 포함하되,
    상기 게이트 구조는 상기 중앙부 위의 제1 섹션, 및 상기 측벽 위의 제2 섹션 - 상기 제2 섹션은 상기 제1 섹션과는 다름 - 을 포함하고, 상기 제1 섹션은 제1 유효 일함수를 가지며, 상기 제2 섹션은 상기 제1 유효 일함수와는 다른 제2 유효 일함수를 갖는
    전계 효과 트랜지스터.
  2. 청구항 1에 있어서, 상기 측벽에서의 제2 스레쉬홀드 전압이 상기 중앙부에서의 제1 스레쉬홀드 전압과 적어도 동일하도록, 상기 제1 섹션은 상기 제1 유효 일함수를 가지며, 상기 제2 섹션은 상기 제2 유효 일함수를 갖는
    전계 효과 트랜지스터.
  3. 청구항 1 또는 2에 있어서,
    상기 제1 섹션은 상기 중앙부 위에 제1 게이트 도전체층을 포함하고,
    상기 제2 섹션은 상기 측벽 위에 제2 게이트 도전체층을 포함하며,
    상기 제1 게이트 도전체층 및 상기 제2 게이트 도전체층은 서로 다른 도전성 재료들을 포함하는
    전계 효과 트랜지스터.
  4. 청구항 3에 있어서, 상기 제1 게이트 도전체층은 제1 금속을 포함하고, 상기 제2 게이트 도전체층은 상기 제1 금속과는 다른 제2 금속을 포함하는
    전계 효과 트랜지스터.
  5. 청구항 4에 있어서, 상기 제1 게이트 도전체층은 상기 제1 금속 위의 상기 제2 금속을 더 포함하는
    전계 효과 트랜지스터.
  6. 청구항 3에 있어서, 상기 제1 게이트 도전체층은 금속을 포함하고, 상기 제2 게이트 도전체층은 도우프된 폴리실리콘을 포함하는
    전계 효과 트랜지스터.
  7. 청구항 1 또는 2에 있어서,
    상기 제1 섹션은 상기 중앙부 위의 제1 게이트 유전체층을 포함하고,
    상기 제2 섹션은 상기 측벽 위의 제2 게이트 유전체층을 포함하며,
    상기 제1 게이트 유전체층 및 상기 제2 게이트 유전체층은 서로 다른 고정된 전하 함량들을 갖는 서로 다른 게이트 유전체 재료들을 포함하는
    전계 효과 트랜지스터.
  8. 청구항 7에 있어서,
    상기 제1 게이트 유전체층은 제1 하이-케이 유전체 재료를 포함하고, 상기 제2 게이트 유전체층은 상기 제1 하이-케이 유전체 재료와는 다른 제2 하이-케이 유전체 재료를 포함하는
    전계 효과 트랜지스터.
  9. 전계 효과 트랜지스터에 있어서,
    기판;
    상기 기판 상의 반도체 바디 - 상기 반도체 바디는 채널 영역을 포함하고, 상기 채널 영역은 측벽 및 중앙부를 가짐 -;
    상기 기판 상의 분리 영역 - 상기 분리 영역은 상기 측벽에 측면으로 인접하게 위치함 -; 및
    상기 채널 영역의 폭을 횡단하고 또한 상기 분리 영역 상의 상기 측벽을 넘어서 측면으로 더 연장(extend)되는, 게이트 구조를 포함하되,
    상기 게이트 구조는 상기 중앙부 위의 제1 섹션 및 상기 측벽 위의 제2 섹션을 포함하고, 상기 제1 섹션은 제1 유효 일함수를 가지며 상기 제2 섹션은 상기 제1 유효 일함수와는 다른 제2 유효 일함수를 갖도록, 상기 제1 섹션 및 상기 제2 섹션은 서로 다른 게이트 유전체층들 및 서로 다른 게이트 도전체층들을 갖는
    전계 효과 트랜지스터.
  10. 청구항 9에 있어서,
    상기 측벽에서의 제2 스레쉬홀드 전압이 상기 중앙부에서의 제1 스레쉬홀드 전압과 적어도 동일하도록, 상기 제1 섹션은 상기 제1 유효 일함수를 가지며, 상기 제2 섹션은 상기 제2 유효 일함수를 갖는
    전계 효과 트랜지스터.
  11. 청구항 9 또는 10에 있어서, 상기 제1 섹션은 제1 금속을 포함하는 제1 게이트 도전체층을 포함하고, 상기 제2 섹션은 상기 제1 금속과는 다른 제2 금속을 포함하는 제2 게이트 도전체층을 포함하는
    전계 효과 트랜지스터.
  12. 청구항 11에 있어서, 상기 제1 게이트 도전체층은 상기 제1 금속 위의 상기 제2 금속을 더 포함하는
    전계 효과 트랜지스터.
  13. 청구항 9에 있어서, 상기 제1 섹션은 금속을 포함하는 제1 게이트 도전체층을 포함하고, 상기 제2 섹션은 도우프된 폴리실리콘을 포함하는 제2 게이트 도전체층을 포함하는
    전계 효과 트랜지스터.
  14. 청구항 9에 있어서, 상기 서로 다른 게이트 유전체층들은 서로 다른 고정된 전하 함량들을 갖는 서로 다른 하이-케이 게이트 유전체층들을 포함하는
    전계 효과 트랜지스터.
  15. 청구항 9에 있어서, 상기 제2 섹션은 스택된 다수의 게이트 유전체층들을 더 포함하는
    전계 효과 트랜지스터.
  16. 전계 효과 트랜지스터 형성 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에, 반도체 바디 및 분리 영역을 형성하는 단계 - 상기 분리 영역은 상기 반도체 바디의 측벽에 측면으로 인접하게 위치함 -; 및
    상기 반도체 바디의 채널 영역의 폭을 횡단하고 또한 상기 분리 영역 상의 상기 측벽을 넘어서 측면으로 더 연장되는, 게이트 구조를 형성하는 단계를 포함하되,
    상기 게이트 구조를 형성하는 단계는 상기 채널 영역의 중앙부 위에 제1 섹션 - 상기 제1 섹션은 제1 유효 일함수를 가짐 - 을 갖고 또한 상기 측벽 위에 제2 섹션 - 상기 제2 섹션은 상기 제1 유효 일함수와는 다른 제2 유효 일함수를 가짐 - 을 갖는, 상기 게이트 구조를 형성하는 단계를 포함하는
    전계 효과 트랜지스터 형성 방법.
  17. 청구항 16에 있어서, 상기 제1 섹션의 상기 제1 유효 일함수 및 상기 제2 섹션의 상기 제2 유효 일함수는, 상기 측벽에서의 제2 스레쉬홀드 전압이 상기 중앙부에서의 제1 스레쉬홀드 전압과 적어도 동일하도록 보장하는
    전계 효과 트랜지스터 형성 방법.
  18. 청구항 16 또는 17에 있어서, 상기 게이트 구조를 형성하는 단계는
    상기 채널 영역의 상기 폭을 횡단하고 또한 상기 분리 영역 상의 상기 측벽을 넘어서 측면으로 더 연장(extend)되는, 게이트 유전체층을 형성하는 단계;
    상기 채널 영역의 상기 중앙부 위에서 상기 게이트 유전체층 상에, 제1 게이트 도전체층을 형성하는 단계; 및
    상기 측벽 위에서 상기 게이트 유전체층 상에, 상기 제1 게이트 도전체층과는 다른 제2 게이트 도전체층을 형성하는 단계를 포함하는
    전계 효과 트랜지스터 형성 방법.
  19. 청구항 18에 있어서, 상기 제1 게이트 도전체층을 형성하는 단계 및 상기 제2 게이트 도전체층을 형성하는 단계는,
    제1 금속을 증착하는 단계;
    상기 제1 금속이 상기 중앙부 위에만 남도록 상기 제1 금속을 패터닝하는 단계;
    상기 제1 금속과는 다른 일함수를 갖는 제2 금속을 증착하는 단계; 및
    상기 제2 금속이 상기 제1 금속 상에 그리고 상기 측벽 위에서 상기 게이트 유전체층 상에 남도록 상기 제2 금속을 패터닝하는 단계를 포함하는
    전계 효과 트랜지스터 형성 방법.
  20. 청구항 18에 있어서, 상기 제1 게이트 도전체층을 형성하는 단계 및 상기 제2 게이트 도전체층을 형성하는 단계는,
    금속을 증착하는 단계;
    상기 금속이 상기 중앙부에만 남도록 상기 금속을 패터닝하는 단계;
    도우프된 폴리실리콘을 증착하는 단계; 및
    상기 도우프된 폴리실리콘이 상기 금속 상에 그리고 상기 측벽 위에서 상기 게이트 유전체층 상에 남도록 상기 도우프된 폴리실리콘을 패터닝하는 단계를 포함하는
    전계 효과 트랜지스터 형성 방법.
  21. 청구항 16에 있어서, 상기 게이트 구조의 형성 단계는
    상기 채널 영역의 상기 중앙부 위에, 제1 게이트 유전체층을 형성하는 단계;
    상기 제1 게이트 유전체층에 인접한 상기 측벽들 위에, 상기 제1 게이트 유전체층과는 다른 제2 게이트 유전체층을 형성하는 단계 - 상기 제1 게이트 유전체층 및 상기 제2 게이트 유전체층은 서로 다른 고정된 전하 함량들을 가짐 -; 및
    상기 제1 게이트 유전체층 상에 그리고 상기 제2 게이트 유전체층 상에 게이트 도전체층을 형성하는 단계를 포함하는
    전계 효과 트랜지스터 형성 방법.
  22. 청구항 21에 있어서, 상기 제1 게이트 유전체층을 형성하는 단계는 제1 하이-케이 유전체 재료를 사용하는 단계를 포함하고, 상기 제2 게이트 유전체층을 형성하는 단계는 상기 제1 하이-케이 유전체 재료와는 다른 제2 하이-케이 유전체 재료를 사용하는 단계를 포함하는
    전계 효과 트랜지스터 형성 방법.
  23. 전계 효과 트랜지스터 형성 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에, 반도체 바디 및 분리 영역을 형성하는 단계 - 상기 분리 영역은 상기 반도체 바디의 측벽에 측면으로 인접하게 위치함 -; 및
    상기 반도체 바디의 채널 영역의 폭을 횡단하고 또한 상기 분리 영역의 상기 측벽을 넘어서 측면으로 더 연장(extend)되는, 게이트 구조를 형성하는 단계를 포함하되,
    상기 게이트 구조의 형성 단계는 상기 채널 영역의 중앙부 위의 제1 섹션 및 상기 측벽 위의 제2 섹션을 갖는 상기 게이트 구조를 형성하는 단계 - 여기서 상기 제1 섹션 및 상기 제2 섹션은 서로 다른 게이트 유전체층들 및 서로 다른 게이트 도전체층들을 가짐 - 를 포함하는
    전계 효과 트랜지스터 형성 방법.
  24. 청구항 23에 있어서, 상기 게이트 구조를 형성하는 단계는, 상기 측벽에서의 제2 스레쉬홀드 전압이 상기 중앙부에서의 제1 스레쉬홀드 전압과 적어도 동일하도록 보장하기 위해, 상기 제1 섹션이 제1 유효 일함수를 가지며 상기 제2 섹션이 상기 제1 유효 일함수와는 다른 제2 유효 일함수를 갖도록, 상기 게이트 구조를 형성하는 단계를 포함하는
    전계 효과 트랜지스터 형성 방법.
  25. 청구항 23 또는 24에 있어서, 상기 게이트 구조를 형성하는 단계는
    상기 채널 영역의 상기 폭을 횡단하고 또한 상기 분리 영역 상의 상기 측벽을 넘어서 측면으로 연장(extend)되는, 제1 게이트 유전체층을 형성하는 단계;
    상기 제1 게이트 유전체층 상의 상기 중앙부 위에, 제1 게이트 도전체층을 형성하는 단계;
    상기 측벽 위의 상기 제1 게이트 유전체층 상에, 상기 제1 게이트 유전체층과는 다른 그리고 상기 제1 게이트 유전체층과는 다른 고정된 전하 함량을 갖는, 제2 게이트 유전체층을 형성하는 단계; 및
    상기 제2 유전체층 상에 그리고 상기 제1 게이트 도전체층 상에, 상기 제1 게이트 도전체층과는 다른 제2 게이트 도전체층을 형성하는 단계를 포함하는
    전계 효과 트랜지스터 형성 방법.
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