JP2012500485A - デュアル金属ゲートのコーナー部 - Google Patents

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Abstract

【課題】 デュアル金属ゲートのコーナー部を有する改良された電界効果トランジスタを提供する。
【解決手段】 上記を鑑みて、改善された電界効果トランジスタ（ＦＥＴ）構造体、及び該構造体を形成する方法の実施形態が開示される。このＦＥＴ構造体の実施形態の各々は、固有のゲート構造体を組み込む。具体的には、このゲート構造体は、ＦＥＴチャネル領域の中央部分の上方の第１のセクションと、チャネル幅のエッジの上方（すなわち、チャネル領域と隣接する分離領域との間の界面の上方）の第２のセクションとを有する。第１のセクション及び第２のセクションは、これらが異なる有効仕事関数（すなわち、それぞれ第１の有効仕事関数及び第２の有効仕事関数）を有する点で異なる（すなわち、これらは、異なるゲート誘電体層及び／又は異なるゲート導体層を有する）。チャネル幅のエッジにおける閾値電圧が上昇することを確実にするように、異なる有効仕事関数が選択される。
【選択図】 図２

Description

本発明の実施形態は、一般に、相補型金属酸化膜半導体本体（ＣＭＯＳ）デバイスに関し、より具体的には、コーナー部の漏れを抑えるためのデュアル金属ゲートを有するＣＭＯＳ構造体、及び、該ＣＭＯＳ構造体を形成する方法に関する。
相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのサイズがスケーリング（縮小）されるにつれて、従来のゲートスタック構造体は、金属ゲートスタック構造体に置き換えられる。具体的には、従来のゲートスタック構造体は、典型的には、薄い酸化シリコン（ＳｉＯ２）・ゲート誘電体層と、ドープされたポリシリコン・ゲート導体層とを含む。残念なことに、ドープされたポリシリコン・ゲート導体層は、空乏効果が生じやすい。これらの空乏効果により、有効ゲート誘電体層の厚さが増大し、これにより、デバイスのスケーリングが制限される。従って、ｎ型電界効果トランジスタ（ＮＦＥＴ）及びｐ型電界効果トランジスタ（ＰＦＥＴ）に対して、異なる仕事関数を有する高ｋ誘電体層−金属ゲート導体層のスタックが導入された。これらのスタックは、高ｋ誘電体層は漏れ電流を最小にし、金属ゲート導体層は空乏効果が生じにくいという点で、従来のゲート構造体に比べて進歩している。しかしながら、チャネル幅が絶えず狭まるにつれて、こうした高ｋ誘電体層−金属ゲート導体層のスタックにおいてさえも、将来のＣＭＯＳ技術世代、より特定的には、６５ｎｍノードの又はこれを超えるＣＭＯＳ技術世代に対する新しい問題が生じている。
従って、前述の問題に対処する必要性が当技術分野において存在する。
本発明の電界効果トランジスタの１つの実施形態が、基板を含む。基板上に半導体本体が配置される。この半導体本体は、側壁と中央部分とを有するチャネル領域を含む。分離領域が、側壁に横方向に隣接して、基板上に配置される。ゲート構造体は、チャネル領域の幅を横切り、側壁を超えて分離領域の上に横方向にさらに延びる。このゲート構造体は、チャネル領域の中央部分の上方の半導体本体上の第１のセクションと、半導体本体の側壁の上方（すなわち、半導体本体と分離領域との間の界面の上方）の第２のセクションとを含む。この第２のセクションは、第１のセクションとは異なる。具体的には、第１のセクション及び第２のセクションは、異なる有効仕事関数（すなわち、それぞれ第１の有効仕事関数及び第２の有効仕事関数）を有する点で異なる。例えば、第１のセクションは第１のゲート導体層を有することができ、第２のセクションは、第１のゲート導体層とは異なる仕事関数、より具体的には、第１のゲート導体層とは異なる仕事関数を有する、第２のゲート導体層を有することができる。代替的に、第１のセクションは第１のゲート誘電体層を有することができ、第２のセクションは、第１のゲート誘電体層とは異なる、具体的には、第１のゲート誘電体層とは異なる一定の電荷量を有する第２のゲート誘電体層を有することができ、これにより、第１のセクション及び第２のセクションにおいて異なる有効仕事関数がもたらされる。
本発明の電界効果トランジスタの別の実施形態は、基板を含む。基板上に半導体本体が配置される。この半導体本体は、側壁と中央部分とを有するチャネル領域を含む。分離領域が、側壁に横方向に隣接して、基板上に配置される。ゲート構造体は、チャネル領域の幅を横切り、さらに側壁を超えて分離領域の上方に横方向に延びる。このゲート構造体は、チャネル領域の中央部分の上方の半導体本体上の第１のセクションと、半導体本体の側壁の上方（すなわち、半導体本体と分離領域との間の界面の上方）の第２のセクションとを含む。この第２のセクションは、第１のセクションとは異なる。具体的には、この実施形態において、第１のセクション及び第２のセクションが、異なるゲート誘電体層及び異なるゲート導体層の両方を有するので、第１のセクションは第１の有効仕事関数を有し、第２のセクションは、第１の有効仕事関数とは異なる第２の有効仕事関数を有する。
本発明の電界効果トランジスタの形成方法の１つの実施形態は、基板を準備することを含む。その基板上に、半導体本体が形成される。さらに、基板上に、半導体本体の側壁に横方向に隣接して配置された分離領域が形成される。次に、半導体本体のチャネル領域の幅を横切り、半導体本体の側壁を超えて分離領域の上方に横方向にさらに延びるゲート構造体が形成される。このゲート構造体は、具体的には、チャネル領域の中央部分の上方の、第１の有効仕事関数を有する第１のセクションと、側壁の上方（すなわち、分離領域と半導体本体との間の界面の上方）の、第１の有効仕事関数とは異なる第２の有効仕事関数を有する第２のセクションとを有するように形成される。ゲート構造体を形成するこのプロセスは、例えば、第１のゲート導体層を有する第１のセクションを形成し、第１のゲート導体層とは異なる（すなわち、第１のゲート導体層とは異なる仕事関数を有する）第２のゲート導体層を有する第２のセクションを形成することを含むことができる。代替的に、ゲート構造体を形成するこのプロセスは、第１のゲート誘電体層を有する第１のセクションと、第１のゲート誘電体層とは異なる、具体的には、第１のゲート誘電体層とは異なる一定の電荷量を有する第２のゲート誘電体層を有する第２のセクションとを形成することを含むことができ、結果として得られる第１のセクション及び第２のセクションは、異なる有効仕事関数を有する。
本発明の電界効果トランジスタの形成方法の別の実施形態は、基板を準備することを含む。その基板上に、半導体本体が形成される。さらに、基板上に、半導体本体の側壁に横方向に隣接して配置された分離領域が基板上に形成される。次に、半導体本体のチャネル領域の幅を横切り、半導体本体の側壁を超えて分離領域の上方に横方向にさらに延びるゲート構造体が形成される。このゲート構造体は、具体的には、チャネル領域の中央部分の上方の、第１の有効仕事関数を有する第１のセクションと、側壁の上方（すなわち、分離領域と半導体本体との間の界面の上方）の、第１の有効仕事関数とは異なる第２の有効仕事関数を有する第２のセクションとを有するように形成される。この実施形態において、ゲート構造体を形成するプロセスは、例えば、異なるゲート誘電体層及び異なるゲート導体層の両方を有する第１のセクション及び第２のセクションを形成することを含むことができる。
ここで本発明が、以下の図面に示される好ましい実施形態を参照して、単なる例として説明される。
本発明の好ましい実施形態による、電界効果トランジスタの実施形態１００ａ−ｃを示す平面図である。 本発明の好ましい実施形態による、電界効果トランジスタの１つの実施形態１００ａを示す断面図である。 本発明の好ましい実施形態による、電界効果トランジスタの別の実施形態１００ｂを示す断面図である。 本発明の好ましい実施形態による、電界効果トランジスタのさらに別の実施形態１００ｃを示す断面図である。 本発明の好ましい実施形態による、本発明の方法の実施形態を示すフロー図である。 図１−図４に示すような、部分的に完成した電界効果トランジスタを示す断面図である。 図１−図４に示すような、部分的に完成した電界効果トランジスタを示す断面図である。 図２及び図４に示すような、部分的に完成した電界効果トランジスタを示す断面図である。 図２及び図４に示すような、部分的に完成した電界効果トランジスタを示す断面図である。 図３に示すような、部分的に完成した電界効果トランジスタを示す断面図である。 図３に示すような、部分的に完成した電界効果トランジスタを示す断面図である。 図３に示すような、部分的に完成した電界効果トランジスタを示す断面図である。
本発明の好ましい実施形態並びに本発明の種々の特徴及び利点となる詳細は、添付図面に示され以下の説明に詳述される限定されない実施形態を参照して、より十分に説明される。
上述のように、相補型金属酸化膜半導体本体（ＣＭＯＳ）デバイスのサイズがスケーリングされるにつれて、従来のゲートスタック構造体は、金属ゲートスタック構造体に置き換えられる。具体的には、従来のゲートスタック構造体は、典型的には、薄い酸化シリコン（ＳｉＯ２）・ゲート誘電体層と、ドープされたポリシリコン・ゲート導体層とを含む。残念なことに、ドープされたポリシリコン・ゲート導体層は、空乏効果が生じやすい。これらの空乏効果により、有効ゲート誘電体層の厚さが増大し、これにより、デバイスのスケーリングが制限される。従って、高ｋ誘電体層−金属ゲート導体層のスタックが導入された。高ｋ誘電体層は漏れ電流を最小にし、金属ゲート導体層は空乏効果が生じにくいという点で、これらのスタックは、従来のゲート構造体に比べて進歩している。しかしながら、チャネル幅が絶えず狭まるにつれて、こうした高ｋ誘電体層−金属ゲート導体層のスタックにおいてさえも、将来のＣＭＯＳ技術世代、より特定的には、６５ｎｍノードの又はこれを超えるＣＭＯＳ技術世代に対する新しい問題が生じている。具体的には、狭いチャネル幅のエッジ効果（例えば、チャネル領域の中央部分に対する、チャネル領域の側壁における閾値電圧（Ｖｔ）の低減、及びコーナー部の寄生電流）により、技術の電力性能の最適化が悪化することがある。従って、こうした狭いチャネル幅のエッジ効果を補償する電界効果トランジスタ（ＦＥＴ）構造体、より具体的には、チャネル幅のエッジにおける閾値電圧を上昇させ、漏れ電流を防ぐＦＥＴ構造体に対する、当技術分野における必要性がある。
上記に鑑みて、改善された電界効果トランジスタ（ＦＥＴ）構造体、及び該構造体を形成する方法の実施形態が、本明細書に開示される。このＦＥＴ構造体の実施形態の各々は、固有のゲート構造体を組み込む。具体的には、このゲート構造体は、ＦＥＴチャネル領域の中央部分の上方の第１のセクションと、チャネル幅のエッジの上方（すなわち、チャネル領域と隣接する分離領域との間の界面の上方）の第２のセクションとを有する。第１のセクション及び第２のセクションは、これらが異なる有効仕事関数（すなわち、それぞれ第１の有効仕事関数及び第２の有効仕事関数）を有する点で異なる（すなわち、これらは、異なるゲート誘電体層及び／又は異なるゲート導体層を有する）。チャネル幅のエッジにおける閾値電圧が上昇することを確実にするように、異なる有効仕事関数が選択される。
より具体的に図１を参照すると、本発明の電界効果トランジスタ１００ａ−ｃの実施形態の各々が、基板１０１を含む。基板１０１は、例えば、バルク・シリコン・ウェハ又はシリコン・オン・インシュレータ（ＳＯＩ）ウェハを含むことができる。基板１０１上に、半導体本体１１０（例えば、パターン形成された単結晶シリコン層）を配置することができる。この半導体本体１１０は、ソース／ドレイン領域１６０と、ソース／ドレイン領域１６０の間のチャネル領域１５０とを含むことができる。チャネル領域１５０は、側壁１５２と、中央部分１５１とを有することができる。基板１０１上に分離領域１２０を配置することもできる。具体的には、これらの分離領域１２０は、半導体本体１１０に横方向に直接隣接して、より具体的には、半導体本体のチャネル領域１５０の側壁１５２に直接隣接して配置することができる。分離領域１２０は、例えば、好適な分離材料（例えば、ＳｉＯ２）で充填された浅いトレンチ分離（ＳＴＩ）領域を含むことができる。
ゲート構造体（実施形態に応じて、２００、３００又は４００）が、チャネル領域１５０の幅１８０を横切り、側壁１５２を超えて分離領域１２０の上に横方向にさらに延びる。このゲート構造体２００、３００、４００は、チャネル領域１５０の中央部分１５１の上方の、半導体本体１１０上の第１のセクション１７１と、半導体本体の側壁１５２の上方（すなわち、半導体本体１１０と分離領域１２０との間の界面の上方）の第２のセクション１７２とを含む。本発明の電界効果トランジスタの異なる実施形態は、このゲート構造体に関して異なる（例えば、図２のゲート構造体２００、図３のゲート構造体３００、及び図４のゲート構造体４００を参照されたい）。しかしながら、実施形態の各々において、第２のセクション１７２は、第１のセクション１７１とは異なる。具体的には、第１のセクション１７１及び第２のセクション１７２を異なるように構成して、異なる有効仕事関数（すなわち、それぞれ第１の有効仕事関数及び第２の有効仕事関数）を有するようにし、側壁１５２における（すなわち、チャネル幅のエッジにおける）チャネル領域１５０の閾値電圧が、チャネル領域１５０の中央部分１５１における閾値電圧と少なくとも等しくなることを確実にする。異なるセクション１７１−１７２において異なるゲート導体層及び／又は異なるゲート誘電体層を用いることにより、異なる有効仕事関数が達成される。
図１と組み合わせて図２を参照すると、１つの実施形態１００ａにおいて、ゲート構造体２００が、半導体本体１１０のチャネル領域１５０の幅１８０を横切る単一のゲート誘電体層２１１を含む。このゲート誘電体層２１１は、チャネル領域の側壁１５２を超えて分離領域１２０の上に横方向にさらに延びる。このように、ゲート構造体の第１のセクション１７１及び第２のセクション１７２の両方とも、同じゲート誘電体層２１１を含む。このゲート誘電体層２１１は、高ｋ誘電体材料を含むことができる。
第１のセクション１７１は、チャネル領域１５０の中央部分１５１の上方のゲート誘電体層２１１上に、第１のゲート導体層２２１をさらに含むことができる。第２のセクション１７２の各々は、対応する側壁１５２の上方のゲート誘電体層２１１上に、第２のゲート導体層２２２をさらに含むことができる。第１のゲート導体層２２１及び第２のゲート導体層２２２は、異なる仕事関数を有する異なる導電材料を含む。
例えば、第１のゲート導体層２２１は第１の金属を含むことができ、第２のゲート導体層２２２は、第１の金属とは異なる、より具体的には、第１の金属とは異なる仕事関数を有する、第２の金属を含むことができる。以下に詳述する形成技術があれば、第１のゲート導体層２２１は、第１の金属の上方に第２の金属の層をさらに含むことができる。当業者であれば、この第１のゲート導体層２２１の有効仕事関数は、主にゲート誘電体層２１１に最も近い第１の金属に基づいて定められることを認識するであろう。ｎ型電界効果トランジスタ（ＮＦＥＴ）の場合、第１のゲート導体層２２１の第１の金属は、ｎ型金属又はｎ型金属合金を含むことができ、第２のゲート導体層２２２の第２の金属は、ｐ型金属又はｐ型金属合金を含むことができる。ｐ型電界効果トランジスタ（ＰＦＥＴ）の場合、第１のゲート導体層２２１の第１の金属は、ｐ型金属又はｐ金属合金を含むことができ、第２のゲート導体層２２２の第２の金属は、ｎ型金属又はｎ型金属合金を含むことができる。
別の例において、第１のゲート導体層２２１は金属を含むことができ、第２のゲート導体層２２２は、この金属とは異なる仕事関数を有するドープされたポリシリコンを含むことができる。同じく以下に詳述する形成技術があれば、第１のゲート導体層２２１は、金属の上方に、ドープされたポリシリコンの層をさらに含むことができる。当業者であれば、このゲート導体層２２１の有効仕事関数は、主に第１のゲート誘電体層２１１に最も近い金属に基づいて定められることを認識するであろう。ＮＦＥＴの場合、第１のゲート導体層２２１の金属は、ｎ型金属又はｎ型金属合金を含むことができ、第２のゲート導体層２２２のポリシリコンは、ｐ型ドーパント（例えば、ホウ素（Ｂ））でドープすることができる。ｐ型電界効果トランジスタ（ＰＦＥＴ）の場合、第１のゲート導体層２２１の金属は、ｐ型金属又はｐ型金属合金を含むことができ、第２のゲート導体層２２２のポリシリコンは、ｎ型ドーパント（例えば、リン、アンチモン、又はヒ素）でドープすることができる。
図１と組み合わせて図３を参照すると、別の実施形態１００ｂにおいて、ゲート構造体３００の第１のセクション１７１は、チャネル領域１５０の中央領域１５１の上方にだけ、半導体本体１１０上の第１のゲート誘電体層３１１を含む。ゲート構造体３００の第２のセクション１７２の各々は、対応する側壁１５２の上方の第２のゲート誘電体層３１２を含む。つまり、所与の第２のセクション１７２において、第２のゲート誘電体層３１２は、分離領域１２０とチャネル領域１５０のエッジ部分の両方の上に配置されるように、チャネルの側壁１５２の上方（すなわち、半導体本体１１０と分離領域１２０の界面の上方）に配置される。これらの第１のゲート誘電体層３１１及び第２のゲート誘電体層３１２は、異なる一定の電荷量を有する異なるゲート誘電体材料とすることができ、随意的に、異なるゲート誘電体層厚を有することができるので、第１のセクション１７１及び第２のセクション１７２において異なる有効仕事関数がもたらされる。例えば、第１の誘電体層３１１は、第１の高ｋ誘電体材料を含むことができ、第２のゲート誘電体層３１２は、第１の高ｋ誘電体材料とは異なり、かつ、第１の高ｋ誘電体材料とは異なる一定の電荷量を有する、第２の高ｋ誘電体材料を含むことができる。さらに、第１のゲート誘電体層３１１は第１の厚さを有し、第２のゲート誘電体層３１２は、第１の厚さとは異なる（例えば、示されるように、第１の厚さより厚い）第２の厚さを有することができる。
ゲート構造体３００は、半導体本体１１０のチャネル領域１５０の幅１８０を横切る第１の誘電体層３１１の上方に配置され、かつ、分離領域１２０の上方のチャネル領域の側壁１５２を超えて横方向にさらに延びる第２のゲート誘電体層３１２の上方に配置される、単一の金属ゲート導体層３２１をさらに含む。ＮＦＥＴの場合、この単一のゲート導体層３２１の金属は、ｎ型金属又はｎ型金属合金を含むことができ、ＰＦＥＴの場合、この単一のゲート導体層３２１の金属は、ｐ型金属又はｐ型金属合金を含むことができる。
図４を参照すると、さらに別の実施形態１００ｃにおいては、ゲート構造体４００の第１のセクション１７１が、チャネル領域１５０の中央部分１５１の上方の第１のゲート誘電体層４１１と、第１のゲート誘電体層４１１上の第１のゲート導体層４２１とを含むことができる。ゲート構造体４００の第２のセクション１７２の各々は、対応する側壁１５２の上方の第２のゲート誘電体層４１２と、第２のゲート誘電体層４１２の上方の第２のゲート導体層４２２とを含むことができる。
この実施形態１００ｃにおいては、図２に示す第１の実施形態１００ａと同様に、第１のゲート導体層４２１及び第２のゲート導体層４２２は、異なる仕事関数を有する異なる導電性材料を含むことができる。
例えば、第１のゲート導体層４２１は第１の金属を含むことができ、第２のゲート導体層４２２は、第１の金属とは異なる、より具体的には、第１の金属とは異なる仕事関数を有する、第２の金属を含むことができる。以下に詳述される形成技術があれば、第１のゲート導体層４２１は、第１の金属の上方に第２の金属層をさらに含むことができる。当業者であれば、この第１のゲート導体層４２１の有効仕事関数は、主にゲート誘電体層４１１に最も近い第１の金属に基づいて定められることを認識するであろう。ｎ型電界効果トランジスタ（ＮＦＥＴ）の場合、第１のゲート導体層４２１の第１の金属は、ｎ型金属又はｎ型金属合金を含むことができ、第２のゲート導体層４２２の第２の金属は、ｐ型金属又はｐ型金属合金を含むことができる。ｐ型電界効果トランジスタ（ＰＦＥＴ）の場合、第１のゲート導体層４２１の第１の金属は、ｐ型金属又はｐ金属合金を含むことができ、第２のゲート導体層４２２の第２の金属は、ｎ型金属又はｎ型金属合金を含むことができる。
別の例において、第１のゲート導体層４２１は金属を含むことができ、第２のゲート導体層４２２は、この金属とは異なる仕事関数を有するドープされたポリシリコンを含むことができる。以下に詳述される形成技術があれば、第１のゲート導体層４２１は、この金属の上方にドープされたポリシリコンの層をさらに含むことができる。当業者であれば、この第１のゲート導体層４２１の有効仕事関数は、主にゲート誘電体層４１１に最も近い金属に基づいて定められることを認識するであろう。ＮＦＥＴの場合、第１のゲート導体層４２１の金属は、ｎ型金属又はｎ型金属合金を含むことができ、第２のゲート導体層４２２のポリシリコンは、ｐ型ドーパント（例えば、ホウ素（Ｂ））でドープすることができる。ｐ型電界効果トランジスタ（ＰＦＥＴ）の場合、第１のゲート導体層４２１の金属は、ｐ型金属又はｐ型金属合金を含むことができ、第２のゲート導体層４２２のポリシリコンは、ｎ型ドーパント（例えば、リン、アンチモン、又はヒ素）でドープすることができる。
さらに、この実施形態１００ｃにおいては、第１のゲート誘電体層４１１及び第２のゲート誘電体層４１２は、異なる一定の電荷量を有し、随意的には異なる厚さを有する、異なる誘電体材料を含み、結果として異なる有効仕事関数がもたらされる。例えば、第１のゲート誘電体層４１１は、第１の高ｋ誘電体材料を含むことができ、第２のゲート誘電体層４１２は、第１の高ｋ誘電体材料とは異なり、かつ、第１の高ｋ誘電体材料とは異なる一定の電荷量を有する、第２の高ｋ誘電体材料を含むことができる。さらに、第１のゲート誘電体層４１１は第１の厚さを有し、第２のゲート誘電体層４１２は、第１の厚さとは異なる（例えば、示されるように、第１の厚さより厚い）第２の厚さを有することができる。以下に詳述される形成技術があれば、第２のゲート導体層４１２は、第２の高ｋ誘電体材料の下方に第１の高ｋ誘電体材料層をさらに含むことができることに留意すべきである。つまり、第１のゲート誘電体層４１１の第１の高ｋ誘電体材料は、側壁１５２を超えて分離領域１２０の上に横方向に延びることができ、第２の高ｋ誘電体材料を上方に形成することができる。従って、第２のゲート誘電体層４１２は、異なるタイプの高ｋ誘電体の幾つかの層を含むことができる。
図５を参照すると、上述の電界効果トランジスタの実施形態を形成するための方法の実施形態も開示される。この方法の実施形態は、バルク・シリコン又はシリコン・オン・インシュレータ（ＳＯＩ）ウェハのような基板１０１を準備することを含む（５０２、図６を参照されたい）。
次に、分離領域１２０が半導体本体１１０の側壁１５２に横方向に隣接して配置されるように、基板１０１上に半導体本体１１０及び分離領域１２０が形成される（５０４、図７を参照されたい）。例えば、従来の浅いＳＴＩ技術を用いて、基板１０１の上面において、半導体材料１０３（例えば、単結晶シリコン）内に、浅いトレンチ分離（ＳＴＩ）領域１２０を形成し、半導体材料１０３の残りの部分が半導体本体１１０を生成するようにすることができる。
次に、半導体本体１１０の指定されたチャネル領域１５０の幅１８０を横切り、側壁１５２を超えて分離領域１２０の上に横方向にさらに延びるゲート構造体２００、３００、４００が形成される（５０６、図１を参照されたい）。このゲート構造体２００、３００、４００は、具体的には、チャネル領域１５０の中央部分１５１の上方の、第１の有効仕事関数を有する第１のセクション１７１と、チャネル領域１５０内の側壁１５２の上方（すなわち、半導体本体１１０と分離領域１２０との間の界面におけるチャネル幅のエッジの上方）の、第１の有効仕事関数とは異なる第２の有効仕事関数を有する第２のセクション１７２とを有するように形成される。第１のセクション１７１の第１の有効仕事関数、及びこれとは異なる第２のセクション１７２の第２の有効仕事関数は、側壁１５２における（特定的には、チャネル幅のコーナー部における）チャネル領域１５０の閾値電圧が、チャネル領域１５０の中央部分１５１における閾値電圧と少なくとも等しくなることを確実にする。このことを達成するために、幾つかの異なる方法の実施形態が開示される。
本方法の１つの実施形態においては、指定されたチャネル領域１５０の幅を横切り、チャネル側壁１５２を超えて分離領域１２０の上に横方向にさらに延びるゲート誘電体層２１１が形成される（６０２、図８を参照されたい）。具体的には、半導体本体１１０及び分離領域１２０の上に、高ｋ誘電体材料を堆積することができる。次に、ゲート誘電体層２１１上に、より具体的には、チャネル領域１５０の中央部分１５１の真上に、第１のゲート導体層２２１が形成される（６０４、図９を参照されたい）。次いで、チャネルの側壁１５２の上方のゲート誘電体層２１１上に、第１のゲート導体層２２１とは異なる第２のゲート導体層２２２が形成される（６０６、図２を参照されたい）。
具体的には、プロセス６０４−６０６は、ゲート誘電体層２１１の上に金属を堆積することを含むことができる。ＮＦＥＴの場合、この金属は、ｎ型金属又はｎ型金属合金を含むことができ、ＰＦＥＴの場合、この金属は、ｐ型金属又はｐ型金属合金を含むことができる。次に、この金属は、チャネルの中央部分１５１の上方にだけ残るように、リソグラフィによりパターン形成される（図９の要素２２１を参照されたい）。次に、第１の金属とは異なる仕事関数を有する第２の金属が堆積される。例えば、ＮＦＥＴの場合、この第２の金属は、ｐ型金属又はｐ型金属合金を含むことができ、ＰＦＥＴの場合、この第２の金属は、ｎ型金属又はｎ型金属合金を含むことができる（上述したように）。代替的に、第２の金属を堆積する代わりに、ポリシリコン材料を堆積することもできる。このポリシリコン材料は、以前に堆積された金属とは異なる仕事関数を有するように、堆積時に適切にドープしてもよく、又は、後で適切なドーパントを注入してもよい。例えば、ＮＦＥＴの場合、このポリシリコンは、ｐ型ドーパント（例えば、ホウ素（Ｂ））でドープすることができ、ＰＦＥＴの場合、このポリシリコンは、ｎ型ドーパント（例えば、リン（Ｐ）、ヒ素（Ａｓ）、又はアンチモン（Ｓｂ））でドープすることができる。次に、第２の金属（又は、ドープされたポリシリコン）がリソグラフィによりパターン形成され、該第２の金属は、チャネルの中央部分１５１の上方の金属を横切り、チャネルの側壁１５２を超えて、分離領域１２０の上方に露出されたゲート誘電体層２１１の部分の上に横方向にさらに延びるようになる（図２の要素２２２を参照されたい）。
本方法の別の実施形態において、チャネル領域１５０の中央部分１５１の上方にだけ、第１のゲート誘電体層３１１が形成される（７０２、図１０を参照されたい）。次に、第１のゲート誘電体層３１１に隣接して、チャネル側壁１５２の上方に第２のゲート誘電体層３１２が形成される（７０４、図１１を参照されたい）。この第２のゲート誘電体層３１２は、第１のゲート誘電体層３１１とは異なり、より具体的には、第１のゲート誘電体層３１１とは異なる一定の電荷量を有する。
具体的には、プロセス７０２−７０４は、第１の高ｋ誘電体材料を堆積することを含むことができる。次に、その第１の高ｋ誘電体材料がリソグラフィによりパターン形成され、チャネルの側壁１５２の上方の部分が除去される（図１０の要素３１１を参照されたい）。次に、第１の高ｋ材料とは異なる（異なる電荷量を有する）第２の高ｋ誘電体材料が堆積され、リソグラフィによりパターン形成され、チャネルの中央部分１５１の上方の、この第２の高ｋ誘電体材料の一部分が除去される（図１１の要素３１２を参照されたい）。第１の誘電体材料及び第２の誘電体材料は異なるものであり、かつ、別個に堆積されるので、これらは、必要に応じて（示されるような）異なる厚さを有し、所望の異なる有効仕事関数を達成するように堆積することもできる。
プロセス７０２−７０４において、第１のゲート誘電体層３１１及び第２のゲート誘電体層３１２が形成されると、第１のゲート誘電体層３１１及び第２のゲート誘電体層３１２の両方の上に、ゲート導体層３２１が形成される（７０６、図３を参照されたい）。このゲート導体層３２１は、金属を堆積させ、次にリソグラフィによりパターン形成することにより形成することができる。ＮＦＥＴの場合、この金属は、ｎ型金属又はｎ型金属合金を含むことができ、ＰＦＥＴの場合、この金属は、ｐ型金属又はｐ型金属合金を含むことができる。
本方法の別の実施形態において、指定されたチャネル領域１５０の幅１８０を横切り、チャネル側壁１５２を超えて分離領域１２０の上に横方向にさらに延びる第１のゲート誘電体層４１１が形成される（８０２、図８を参照されたい）。次に、第１のゲート誘電体層４１１上に、より具体的には、チャネル領域１５０の中央部分１５１の真上に、第１のゲート導体４２１が形成される（８０４、図９を参照されたい）。次に、チャネルの側壁１５２の上方の第１のゲート誘電体層４１１上に、第１のゲート誘電体層４１１とは異なる（すなわち、異なる電荷量を有する）第２のゲート誘電体層４１２が形成される（８０６、図１２を参照されたい）。最後に、チャネルの側壁１５２の上方の第２のゲート誘電体層４１２上に、第１のゲート導体層４２１とは異なる第２のゲート導体層４２２が形成される（８０８、図４を参照されたい）。
具体的には、プロセス８０２−８０８は、指定されたチャネル領域１５０の幅１８０を横切り、チャネル側壁１５２を超えて分離領域１２０の上に横方向にさらに延びる第１の高ｋ誘電体材料を堆積することを含むことができる（図８の要素４１１を参照されたい）。次に、第１の高いｋ誘電体材料の上に金属を堆積することができる。ＮＦＥＴの場合、この金属は、ｎ型金属又はｎ型金属合金を含むことができ、ＰＦＥＴの場合、この金属は、ｐ型金属又はｐ型金属合金を含むことができる。次に、この金属は、チャネルの中央部分１５１の上方にだけ残るように、リソグラフィによりパターン形成され、チャネルの側壁１５２の上方の第１の高ｋ誘電体材料が露出される（図９の要素４２１を参照されたい）。次に、露出された第１の高ｋ誘電層４１１及び金属４２１にわたって、第１の高ｋ誘電体材料とは異なる（すなわち、異なる電荷量を有する）第２の高ｋ誘電体材料を堆積することができる。チャネルの中央部分１５１の上方の以前に堆積された金属４２１上の第２の高ｋ誘電体材料の一部分が除去される（すなわち、第２の高ｋ誘電体材料がリソグラフィによりパターン形成される）（図１２の要素４１２を参照されたい）。最後に、以前に堆積された第１の材料とは異なる仕事関数を有する第２の金属が堆積される。例えば、ＮＦＥＴの場合、この第２の金属は、ｐ型金属又はｐ型金属合金を含むことができ、ＰＦＥＴの場合、この第２の金属は、ｎ型金属又はｎ型金属合金を含むことができる（上述のように）。代替的に、第２の金属を堆積する代わりに、ポリシリコン材料を堆積することもできる。このポリシリコン材料は、以前に堆積された金属とは異なる仕事関数を有するように、堆積時に適切にドープしてもよく、又は、後で適切なドーパントを注入してもよい。例えば、ＮＦＥＴの場合、このポリシリコンは、ｐ型ドーパント（例えば、ホウ素（Ｂ））でドープすることができ、ＰＦＥＴの場合、このポリシリコンは、ｎ型ドーパント（例えば、リン（Ｐ）、ヒ素（Ａｓ）、又はアンチモン（Ｓｂ））でドープすることができる。次に、第２の金属（又は、ドープされたポリシリコン）がリソグラフィによりパターン形成され、該第２の金属が、チャネルの中央部分１５１の上方の金属４２１を横切り、チャネル側壁１５２を超えて、分離領域１２０の上に露出されたゲート誘電体層２１１の部分の上に横方向にさらに延びるようになる（図４の要素４２２を参照されたい）。
再び図５を参照すると、ゲート構造体２００、３００又は４００の完成後、付加的な処理を行なって、ＦＥＴ構造体を完成する。この付加的な処理は、これらに限られるものではないが、ハロ注入、ソース／ドレイン延長部注入、ゲート側壁スペーサ形成、ソース／ドレイン注入、シリサイド形成、層間誘電体堆積、コンタクト形成等を含む。
本開示の目的のために、ｎ型金属又は金属合金は、近伝導帯（near conduction band)
の金属又は金属合金（例えば、半導体本体１１０のＥｃの０．２ｅＶ内の金属又は金属合金）として定義されることに留意すべきである。例示的なｎ型又は金属合金は、これらに限られるものではないが、窒化チタン、窒化チタンシリコン、窒化タンタル、窒化タンタルシリコン、アルミニウム、銀、ハフニウム等を含む。これに対して、ｐ型金属又は金属合金は、近価電子帯（near valence band）の金属又は金属合金（例えば、半導体本体１１０のＥｖの０．２ｅＶ内の金属又は金属合金）として定義される。例示的なｐ型金属又は金属合金は、これらに限られるものではないが、レニウム、酸化レニウム、白金、ルテニウム、酸化ルテニウム、ニッケル、パラジウム、イリジウム等を含む。さらに、高ｋ誘電体材料は、３．９を上回る（すなわち、ＳｉＯ２の誘電率を上回る）誘電率「ｋ」を有する誘電体材料を含むことを理解すべきである。例示的な高ｋ誘電体材料は、これらに限られるものではないが、ハフニウム・ベースの材料（例えば、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、又はＨｆＡｌＯ）、又は他の何らかの好適な高ｋ誘電体材料（例えば、Ａｌ２Ｏ３、ＴａＯ５、ＺｒＯ５等）を含む。
さらに、以下の特許請求の範囲における全ての手段又はステップとの組み合わせ（ミーンズ又はステップ・プラス・ファンクション）要素の対応する構造体、材料、行為及び等価物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造体、材料、又は行為をも含むことが意図されることを理解すべきである。さらに、本発明の上記の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、又は本発明を開示された形態に限定することを意図するものでもないことを理解すべきである。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を、種々の変更を有する種々の実施形態について企図される特定の使用に好適なものとして理解することを可能にするために、選択及び記載された。上記の説明においては、本発明の実施形態を不必要に曖昧にしないように、周知の構成要素及び処理技術は省略されている。
また、上記の説明で用いられる用語は、特定の実施形態を説明するだけのものであり、本発明を限定することを意図したものではないことも理解すべきである。例えば、本明細書で用いられる場合、「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈によりそうでないことが明確に示されない限り、同様に複数形も含むことが意図されている。さらに、用語「含む（ｃｏｍｐｒｉｓｅ）」、「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」、及び／又は「組み込んでいる（ｉｎｃｏｒｐｏｒａｔｉｎｇ）」は、本明細書で用いられる場合、記述された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を示すが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらの群の存在又は付加を除外するものではない。
従って、改善された電界効果トランジスタ（ＦＥＴ）の構造体、及び該構造体を形成する方法の実施形態が上記に開示される。ＦＥＴ構造体の実施形態の各々は、固有のゲート構造体を組み込む。具体的には、このゲート構造体は、ＦＥＴチャネル領域の中央部分の上方の第１のセクションと、チャネル幅のエッジの上方（すなわち、チャネル領域と隣接する分離領域との間の界面の上方）の第２のセクションとを有する。第１のセクション及び第２のセクションは、これらが異なる有効仕事関数（すなわち、それぞれ第１の有効仕事関数及び第２の有効仕事関数）を有するという点で異なる（すなわち、これらは、異なるゲート誘電体層及び／又は異なるゲート導体層を有する）。チャネル幅のエッジにおける閾値電圧が上昇することを確実にするように、異なる有効仕事関数が選択される。
１００ａ−ｃ：電界効果トランジスタの実施形態
１０１：基板
１０３：半導体材料
１１０：半導体本体
１２０：分離領域
１５０：チャネル領域
１５１：中央部分
１５２：側壁
１６０：ソース／ドレイン領域
１７１：第１のセクション
１７２：第２のセクション
１８０：幅
２００、３００、４００：ゲート構造体
２１１：ゲート誘電体層
２２１、４２１：第１のゲート導体層
２２２、４２２：第２のゲート導体層
３１１、４１１：第１のゲート誘電体層
３１２、４１２：第２のゲート誘電体層
３２１：金属ゲート導体層

Claims (25)

  1. 基板と、
    側壁と中央部分とを有するチャネル領域を含む、前記基板上の半導体本体と、
    前記側壁に横方向に隣接して配置された前記基板上の分離領域と、
    前記チャネル領域の幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート構造体と、
    を含み、
    前記ゲート構造体は、前記中央部分の上方の第１のセクションと、前記側壁の上方の、前記第１のセクションとは異なる第２のセクションとを含み、
    前記第１のセクションは第１の有効仕事関数を有し、前記第２のセクションは、前記第１の有効仕事関数とは異なる第２の有効仕事関数を有する、
    電界効果トランジスタ。
  2. 前記第１のセクションは前記第１の有効仕事関数を有し、前記第２のセクションは前記第２の有効仕事関数を有し、前記側壁における第２の閾値電圧は、前記中央部分における第１の閾値電圧と少なくとも等しくなる、請求項１に記載の電界効果トランジスタ。
  3. 前記第１のセクションは、前記中央部分の上方の第１のゲート導体層を含み、
    前記第２のセクションは、前記側壁の上方の第２のゲート導体層を含み、
    前記第１のゲート導体層及び前記第２のゲート導体層は、異なる導電材料を含む、請求項１又は請求項２のいずれかに記載の電界効果トランジスタ。
  4. 前記第１のゲート導体層は第１の金属を含み、前記第２のゲート導体層は、前記第１の金属とは異なる第２の金属を含む、請求項３に記載の電界効果トランジスタ。
  5. 前記第１のゲート導体層は、前記第１の金属の上方の前記第２の金属をさらに含む、請求項４に記載の電界効果トランジスタ。
  6. 前記第１のゲート導体層は金属を含み、前記第２のゲート導体層はドープされたポリシリコンを含む、請求項３に記載の電界効果トランジスタ。
  7. 前記第１のセクションは、前記中央部分の上方の第１のゲート誘電体層を含み、
    前記第２のセクションは、前記側壁の上方の第２のゲート誘電体層を含み、
    前記第１のゲート誘電体層及び前記第２のゲート誘電体層は、異なる一定の電荷量を有する異なるゲート誘電体材料を含む、請求項１又は請求項２のいずれかに記載の電界効果トランジスタ。
  8. 前記第１のゲート誘電体層は第１の高ｋ誘電体材料を含み、前記第２のゲート誘電体層は、前記第１の高ｋ誘電体材料とは異なる第２の高ｋ誘電体材料を含む、請求項７に記載の電界効果トランジスタ。
  9. 基板と、
    側壁と中央部分とを有するチャネル領域を含む、前記基板上の半導体本体と、
    前記側壁に横方向に隣接して配置された前記基板上の分離領域と、
    前記チャネル領域の幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート構造体と、
    を含み、
    前記ゲート構造体は、前記中央部分の上方の第１のセクションと、前記側壁の上方の第２のセクションとを含み、
    前記第１のセクション及び前記第２のセクションが、異なるゲート誘電体層及び異なるゲート導体層を含み、前記第１のセクションは第１の有効仕事関数を有し、前記第２のセクションは、前記第１の有効仕事関数とは異なる第２の有効仕事関数を有する、電界効果トランジスタ。
  10. 前記第１のセクションは前記第１の有効仕事関数を有し、前記第２のセクションは前記第２の有効仕事関数を有し、前記側壁における第２の閾値電圧は、前記中央部分における第１の閾値電圧と少なくとも等しくなる、請求項９に記載の電界効果トランジスタ。
  11. 前記第１のセクションは、第１の金属を含む第１のゲート導体層を含み、前記第２のセクションは、前記第１の金属とは異なる第２の金属を含む第２のゲート導体層を含む、請求項９又は請求項１０のいずれかに記載の電界効果トランジスタ。
  12. 前記第１のゲート導体層は、前記第１の金属の上方の前記第２の金属をさらに含む、請求項１１に記載の電界効果トランジスタ。
  13. 前記第１のセクションは、金属を含む第１のゲート導体層を含み、前記第２のセクションは、ドープされたポリシリコンを含む第２のゲート導体層を含む、請求項９に記載の電界効果トランジスタ。
  14. 前記異なるゲート誘電体層は、異なる一定の電荷量を有する異なる高ｋゲート誘電体層を含む、請求項９に記載の電界効果トランジスタ。
  15. 前記第２のセクションは、積層された複数のゲート誘電体層をさらに含む、請求項９に記載の電界効果トランジスタ。
  16. 電界効果トランジスタを形成する方法であって、
    基板を準備することと、
    前記基板上に、半導体本体と、前記半導体本体の側壁に横方向に隣接して配置された分離領域とを形成することと、
    前記半導体本体のチャネル領域の幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート構造体を形成することと、
    を含み、
    前記ゲート構造体を形成することは、前記チャネル領域の中央部分の上方の、第１の有効仕事関数を有する第１のセクションと、前記側壁の上方の前記第１の有効仕事関数とは異なる第２の有効仕事関数を有する第２のセクションとを有する前記ゲート構造体を形成することを含む、前記方法。
  17. 前記第１のセクションの前記第１の有効仕事関数及び前記第２のセクションの前記第２の有効仕事関数により、前記側壁における第２の閾値電圧が、前記中央部分における第１の閾値電圧と少なくとも等しくなる、請求項１６に記載の方法。
  18. 前記ゲート構造体を形成することは、
    前記チャネル領域の前記幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート誘電体層を形成することと、
    前記チャネル領域の前記中央部分の上方の前記ゲート誘電体層上に、第１のゲート導体層を形成することと、
    前記側壁の上方の前記ゲート誘電体層上に、前記第１のゲート導体層とは異なる第２のゲート導体層を形成することと、
    を含む、請求項１６又は請求項１７のいずれかに記載の方法。
  19. 前記第１のゲート導体層を形成すること及び前記第２のゲート導体層を形成することは、
    第１の金属を堆積することと、
    前記第１の金属が前記中央部分の上方にだけ残るように、前記第１の金属をパターン形成することと、
    前記第１の金属とは異なる仕事関数を有する第２の金属を堆積することと、
    前記第２の金属が、前記第１の金属上及び前記側壁の上方の前記ゲート誘電体層上に残るように、前記第２の金属をパターン形成することと、
    を含む、請求項１８に記載の方法。
  20. 前記第１のゲート導体層を形成すること及び前記第２のゲート導体層を形成することは、
    金属を堆積することと、
    前記金属が前記中央部分の上方にだけ残るように、前記金属をパターン形成することと、
    ドープされたポリシリコンを堆積することと、
    前記ドープされたポリシリコンが、前記金属上及び前記側壁の上方の前記ゲート誘電体層上に残るように、前記ドープされたポリシリコンをパターン形成することと、
    を含む、請求項１８に記載の方法。
  21. 前記ゲート構造体を形成することは、
    前記チャネル領域の前記中央部分の上方に、第１のゲート誘電体層を形成することと、
    前記第１のゲート誘電体層に隣接して前記側壁の上に、前記第１のゲート誘電体層とは異なる第２のゲート誘電体層を形成することであって、前記第１のゲート誘電体層及び前記第２のゲート誘電体層は、異なる一定の電荷量を有する、当該形成することと、
    前記第１のゲート誘電体層上及び前記第２のゲート誘電体層上に、ゲート導体層を形成することと、
    を含む、請求項１６に記載の方法。
  22. 前記第１のゲート誘電体層を形成することは、第１の高ｋ誘電体材料を用いることを含み、前記第２のゲート誘電体層を形成することは、前記第１の高ｋ誘電体材料とは異なる第２の高ｋ誘電体材料を用いることを含む、請求項２１に記載の方法。
  23. 電界効果トランジスタを形成する方法であって、
    基板を準備することと、
    前記基板上に、半導体本体と、前記半導体本体の側壁に横方向に隣接して配置された分離領域とを形成することと、
    前記半導体本体のチャネル領域の幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びるゲート構造体を形成することと、
    を含み、
    前記ゲート構造体を形成することは、第１のセクション及び第２のセクションが異なるゲート誘電体層及び異なるゲート導体層を有するように、前記チャネル領域の中央部分の上方の第１のセクションと、前記側壁の上方の第２のセクションとを有する前記ゲート構造体を形成することを含む、前記方法。
  24. 前記ゲート構造体を形成することは、前記第１のセクションが第１の有効仕事関数を有し、前記第２のセクションが、前記第１の有効仕事関数とは異なる第２の有効仕事関数を有するように前記ゲート構造体を形成し、前記側壁における第２の閾値電圧が、前記中央部分における第１の閾値電圧と少なくとも等しくすることを含む、請求項２３に記載の方法。
  25. 前記ゲート構造体を形成することは、
    前記チャネル領域の前記幅を横切り、前記側壁を超えて前記分離領域の上に横方向にさらに延びる第１のゲート誘電体層を形成することと、
    前記第１のゲート誘電体層上の前記中央部分の上方に、第１のゲート導体層を形成することと、
    前記側壁の上方の前記第１のゲート誘電体層上に、前記第１のゲート誘電体層とは異なり、かつ、前記第１のゲート誘電体層とは異なる一定の電荷量を有する第２のゲート誘電体層を形成することと、
    前記第２のゲート誘電体層上及び前記第１のゲート導体層上に、前記第１のゲート導体層とは異なる第２のゲート導体層を形成することと、
    を含む、請求項２３又は請求項２４のいずれかに記載の方法。
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