KR20110050787A - 반도체 소자 제조 시 금속 전극 형성 방법 - Google Patents

반도체 소자 제조 시 금속 전극 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 시 금속 전극 형성 방법에 있어서, 종래 알루미늄 금속 전극의 형성 시 USG막 갭필 공정과 USG의 CMP 공정을 생략하고, 금속 전극 상부에 금속 전극의 모양과 같이 산화막을 형성시킴으로서 산화막과 금속 전극간 저항 콘텍 특성 향상을 위한 어닐링 공정 시 금속 전극의 슬릿으로부터 발생하는 스트레스가 금속 전극의 전방향으로 분산되도록 하여 필링 현상을 방지시킬 수 있다. 이에 따라 필링 현상의 제어를 통해 양질의 웨이퍼 생산 및 장비의 오염을 방지시킬 수 있으며, 알루미늄 금속 전극에 대한 어닐링 공정의 온도를 400∼500℃까지 높일 수 있어 저항 콘텍 특성을 보다 향상시킬 수 있다.
필링, 금속전극, 알루미늄, 어닐링, TEOS

Description

반도체 소자 제조 시 금속 전극 형성 방법{METHOD FOR FORMING METAL ELECTRODE IN CASE OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 알루미늄 금속 전극의 형성 시 USG(undoped silicate glass)막 갭필(gap fill) 공정과 USG의 CMP(chemical mechanical polishing) 공정을 생략하고, 금속 전극(metal electrode) 상부에 금속 전극의 모양과 같이 산화막(oxide layer)을 형성시킴으로서 산화막과 금속 전극간 저항 콘텍(ohmic contact) 특성 향상을 위한 어닐링(anealing) 공정 시 금속 전극의 슬릿(slit)으로부터 발생하는 스트레스(stress)가 금속 전극의 전방향으로 분산되도록 하여 필링(peeling) 현상을 방지시킬 수 있도록 하는 반도체 소자 제조 시 금속 전극 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 트랜지스터(transistor), 저항(resister) 및 캐패시터(capacitor) 등으로 구성되며, 이러한 반도체 소자는 트랜지스터 상부에 금속 전극을 이용하여 전류를 흘림으로써 구동된다.
위와 같은 반도체 소자를 반도체 기판상에 구현하는데 있어서 금속배선은 필 수적으로 요구되며, 금속배선은 반도체 소자의 제품에 따라 1개의 층부터 그 이상의 층까지 다양하며, 특히 구리(Cu)를 이용하거나 알루미늄(Al)을 이용하느냐에 따라 전기적 특성이 서로 상이하다.
위와 같은 금속배선에 있어서 구리를 이용하는 것이 반도체 소자의 특성에 유용하다고 알려져 있으나, 오염문제 및 생산원가 등의 문제로 인해 알루미늄이 일반적으로 사용된다.
도 1a 내지 도 1d은 종래 트랜지스터 등의 반도체 소자에서 금속 전극을 형성하는 공정을 도시한 것이다. 이하, 도 1a 내지 도 1d를 참조하여 금속 전극 형성 공정을 상세히 설명하기로 한다.
먼저, 도 1a에서와 같이 반도체 기판상 타이타늄(Ti)/질화타이타늄(TiN)/알루미늄구리(AlCu)/질화타이타늄(TiN)으로 구성되는 알루미늄 전극(100)을 형성시킨 후, 알루미늄 전극(100) 상부에 전극의 보호 및 오염방지를 위한 10000Å 정도의 USG막(102)을 형성시킨다.
이어, 도 1b에서와 같이 USG막(102)에 대한 CMP를 수행하여 USG막(102)을 3000Å 정도의 두께까지 식각시킨 후, 도 1c에서와 같이 USG막(102)의 상부에 TEOS(Tetra-Ethyl-Ortho-Silicate)막(104)을 1000Å정도의 두께로 증착시킨다.
이어, 도 1d에서와 같이 최종적으로 저항 콘텍(ohmic contact)을 향상시키기 위한 어닐링 공정을 수행한다. 위와 같은 어닐링 공정은 보통 신터(sinter)라는 공정으로 불리우며, 알루미늄(Al)의 녹는점(620∼640℃)보다 낮은 온도에서 불활성 가스 및 H2 분위기에서 진행되도록 하여 금속 전극 하부의 산화막(oxide) 및 질화 막(nitride) 내에 댕글링 본드(dangling bond)를 제거시킴으로써, 저항 콘텍 특성이 향상될 수 있도록 한다.
그러나, 위 도 1a 내지 도 1d에서와 같은 종래 금속 전극 형성 공정에서는 저항 콘텍 특성을 향상시키기 위해 행해지는 어닐링 공정에 있어서, 알루미늄의 녹는점 온도보다 낮은 온도에서 어닐링을 진행시킨다고 하더라도 400℃ 이상의 온도에서는 알루미늄의 열팽창으로 인한 스트레스가 증가한다.
위와 같은 스트레스는 도 1d에서 보여지는 바와 같이 알루미늄 금속 전극 슬릿에서 z축으로 발생하여 알루미늄 전극 상부에 형성된 TEOS막 또는 USG막 등의 산화막에서 도 2에서 보여지는 바와 같은 써클 디펙(circle defect)나 블리스터(blister) 등의 필링(peeling) 현상(200)을 발생시킨다. 이에 따라, 위와 같은 필링 현상으로 인해 웨이퍼(wafer)내 디펙(defect)이 유발되어 반도체 장치를 오염시키거나 반도체 제품의 특성에 악영향을 미치는 문제점이 있었다.
따라서 본 발명은 반도체 소자의 알루미늄 금속 전극의 형성 시 USG막 갭필 공정과 USG의 CMP 공정을 생략하고, 금속 전극 상부에 금속 전극의 모양과 같이 산화막을 형성시킴으로서 산화막과 금속 전극간 저항 콘텍 특성 향상을 위한 어닐링 공정 시 금속 전극의 슬릿으로부터 발생하는 스트레스가 금속 전극의 전방향으로 분산되도록 하여 필링 현상을 방지시킬 수 있도록 하는 반도체 소자 제조 시 금속 전극 형성 방법을 제공하고자 한다.
상술한 본 발명은 반도체 소자 제조 시 금속 전극 형성 방법으로서, 반도체 기판 상 알루미늄 금속 전극을 형성시키는 단계와, 상기 알루미늄 금속 전극이 형성된 반도체 기판의 전면에 상기 알루미늄 금속 전극의 형태로 절연막을 형성시키는 단계와, 상기 절연막이 형성된 알루미늄 금속 전극에 대해 어닐링을 수행시키는 단계를 포함한다.
또한, 상기 알루미늄 금속 전극은, 타이타늄막/타이타늄 질화막/알루미늄 구리막/타이타늄 질화막으로 구성되며, 상기 절연막은, 1000∼1200Å의 두께를 가지는 TEOS 막으로 형성되는 것을 특징으로 한다.
본 발명은 반도체 소자의 제조 시 금속 전극 형성 방법에 있어서, 종래 알루미늄 금속 전극의 형성 시 USG막 갭필 공정과 USG의 CMP 공정을 생략하고, 금속 전극 상부에 금속 전극의 모양과 같이 산화막을 형성시킴으로서 산화막과 금속 전극간 저항 콘텍 특성 향상을 위한 어닐링 공정 시 금속 전극의 슬릿으로부터 발생하는 스트레스가 금속 전극의 전방향으로 분산되도록 하여 필링 현상을 방지시킬 수 있는 이점이 있다.
또한, 필링 현상의 제어를 통해 양질의 웨이퍼 생산 및 장비의 오염을 방지 시킬 수 있으며, 알루미늄 금속 전극에 대한 어닐링 공정의 온도를 400∼500℃까지 높일 수 있어 저항 콘텍 특성을 보다 향상시킬 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3a 내지 도 3b는 본 발명의 실시 예에 따른 트래지스터의 금속 전극을 형성하는 공정을 도시한 것이다. 이하, 도 3a 내지 도 3e를 참조하여 본 발명의 금속 전극 형성 공정을 상세히 설명하기로 한다.
먼저, 도 3a에서 보여지는 바와 같이, 반도체 기판(300)상 절연막(302) 내에 금속 전극이 형성될 영역(304)을 패터닝(patterning) 식각한 후, 도 3b에서와 같이 금속 전극이 형성될 영역(304)내에 베리어막(barrier layer) 으로 타이타늄막(Ti)/타이타늄 질화막(TiN)(306/308)을 형성시키고, 반도체 기판(300)의 상부면에 알루미늄 구리막(AlCu)(310)을 형성시켜 금속 전극이 형성될 영역(304)을 갭필(gap fill)시킨다.
이때, 타이타늄막(Ti)(306)은 110Å, 타이타늄 질화막(TiN)(308)은 220Å, 알루미늄 구리막(AlCu)(310)은 5000Å 정도의 두께로 형성될 수 있다.
이어, 도 3c에서와 같이, CMP(chemical mechanical polishing)를 통해 반도체 기판(300)의 상부면을 평탄화시키고, 타이타늄 질화막(TiN)(312)을 증착시킨 후, 반도체 기판(300) 상부면에 포토레지스트막(photo-resist layer)을 도포시킨다. 이어, 포토레지스트막을 사진식각 공정을 통해 금속 전극 영역을 도포한 부분만 남도록 패터닝시켜 포토레지스트 마스크(314)를 형성시킨다. 이때, 타이타늄 질화막(TiN)(312)은 360Å 정도의 두께로 형성될 수 있다.
그런 후, 도 3d에서와 같이, 포토레지스트 마스크(314)을 이용하여 타이타늄 질화막(TiN)(312)과 알루미늄 금속 전극(316) 사이의 절연막(302)을 식각시켜 반도체 기판(300)상 타이타늄막(Ti)/타이타늄 질화막(TiN)/알루미늄 구리막(AlCu)/타이타늄 질화막(TiN)(306/308/310/312)으로 형성되는 알루미늄 금속 전극(316)을 형성시킨다.
이어, 도 3e에서와 같이 알루미늄 금속 전극(316)이 형성된 반도체 기판의 상부면에 산화막(oxide layer)으로 TEOS막(318)을 형성시키되, 알루미늄 금속 전극(316)의 형태가 드러나도록 한다. 이때, TEOS막(318)은 1000∼1200Å범위의 두께로 형성될 수 있다.
이어, 도 3f에서와 같이, TEOS막(318)이 형성된 반도체 기판(300)에 대해 TEOS막(318)과 알루미늄 금속 전극(316)간 저항 콘텍(ohmic contact)의 특성을 향 상시키기 위한 어닐링(anealing) 공정을 수행한다. 이때, 어닐링 공정은 H2:N2의 비율이 1:10∼5:10 분위기로 형성되는 챔버내에서 400∼500℃ 온도 범위에서 수행될 수 있다.
또한, 본 발명의 어닐링 공정 수행 시에는 도 3f에서 보여지는 바와 같이, TEOS막(318)이 알루미늄 금속 전극(316)의 모양과 유사하게 형성됨으로써 어닐링에 따른 알루미늄 금속 전극(316)의 슬릿(slit)에서 발생하는 스트레스(stress)가 알루미늄 금속 전극(316)의 z축 방향 뿐만 아니라 전방향으로 분산됨으로써, 필링(peeling) 현상이 발생하지 않게 된다.
도 4는 본 발명의 실시 예에 따른 금속 전극 형성 방법에 따라 최종 형성된 금속 전극의 평면도를 도시한 것으로, 어닐링 공정 후에도 알루미늄 금속 전극(316)의 스트레스에 의한 써클 디펙트(circle defect)나 블리스터(blister) 등의 필링 현상이 발생하지 않은 것을 확인할 수 있다.
상기한 바와 같이, 본 발명의 금속 전극 형성 방법에 있어서, 종래 알루미늄 금속 전극의 형성 시 USG막 갭필 공정과 USG의 CMP 공정을 생략하고, 금속 전극 상부에 금속 전극의 모양과 같이 산화막을 형성시킴으로서 산화막과 금속 전극간 저항 콘텍 특성 향상을 위한 어닐링 공정 시 금속 전극의 슬릿으로부터 발생하는 스트레스가 금속 전극의 전방향으로 분산되도록 하여 필링 현상을 방지시킬 수 있다. 이에 따라 필링 현상의 제어를 통해 양질의 웨이퍼 생산 및 장비의 오염을 방지시킬 수 있으며, 알루미늄 금속 전극에 대한 어닐링 공정의 온도를 400∼500℃까지 높일 수 있어 저항 콘텍 특성을 보다 향상시킬 수 있다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
도 1a 내지 도 1d는 종래 금속 전극 형성을 위한 공정 모식도,
도 2는 종래 금속 전극상 필링 현상 발생 예시도,
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 금속 전극 형성을 위한 공정 모식도,
도 4는 본 발명의 실시 예에 따른 필링 현상이 발생하지 않은 금속 전극 예시도.
<도면의 주요 부호에 대한 간략한 설명>
300 : 반도체 기판 302 : 절연막
306 : 타이타늄막 308 : 타이타늄 질화막
310 : 알루미늄 구리막 312 : 타이타늄 질화막
316 : 알루미늄 금속 전극

Claims (5)

  1. 반도체 소자 제조 시 금속 전극 형성 방법으로서,
    반도체 기판 상 알루미늄 금속 전극을 형성시키는 단계와,
    상기 알루미늄 금속 전극이 형성된 반도체 기판의 전면에 상기 알루미늄 금속 전극의 형태로 절연막을 형성시키는 단계와,
    상기 절연막이 형성된 알루미늄 금속 전극에 대해 어닐링을 수행시키는 단계
    를 포함하는 금속 전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 알루미늄 금속 전극은,
    타이타늄막/타이타늄 질화막/알루미늄 구리막/타이타늄 질화막으로 구성되는 것을 특징으로 하는 금속 전극 형성 방법.
  3. 제 1 항에 있어서,
    상기 절연막은,
    1000∼1200Å의 두께를 가지는 TEOS 막으로 형성되는 것을 특징으로 하는 금속 전극 형성 방법.
  4. 제 1 항에 있어서,
    상기 어닐링은,
    400∼500℃ 온도 범위에서 수행되는 것을 특징으로 하는 금속 전극 형성 방법.
  5. 제 4 항에 있어서,
    상기 어닐링은,
    H2:N2의 비율이 1:10∼5:10 분위기에서 수행되는 것을 특징으로 하는 금속 전극 형성 방법.
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