KR20110049522A - 파이프라인 아날로그-디지털 변환기 - Google Patents

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Abstract

본 발명에 따른 파이프라인 ADC는 전단 SHA(Sample-and-Hold Amplifier)를 사용하지 않는 구조의 파이프라인 ADC에 관한 것으로, 전단 SHA를 제거함에 따라 발생하는 제1 서브 레인징 ADC에서의 플래시 ADC와 MDAC간의 샘플링 오차를 최소화하기 위하여, 상기 플래시 ADC에 포함된 전처리 증폭기의 지연 시간을 계산하여 상기 플래시 ADC가 상기 MDAC 보다 지연 시간 만큼 지연된 시점에서 아날로그 입력 신호를 샘플링하도록 함으로써, 전단 SHA를 사용하지 않고도 샘플링 오차를 최소화할 수 있는 것을 특징으로 한다. 따라서 본 발명에 따른 파이프라인 ADC는 전단 SHA를 사용하지 않고도 샘플링 오차를 최소화할 수 있으므로 칩 면적 및 전력 소모를 감소시킬 수 있다.
파이프라인, ADC, SHA, 샘플링 오차, 플래시 ADC, MDAC

Description

파이프라인 아날로그-디지털 변환기{The SHA-less Pipelined Analog-to-Digital Converter}
본 발명은 파이프라인 아날로그-디지털 변환기(Analog-to-Digital Converter, 이하 'ADC'라 함)에 관한 것으로, 더 자세하게는 전단 샘플-앤-홀드 증폭기(Front-end Sample-and-Hold Amplifier, 이하 '전단 SHA'라 함)를 사용하지 않고도 샘플링 오차를 최소화할 수 있는 구조의 파이프라인 ADC에 관한 것이다.
본 발명은 지식경제부의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-S-015-02, 과제명: 45nm급 혼성 SoC용 아날로그 회로].
HDTV와 같은 영상 시스템에서는 12비트에서 14비트 수준의 높은 해상도와 수십 MHz 수준의 높은 샘플링 속도를 갖는 고성능의 아날로그-디지털 신호변환기(Analog-to-Digital Converter, 이하 'ADC'라 함)가 요구되고 있다.
공지의 다양한 종래 ADC 구조 중에서 고속 신호 처리 사양과 고해상도 조건 을 동시에 만족하기 위해 파이프라인 구조를 많이 적용하고 있는 추세이다.
도 1은 종래의 파이프라인 ADC(100)의 회로도이며, 도 2는 도 1에 도시된 제1 서브 레인징 ADC(ADC1)의 회로도이다.
도 1을 참조하면, 종래의 파이프라인 ADC(100)는, 아날로그 입력 신호(Vin)를 샘플링 및 홀딩하는 전단 SHA(110)와, 아날로그 입력 신호(Vin)의 일부를 순차적으로 디지털 변환하는 제1 내지 제K(K는 2 이상의 정수) 서브 레인징(Sub-Ranging) ADC(ADC1, ADC2, …, ADCK)와, 상기 각 서브 레인징 ADC(ADC1, ADC2, …, ADCK)로부터 출력되는 디지털 신호를 보정하여 최종 N비트의 디지털 신호를 출력하는 디지털 보정 회로(140)와, 상기 각 서브 레인징 ADC(ADC1, ADC2, …, ADCK)에 제1, 2 클럭신호(Q1, Q2)를 제공하기 위한 클럭신호 생성기(150)를 포함하여 구성된다.
도 2를 참조하면, 상기 제1 서브 레인징 ADC(ADC1)는 아날로그 입력 신호(Vin)의 일부를 디지털 변환하여 출력하는 플래시(Flash) ADC(120)와, 상기 플래시 ADC(120)를 통해 디지털 변환되고 남은 잔류 전압을 증폭하여 출력하는 MDAC(Multiplying Digital-to-Analog Converter)(130)으로 구성되며, 상기 플래시 ADC(120)는 S/H(Sample/Hold)(121), 다수의 전처리 증폭기(123), 다수의 래치(125)를 포함하고, 상기 MDAC(130)은 S/H(131), 가산기(133), 잔류 전압 증폭기(135) 및 디지털 아날로그 변환기(DAC : Digital-to-Analog Converter)(137)를 포함한다.
이와 같은 구조의 파이프라인 ADC(100)에 있어서, 상기 전단 SHA(110)는 동작 클럭의 반주기 동안 입력 신호를 샘플링하고 나머지 반주기 동안 샘플링한 입력 신호를 홀딩하여 상기 제1 서브 레인징 ADC(ADC1)의 플래시 ADC(120) 및 MDAC(130)에 동시에 제공함으로써 두 블록 간에 발생할 수 있는 샘플링 오차를 최소화하는 역할을 한다.
그러나, 상기 전단 SHA(110)는 하나의 증폭기와 다수의 캐패시터로 구성되기 때문에, 파이프라인 ADC(100)의 동작 속도와 해상도가 증가할수록 상기 전단 SHA(110)에서 많은 전력이 소모되는 문제점이 있으며, 아울러 전단 SHA(110)에 포함된 다수의 캐패시터로 인해 면적이 커지게 되는 문제점도 있다. 또한, 전단 SHA(110)는 파이프라인 ADC(100)의 전단에 위치하기 때문에, 전단 SHA(110)에 포함된 다수의 캐패시터 및 증폭기에서 발생하는 잡음과 비선형 특성이 전체 파이프라인 ADC(100)의 성능을 저하시킬 수 있다.
하지만, 전력 소모 및 면적의 감소를 위해 상기 전단 SHA(110)를 제거하게 되면, 상기 제1 서브 레인징 ADC(ADC1)에서 플래시 ADC(120)와 MDAC(130)이 아날로그 입력 신호(Vin)를 샘플링하는 시점이 달라지게 되어 동일한 값을 샘플링하는 것을 보장할 수 없게 되며, 이로 인해 상기 플래시 ADC(120) 및 상기 MDAC(130) 간에 심각한 샘플링 오차가 야기되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 전단 SHA를 사용하지 않고도 샘플링 오차를 최소화할 수 있는 구조의 파이프라인 ADC를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 파이프라인 아날로그-디지털 변환기는, 아날로그 입력 신호의 일부를 순차적으로 디지털 변환하여 출력하는 제1 내지 제K 서브 레인징 ADC; 상기 제1 내지 제K 서브 레인징 ADC로부터 출력되는 디지털 신호를 보정하여 최종 N비트의 디지털 신호를 출력하는 디지털 보정 회로; 상기 제1 내지 제K 서브 레인징 ADC에 제1, 2 클럭신호를 제공하는 클럭신호 생성기; 및 상기 제1 서브 레인징 ADC에서의 샘플링 오차를 감소시키기 위한 샘플링 오차 감소부를 포함하는 것을 특징으로 한다.
상기 제1 서브 레인징 ADC는, 상기 아날로그 입력 신호의 일부를 디지털 변환하여 출력하며, S/H(Sample/Hold), 다수의 전처리 증폭기 및 다수의 래치를 포함하는 플래시(Flash) ADC; 및 상기 플래시 ADC를 통해 디지털 변환되고 남은 잔류 전압을 증폭하여 출력하며, S/H, 가산기, 잔류 전압 증폭기 및 DAC(Digital-to-Analog Converter)를 포함하는 MDAC(Multiplying Digital-to-Analog Converter)으로 구성된다.
상기 샘플링 오차 감소부는, 상기 클럭신호 생성기로부터 상기 제1 클럭신호를 입력받아 저장하는 클럭 버퍼; 상기 클럭 버퍼로부터 출력되는 클럭신호를 이용하여 상기 플래시 ADC에 포함된 상기 전처리 증폭기의 지연 시간을 계산하는 지연 시간 계산부; 상기 클럭 버퍼로부터 출력되는 클럭신호를 이용하여 상기 MDAC의 샘플링 동작을 위한 제1 샘플링 신호를 생성하는 MDAC 샘플링 신호 생성부; 및 상기 클럭 버퍼로부터 출력되는 클럭신호를 상기 지연 시간 계산부를 통해 계산된 지연 시간 만큼 지연시켜 상기 플래시 ADC의 샘플링 동작을 위한 제2 샘플링 신호를 생성하는 플래시 ADC 샘플링 신호 생성부를 포함한다.
여기에서, 상기 MDAC 샘플링 신호 생성부를 통해 생성된 상기 제1 샘플링 신호에 따라 상기 제1 서브 레인징 ADC의 MDAC에 포함된 S/H가 상기 아날로그 입력 신호를 샘플링하며, 상기 플래시 ADC 샘플링 신호 생성부를 통해 생성된 상기 제2 샘플링 신호에 따라 상기 제1 서브 레인징 ADC의 플래시 ADC에 포함된 S/H가 상기 전처리 증폭기의 지연 시간 만큼 지연된 시점에서 상기 아날로그 입력 신호를 샘플링한다.
상기 지연 시간 계산부는, 상기 클럭신호를 상기 플래시 ADC에 포함된 상기 전처리 증폭기의 지연 시간 만큼 지연시켜 지연된 클럭신호를 생성하는 지연 신호 생성부; 상기 클럭신호와 상기 지연된 클럭신호의 시간차에 해당하는 M비트의 디지털 신호를 출력하는 TDC(Time-to-Digital Converter); 및 상기 TDC로부터 M비트의 디지털 신호를 입력받아 상기 M비트의 디지털 신호에 해당하는 지연 시간을 출력하는 DTC(Digital-to-Time Converter)를 포함하는 것이 바람직하다.
상기 지연 신호 생성부는, 상기 클럭신호에 따라 전원전압 신호를 샘플링하여 출력하는 S/H; 상기 S/H를 통해 샘플링된 신호를 증폭하여 증폭에 의해 지연 시간 만큼 지연된 클럭신호를 출력하는 전처리 증폭기; 및 상기 전처리 증폭기로부터 상기 지연된 클럭신호를 입력받아 출력하는 래치를 포함한다. 여기에서, 상기 지연 신호 생성부에 포함된 S/H, 전처리 증폭기 및 래치는 상기 플래시 ADC에 포함된 S/H, 전처리 증폭기 및 래치와 동일한 특성을 갖는 것이 바람직하며, 이에 따라 상기 지연 신호 생성부로부터 출력되는 지연된 클럭신호는 상기 플래시 ADC로부터 출력되는 신호와 동일한 지연 시간을 갖게 된다.
본 발명에 따르면 파이프라인 ADC에서 전단 SHA를 사용하지 않고도 샘플링 오차를 최소화할 수 있으며, 이에 따라 파이프라인 ADC의 칩 면적 및 전력 소모를 감소시킬 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른 파이프라인 ADC(300)의 회로도이며, 도 4는 도 3에 도시된 제1 서브 레인징 ADC(ADC1)의 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 파이프라인 ADC(300)는, 아날 로그 입력 신호(Vin)의 일부를 순차적으로 디지털 변환하는 제1 내지 제K 서브 레인징 ADC(ADC1, ADC2, …, ADCK)와, 상기 각 서브 레인징 ADC(ADC1, ADC2, …, ADCK)로부터 출력되는 디지털 신호를 보정하여 최종 N비트의 디지털 신호를 출력하는 디지털 보정 회로(340)와, 상기 각 서브 레인징 ADC(ADC1, ADC2, …, ADCK)에 제1, 2 클럭신호(Q1, Q2)를 제공하기 위한 클럭신호 생성기(350)와, 상기 제1 서브 레인징 ADC(ADC1)에서의 샘플링 오차를 감소시키기 위한 샘플링 오차 감소부(360)를 포함하여 구성된다.
도 4를 참조하면, 상기 제1 서브 레인징 ADC(ADC1)는 플래시 ADC(320)와 MDAC(330)으로 구성되며, 상기 플래시 ADC(320)는 S/H(321), 다수의 전처리 증폭기(323), 다수의 래치(325)를 포함하고, 상기 MDAC(330)은 S/H(331), 가산기(333), 잔류 전압 증폭기(335) 및 DAC(337)를 포함한다.
즉, 본 발명의 일 실시예에 따른 파이프라인 ADC(300)는 전단 SHA를 제거함에 따라 발생하는 제1 서브 레인징 ADC(ADC1)에서의 샘플링 오차를 감소시키기 위해 샘플링 오차 감소부(360)가 구비된 점을 제외하고는 도 1에 도시된 종래의 파이프라인 ADC(100)와 동일한 구조를 갖는다.
본 발명에 따른 파이프라인 ADC(300)의 경우, 입력단에서 전단 SHA가 제거되었기 때문에 시간에 따라 신호값이 변하는 아날로그 입력 신호(Vin)가 상기 제1 서브 레인징 ADC(ADC1)에 포함된 플래시 ADC(320)와 MDAC(330)에 직접 인가된다.
하지만, 상기 제1 서브 레인징 ADC(ADC1)에 포함된 플래시 ADC(320)의 S/H(321)와 MDAC(330)의 S/H(331)가 동일한 시점에서 아날로그 입력 신호(Vin)를 샘플링한다 하더라도, 상기 플래시 ADC(320)의 S/H(321)를 통해 샘플링된 신호는 전처리 증폭기(323)를 거치면서 지연되기 때문에, 상기 플래시 ADC(320)와 상기 MDAC(330)간에 심각한 샘플링 오차가 야기된다.
이러한 플래시 ADC(320) 및 MDAC(330)간의 샘플링 오차를 최소화하기 위해, 본 발명의 샘플링 오차 감소부(360)는 플래시 ADC(320)의 S/H(321)가 전처리 증폭기(323)의 지연 시간 만큼 지연된 시점에서 아날로그 입력 신호(Vin)를 샘플링하도록 하며, 이에 대하여 더 자세히 설명하면 다음과 같다.
도 5는 도 3에 도시된 샘플링 오차 감소부(360)의 회로도이고, 도 6, 도 7 및 도 8은 도 5에 도시된 지연 신호 생성부(381), TDC(385) 및 DTC(387)의 회로도이다.
도 5를 참조하면, 본 발명의 샘플링 오차 감소부(360)는, 상기 클럭신호 생성기(350)로부터 제1 클럭신호(Q1)를 입력받아 저장하는 클럭 버퍼(370)와, 상기 클럭 버퍼(370)로부터 출력되는 클럭신호(QA)를 이용하여 플래시 ADC(320)에 포함된 전처리 증폭기(323)의 지연 시간(tdelay)을 계산하는 지연 시간 계산부(380)와, 상기 클럭신호(QA)를 이용하여 상기 MDAC(330)의 샘플링 동작을 위한 제1 샘플링 신호(Q11)를 생성하는 MDAC 샘플링 신호 생성부(390a)와, 상기 지연 시간 계산부(380)를 통해 계산된 지연 시간(tdelay) 만큼 상기 클럭신호(QA)를 지연시켜 상기 플래시 ADC(320)의 샘플링 동작을 위한 제2 샘플링 신호(Q12)를 생성하는 플래시 ADC 샘플링 신호 생성부(390b)로 구성된다.
여기에서, 상기 클럭 버퍼(370)로부터 출력되는 클럭신호(QA)는 상기 제1 클럭신호(Q1)와 동일한 신호이며, 설명의 편의를 위해 상기 제1 클럭신호(Q1)와 구분하여 나타내었다.
상기 지연 시간 계산부(380)는, 상기 클럭신호(QA)를 상기 플래시 ADC(320)의 지연 시간(tdelay) 만큼 지연시켜 지연된 클럭신호(QA')를 생성하는 지연 신호 생성부(381)와, 상기 클럭신호(QA)와 상기 지연된 클럭신호(QA')의 시간차(tdelay)에 해당하는 M비트의 디지털 신호(Ddelay)를 출력하는 TDC(Time-to-Digital Converter : 385)와, 상기 TDC(385)로부터 M비트의 디지털 신호(Ddelay)를 입력받아 상기 M비트의 디지털 신호(Ddelay)에 해당하는 지연 시간(tdelay)을 출력하는 DTC(Digital-to-Time Converter : 387)를 포함한다.
도 6을 참조하면, 상기 지연 신호 생성부(381)는, 상기 클럭신호(QA)에 따라 전원전압(VDD)의 신호를 샘플링하여 출력하는 S/H(382), 상기 S/H(382)를 통해 샘플링된 신호를 증폭하여 증폭에 의해 지연 시간(tdelay) 만큼 지연된 클럭신호(QA')를 출력하는 전처리 증폭기(383), 상기 전처리 증폭기(383)로부터 지연된 클럭신호(QA')를 입력받아 출력하는 래치(384)를 포함한다.
여기에서, 상기 지연 신호 생성부(381)에 포함된 S/H(382), 전처리 증폭 기(383) 및 래치(384)는 상기 플래시 ADC(320)에 포함된 S/H(321), 전처리 증폭기(323) 및 래치(325)와 동일한 특성을 갖는다.
즉, 상기 지연 신호 생성부(381)는 상기 플래시 ADC(320)와 동일한 구조 및 특성을 가지며, 따라서 상기 지연 신호 생성부(381)로부터 출력되는 지연된 클럭신호(QA')는 상기 플래시 ADC(320)로부터 출력되는 신호와 동일한 지연 시간을 갖는다.
도 7을 참조하면, 상기 TDC(385)는 다수의 단위지연셀(710), 다수의 래치(720) 및 다수의 버퍼(730)가 하나의 써모미터 인코더(740)에 다단으로 연결된 구조를 가지며, 원래의 클럭신호(QA)와 지연된 클럭신호(QA')를 입력받아 두 클럭신호의 시간차(tdelay)에 해당하는 M비트의 디지털 신호(Ddelay)를 출력한다.
여기에서, 상기 TDC(385)는 두 신호의 시간 차를 측정하는 소자로서, 일반적으로 사용되는 TDC와 그 구성 및 동작이 동일하므로 이에 대한 자세한 설명은 생략한다.
도 8을 참조하면, 상기 DTC(387)는 다수의 단위지연셀(810)이 디멀티플렉서(820)에 다단으로 연결되고 상기 디멀티플렉서(820)의 출력단에 버퍼(830)가 연결된 구조를 가지며, 상기 TDC(385)로부터 입력된 M비트의 디지털 신호(Ddelay)에 해당하는 지연 시간(tdelay)을 출력한다.
여기에서, 상기 DTC(387)는 입력된 디지털 신호에 대응하는 시간을 출력하는 소자로서, 일반적으로 사용되는 DTC와 그 구성 및 동작이 동일하므로 이에 대한 자 세한 설명은 생략한다.
다시 도 5를 참조하면, 상기 MDAC 샘플링 신호 생성부(390a)는 상기 클럭신호(QA)를 이용하여 상기 MDAC(330)의 샘플링 동작을 위한 제1 샘플링 신호(Q11)를 생성한다. 그리고, 상기 플래시 ADC 샘플링 신호 생성부(390b)는 상기 클럭신호(QA)를 상기 지연 시간(tdelay) 만큼 지연시켜 상기 플래시 ADC(320)의 샘플링 동작을 위한 제2 샘플링 신호(Q12)를 생성한다.
이렇게 생성된 제1 샘플링 신호(Q11)와 제2 샘플링 신호(Q12)는 상기 제1 서브 레인징 ADC(ADC1)에 포함된 MDAC(330)과 플래시 ADC(320)로 각각 입력되며, 이에 따라 상기 플래시 ADC(320)는 상기 MDAC(330) 보다 상기 지연 시간(tdelay) 만큼 이후에 샘플링 동작을 수행하게 된다.
도 9는 본 발명의 일 실시예에 따른 파이프라인 ADC(300)에서 제1 서브 레인징 ADC(ADC1)에 포함된 플래시 ADC(320)와 MDAC(330)의 샘플링 동작을 설명하기 위한 파형도이다.
도 9에 도시된 바와 같이, 플래시 ADC(320)의 샘플링 시점(Q12)이 MDAC(330)의 샘플링 시점(Q11) 보다 지연 시간(tdelay) 만큼 느린 것을 알 수 있으며, 이에 따라 전단 SHA를 사용하지 않고도 플래시 ADC(320) 및 MDAC(330)간의 샘플링 오차를 최소화할 수 있다.
상술한 바와 같이 본 발명에 따른 파이프라인 ADC(300)는 전단 SHA를 사용하 지 않기 때문에 칩 면적 및 전력 소모를 줄일 수 있는 장점이 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 설명하였다. 그러나, 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것으로, 본 발명의 범위가 상기의 실시예에 한정되는 것은 아니며, 여러 가지 다른 형태로 변형이 가능함은 물론이다.
도 1은 종래의 파이프라인 ADC의 회로도이다.
도 2는 도 1에 도시된 제1 서브 레인징 ADC의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 파이프라인 ADC의 회로도이다.
도 4는 도 3에 도시된 제1 서브 레인징 ADC의 회로도이다.
도 5는 도 3에 도시된 샘플링 오차 감소부의 회로도이다.
도 6은 도 5에 도시된 지연 신호 생성부의 회로도이다.
도 7 및 도 8은 도 5에 도시된 TDC 및 DTC의 회로도이다.
도 9는 본 발명의 일 실시예에 따른 파이프라인 ADC에서 제1 서브 레인징 ADC에 포함된 플래시 ADC와 MDAC의 샘플링 동작을 설명하기 위한 파형도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 300 : 종래의 파이프라인 ADC, 본 발명의 파이프라인 ADC
110 : 전단 SHA
ADC1, ADC2, …, ADCK : 제1 내지 제K 서브 레인징 ADC
120, 320 : 플래시 ADC 121, 321 : S/H
123, 323 : 전처리 증폭기 125, 325 : 래치
130, 330 : MDAC 131, 331 : S/H
133, 333 : 가산기 135, 335 : 잔류 전압 증폭기
137, 337 : DAC 140, 340 : 디지털 보정 회로
150, 350 : 클럭신호 생성기 360 : 샘플링 오차 감소부
370 : 클럭 버퍼 380 : 지연 시간 계산부
381 : 지연 신호 생성부 382 : S/H
383 : 전처리 증폭기 384 : 래치
385 : TDC 387 : DTC
390a : MDAC 샘플링 신호 생성부
390b : 플래시 ADC 샘플링 신호 생성부
710 : 단위지연셀 720 : 래치
730 : 버퍼 740 : 써모미터 인코더
810 : 단위지연셀 820 : 디멀티플렉서
830 : 버퍼
Q1, Q2 : 제1, 2 클럭신호
QA, QA' : 클럭신호, 지연된 클럭신호
Ddelay : TDC(385)로부터 출력되는 디지털 신호
tdelay : DTC(387)로부터 출력되는 지연 시간
Q11, Q12 : 제1, 2 샘플링 신호

Claims (10)

  1. 아날로그 입력 신호의 일부를 순차적으로 디지털 변환하여 출력하는 제1 내지 제K 서브 레인징 ADC;
    상기 제1 내지 제K 서브 레인징 ADC로부터 출력되는 디지털 신호를 보정하여 최종 N비트의 디지털 신호를 출력하는 디지털 보정 회로;
    상기 제1 내지 제K 서브 레인징 ADC에 제1, 2 클럭신호를 제공하는 클럭신호 생성기; 및
    상기 제1 서브 레인징 ADC에서의 샘플링 오차를 감소시키기 위한 샘플링 오차 감소부를 포함하는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  2. 제 1항에 있어서, 상기 제1 서브 레인징 ADC는,
    상기 아날로그 입력 신호의 일부를 디지털 변환하여 출력하며, S/H(Sample/Hold), 다수의 전처리 증폭기 및 다수의 래치를 포함하는 플래시(Flash) ADC; 및
    상기 플래시 ADC를 통해 디지털 변환되고 남은 잔류 전압을 증폭하여 출력하며, S/H, 가산기, 잔류 전압 증폭기 및 DAC(Digital-to-Analog Converter)를 포함하는 MDAC(Multiplying Digital-to-Analog Converter)으로 구성되는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  3. 제 2항에 있어서, 상기 샘플링 오차 감소부는,
    상기 클럭신호 생성기로부터 상기 제1 클럭신호를 입력받아 저장하는 클럭 버퍼;
    상기 클럭 버퍼로부터 출력되는 클럭신호를 이용하여 상기 플래시 ADC에 포함된 상기 전처리 증폭기의 지연 시간을 계산하는 지연 시간 계산부;
    상기 클럭 버퍼로부터 출력되는 클럭신호를 이용하여 상기 MDAC의 샘플링 동작을 위한 제1 샘플링 신호를 생성하는 MDAC 샘플링 신호 생성부; 및
    상기 클럭 버퍼로부터 출력되는 클럭신호를 상기 지연 시간 계산부를 통해 계산된 지연 시간 만큼 지연시켜 상기 플래시 ADC의 샘플링 동작을 위한 제2 샘플링 신호를 생성하는 플래시 ADC 샘플링 신호 생성부를 포함하는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  4. 제 3항에 있어서,
    상기 MDAC 샘플링 신호 생성부를 통해 생성된 상기 제1 샘플링 신호에 따라 상기 제1 서브 레인징 ADC의 MDAC에 포함된 S/H가 상기 아날로그 입력 신호를 샘플링하는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  5. 제 3항에 있어서,
    상기 플래시 ADC 샘플링 신호 생성부를 통해 생성된 상기 제2 샘플링 신호에 따라 상기 제1 서브 레인징 ADC의 플래시 ADC에 포함된 S/H가 상기 전처리 증폭기 의 지연 시간 만큼 지연된 시점에서 상기 아날로그 입력 신호를 샘플링하는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  6. 제 3항에 있어서, 상기 지연 시간 계산부는,
    상기 클럭신호를 상기 플래시 ADC에 포함된 상기 전처리 증폭기의 지연 시간 만큼 지연시켜 지연된 클럭신호를 생성하는 지연 신호 생성부;
    상기 클럭신호와 상기 지연된 클럭신호의 시간차에 해당하는 M비트의 디지털 신호를 출력하는 TDC(Time-to-Digital Converter); 및
    상기 TDC로부터 M비트의 디지털 신호를 입력받아 상기 M비트의 디지털 신호에 해당하는 지연 시간을 출력하는 DTC(Digital-to-Time Converter)를 포함하는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  7. 제 6항에 있어서, 상기 지연 신호 생성부는,
    상기 클럭신호에 따라 전원전압 신호를 샘플링하여 출력하는 S/H;
    상기 S/H를 통해 샘플링된 신호를 증폭하여 증폭에 의해 지연 시간 만큼 지연된 클럭신호를 출력하는 전처리 증폭기; 및
    상기 전처리 증폭기로부터 상기 지연된 클럭신호를 입력받아 출력하는 래치를 포함하며,
    상기 지연 신호 생성부에 포함된 S/H, 전처리 증폭기 및 래치는 상기 플래시 ADC에 포함된 S/H, 전처리 증폭기 및 래치와 동일한 특성을 갖는 것을 특징으로 하 는 파이프라인 아날로그-디지털 변환기.
  8. 제 7항에 있어서,
    상기 지연 신호 생성부로부터 출력되는 지연된 클럭신호는 상기 플래시 ADC로부터 출력되는 신호와 동일한 지연 시간을 갖는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  9. 제 6항에 있어서, 상기 TDC는,
    다수의 단위지연셀, 다수의 래치 및 다수의 버퍼가 하나의 써모미터 인코더에 다단으로 연결된 구조를 갖는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
  10. 제 6항에 있어서, 상기 DTC는,
    다수의 단위지연셀이 디멀티플렉서에 다단으로 연결되고 상기 디멀티플렉서의 출력단에 버퍼가 연결된 구조를 갖는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기.
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