KR20060062956A - 고속 파이프라인 ａ/ｄ 변환기에서의 타이밍 제어방법 및고속 파이프라인 ａ/ｄ 변환기에서의 타이밍 제어용래치클럭생성기 - Google Patents

Abstract

본 발명은 파이프라인 A/D 변환기에서의 타이밍 제어방법에 있어서, 아날로그 신호를 입력하여 프리앰프(pre-amp)의 증폭을 개시하는 단계; 부가적인 클럭을 이용하여 래치를 턴온시키는 단계; 지연시간(T_LD)을 초과하는 소정 시간의 경과 후에 디지탈 코드를 MDAC에 입력시키는 단계; 및 MDAC에서 출력된 신호와 상기 입력되는 아날로그 신호의 차신호의 증폭을 개시하는 단계를 포함함을 특징으로 하는 고속 파이프라인 A/D 변환기에서의 타이밍 제어방법 및 이에 사용되는 래치클럭생성기를 제공한다.

파이프라인 A/D 변환기, 래치, 타이밍

Description

고속 파이프라인 Ａ/Ｄ 변환기에서의 타이밍 제어방법 및 고속 파이프라인 Ａ/Ｄ 변환기에서의 타이밍 제어용 래치클럭생성기{Timing Controlling Method at High-Speed Pipelined A/D Converters and Latch Clock Generator for High-Speed Pipelined A/D Converters}

도 1은 종래 일반적인 파이프라인 A/D 변환기의 구조도이다.

도 2는 종래 파이프라인 A/D 변환기를 구성하는 각 스테이지(stage)의 구조도이다.

도 3은 종래 파이프라인 A/D 변환기를 구성하는 스테이지에서의 타이밍도이다.

도 4는 본 발명의 바람직한 실시예로서 제시되는 파이프라인 A/D 변환기를 구성하는 스테이지에서의 타이밍도이다.

도 5는 본 발명의 바람직한 실시예로서 제시되는 래치클럭 생성기의 회로도이다.

도 6은 본 발명의 바람직한 실시예로서 제시되는 파이프라인 A/D 변환기를 구성하는 스테이지에서의 세부 타이밍도이다.

본 발명은 고속 파이프라인 A/D 변환기에서의 타이밍 제어방법 및 파이프라인 A/D 변환기에서의 타이밍 제어용 래치(latch) 클럭생성기에 관한 것으로, 보다 상세하게는 고속으로 동작하는 파이프라인 A/D 변환기에서 충분한 타이밍 마진(margin)을 확보할 수 있어 고속동작에 매우 유용할 뿐만 아니라, 아날로그 블록 등의 불필요한 전력증가를 방지할 수 있어 저전력의 파이프라인 A/D 변환기의 설계를 가능하게 하는 타이밍 제어방법 및 이에 사용되는 래치클럭생성기에 관한 것이다.

최근 CD (Compact Disk)와 DVD (Digital Versatile Disk)와 같은 광 디스크 기록 및 재생 장치 뿐만 아니라 고속으로 정보처리를 요하는 시스템에서 A/D 변환기의 속도 사양 역시 높아지고 있다. 고속의 A/D 변환기의 경우에 풀 플래쉬(Full Flash) 형태의 A/D 변환기가 있지만 해상도(Resolution)에 제약이 있고 구조상 많은 전류를 소모하기 때문에 저전력 고해상도를 고속으로 구현하기란 용이하지 않다. 따라서 고해상도와 고속을 동시에 구현할 수 있는 파이프라인(Pipeline) A/D 변환기가 많은 응용분야에서 선호되고 있다. 하지만, 파이프라인 A/D 변환기의 경우 역시 고속으로 구현할 시에 원하는 시간 안에 내부의 아날로그(Analog) 신호가 정착해야 하기 때문에 많은 전류를 소모하게 되고 타이밍(Timing)이 제한되어 있어 고속 구현 시에 많은 어려움이 있다.

기존에 보고된 가장 전형적인 형태의 파이프라인 A/D 변환기는 도 1과 같다. 각 단의 아날로그 입력은 m-비트(m-bit) 플래쉬 A/D 변환기와 MDAC(Multiplying Digital to Analog Converter)의 입력이 된다. 플래쉬 A/D 변환기는 도 2에서 보는 바와 같이 프리앰프와 래치 그리고 부호화기(Encoder)로 구성되어 있다. 플래쉬 A/D 변환기에서 출력되는 디지탈 코드(Digital Code)는 MDAC에 전달되어 레퍼런스 전압을 만들어 주는 데 사용되며 MDAC에서 아날로그 입력과 상기 레퍼런스 전압의 차이(Residue)를 증폭하여 다음 단에 전달하게 된다. 이와 같은 신호 흐름의 타이밍은 도 3에 나타내었다.

파이프라인 A/D 변환기를 구동하기 위한 클럭은 비중첩 2상 클럭(Non-Overlapping Two-Phase Clock)인 QO와 QE가 사용된다. 앞서 말한 바와 같이 MDAC은 플래쉬 A/D 변환기의 출력 코드를 받아서 증폭을 하게 된다. 따라서 MDAC이 증폭을 시작하기 전에 플래쉬 A/D 변환기의 출력이 나와 있어야 한다. 또한 MDAC는 증폭 동작 시의 출력이 Tw안에 정착(Settling) 해야 전체 A/D 변환기가 원하는 해상도를 구현할 수 있다. 기존의 A/D 변환기는 QE 클럭의 폴링에지(Falling Edge)를 이용하여 비교기의 래치 클럭을 만들어 주어 △T₁₂사이에 디지탈 코드가 MDAC에 인가 된다. 그리고 MDAC는 아날로그 데이터를 따라서 MDAC는 Tw 이내에 아날로그 신호가 정착할 수 있게 설계되어지면 된다. 그런데 ADC가 점점 고속화 되면 클럭의 주기가 짧아 지게 되고 그에 따라 △T₁₂역시 짧아지게 된다. 그런데 래치 클럭의 라이징 에지(Rising Edge)에서 플래쉬 A/D 변환기를 구성하는 래치가 동작을 시작하여 MDAC 에 인가되는 디지탈 코드가 나오는 △T_LD는 한계가 있다. 저속 동작 A/D 변환기에서는 △T₁₂ > △T_LD 였기 때문에 MDAC의 셋팅 타임 = Tw 이면 되었다. 그러나 고속 동작 시에는 △T₁₂ < △T_LD 가 되어 MDAC의 증폭이 시작된 이후에 디지탈 코드를 받게 되기 때문에 원하는 전압을 얻기까지의 MDAC의 셋팅 타임이 Tw 이하로 제한을 받게 된다. 따라서 빠른 출력 셋팅을 위해서는 보다 많은 전류를 필요로 하게 되어 전력 또한 증가하게 되는 문제가 있다.

본 발명은 상기 종래 기술이 가지는 한계를 극복하기 위해 제시된 것으로, 그 목적은 고속으로 동작하는 파이프라인 A/D 변환기에서 충분한 타이밍 마진을 확보할 수 있어 고속동작에 매우 유용할 뿐만 아니라, 아날로그 블록 등의 불필요한 전력증가를 방지할 수 있어 저전력의 파이프라인 A/D 변환기의 설계를 가능하게 하는 타이밍 제어방법을 제공함에 있다.

또한, 본 발명의 다른 목적은 상기한 바와 같은 타이밍의 제어를 가능하게 하는 파이프라인 A/D 변환기에서의 타이밍 제어용 래치클럭생성기를 제공함에 있다.

상기한 목적을 달성하기 위해 본 발명은 파이프라인 A/D 변환기에서의 타이밍 제어방법에 있어서, 아날로그 신호를 입력하여 프리앰프의 증폭을 개시하는 단계; 부가적인 클럭을 이용하여 래치를 턴온시키는 단계; 지연시간(T_LD)을 초과하는 소정 시간의 경과 후에 디지탈 코드를 MDAC에 입력시키는 단계; 및 MDAC에서 출력된 신호와 상기 입력되는 아날로그 신호의 차신호의 증폭을 개시하는 단계를 포함함을 특징으로 하는 고속 파이프라인 A/D 변환기에서의 타이밍 제어방법을 제공한다.

상기 본 발명에서 바람직하게는 래치의 턴온은 프리앰프의 증폭을 제어하는 클럭신호(QE)와 상기 클럭신호를 딜레이체인(delay-chain)에 통과시켜 얻어지는 출력신호를 낸드게이트(NAND gate)의 입력신호로 하여 얻어지는 출력신호를 래치클럭으로 하여 제어하는 것이 좋으며, 이때 딜레이체인은 홀수개의 인버터회로를 포함할 수 있다.

또한, 본 발명은 딜레이체인이 어느 하나의 입력단에 전기적으로 접속된 낸드게이트를 포함하며, 프리앰프의 증폭을 제어하는 클럭신호(QE)와 상기 클럭신호가 상기 딜레이체인에 통과되어 얻어지는 출력신호를 낸드게이트의 각 입력신호로 하여 래치클럭을 생성하는 고속 파이프라인에서의 타이밍 제어용 래치클럭생성기를 제공한다. 이때, 딜레이체인은 홀수개의 인버터회로를 포함할 수 있다.

상기한 바와 같이 본 발명은 부가적인 래치 클럭을 이용하여 플래쉬 A/D 변 환기의 출력이 나오는 시점으로부터 MADC가 증폭을 시작하는 시간까지 여분의 시간(Timing Margin)을 부여할 수 있게 한다. 이때, 여분의 시간은 많을 수록 좋지만, 아날로그 입력이 프리앰프에 의해 증폭되어지는 시간을 고려할 때 지나치게 크게 잡는 것은 곤란하다. 여분의 시간을 조절하는 방법으로는 딜레이체인이 인버터 회로를 사용하는 경우 인버터의 갯수로서 조절할 수 있다.

상기 본 발명에서 사용되어지는 프리앰프는 리셋(reset)이 없는 것으로 하는 것이 좋다. 이는 리셋이 있는 경우에는 MADC에 인가되는 아날로그 신호의 흔들림을 가져올 수 있기 때문이다. 또한, 고속신호를 충분히 증폭할 수 있도록 밴드폭을 확보할 수 있어야 한다.

이하, 본 발명의 내용을 실시예를 참조하여 보다 상세하게 설명하면 다음과 같다.

도 4는 본 발명에서 바람직한 실시예로서 제안하는 타이밍 제어방법을 나타낸다. 여기서 QL은 도 5의 회로를 이용하여 QE를 입력으로 하여 생성할 수 있다. 이 방식을 이용하면 도 3에서 나타낸 통상의 파이프 라인 A/D 변환기의 타이밍 구조에서 래치의 동작시 COMP 구간이 늘어남을 알 수 있다. 이는 래치가 동작을 시작하여 MDAC에 디지털 출력을 인가할 때까지의 시간이 늘어난 것을 의미한다. 이렇게 되면 MDAC가 증폭을 시작하기 이전에 디지털 코드가 충분히 나와 있게 되므로 동작에는 무리가 없다. 따라서 MDAC는 Tw이내에만 아날로그 신호를 정착시키면 되므로 무리한 전류를 필요로 하지 않는다.

본 발명의 바람직한 실시예로서 제안하는 타이밍에 의한 신호의 흐름을 도 6 에 나타내었다. QE에 의해 아날로그 신호가 입력되면 프리앰프가 증폭을 시작하고 QL의 라이징 에지에서 래치가 턴온(Turn-on)이 된다. 이로부터 T_LD 이후에 디지탈 코드가 MDAC의 입력된다. 따라서 MDAC는 QO의 라이징 에지에서 증폭을 시작하게 된다. 여기서 플래쉬 A/D 변환기의 출력이 나오는 시점으로부터 MDAC가 증폭을 시작하는 시간까지 여분의 시간(또는 타이밍 마진)이 존재하게 된다. 여분의 시간은 많이 주어질 수록 좋지만 아날로그 입력이 프리앰프에 의해 증폭이 되는 시간 역시 고려해 주어야 하므로 너무 크게 하지 않는 것이 좋다.

본 발명의 바람직한 실시예에서 제안하는 타이밍 방법은 고속 동작(바람직하게는 200MHz 이상)을 요하는 파이프라인 A/D 변환기의 경우에 특히 유용하다. 저속인 경우에는 충분한 시간이 있고, 제안하는 타이밍을 위한 딜레이체인이 방대해질 우려가 있으므로 적절치 못하다.

본 발명에 의하면 부가적인 클럭을 이용하여 고속으로 동작하는 파이프라인 A/D 변환기에서 충분한 타이밍 마진을 확보할 수 있어 고속동작에 매우 유용할 뿐만 아니라, 아날로그 블록 등의 불필요한 전력증가를 방지할 수 있어 저전력의 파이프라인 A/D 변환기의 설계를 가능하게 한다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

1. 파이프라인 A/D 변환기에서의 타이밍 제어방법에 있어서, 아날로그 신호를 입력하여 프리앰프의 증폭을 개시하는 단계; 부가적인 클럭을 이용하여 래치를 턴온시키는 단계; 지연시간(T_LD)을 초과하는 소정 시간의 경과 후에 디지탈 코드를 MDAC에 입력시키는 단계; 및 MDAC에서 출력된 신호와 상기 입력되는 아날로그 신호의 차신호의 증폭을 개시하는 단계를 포함함을 특징으로 하는 고속 파이프라인에서의 타이밍 제어방법
2. 제 1항에 있어서, 래치의 턴온은 프리앰프의 증폭을 제어하는 클럭신호(QE)와 상기 클럭신호를 딜레이체인에 통과시켜 얻어지는 출력신호를 낸드게이트의 입력신호로 하여 얻어지는 출력신호를 래치클럭으로 하여 제어함을 특징으로 하는 타이밍 제어방법
3. 제 2항에 있어서, 딜레이체인은 홀수개의 인버터회로를 포함함을 특징으로 하는 타이밍 제어방법
4. 제 1항에 있어서, 사용되는 프리앰프는 리셋이 없는 것임을 특징으로 하는 타이밍 제어방법
5. 딜레이체인이 어느 하나의 입력단에 전기적으로 접속된 낸드게이트를 포함하며, 프리앰프의 증폭을 제어하는 클럭신호(QE)와 상기 클럭신호가 상기 딜레이체인에 통과되어 얻어지는 출력신호를 낸드게이트의 각 입력신호로 하여 래치클럭을 생성하는 고속 파이프라인에서의 타이밍 제어용 래치클럭생성기
6. 제 5항에 있어서, 딜레이체인은 홀수개의 인버터회로를 포함함을 특징으로 하는 래치클럭생성기

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