JP2008005279A - クロック切り替え回路 - Google Patents

Abstract

【課題】
クロック信号を切り替えるとき、ハザードの発生を防止するとともに、クロック信号を切り替えるタイミングを任意に設定することができるクロック切り替え回路を提供する。
【解決手段】
クロック信号を選択するクロック選択信号および基準クロック信号から第１のクロック信号と第２のクロック信号における出力停止の期間を設定する設定信号を生成し、これらの設定信号に基づいて第１のクロック信号から第２のクロック信号に切り替えるとき、クロック信号が出力しない期間を設定する。
【選択図】 図１

Description

本発明は、複数のクロック信号の中から１つのクロック信号を選択し選択したクロック信号を出力するクロック切り替え回路に関する。

ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disc）ビデオ、ＤＶＤオーディオ、スーパーオーディオＣＤ等の記録媒体に記録されたデジタルオーディオ信号を再生することができるユニバーサルプレーヤや多種のオーディオフォーマットに対応したＡＶ（Audio Visual）アンプでは、再生または入力したデジタルオーディオ信号のサンプリング周波数の逓倍の周波数のマスタークロック信号を用いて、デジタルオーディオ信号を信号処理している。デジタルオーディオ信号は、オーディオフォーマットにより様々なサンプリング周波数でサンプリングされている。このため、従来のユニバーサルプレーヤやＡＶアンプでは、デジタルオーディオ信号のサンプリング周波数が変化すると、これに合わせて信号処理に用いるマスタークロック信号を切り替える動作を行なっている。

図９は、従来のクロック信号を切り替えるクロック切り替え回路の構成を示す図である。図９に示すクロック切り替え回路は、入力端子Ａ、入力端子Ｂ、入力端子Ｃおよび出力端子Ｑを備える。入力端子Ａは図示しないクロック発振部からクロック信号Ａを入力し、入力端子Ｂは図示しないクロック発振部からクロック信号Ｂを入力する。入力端子Ｃは、図示しない制御部からクロック信号Ａまたはクロック信号Ｂを選択する選択信号を入力する。出力端子Ｑは、選択信号により選択されたクロック信号Ａまたはクロック信号Ｂを出力クロック信号として出力する。従来のクロック切り替え回路は、入力される選択信号に応じて出力端子Ｑから出力するクロック信号を切り替える。

図１０は、図９に示すクロック切り替え回路の動作を示すタイミングチャートである。
クロック信号Aとクロック信号Bは、お互いに周波数が異なるクロック信号であり、図９に示すクロック切り替え回路に入力されている。入力端子Ｃにハイレベルの選択信号が入力している場合、図９に示すクロック切り替え回路は、出力クロック信号として出力端子Ｑからクロック信号Ａを出力する。また、入力端子Ｃにローレベルの選択信号が入力している場合、図９に示すクロック切り替え回路は、出力クロック信号として出力端子Ｑからクロック信号Ｂを出力する。

図１０に示すように、選択信号がハイレベルからローレベルになると、出力クロック信号はクロック信号Aからクロック信号Bに切り替わる。このクロック信号の切り替えを行うとき、ローレベルのクロック信号Aからハイレベルのクロック信号Bに切り替わるため、図示するように、クロック信号Ｂよりパルス幅が狭いクロックパルス（以下、ハザードという）が出力クロック信号に発生する。

また、図１０に示すように、選択信号がローレベルからハイレベルになると、出力クロック信号はクロック信号Ｂからクロック信号Ａに切り替わる。この切り替えを行うとき、ローレベルのクロック信号Ｂからハイレベルのクロック信号Ａに切り替わるため、図示するように、クロック信号Ａよりパルス幅が狭いハザードが出力クロック信号に発生する。クロック切り替え回路から出力される出力クロック信号にハザードが発生すると、クロック切り替え回路の出力クロック信号に基づいて信号処理等を行う回路では、誤動作が起こる虞がある。

このような、クロック切り替え回路において、クロック切り替え時にハザードの発生を防止するために、第１のクロック信号から第２のクロック信号に切り替えるとき、ハザードの発生を防止しながら短時間でクロック信号を切り替えるクロック切り替え回路がある（例えば、特許文献１参照）。また、第１のクロック信号から第２のクロック信号に切り替えるとき、第１のクロック信号の出力を停止してから所定時間が経過した後、第２のクロック信号を出力するクロック切り替え回路がある（例えば、特許文献２参照）。

特開２００６‐３３０３２号公報 特開平８‐１０７４０６号公報

図９に示すクロック切り替え回路を備えた装置は、クロック発振部内のＰＬＬ（Phase Locked Loop）回路により発生されるクロック信号をクロック切り替え回路に入力する。そして、選択信号によりクロック切り替え回路がＰＬＬ回路から入力されるクロック信号を切り替えるとき、切り替えるクロック信号の周波数によりＰＬＬ回路に入力する基準信号の周波数も切り替える。通常のＰＬＬ回路は、基準信号の周波数が変化すると、目的の周波数のクロック信号を安定して発生するまでに時間がかかる。

特許文献１に開示されたクロック切り替え回路は、短時間でクロック信号の切り替えを行う。このため、ＰＬＬ回路から安定したクロック信号が発生する前にクロック信号を切り替えてしまう虞がある。

特許文献２に開示されたクロック切り替え回路は、クロック信号に切り替えるとき、第１のクロック信号の出力を停止してから所定時間が経過した後、第２のクロック信号に切り替えるので、ＰＬＬ回路から安定したクロック信号が発生した後にクロック信号を切り替えることが可能となる場合もある。しかしながら、特許文献２に開示されたクロック切り替え回路では、クロック切り替え回路の設計段階において、ＰＬＬ回路から出力されるクロック信号が安定するまでに要する時間を考慮しながらクロック信号を切り替えるときの所定時間を設定する必要がある。したがって、特許文献２に開示されたクロック切り替え回路は、特定のＰＬＬ回路に対応して設計されているため、他のＰＬＬ回路を用いることができず汎用性がないという問題がある。

本発明は、上記の課題を解決するためになされたものであり、クロック信号を切り替えるとき、ハザードの発生を防止するとともに、クロック信号を切り替えるタイミングを任意に設定することができるクロック切り替え回路を提供することを特徴とする。

上記の課題を解決するために、本願の請求項１に記載の発明は、第１のクロック信号から当該第１のクロック信号と周波数が異なる第２のクロック信号に切り替えるクロック切り替え回路において、複数のクロック信号の中から１つクロック信号を選択するクロック選択信号および基準クロック信号から第１のクロック信号と第２のクロック信号における出力停止の期間を設定する設定信号を生成する生成手段と、前記生成手段から入力される第１のクロック信号における設定信号を第１のクロック信号でラッチする第１のラッチ手段と、前記生成手段から入力される第２のクロック信号における設定信号を第２のクロック信号でラッチする第２のラッチ手段と、第１のクロック信号と前記第１のラッチ手段から出力される出力信号の論理積を演算する第１の論理積手段と、第２のクロック信号と前記第２のラッチ手段から出力される出力信号の論理積を演算する第２の論理積手段と、前記第１の論理積手段と前記第２の論理積手段から出力される信号の論理和を演算する論理和手段とを備えることを特徴とする。

また、本願の請求項２に記載の発明は、請求項１に記載のクロック切り替え回路において、前記生成手段は、クロック選択信号を基準クロック信号でラッチする前段ラッチ手段と、前記前段ラッチ手段から出力される出力信号を基準クロックでラッチする後段ラッチ手段と、前記前段ラッチ手段から出力される出力信号と前記後段ラッチ手段から出力される出力信号の排他的論理和を演算する排他的論理和手段と、前記後段ラッチ手段から出力される出力信号と前記排他的論理和手段から出力される信号を反転された出力信号の論理積を演算し設定信号を出力する論理積手段とを備えることを特徴とする。

また、本願の請求項３に記載の発明は、請求項１または請求項２に記載のクロック切り替え回路において、前記第１のラッチ手段は前記生成手段から入力される第１のクロック信号における設定信号を第１のクロック信号の立ち下りでラッチし、前記第２のラッチ出段は前記生成手段から入力される第２のクロック信号における設定信号を第２のクロック信号の立ち下りでラッチすることを特徴とする。

本発明によれば、クロック信号を切り替えるとき、ハザードの発生を防止するとともに、クロック信号を切り替えるタイミングを任意に設定することができるクロック切り替え回路を提供することができる。

以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の一実施例であるクロック切り替え回路の構成を示すブロック図である。図１において、１は生成部、２はＮＯＴ回路、３はＤラッチ回路、４はＡＮＤ回路、５はＮＯＴ回路、６はＤラッチ回路、７はＡＮＤ回路、８はＯＲ回路を示す。本実施例のクロック切り替え回路は、ハイレベルの選択信号ＳＬが入力されている場合、選択クロック信号としてクロック信号Ａを出力し、ローレベルの選択信号ＳＬが入力されている場合、選択クロック信号としてクロック信号Ｂを出力する。

生成部１は、図示しない制御部から出力されるクロック信号Ａまたはクロック信号Ｂを選択する選択信号ＳＬおよび図示しないクロック発振部から出力される基準クロック信号を入力する。生成部１は、入力する選択信号ＳＬおよび基準クロック信号から、クロック信号Ａの出力停止の期間を設定する設定信号Ａとクロック信号Ｂの出力停止の期間を設定する設定信号Ｂを生成する。本実施例において、基準クロック信号は、クロック信号Ａおよびクロック信号Ｂの周波数より低い周波数を用いる。

図２は、本実施例のクロック切り替え回路に備えられた生成部の構成を示すブロック図である。図２において、１１はＤラッチ回路、１２はＤラッチ回路、１３は排他的論理和回路、１４はＮＯＴ回路、１５はＡＮＤ回路、１６はＮＯＴ回路、１７はＤラッチ回路、１８はＤラッチ回路、１９は排他的論理和回路、２０はＮＯＴ回路、２１はＡＮＤ回路を示す。

図２に示すように、生成部１は、生成部１ａおよび生成部１ｂを備える。生成部１ａは、Ｄラッチ回路１１、Ｄラッチ回路１２、排他的論理和回路１３、ＮＯＴ回路１４およびＡＮＤ回路１５を備える。生成部１ｂは、Ｄラッチ回路１７、Ｄラッチ回路１８、排他的論理和回路１９、ＮＯＴ回路２０およびＡＮＤ回路２１を備える。

生成部１ａにおいて、Ｄラッチ回路１１は、入力端子Ｄ、入力端子ＣＫおよび出力端子Ｑを備えた前段ラッチ回路である。Ｄラッチ回路１１は、入力端子ＣＫから入力された基準クロック信号のパルスの立ち上がりで入力端子Ｄから入力された選択信号ＳＬをラッチし、出力端子Ｑから出力信号Ｄ０を出力する。Ｄラッチ回路１１から出力される出力信号Ｄ０は、Ｄラッチ回路１２および排他的論理和回路１３に入力される。

Ｄラッチ回路１２は、入力端子Ｄ、入力端子ＣＫおよび出力端子Ｑを備えた後段ラッチ回路である。Ｄラッチ回路１２は、入力端子ＣＫから入力された基準クロック信号のパルスの立ち上がりで入力端子Ｄから入力された出力信号Ｄ０をラッチし、出力端子Ｑから出力信号Ｄ１を出力する。Ｄラッチ回路１２から出力される出力信号Ｄ１は、排他的論理和回路１３およびＡＮＤ回路１５に入力される。

排他的論理和回路１３は、出力信号Ｄ０と出力信号Ｄ１の排他的論理和を演算し、出力信号Ｄ２を出力する。排他的論理和回路１３から出力される出力信号Ｄ２は、ＮＯＴ回路１４により反転され、反転された出力信号（−Ｄ２）がＡＮＤ回路１５に入力される。ＡＮＤ回路１５は、出力信号Ｄ１と出力信号（−Ｄ２）の論理積を演算し、設定信号Ａを出力する。ＡＮＤ回路１５から出力される設定信号Ａは、図１に示すＤラッチ回路３に入力される。

図３は、生成部１ａが設定信号Ａを生成する動作を示すタイミングチャートである。選択信号ＳＬが図３に示すタイミングでハイレベルからローレベルになると、設定信号Ａは、上述したようにＤラッチ回路１１とＤラッチ回路１２のラッチ処理および排他的論理和回路１３とＡＮＤ回路１５の演算処理により、選択信号ＳＬより遅いタイミングでハイレベルからローレベルに切り替わる。図３に示すように、設定信号Ａは、Ｄラッチ回路１１および１２、排他的論理和回路１３、ＡＮＤ回路１５により、選択信号ＳＬがハイレベルからローレベルに切り替わった後、基本クロック信号のパルスが立ち上がるタイミングでハイレベルからローレベルに切り替わる。設定信号Ａがハイレベルからローレベルに切り替わるタイミングは、基準クロック信号の周波数に依存し、基準クロック信号の周波数が低くなるにしたがって遅くなり、基準クロック信号の周波数が高くなるにしたがって速くなる。

図２に示す生成部１ｂにおいて、Ｄラッチ回路１７は、入力端子Ｄ、入力端子ＣＫおよび出力端子Ｑを備えた前段ラッチ回路である。Ｄラッチ回路１７は、生成部１に入力された選択信号ＳＬをＮＯＴ回路１６により反転させた選択信号（−ＳＬ）を入力端子Ｄから入力する。Ｄラッチ回路１７は、入力端子ＣＫから入力された基準クロック信号のパルスの立ち上がりで入力端子Ｄから入力された選択信号（−ＳＬ）をラッチし、出力端子Ｑから出力信号Ｄ３を出力する。Ｄラッチ回路１７から出力される出力信号Ｄ３は、Ｄラッチ回路１８および排他的論理和回路１９に入力される。

Ｄラッチ回路１８は、入力端子Ｄ、入力端子ＣＫおよび出力端子Ｑを備えた後段ラッチ回路である。Ｄラッチ回路１８は、入力端子ＣＫから入力された基準クロック信号のパルスの立ち上がりで入力端子Ｄから入力された出力信号Ｄ３をラッチし、出力端子Ｑから出力信号Ｄ４を出力する。Ｄラッチ回路１８から出力される出力信号Ｄ４は、排他的論理和回路１９およびＡＮＤ回路２１に入力される。

排他的論理和回路１９は、出力信号Ｄ３と出力信号Ｄ４の排他的論理和を演算し、出力信号Ｄ５を出力する。排他的論理和回路１９から出力される出力信号Ｄ５は、ＮＯＴ回路２０により反転され、反転された出力信号（−Ｄ５）がＡＮＤ回路２１に入力される。ＡＮＤ回路２１は、出力信号Ｄ４と出力信号（−Ｄ５）の論理積を演算し、設定信号Ｂを出力する。ＡＮＤ回路２１から出力される設定信号Ｂは、図１に示すＤラッチ回路６に入力される。

図４は、生成部１ｂが設定信号Ｂを生成する動作を示すタイミングチャートである。選択信号（−ＳＬ）が図４に示すタイミングでローレベルからハイレベルになると、設定信号Ｂは、上述したようにＤラッチ回路１７とＤラッチ回路１８のラッチ処理および排他的論理和回路１９とＡＮＤ回路２１の演算処理により、選択信号（−ＳＬ）より遅いタイミングでローレベルからハイレベルに切り替わる。図４に示すように、設定信号Ｂは、Ｄラッチ回路１７および１８、排他的論理和回路１９、ＡＮＤ回路２１により、選択信号（−ＳＬ）がローレベルからハイレベルに切り替わると、基本クロック信号の１周期分遅れたタイミングでローレベルからハイレベルに切り替わる。設定信号Ｂがローレベルからハイレベルに切り替わるタイミングは、基準クロック信号の周波数に依存し、基準クロック信号の周波数が低くなるにしたがって遅くなり、基準クロック信号の周波数が高くなるにしたがって速くなる。

図１に示すＤラッチ回路３は、入力端子Ｄ、入力端子ＣＫおよび出力端子Ｑを備えた第１のラッチ回路であり、入力端子Ｄから生成部１により生成された設定信号Ａを入力する。また、Ｄラッチ回路３は、クロック信号Ａのパルスの立ち下りで設定信号Ａをラッチするために、クロック信号ＡをＮＯＴ回路２により反転したクロック信号（−Ａ）を入力する。Ｄラッチ回路３は、クロック信号（−Ａ）により設定信号Ａをラッチし、出力端子Ｑから出力信号Ｄ６を出力する。Ｄラッチ回路３から出力される出力信号Ｄ６は、ＡＮＤ回路４に入力される。ＡＮＤ回路４は、クロック信号Ａと出力信号Ｄ６の論理積を演算し、出力信号Ｄ７を出力する。ＡＮＤ回路４から出力される出力信号Ｄ７は、ＯＲ回路８に入力される。

図１に示すＤラッチ回路６は、入力端子Ｄ、入力端子ＣＫおよび出力端子Ｑを備えた第２のラッチ回路であり、入力端子Ｄから生成部１により生成された設定信号Ｂを入力する。また、Ｄラッチ回路６は、クロック信号Ｂのパルスの立ち下りで設定信号Ｂをラッチするために、クロック信号ＢをＮＯＴ回路５により反転したクロック信号（−Ｂ）を入力する。Ｄラッチ回路６は、クロック信号（−Ｂ）により設定信号Ｂをラッチし、出力端子Ｑから出力信号Ｄ８を出力する。

Ｄラッチ回路６から出力される出力信号Ｄ８は、ＡＮＤ回路７に入力される。ＡＮＤ回路７は、クロック信号Ｂと出力信号Ｄ８の論理積を演算し、出力信号Ｄ９を出力する。ＡＮＤ回路７から出力される出力信号Ｄ９は、ＯＲ回路８に入力される。ＯＲ回路８は、出力信号Ｄ７と出力信号Ｄ９の論理和を演算し、選択クロック信号を出力する。ＯＲ回路８から出力される選択クロック信号は、選択信号ＳＬにより選択されるクロック信号であり、信号処理回路等に出力される。

図５は、本実施例のクロック切り替え回路の動作を示すタイミングチャートである。図５に示すように、出力信号Ｄ６は、Ｄラッチ回路３がクロック信号Ａのパルスの立ち下りで設定信号Ａをラッチするため、設定信号Ａに対してハイレベルからローレベルになるタイミングが遅れる信号となる。出力信号Ｄ７は、ＡＮＤ回路４が出力信号Ｄ６とクロック信号Ａの論理積をとるため、ＡＮＤ回路４から出力信号Ｄ６がハイレベルの間にクロック信号Ａを出力し、出力信号Ｄ６がローレベルになるとパルスの立ち下がりでクロック信号Ａの出力を停止する信号となる。

また、出力信号Ｄ８は、Ｄラッチ回路６がクロック信号Ｂのパルスの立ち下りで設定信号Ｂをラッチするため、設定信号Ｂに対してローレベルからハイレベルになるタイミングが遅れる信号となる。出力信号Ｄ９は、ＡＮＤ回路７が出力信号Ｄ８とクロック信号Ｂの論理積をとるため、ＡＮＤ回路７から出力信号Ｄ８がローレベルであるときクロック信号Ｂの出力を停止し、出力信号Ｄ８がハイレベルになるとパルスの立ち上がりからクロック信号Ｂを出力する信号となる。

出力クロック信号は、ＯＲ回路８が出力信号Ｄ７と出力信号Ｄ９の論理和をとることにより、クロック信号Ａからクロック信号Ｂに切り替わる。図５に示すように、出力クロック信号は、クロック信号Ａからクロック信号Ｂに切り替わるとき、クロック信号が発生しない期間Ｔが設けられる。この期間Ｔは、生成部１により生成された設定信号Ａおよび設定信号Ｂにより設けられ、基準クロック信号の周波数が高くなると短くなり、基準周波数の周波数が低くなると長くなる。

本実施例のクロック切り替え回路は、基準クロック信号の周波数を調整することにより、期間Ｔの長さを調整することができるため、クロック信号をクロック信号Ａからクロック信号Ｂに切り替える場合、ＰＬＬ回路からクロック信号Ｂが安定して発生するまで間、ＯＲ回路８からクロック信号Ｂを出力しないように期間Ｔを設定することができる。したがって、本実施例のクロック切り替え回路は、クロック信号をクロック信号ＡからＰＬＬ回路により安定して発生したクロック信号Ｂに切り替えることができる。本実施例のクロック切り替え回路は、期間Ｔの長さを調整することができるため、設計段階において、ＰＬＬ回路から出力されるクロック信号が安定するまでに要する時間を考慮する必要がなく、多種のＰＬＬ回路を用いることができる。

また、本実施例のクロック切り替え回路は、図５に示すように、Ｄラッチ回路３においてクロック信号Ａのクロックの立ち下がりで設定信号Ａをラッチした出力信号Ｄ６とクロック信号ＡをＡＮＤ回路４により論理積をとるので、ＡＮＤ回路４から出力される出力信号Ｄ７にハザードが発生しない。同様に、Ｄラッチ回路８においてクロック信号Ｂの立ち下がりで設定信号Ｂをラッチした出力信号Ｄ８とクロック信号ＢをＡＮＤ回路７により論理積をとるので、ＡＮＤ回路７から出力される出力信号Ｄ９にハザードが発生しない。したがって、本実施例のクロック切り替え回路は、クロック信号を切り替えるとき、ＯＲ回路８から出力する選択クロック信号にハザードの発生を防止することができる。

上述した本実施例では、クロック信号をクロック信号Ａからクロック信号Ｂに切り替える場合について説明したが、クロック信号をクロック信号Ｂからクロック信号Ａに切り替える場合も同様に、ハザードの発生を防止しＰＬＬ回路から安定して発生したクロック信号Ａに切り替えることができる。

上述した本実施例のクロック切り替え回路では、２つのクロック信号を切り替える場合について説明した。次に、３つ以上のクロック信号を切り替える場合について説明する。図６は、本実施例の４つのクロック信号を切り替えるクロック切り替え回路の構成を示すブロック図である。図６において、図１に示す構成部と同一の構成部には同一の番号を付し説明を省略する。

生成部１は、クロック信号Ａ、クロック信号Ｂ、クロック信号Ｃまたはクロック信号Ｄを選択するための選択信号ＳＬ１、選択信号ＳＬ２および基準クロック信号を入力する。生成部１は、選択信号ＳＬ１、選択信号ＳＬ２および基準クロック信号から、設定信号Ａ、設定信号Ｂ、設定信号Ｃおよび設定信号Ｄを生成する。

図７は、本実施例の４つのクロック信号を切り替えるクロック切り替え回路に備えられた生成部の構成を示すブロック図である。図７において、図２に示す生成部の構成部と同一の構成部には同一の番号を付し説明を省略する。

図７に示す生成部１は、生成部１ａ、生成部１ｂ、生成部１ｃおよび生成部１ｄを備える。生成部１ｃおよび生成部１ｄは、上述した図２に示す生成部１ａおよび生成部１ｂと構成が同一である。図７に示す生成部では、生成部１ａ、生成部１ｂ、生成部１ｃおよび生成部１ｄの前段に各々ＡＮＤ回路が接続されている。

生成部１に入力する選択信号は、選択信号ＳＬ１と選択信号ＳＬ２である。これは、４つのクロック信号を選択する場合、選択に必要な信号は２ビットであり、選択信号を２ビットで表わすために、２つの選択信号が必要になる。本実施例において、クロック信号Ａを選択する場合、選択信号ＳＬ１を「１」とし、選択信号ＳＬ２を「１」とする。クロック信号Ｂを選択する場合、選択信号ＳＬ１を「０」とし、選択信号ＳＬ２を「１」とする。クロック信号Ｃを選択する場合、選択信号ＳＬ１を「１」とし、選択信号ＳＬ２を「０」とする。そして、クロック信号Ｄを選択する場合、選択信号ＳＬ１を「０」とし、選択信号ＳＬ２を「０」とする。

図７に示すＡＮＤ回路５２は、選択信号ＳＬ１と選択信号ＳＬ２の論理和を演算する。ＡＮＤ回路５３は、ＮＯＴ回路１６により反転された選択信号（−ＳＬ１）と選択信号ＳＬ２の論理和を演算する。ＡＮＤ回路５４は、選択信号ＳＬ１とＮＯＴ回路４１により反転された選択信号（−）ＳＬ２の論理和を演算する。ＡＮＤ回路５５は、ＮＯＴ回路１６により反転された選択信号（−ＳＬ１）とＮＯＴ回路４１により反転された選択信号（−ＳＬ２）の論理和を演算する。

図８は、各クロック信号選択時におけるＡＮＤ回路５２〜５５から出力される出力信号を説明する図である。
クロック信号Ａを選択する場合、ＡＮＤ回路５２は、「１」の選択信号ＳＬ１と「１」の選択信号ＳＬ２の論理和をとるので、ハイレベル（図中では「１」と示す）の出力信号をＤラッチ回路１１に出力する。ＡＮＤ回路５３は、「０」の選択信号（−ＳＬ１）と「１」の選択信号ＳＬ２の論理和をとるので、ローレベル（図中では「０」と示す）の出力信号をＤラッチ回路１７に出力する。ＡＮＤ回路５４は、「１」の選択信号ＳＬ１と「０」の選択信号（−ＳＬ２）の論理和をとるので、ローレベルの出力信号をＤラッチ回路４２に出力する。そして、ＡＮＤ回路５５は、「０」の選択信号（−ＳＬ１）と「０」の選択信号（−ＳＬ２）の論理和をとるので、ローレベルの出力信号をＤラッチ回路４７に出力する。

同様に図８に示すように、クロック信号Ｂを選択する場合、ＡＮＤ回路５２、ＡＮＤ回路５４およびＡＮＤ回路５５は、ローレベルの出力信号を出力する。ＡＮＤ回路５３は、ハイレベルの出力信号を出力する。クロック信号Ｃを選択する場合、ＡＮＤ回路５２、ＡＮＤ回路５３およびＡＮＤ回路５５は、ローレベルの出力信号を出力する。ＡＮＤ回路５４は、ハイレベルの出力信号を出力する。クロック信号Ｄを選択する場合、ＡＮＤ回路５２、ＡＮＤ回路５３およびＡＮＤ回路５４は、ローレベルの出力信号を出力する。ＡＮＤ回路５５は、ハイレベルの出力信号を出力する。

ＡＮＤ回路５２から出力される出力信号は、生成部１ａに入力される。生成部１ａは、ＡＮＤ回路５２から出力される出力信号と基準クロック信号から、上述したように設定信号Ａを生成する。ＡＮＤ回路５３から出力される出力信号は、生成部１ｂに入力される。生成部１ｂは、ＡＮＤ回路５３から出力される出力信号と基準クロック信号から、上述したように設定信号Ｂを生成する。ＡＮＤ回路５４から出力される出力信号は、生成部１ｃに入力される。生成部１ｃは、生成部１ａや生成部１ｂと同様の処理により、ＡＮＤ回路５４から出力される出力信号と基準クロック信号から設定信号Ｃを生成する。ＡＮＤ回路５５から出力される出力信号は、生成部１ｄに入力される。生成部１ｄは、生成部１ａや生成部１ｂと同様の処理により、ＡＮＤ回路５５から出力される出力信号と基準クロック信号から設定信号Ｄを生成する。

生成部１ａにより生成された設定信号Ａは、図６に示すＤラッチ回路３に入力される。Ｄラッチ回路３は、上述したようにクロック信号Ａのパルスの立ち下りで設定信号Ａをラッチし出力信号Ｄ６を出力する。ＡＮＤ回路４は、クロック信号Ａと出力信号Ｄ６の論理積を演算し出力信号Ｄ７を出力する。ＡＮＤ回路４から出力される出力信号Ｄ７は、ＯＲ回路８に入力される。

生成部１ｂにより生成された設定信号Ｂは、図６に示すＤラッチ回路６に入力される。Ｄラッチ回路６は、上述したようにクロック信号Ｂのパルスの立ち下りで設定信号Ｂをラッチし出力信号Ｄ８を出力する。ＡＮＤ回路７は、クロック信号Ｂと出力信号Ｄ８の論理積を演算し出力信号Ｄ９を出力する。ＡＮＤ回路７から出力される出力信号Ｄ９は、ＯＲ回路８に入力される。

生成部１ｃにより生成された設定信号Ｃは、図６に示すＤラッチ回路３２に入力される。Ｄラッチ回路３２は、クロック信号Ｃのパルスの立ち下りで設定信号Ｃをラッチし出力信号Ｄ１０を出力する。ＡＮＤ回路３３は、クロック信号Ｃと出力信号Ｄ１０の論理積を演算し出力信号Ｄ１１を出力する。ＡＮＤ回路３３から出力される出力信号Ｄ１１は、ＯＲ回路８に入力される。

生成部１ｄにより生成された設定信号Ｄは、図６に示すＤラッチ回路３５に入力される。Ｄラッチ回路３５は、クロック信号Ｄのパルスの立ち下りで設定信号Ｄをラッチし出力信号Ｄ１２を出力する。ＡＮＤ回路３６は、クロック信号Ｄと出力信号Ｄ１２の論理積を演算し出力信号Ｄ１３を出力する。ＡＮＤ回路３６から出力される出力信号Ｄ１３は、ＯＲ回路８に入力される。ＯＲ回路８は、出力信号Ｄ７、出力信号Ｄ９、出力信号Ｄ１１および出力信号Ｄ１３の論理和を演算する。

図６に示すクロック切り替え回路を用いて、例えば、クロック信号をクロック信号Ａからクロック信号Ｂに切り替える場合、生成部１ａには、ＡＮＤ回路５２から図３に示す選択信号ＳＬのようにハイレベルからローレベルになる信号が入力される。そして、生成部１ａから図３に示す設定信号Ａが出力される。この設定信号ＡによりＤラッチ回路３から図５に示す出力信号Ｄ６が出力され、ＡＮＤ回路４から図５に示す出力信号Ｄ７が出力される。

生成部１ｂには、ＡＮＤ回路５３から図４に示す選択信号（−ＳＬ）のようにローレベルからハイレベルになる信号が入力される。そして、生成部１ｂから図４に示す設定信号Ｂが出力される。この設定信号ＢによりＤラッチ回路６から図５に示す出力信号Ｄ８が出力され、ＡＮＤ回路７から図５に示す出力信号Ｄ９が出力される。

これに対して、生成部１ｃは、ＡＮＤ回路５４からローレベルの信号が入力されるので、ローレベルの設定信号Ｃが出力される。生成部１ｄは、ＡＮＤ回路５５からローレベルの信号が入力されるので、ローレベルの設定信号Ｄが出力される。このため、ＡＮＤ回路３３から出力される出力信号Ｄ１１はローレベルの信号となり、ＡＮＤ回路３６から出力される出力信号Ｄ１３もローレベルの信号となる。

ＯＲ回路８により出力信号Ｄ７、出力信号Ｄ９、出力信号Ｄ１１および出力信号Ｄ１３の論理和をとることにより出力される選択クロック信号は、図５に示す選択クロック信号となる。このようにして、本実施例のクロック切り替え回路は、クロック信号Ａからクロック信号Ｂにクロック信号を切り替えることができる。

上述した本実施例では、４つのクロック信号のうちクロック信号Ａからクロック信号Ｂにクロック信号を切り替える場合について説明したが、別のクロック信号に切り替える場合も同様である。例えば、クロック信号をクロック信号Ｄからクロック信号Ａに切り替える場合、生成部１ａからローレベルからハイレベルに切り替わる設定信号Ａが生成され、生成部１ｄからハイレベルからローレベルに切り替わる設定信号Ｄが生成される。また、生成部１ｂおよび生成部１ｃから、ローレベルの設定信号Ｂおよび設定信号Ｃが生成される。そして、設定信号Ａ〜Ｄとクロック信号Ａ〜Ｄに基づいてクロック信号Ｄからクロック信号Ａに切り替わる選択クロック信号がＯＲ回路８から出力される。

本実施例のクロック切り替え回路の構成を示すブロック図。 本実施例のクロック切り替え回路に備えられた生成部の構成を示すブロック図。 生成部１ａが設定信号Ａを生成する動作を示すタイミングチャート。 生成部１ｂが設定信号Ｂを生成する動作を示すタイミングチャート。 本実施例のクロック切り替え回路の動作を示すタイミングチャート。 本実施例の４つのクロック信号を切り替えるクロック切り替え回路の構成を示すブロック図。 本実施例の４つのクロック信号を切り替えるクロック切り替え回路に備えられた生成部の構成を示すブロック図。 各クロック信号選択時におけるＡＮＤ回路５２〜５５から出力される出力信号を説明する図。 従来のクロック信号を切り替えるクロック切り替え回路の構成を示す図。 従来のクロック切り替え回路の動作を示すタイミングチャート。

符号の説明

１…生成部、２…ＮＯＴ回路、３…Ｄラッチ回路、４…ＡＮＤ回路、５…ＮＯＴ回路、６…Ｄラッチ回路、７…ＡＮＤ回路、８…ＯＲ回路、１１…Ｄラッチ回路、１２…Ｄラッチ回路、１３…排他的論理和回路、１４…ＮＯＴ回路、１５…ＡＮＤ回路、１６…ＮＯＴ回路、１７…Ｄラッチ回路、１８…Ｄラッチ回路、１９…排他的論理和回路、２０…ＮＯＴ回路、２１…ＡＮＤ回路

Claims (3)

1. 第１のクロック信号から当該第１のクロック信号と周波数が異なる第２のクロック信号に切り替えるクロック切り替え回路において、
   複数のクロック信号の中から１つクロック信号を選択するクロック選択信号および基準クロック信号から第１のクロック信号と第２のクロック信号における出力停止の期間を設定する設定信号を生成する生成手段と、
   前記生成手段から入力される第１のクロック信号における設定信号を第１のクロック信号でラッチする第１のラッチ手段と、
   前記生成手段から入力される第２のクロック信号における設定信号を第２のクロック信号でラッチする第２のラッチ手段と、
   第１のクロック信号と前記第１のラッチ手段から出力される出力信号の論理積を演算する第１の論理積手段と、
   第２のクロック信号と前記第２のラッチ手段から出力される出力信号の論理積を演算する第２の論理積手段と、
   前記第１の論理積手段と前記第２の論理積手段から出力される信号の論理和を演算する論理和手段とを備えることを特徴とするクロック切り替え回路。
2. 請求項１に記載のクロック切り替え回路において、
   前記生成手段は、
   クロック選択信号を基準クロック信号でラッチする前段ラッチ手段と、
   前記前段ラッチ手段から出力される出力信号を基準クロックでラッチする後段ラッチ手段と、
   前記前段ラッチ手段から出力される出力信号と前記後段ラッチ手段から出力される出力信号の排他的論理和を演算する排他的論理和手段と、
   前記後段ラッチ手段から出力される出力信号と前記排他的論理和手段から出力される信号を反転された出力信号の論理積を演算し設定信号を出力する論理積手段とを備えることを特徴とするクロック切り替え回路。
3. 請求項１または請求項２に記載のクロック切り替え回路において、
   前記第１のラッチ手段は前記生成手段から入力される第１のクロック信号における設定信号を第１のクロック信号の立ち下りでラッチし、
   前記第２のラッチ出段は前記生成手段から入力される第２のクロック信号における設定信号を第２のクロック信号の立ち下りでラッチすることを特徴とするクロック切り替え回路。
   
   
   

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