KR20110047018A - 전하 및 자외선(ｕｖ) 분석을 위한 장치 - Google Patents

전하 및 자외선(ｕｖ) 분석을 위한 장치 Download PDF

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Abstract

양의 전하 발생량, 음의 전하 발생량 및 UV 발생량 중 적어도 하나를 분석하기 위한 장치를 제공한다. 상기 장치는 상기 양의 전하 발생량에 따른 문턱 전압 변화량을 알기 위한 제1 소자, 상기 음의 전하 발생량에 따른 문턱 전압 변화량을 알기 위한 제2 소자, 및 상기 UV 발생량에 따른 문턱 전압 변화량을 알기 위한 제3 소자 중 적어도 하나의 소자가 형성된 기판을 포함한다. 상기 제1 내지 제3 소자들의 각각은 상기 기판에 제공되어 제1 도전형의 제1 및 제3 활성영역들을 한정함과 아울러 상기 제1 도전형과 다른 제2 도전형의 제2 및 제4 활성영역들을 한정하는 제1 소자분리 영역; 상기 제1 활성영역 내에 서로 이격되도록 제공되며 상기 제2 도전형을 갖는 제1 불순물 영역들; 상기 제1 불순물 영역들 사이의 상기 제1 활성영역 상부를 가로지르며 상기 제2 활성 영역의 상부로 연장되는 플로팅 게이트; 상기 제2 활성영역 내에 제공되며 상기 제1 도전형을 갖는 제2 불순물 영역; 및 상기 제2 불순물 영역과 전기적으로 연결된 도전성 구조체를 포함한다.

Description

전하 및 자외선(ＵＶ) 분석을 위한 장치{Device for Charge and UV Analysis}
본 발명은 전하 및 자외선(이하, “UV”)을 분석하기 위한 장치에 관한 것으로, 특히 양의 전하 발생량, 음의 전하 발생량 및 UV 발생량 중 적어도 하나를 분석할 수 있는 장치에 관한 것이다.
반도체 소자의 집적도 및 성능을 향상시키기 위하여, 수준 높은 반도체 공정 기술이 요구된다. 반도체 공정은 공정 조건들과 관련된 미세한 변화에도 크게 영향을 받기 때문에, 이들 공정 조건들과 관련된 미세한 변화들을 분석 및 모니터링 하는 것이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 양의 전하 발생량, 음의 전하 발생량 및 UV 발생량 중 적어도 하나를 분석하기 위한 장치를 제공하는데 있다.
본 발명의 일 양태에 따르면, 양의 전하 발생량, 음의 전하 발생량 및 UV 발생량 중 적어도 하나를 분석하기 위한 장치를 제공한다. 상기 장치는 상기 양의 전하 발생량에 따른 문턱 전압 변화량을 알기 위한 제1 소자, 상기 음의 전하 발생량에 따른 문턱 전압 변화량을 알기 위한 제2 소자, 및 상기 UV 발생량에 따른 문턱 전압 변화량을 알기 위한 제3 소자 중 적어도 하나의 소자가 형성된 기판을 포함한다.
상기 제1 내지 제3 소자들의 각각은 상기 기판에 제공되어 제1 도전형의 제1 및 제3 활성영역들을 한정함과 아울러 상기 제1 도전형과 다른 제2 도전형의 제2 및 제4 활성영역들을 한정하는 제1 소자분리 영역; 상기 제1 활성영역 내에 서로 이격되도록 제공되며 상기 제2 도전형을 갖는 제1 불순물 영역들; 상기 제1 불순물 영역들 사이의 상기 제1 활성영역 상부를 가로지르며 상기 제2 활성 영역의 상부로 연장되는 플로팅 게이트; 상기 제2 활성영역 내에 제공되며 상기 제1 도전형을 갖는 제2 불순물 영역; 및 상기 제2 불순물 영역과 전기적으로 연결된 도전성 구조체를 포함한다.
몇몇 실시예들에서, 상기 제1 내지 제3 소자들의 각각은 상기 제3 활성영역 내에 형성되며 상기 제1 도전형을 갖는 제3 불순물 영역; 상기 제4 활성영역 내에 형성되며 상기 제2 도전형을 갖는 제4 불순물 영역; 상기 제1 불순물 영역들 중 하나와 전기적으로 연결된 소스 단자 및 나머지 하나와 전기적으로 연결된 드레인 단자; 및 상기 제3 불순물 영역과 전기적으로 연결된 웰 단자를 더 포함할 수 있다. 여기서, 상기 제1 내지 제3 소자들에서, 상기 도전성 구조체의 적어도 일부는 게이트 단자로 정의될 수 있다.
상기 제1 및 제3 소자들에서, 상기 도전성 구조체와 상기 제4 불순물 영역을 전기적으로 연결하는 플러그를 더 포함할 수 있다.
상기 제1 소자는 플라즈마 공정에서 발생하는 양의 전하를 상기 제1 소자의 상기 제2 불순물 영역을 통하여 상기 제2 활성영역 내에 축적시키고, 상기 플라즈마 공정에서 발생하는 음의 전하를 상기 제4 불순물 영역 및 상기 제4 활성영역을 통하여 기판으로 배출하는 것을 포함할 수 있다.
상기 제2 소자에서, 상기 웰 단자는 상기 제3 불순물 영역 뿐만 아니라, 상기 제4 불순물 영역과 전기적으로 연결될 수 있다.
상기 제2 소자는 플라즈마 공정에서 발생하는 양의 전하를 상기 제2 소자의 상기 제2 불순물 영역, 상기 제2 및 제4 활성영역들, 상기 제4 불순물 영역 및 상기 웰 단자를 통하여 배출시키고, 상기 플라즈마 공정에서 발생하는 음의 전하를 상기 제2 불순물 영역을 통하여 상기 제2 활성영역 내에 축적시키는 것을 포함할 수 있다.
상기 제3 소자에서, 상기 도전성 구조체는 상기 플로팅 게이트의 적어도 일 부를 노출시키는 개구부를 가질 수 있다.
평면도로 보았을 때, 상기 개구부는 상기 플로팅 게이트보다 작은 평면적을 가질 수 있다.
평면도로 보았을 때, 상기 개구부는 상기 플로팅 게이트와 중첩할 수 있다.
다른 실시예에서, 상기 제1 및 제2 소자들에서, 상기 도전성 구조체의 일부는 게이트 단자로 정의되고, 상기 도전성 구조체의 나머지 부분의 일부는 양의 전하 및 음의 전하를 상기 제1 및 제2 소자들 내로 유입시키기 위한 안테나로 정의될 수 있다.
또 다른 실시예에서, 상기 제1 소자에서의 상기 플로팅 게이트는 플라즈마 공정에서 발생하는 양의 전하가 상기 제2 활성영역 내에 축적됨으로써 전기적 특성이 변화하고, 상기 제2 소자에서의 상기 플로팅 게이트는 플라즈마 공정에서 발생하는 음의 전하가 상기 제2 활성영역 내에 축적됨으로써 전기적 특성이 변화하고, 상기 제3 소자에서의 상기 플로팅 게이트는 플라즈마 공정에서 발생하는 UV가 상기 플로팅 게이트 내의 전자를 여기 시킴으로써 전기적 특성이 변화할 수 있다.
또 다른 실시예에서, 상기 제1 내지 제3 소자들에서, 상기 제2 활성영역과 상기 플로팅 게이트 사이의 중첩 면적은 상기 제1 활성 영역과 상기 플로팅 게이트 사이의 중첩 면적 보다 클 수 있다.
또 다른 실시예에서, 상기 제1 및 제3 활성영역들은 상기 기판 내의 상기 제1 도전형의 제1 웰 영역 내에 위치하고, 상기 제2 및 제4 활성영역은 상기 기판 내의 상기 제2 도전형의 제2 웰 영역 내에 위치할 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 소자들에서, 상기 도전성 구조체의 적어도 일부는 상기 플로팅 게이트와 수직적으로 중첩할 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 소자들에서, 평면도로 보았을 때, 상기 도전성 구조체는 상기 제2 활성영역을 덮을 수 있다.
본 발명의 다른 양태에 따르면, UV 발생량을 분석하기 위한 장치를 제공한다. 상기 장치는 제1 및 제2 영역들을 갖는 기판을 포함한다. 상기 기판의 상기 제1 영역에 형성된 제1 UV 검지 소자 및 상기 기판의 상기 제2 영역에 형성된 제2 UV 검지 소자가 제공된다.
상기 제1 및 제2 UV 검지 소자들의 각각은 상기 기판 내에 제공되어 제1 도전형의 제1 및 제3 활성영역들을 한정함과 아울러 상기 제1 도전형과 다른 제2 및 제4 활성영역들을 한정하는 소자분리 영역; 상기 제1 활성영역 내에 서로 이격되도록 제공되며 상기 제1 활성영역과 다른 도전형을 갖는 제1 불순물 영역들; 상기 제1 불순물 영역들 사이의 상기 제1 활성영역 상부를 가로지르며 상기 제2 활성 영역의 상부로 연장된 플로팅 게이트; 상기 제2 활성영역 내에 제공되며 상기 제2 활성영역과 다른 도전형을 갖는 제2 불순물 영역; 상기 제3 활성영역 내에 제공되며 상기 제3 활성영역과 동일한 도전형을 갖는 제3 불순물 영역; 상기 제4 활성영역 내에 제공되며 상기 제4 활성영역과 동일한 도전형을 갖는 제4 불순물 영역; 상기 제3 불순물 영역과 전기적으로 연결된 웰 단자; 상기 제1 불순물 영역들 중 하나와 전기적으로 연결된 소스 단자 및 나머지 하나와 전기적으로 연결된 드레인 단자; 및 상기 제2 불순물 영역과 전기적으로 연결되고, 상기 플로팅 게이트의 적어도 일 부를 노출시키는 개구부를 갖는 게이트 단자를 포함할 수 있다.
상기 개구부는 상기 제1 UV 검지 소자에서 제1 평면적으로 형성되고, 상기 제2 UV 검지 소자에서 상기 제1 평면적과 다른 크기의 제2 평면적으로 형성된다.
몇몇 실시예들에서, 상기 제1 및 제2 소자들에서, 상기 제2 활성영역과 상기 플로팅 게이트 사이의 중첩 면적은 상기 제1 활성 영역과 상기 플로팅 게이트 사이의 중첩 면적 보다 클 수 있다.
본 발명의 또 다른 양태에 따르면, 플라즈마 공정에서 발생하는 양의 전하 량, 음의 전하량 및 UV 량 중 적어도 하나를 분석 하기 위한 또 다른 장치를 제공할 수 있다. 상기 장치는 상기 양의 전하 발생량을 분석 하기 위한 제1 소자, 상기 음의 전하 발생량을 분석 하기 위한 제2 소자, 및 상기 UV 발생량을 분석 하기 위한 제3 소자 중 적어도 하나의 소자가 형성된 기판을 포함한다.
상기 제1 내지 제3 소자들의 각각은 서로 이격되며 서로 다른 도전형을 갖는 제1 및 제2 활성영역들을 갖는 기판; 상기 제1 활성영역 내에 형성되며 서로 이격된 소스 영역 및 드레인 영역, 및 상기 소스 및 드레인 영역들 사이의 상기 제1 활성영역 상에 형성된 제1 플로팅 게이트를 포함하는 트랜지스터; 상기 제2 활성영역의 일부 상에 형성되며 상기 제1 플로팅 게이트와 전기적으로 연결된 제2 플로팅 게이트, 및 상기 제2 플로팅 게이트 옆의 상기 제2 활성영역 내에 형성되며 상기 소스/드레인 영역들과 다른 도전형을 갖는 불순물 영역을 포함하는 커패시티브 커플링 게이트를 포함한다.
상기 제1 및 제2 소자들의 각각은 상기 불순물 영역과 전기적으로 연결되며 안테나 역할을 하는 제1 도전성 구조체를 포함한다.
상기 제3 소자는 상기 불순물 영역과 전기적으로 연결되며 상기 제2 플로팅 게이트의 적어도 일부를 노출시키는 개구부를 갖는 도전성 구조체를 포함한다.
몇몇 실시예들에서, 상기 제1 및 제2 플로팅 게이트들은 실질적으로 동일한 수평 레벨에 위치할 수 있다.
다른 실시예에서, 상기 제2 활성영역과 상기 제2 플로팅 게이트 사이의 중첩 면적은 상기 제1 활성 영역과 상기 제1 플로팅 게이트 사이의 중첩 면적 보다 클 수 있다.
본 발명의 실시예들에 따르면, 양의 전하 발생량, 음의 전하 발생량 및 UV 발생량 중 적어도 하나를 분석할 수 있는 장치를 제공할 수 있다. 상기 장치는 플로팅 게이트를 공유하는 트랜지스터 및 커패시티브 커플링 게이트를 포함할 수 있다. 상기 장치의 트랜지스터 및 커패시티브 커플링 게이트가 플로팅 게이트를 공유하기 때문에, 장치의 구성을 단순화시킬 수 있으며, 이러한 장치를 형성하기 위한 비용 및 시간을 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급 되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
우선, 도 1 내지 도 4를 참조하여 본 발명의 실시예들의 개념들(concepts)에 대하여 설명하기로 한다. 도 1은 본 발명의 실시예들에 따른 장치를 구성하기 위한 베이스 몸체(base body)를 나타낸 개략도이고, 도 2는 본 발명의 일 실시예에 따른 장치를 설명하기 위한 개략도이고, 도 3은 본 발명의 다른 실시예에 따른 장치를 설명하기 위한 개략도이고, 도 4는 본 발명의 또 다른 실시예에 따른 장치를 설명하기 위한 개략도이다.
우선, 도 1을 참조하여 본 발명의 실시예들에 따른 장치를 구성하기 위한 베이스 몸체를 설명하기로 한다.
도 1을 참조하면, 기판(1)이 제공될 수 있다. 상기 기판(1)은 실리콘 등과 같은 반도체 물질을 포함하는 반도체 웨이퍼일 수 있다. 상기 기판(1) 내에 제1 웰 영역(5p) 및 제2 웰 영역(5n)이 제공될 수 있다. 상기 제1 웰 영역(5p)은 제1 도전형일 수 있고, 상기 제2 웰 영역(5n)은 상기 제1 도전형과 다른 제2 도전형일 수 있다. 예를 들어, 상기 제1 웰 영역(5p)이 P 형의 웰 영역인 경우에, 상기 제2 웰 영역(5n)은 N 형의 웰 영역일 수 있다.
몇몇 실시예들에서, 상기 기판(1)이 상기 제1 웰 영역(5p)과 동일한 도전형 을 갖는 경우에, 상기 제1 웰 영역(5p)은 생략될 수 있고, 상기 기판(1)은 상기 제1 웰 영역(5p)의 역할을 할 수 있다.
상기 제1 웰 영역(5p) 내의 제1 활성영역(10p)을 한정함과 아울러, 상기 제2 웰 영역(5n) 내의 제2 활성영역(10n)을 한정하는 소자분리 영역(15s)이 제공될 수 있다. 더 나아가, 상기 소자분리 영역(15s)은 상기 제1 웰 영역(5p) 내의 제3 활성영역(15p)을 한정함과 아울러, 상기 제2 웰 영역(5n) 내의 제4 활성영역(15n)을 한정할 수 있다. 상기 소자분리 영역(15s)은 트렌치 소자분리막으로 이루어질 수 있다.
상기 제1 활성영역(10p)과 상기 제3 활성영역(15p)은 상기 제1 웰 영역(5p) 내에 형성되고, 상기 제2 활성영역(10n)과 상기 제4 활성영역(15n)은 상기 제2 웰 영역(5n) 내에 형성될 수 있다. 따라서, 상기 제1 및 제3 활성영역들(10p, 15p)는 상기 제1 웰 영역(5p)과 같은 제1 도전형으로 형성될 수 있고, 상기 제2 및 제4 활성영역들(10n, 15p)은 상기 제2 웰 영역(5n)과 같은 제2 도전형으로 형성될 수 있다. 그리고, 상기 제1 웰 영역(5p)은 상기 제1 및 제3 활성영역들(10p, 15p) 하부에 위치하면서 상기 제1 및 제3 활성영역들(10p, 15p) 사이의 소자분리 영역(15s) 하부에 위치할 수 있다.
상기 소자분리 영역(15s)은 상기 제1 웰 영역(5p)의 바닥면 보다 높은 레벨에 위치하는 바닥면을 가질 수 있다. 또한, 상기 소자분리 영역(15s)은 상기 제2 웰 영역(5n) 보다 높은 레벨에 위치하는 바닥면을 가질 수 있다.
상기 제1 활성영역(10p) 상부를 가로지르는 제1 플로팅 게이트(20a)가 제공 될 수 있다. 상기 제2 활성영역(10n)의 일부 상에 제2 플로팅 게이트(20b)가 제공될 수 있다. 상기 제1 및 제2 플로팅 게이트들(20a, 20b)은 동일한 물질로 이루어질 수 있다. 예를 들어, 상기 제1 및 제2 플로팅 게이트들(20a, 20b)은 도우프트 실리콘 등과 같은 도전성 물질로 이루어질 수 있다. 본 실시예에서, 상기 제1 및 제2 플로팅 게이트들(20a, 20b)을 구성하는 물질은 도우프트 실리콘으로 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 플로팅 게이트들(20a, 20b)은 도우프트 폴리 실리콘, 금속 및 금속-질화물 중 적어도 하나로 이루어질 수도 있다. 상기 제2 플로팅 게이트(20b)는 상기 제1 플로팅 게이트(20a)의 폭(L1) 보다 큰 폭(L2)을 가질 수 있다.
상기 제1 플로팅 게이트(20a)와 상기 제1 활성영역(15a) 사이에 제1 유전체(19a)가 제공될 수 있다. 상기 제2 플로팅 게이트(20b)와 상기 제2 활성영역(15b) 사이에 제2 유전체(19b)가 제공될 수 있다. 상기 제1 및 제2 유전체들(19a, 19b)은 실리콘 산화막 및/또는 고유전막(high-k dielectric layer)으로 이루어질 수 있다. 여기서, 상기 고유전막은 실리콘 산화막 보다 유전상수가 큰 유전체로 정의할 수 있다.
상기 제1 플로팅 게이트(20a) 양 옆의 상기 제1 활성영역(15a) 내에 서로 이격된 제1 불순물 영역들(25s, 25d)이 제공될 수 있다. 상기 제1 불순물 영역들(25s, 25d)은 상기 제1 웰 영역(5p)과 다른 도전형을 가질 수 있다. 예를 들어, 상기 제1 웰 영역(5p)이 P 형인 경우에, 상기 제1 불순물 영역들(25s, 25d)은 N 형일 수 있다.
상기 제2 플로팅 게이트(20b) 옆의 상기 제2 활성영역(10n) 내에 제2 불순물 영역(26)이 제공될 수 있다. 상기 제2 불순물 영역(26)은 상기 제2 웰 영역(5n)과 다른 도전형을 가질 수 있다. 예를 들어, 상기 제2 웰 영역(5n)이 N 형인 경우에, 상기 제2 불순물 영역(26)은 P 형 일 수 있다.
몇몇 실시예들에서, 상기 제2 불순물 영역(26)과 상기 제2 플로팅 게이트(20b)는 일부분이 중첩될 수 있다. 상기 제2 플로팅 게이트(20b)는 상기 제2 불순물 영역(26)과 수직적으로 중첩하는 영역보다 상기 제2 불순물 영역(26)과 중첩하지 않는 영역이 클 수 있다.
상기 제2 불순물 영역(26)과 상기 제2 웰 영역(5n)은 제1 다이오드(D1)를 구성할 수 있다. 그리고, 상기 제1 및 제2 웰 영역들(5p, 5n)은 제2 다이오드(D2)를 구성할 수 있다.
상기 제3 활성 영역(15p) 내에 제3 불순물 영역(27p)이 제공될 수 있다. 상기 제3 불순물 영역(27p)은 상기 제3 활성영역(15p)의 상부 영역에 제공될 수 있다. 상기 제3 불순물 영역(27p)은 상기 제1 웰 영역(5p)과 동일한 도전형을 가지면서, 상기 제1 웰 영역(5p)보다 높은 불순물 농도를 가질 수 있다.
상기 제4 활성 영역(15n) 내에 제4 불순물 영역(27n)이 제공될 수 있다. 상기 제4 불순물 영역(27n)은 상기 제4 활성영역(15n)의 상부 영역에 제공될 수 있다. 상기 제4 불순물 영역(27n)은 상기 제2 웰 영역(5n)과 동일한 도전형을 가지면서, 상기 제2 웰 영역(5n)보다 높은 불순물 농도를 가질 수 있다.
실시예들에서, 상기 제1 활성영역(10p) 내에 형성된 상기 제1 불순물 영역 들(25s, 25d), 상기 제1 불순물 영역들(25s, 25d) 사이의 상기 제1 활성영역(10p) 상에 차례로 적층된 상기 제1 유전체(19a) 및 상기 제1 플로팅 게이트(20a)를 포함하는 트랜지스터(TR)가 제공될 수 있다. 또한, 상기 제2 활성영역(10n) 내에 형성된 상기 제2 불순물 영역(26), 상기 제2 활성영역(10n) 상에 차례로 적층된 상기 제2 유전체(19b) 및 상기 제2 플로팅 게이트(20b)를 포함하는 커패시티브 커플링 게이트(capacitive coupling gate; CCG)가 제공될 수 있다.
상술한 베이스 몸체를 구성하는 요소들에 대한 전기적 연결 방법 및 안테나의 배치 방법에 따라, 양의 전하(positive charge) 발생량, 음의 전하(negative charge) 발생량 및 UV 발생량 중 어느 것을 분석(analysis) 및/또는 모니터링(monitoring) 할 수 있는지 결정될 수 있다.
이제, 도 1을 참조하여 설명한 상기 베이스 몸체를 구성하는 요소들에 대한 전기적 연결 방법 및 안테나의 배치 방법에 따른 본 발명의 실시예들의 개념에 대하여 설명을 하기로 한다.
본 발명의 일 실시예에 따르면, 양의 전하 발생량을 분석 및/또는 모니터링 할 수 있는 장치를 제공할 수 있다. 보다 구체적으로, 양의 전하, 음의 전하 및 UV 중 적어도 하나가 발생하는 공정에서, 양의 전하 발생량을 분석 및/또는 모니터링 할 수 있는 장치에 대하여 도 2를 참조하여 설명하기로 한다. 여기서, 상기 공정은 플라즈마를 이용하는 증착 공정 또는 식각 공정 등과 같은 반도체 공정일 수 있다.
도 2를 참조하면, 상기 제1 플로팅 게이트(20a) 및 상기 제2 플로팅 게이트(20b)를 전기적으로 연결할 수 있다. 상기 제1 불순물 영역들(25s, 25d) 중 하 나(25s)는 소스 단자(S1)에 전기적으로 연결되고, 나머지 하나(25d)는 드레인 단자(D1)에 전기적으로 연결될 수 있다. 상기 제3 불순물 영역(27p)은 웰 단자(W1)에 전기적으로 연결될 수 있다. 상기 제2 및 제4 불순물 영역들(26, 27n)은 안테나(A1) 및 게이트 단자(G1)에 전기적으로 연결될 수 있다. 여기서, 상기 안테나(A1) 및 상기 게이트 단자(G1)는 전기적으로 연결될 수 있다.
따라서, 전기적으로 EEPROM과 유사한 동작 원리를 가지면서 EEPROM과 다른 구조를 갖는 제1 소자(M1)가 제공될 수 있다. 예를 들면, 반도체 기판 상에 터널 산화막, 플로팅 게이트, 블로킹 산화막 및 컨트롤 게이트가 차례로 적층된 게이트 구조체, 및 상기 게이트 구조체 양 옆의 반도체 기판 내에 형성된 소스 영역 및 드레인 영역을 포함하는 EEPROM에서, 상기 제2 플로팅 게이트(20b) 하부의 상기 제2 활성영역(10n)은 EEPROM의 컨트롤 게이트로써의 역할을 할 수 있고, 상기 제1 및 제2 플로팅 게이트들(20a, 20b)은 서로 전기적으로 연결되어 EEPROM의 플로팅 게이트로써의 역할을 할 수 있고, 상기 제2 유전체(19b)는 EEPROM의 블로킹 산화막으로써의 역할을 할 수 있고, 상기 제1 유전체(19a)는 EEPROM의 터널 산화막으로써의 역할을 할 수 있고, 상기 제1 및 제2 불순물 영역들(25s, 25d)은 EEPROM의 소스/드레인 영역들의 역할을 할 수 있다.
도 2에 개시된 제1 소자(M1)를 이용하여 양의 전하 발생량을 분석 및/또는 모니터링 할 수 방법에 대하여 도 5를 참조하여 설명하기로 한다.
도 2 및 도 5를 참조하면, 도 2의 상기 제1 소자(M1)를 준비할 수 있다. (S100) 상기 제1 소자(M1)는 전하(charge) 및/또는 UV에 노출되지 않은 초기 상태 의 소자일 수 있다. 즉, 상기 제1 소자(M1)는 초기 문턱전압(VTi)를 가질 수 있다.
초기 상태의 상기 제1 소자(M1)를 전하들(charges)에 노출시킬 수 있다. (S110) 예를 들어, 플라즈마(plasma)를 이용하는 증착 공정 또는 식각 공정 등과 같은 반도체 공정에서 발생하는 양의 전하 및 음의 전하에 상기 제1 소자(M1)를 노출시킬 수 있다. 그 결과, 상기 플라즈마 공정에서 발생하는 양의 전하 및 음의 전하가 상기 안테나(A1)를 통하여 상기 제1 소자(M1) 내로 유입될 수 있다. 여기서, 양의 전하는 상기 제1 다이오드(D1)를 통하여 상기 제2 활성영역(10n) 내에 축적되고, 음의 전하는 상기 제4 불순물 영역(27n) 및 상기 제2 다이오드(D2)를 통하여 상기 제1 웰 영역(5p) 및/또는 상기 기판(1) 내로 배출될 수 있다. 따라서, 상기 제2 활성영역(10n) 내의 N 형의 상기 제2 웰 영역(5n) 내에 양의 전하가 축적됨으로써 상기 제2 활성영역(10n) 내에 게이트 전압을 인가한 것과 같은 효과가 발생할 수 있다. 그 결과, 전기적으로 연결된 상기 제1 및 제2 플로팅 게이트들(20a, 20b)의 전기적 특성이 변화될 수 있다. 예를 들어, 상기 제2 활성영역(10n) 내의 상기 제2 웰 영역(5n) 내에 양의 전하가 축적됨으로써 상기 제1 플로팅 게이트(20a)와 상기 제1 활성영역(10p) 사이에서 F-N 주입( F-N injection) 현상이 일어날 수 있다. 그 결과, 상기 제1 플로팅 게이트(20a) 내에 전자(electron)가 트랩됨으로써 전기적으로 연결된 상기 제1 및 제2 플로팅 게이트들(20a, 20b)의 전압 레벨이 변화할 수 있다. 이와 같이, 상기 제1 및 제2 플로팅 게이트들(20a, 20b)의 전기적 특성이 변화됨으로써, 상기 제1 소자(M1)의 트랜지스터의 문턱 전압이 변화할 수 있다. (S120)
이어서, 상기 제1 소자(M1)의 트랜지스터의 문턱 전압의 변화량(ΔVTp.p)으로부터 결과 분석을 할 수 있다. (S130) 여기서, 문턱 전압의 변화량은 초기 문턱 전압의 값과 변화된 문턱 전압의 값 사이의 차이를 의미할 수 있다.
상기 제1 소자(M1)의 트랜지스터의 문턱 전압 변화량은 플라즈마 공정에서 발생하는 양의 전하량에 따라 결정될 수 있다. 즉, 플라즈마 공정에서 발생하는 양의 전하에 따라 상기 플로팅 게이트(20a, 20b) 내의 전하량이 변화할 수 있고, 상기 플로팅 게이트(20a, 20b) 내의 전하 변화량에 따라 상기 제1 소자(M1)의 문턱 전압이 결정될 수 있다. 따라서, 플라즈마 공정에 노출되기 전의 초기 제1 소자(M1)의 문턱 전압과 플라즈마 공정에 노출된 후의 제1 소자(M1)의 문턱 전압은 차이가 발생할 수 있다. 따라서, 제1 소자(M1)의 문턱 전압이 변화하는 이유는 플라즈마 공정에서 발생하는 양의 전하 때문일 수 있다. 그 결과, 상기 제1 소자(M1)의 문턱 전압 변화량으로부터, 플라즈마 공정에서 발생하는 양의 전하량을 모니터링할 수 있다.
실시예들에서, 상기 제1 소자(M1)의 트랜지스터의 문턱 전압 변화량은 플라즈마 공정의 재현성을 평가하는데 이용될 수 있다. 만일, 플라즈마 공정에 의한 상기 제1 소자(M1)의 트랜지스터의 문턱 전압 변화량이 초기 플라즈마 공정에 의한 문턱 전압 변화량과 다르다면, 플라즈마 공정에서 발생하는 양의 전하량이 초기 플라즈마 공정에서 발생하는 양의 전하량과 차이가 있다는 것을 알 수 있다.
실시예들에서, 상기 제1 소자(M1)의 트랜지스터의 문턱 전압 변화량은 플라즈마 공정의 불량을 분석하는데 이용될 수 있다. 예를 들어, 플라즈마를 이용하는 공정에서 불량이 발생하는 경우, 상기 제1 소자(M1)를 이용하여 상기 제1 소자(M1)의 트랜지스터의 문턱 전압 변화량의 크기를 알 수 있다. 따라서, 불량이 발생한 플라즈마 공정에서의 상기 제1 소자(M1)의 문턱 전압 변화량의 값이 초기 설정된 최적의 플라즈마 공정에 의한 상기 제1 소자(M1)의 문턱 전압 변화량의 값과 차이가 날 경우에, 플라즈마에서 발생하는 양의 전하량에 문제가 있음을 알 수 있다. 이와는 반대로, 불량이 발생한 플라즈마 공정에서의 상기 제1 소자(M1)의 문턱 전압 변화량의 값이 초기 설정된 최적의 플라즈마 공정에 의한 상기 제1 소자(M1)의 문턱 전압 변화량의 값과 동일한 경우에, 플라즈마에서 발생하는 양의 전하에 문제가 없음을 알 수 있다.
문턱전압이 변화된 상기 제1 소자(M1)의 문턱 전압을 초기화시킬 수 있다. (S140) 예를 들어, 상기 게이트 단자(G1), 상기 소스 단자(S1), 상기 드레인 단자(D1) 및 상기 웰 단자(W1)에 양의 전압(positive voltage)를 인가하여, 상기 플로팅 게이트(20a, 20b) 내에 트랩된 전자를 소거하여 상기 소자(M1)을 초기화할 수 있다. 이와는 달리, 게이트 단자(G1)에 양의 전압(positive voltage)를 인가하고, 상기 소스 단자(S1), 상기 드레인 단자(D1) 및 상기 웰 단자(W1)를 접지(ground) 시킴으로써, 상기 플로팅 게이트(20a, 20b) 내에 트랩된 전자를 소거하여 상기 소자(M1)를 초기화할 수 있다.
따라서, 초기화된 상기 제1 소자(M1)는 플라즈마 공정 등과 같은 반도체 공정에서 발생하는 양의 전하량에 대한 분석 및/또는 모니터링 후에, 초기화하여 재사용할 수 있다.
다음으로, 도 3을 참조하여 양의 전하, 음의 전하 및 UV 중 적어도 하나가 발생하는 공정에서, 음의 전하 발생량을 분석 및/또는 모니터링 할 수 있는 장치에 대하여 설명하기로 한다.
도 3을 참조하면, 양의 전하 발생량을 분석 및/또는 모니터링할 수 있는 도 2에서의 장치와 마찬가지로, 상기 제1 플로팅 게이트(20a) 및 상기 제2 플로팅 게이트(20b)를 전기적으로 연결할 수 있다. 또한, 상기 제1 불순물 영역들(25s, 25d) 중 하나(25s)는 소스 단자(S2)에 전기적으로 연결되고, 나머지 하나(25d)는 드레인 단자(D2)에 전기적으로 연결될 수 있다.
상기 제1 웰 영역(5p) 내의 상기 제3 불순물 영역(27p)과 상기 제2 웰 영역(5n) 내의 상기 제4 불순물 영역(27n)은 전기적으로 연결될 수 있다. 그리고, 상기 제3 및 제4 불순물 영역들(27p, 27n)은 웰 단자(W2)에 전기적으로 연결될 수 있다.
상기 제2 불순물 영역(26)은 안테나(A2) 및 게이트 단자(G2)에 전기적으로 연결될 수 있다. 상기 안테나(A2) 및 상기 게이트 단자(G2)는 전기적으로 연결될 수 있다. 따라서, 전기적으로 EEPROM과 유사한 동작 원리를 가지면서 EEPROM과 다른 구조의 제2 소자(M2)가 제공될 수 있다.
도 3에 개시된 제2 소자(M2)를 이용하여 음의 전하량을 분석 및/또는 모니터링 할 수 방법에 대하여 도 5를 참조하여 설명하기로 한다.
도 3 및 도 5를 참조하면, 도 3의 상기 제2 소자(M2)를 준비할 수 있다. (S100). 상기 제2 소자(M2)는 전하(charge) 및/또는 UV에 노출되지 않은 초기 상태 의 소자일 수 있다. 즉, 상기 제2 소자(M2)는 초기 문턱전압(VTi)를 가질 수 있다.
초기 상태의 상기 제2 소자(M2)를 양의 전하 및 음의 전하에 노출시킬 수 있다. (S110) 예를 들어, 플라즈마 공정에서 발생하는 전하들(charges)에 상기 제2 소자(M2)를 노출시킬 수 있다. 그 결과, 상기 플라즈마 공정에서 발생하는 양의 전하 및 음의 전하가 상기 안테나(A2)를 통하여 상기 제2 소자(M2) 내로 유입될 수 있다. 상기 제2 소자(M2) 내로 유입된 전하들 중에서, 양의 전하(positive charge)는 상기 제1 다이오드(D1)를 통하여 상기 제2 웰 영역(5n) 내로 유입되고, 상기 제2 웰 영역(5n) 내로 유입된 상기 양의 전하는 상기 제4 불순물 영역(27n) 및 상기 제3 불순물 영역(27p)을 전기적으로 연결시키는 상기 웰 단자(W3)를 통하여 상기 제1 웰 영역(5p) 및 상기 기판(1) 내로 배출될 수 있다. 그리고, 상기 제2 소자(M2) 내로 유입된 전하들 중에서, 음의 전하(negative charge)는 상기 제2 활성영역(10n) 내에 축적될 수 있다. 보다 구체적으로, 상기 음의 전하는 상기 제1 다이오드(D1)로 인하여 상기 제2 웰 영역(5n) 내로 유입되지 않고, 상기 제2 활성영역(10n) 내의 상기 제2 불순물 영역(26) 내에 축적될 수 있다.
따라서, 상기 제2 소자(M2) 내로 유입되는 상기 음의 전하는 배출되지 못하고, 상기 제2 활성영역(10n), 특히 상기 제2 불순물 영역(26) 내에 축적되어, 상기 플로팅 게이트(20a, 20b)의 전기적 특성을 변화시킬 수 있다. 즉, 상기 제1 플로팅 게이트(20a) 내에 양의 전하, 즉 홀(hole)이 트랩되어 상기 제1 및 제2 플로팅 게이트들(20a, 20b)의 전기적 특성이 변화할 수 있다. 이와 같이, 상기 제1 및 제2 플로팅 게이트들(20a, 20b)의 전기적 특성이 변화됨으로써, 상기 제2 소자(M2)의 트랜지스터의 문턱 전압이 변화할 수 있다. (S120)
이어서, 상기 제2 소자(M2)의 트랜지스터의 문턱 전압의 변화량(ΔVTp.p)으로부터 결과 분석을 할 수 있다. (S130) 예를 들어, 상기 제2 소자(M2)의 트랜지스터는 플라즈마 공정에서 음의 전하(negative charge)가 발생하는 양에 의해서 문턱전압이 변화할 수 있다. 즉, 플라즈마 공정에서 발생하는 음의 전하량에 따라 상기 플로팅 게이트(20a, 20b) 내의 전하 변화량이 결정될 수 있고, 상기 플로팅 게이트(20a, 20b) 내의 전하 변화량에 따라 상기 제2 소자(M2)의 문턱 전압의 변화량이 결정될 수 있다. 따라서, 상기 제1 소자(M1)의 문턱 전압 변화량으로부터, 플라즈마 공정에서 발생하는 양의 전하량을 모니터링할 수 있는 것과 마찬가지로, 상기 제2 소자(M2)의 문턱 전압 변화량으로부터, 플라즈마 공정에서 발생하는 음의 전하량을 모니터링할 수 있다.
문턱 전압이 변화된 상기 제2 소자(M2)의 문턱 전압을 초기화시킬 수 있다. (S140). 예를 들어, 상기 게이트 단자(G2), 상기 소스 단자(S2), 상기 드레인 단자(D2) 및 상기 웰 단자(W2)에 음의 전압을 인가하여, 상기 플로팅 게이트들(20a, 20b) 내에 전자(electron)을 주입하여, 상기 플로팅 게이트들(20a, 20b) 내에 트랩된 양의 전하, 즉 홀(hole)을 소거할 수 있다.
따라서, 상기 제2 소자(M2)는 플라즈마 공정 등과 같은 반도체 공정에서 발생하는 음의 전하량에 대한 분석 및/또는 모니터링 한 후에, 초기화시키어 재사용할 수 있다.
다음으로, 도 4를 참조하여 UV 발생량을 분석 및/또는 모니터링하기 위한 장 치에 대하여 설명하기로 한다.
도 4를 참조하면, 양의 전하 발생량을 분석 및/또는 모니터링 할 수 있는 도 2에서의 장치와 마찬가지로, 상기 제1 플로팅 게이트(20a) 및 상기 제2 플로팅 게이트(20b)를 전기적으로 연결할 수 있다. 또한, 상기 제1 불순물 영역들(25s, 25d) 중 하나(25s)는 소스 단자(S3)에 전기적으로 연결되고, 나머지 하나(25d)는 드레인 단자(D3)에 전기적으로 연결될 수 있다. 상기 제3 불순물 영역(27p)은 웰 단자(W3)에 전기적으로 연결될 수 있다.
상기 제2 불순물 영역(26)은 게이트 단자(G3)에 전기적으로 연결될 수 있다. 더 나아가, 상기 게이트 단자(G3)는 상기 제4 불순물 영역(27n)과 전기적으로 연결될 수 있다.
상기 제2 플로팅 게이트(20b)와 전기적으로 연결된 안테나(A3)가 제공될 수 있다. 상기 안테나(A3)는 상기 게이트 단자(G3)와 직접적으로 접촉하지 않을 수 있다. 즉, 상기 안테나(A3)와 상기 게이트 단자(G3)는 전기적으로 직접 접속하지 않을 수 있다.
도 4에 개시된 제3 소자(M3)를 이용하여 UV 발생량을 분석 및/또는 모니터링 할 수 방법에 대하여 도 5를 참조하여 설명하기로 한다.
도 4 및 도 5를 참조하면, 도 3의 상기 제3 소자(M3)를 준비할 수 있다. (S100) 상기 제3 소자(M3)는 전하 및/또는 UV에 노출되지 않은 초기 상태의 소자일 수 있다. 즉, 상기 제3 소자(M3)는 초기 문턱전압(VTi)를 가질 수 있다.
초기 상태의 상기 제3 소자(M3)를 UV에 노출시킬 수 있다. (S110) 예를 들 어, 플라즈마 공정에서 발생하는 UV에 상기 제3 소자(M3)를 노출시킬 수 있다. 그 결과, 상기 플라즈마 공정에서 발생하는 UV가 상기 안테나(A3)를 통하여 상기 제3 소자(M3) 내로 유입될 수 있다.
이번 실시예에서, 상기 플로팅 게이트들(20a, 20b), 예를 들어 상기 제2 플로팅 게이트(20b)는 안테나(A3)로 정의할 수 있다. 플라즈마 공정에서 발생하는 UV는 상기 플로팅 게이트들(20a, 20b) 내에 도달하고, 상기 UV는 상기 플로팅 게이트들(20a, 20b)의 전기적 특성을 변화시킬 수 있다. 예를 들어, UV 가 상기 플로팅 게이트들(20a, 20b) 내의 전자(electron)을 여기 시킴으로써 상기 플로팅 게이트들(20a, 20b)의 전기적 특성이 변화할 수 있다. 그 결과, 상기 제3 소자(M3)의 트랜지스터의 문턱 전압이 변화할 수 있다. (S120)
이어서, 상기 제3 소자(M3)의 트랜지스터의 문턱 전압의 변화량으로부터 결과 분석을 할 수 있다. (S130) 예를 들어, 상기 제3 소자(M3)의 트랜지스터의 문턱 전압 변화량은 플라즈마 공정에서 발생하는 UV량에 따라 결정될 수 있다. 즉, 플라즈마 공정에서 발생하는 UV 량에 따라 상기 플로팅 게이트(20a, 20b)의 전기적 특성이 변화할 수 있고, 상기 플로팅 게이트(20a, 20b)의 특성 변화에 따라, 상기 제3 소자(M3)의 문턱 전압의 변화량이 결정될 수 있다. 따라서, 상기 제1 소자(M1)의 문턱 전압 변화량으로부터, 플라즈마 공정에서 발생하는 양의 전하량을 모니터링할 수 있는 것과 마찬가지로, 상기 제3 소자(M3)의 문턱 전압 변화량으로부터, 플라즈마 공정에서 발생하는 UV 량을 모니터링할 수 있다.
문턱전압이 변화된 상기 제3 소자(M3)의 트랜지스터의 문턱 전압을 초기화시 킬 수 있다. (S140) 따라서, 상기 제3 소자(M3)는 플라즈마 공정 등과 같은 반도체 공정에서 발생하는 UV 량을 분석 및/또는 모니터링 한 후에, 초기화시키어 재사용할 수 있다.
이하에서, 본 발명의 보다 구체화된 실시예들에 대하여 설명하기로 한다.
우선, 도 6 내지 도 10b를 참조하여 본 발명의 일 실시예에 따른 양의 전하 발생량을 분석 및/또는 모니터링하기 위한 장치의 형성 방법에 대하여 설명하기로 한다.
도 6은 본 발명의 일 실시예에 따른 양의 전하 발생량을 분석 및/또는 모니터링 하기 위한 장치를 나타낸 평면도이고, 도 7a 내지 도 10b는 본 발명의 일 실시예에 따른 장치를 나타낸 단면도들이다. 도 7a 내지 도 10b에서, 참조부호 “A”로 표시된 부분은 도 6의 I-I´선을 따라 취해진 영역이고, 참조부호 “B”로 표시된 부분은 도 6의 II-II´선을 따라 취해진 영역이고, 참조부호 “C”로 표시된 부분은 도 6의 III-III´선을 따라 취해진 영역이다.
도 6, 도 7a 및 도 7b를 참조하면, 기판(100)을 준비할 수 있다. 상기 기판(100)은 실리콘 등과 같은 반도체 물질로 이루어진 반도체 웨이퍼일 수 있다. 상기 기판(100)의 소정 영역에 제1 웰 영역(105p) 및 제2 웰 영역(105n)을 형성할 수 있다. 상기 제1 및 제2 웰 영역들(105p, 105n)은 서로 다른 웰 이온 주입 공정을 이용하여 형성할 수 있다. 예를 들어, 상기 제1 웰 영역(105p)은 P 형 웰 영역을 형성하기 위한 웰 이온 주입 공정을 이용하여 형성하고, 상기 제2 웰 영역(105n)은 N 형 웰 영역을 형성하기 위한 웰 이온 주입 공정을 이용하여 형성할 수 있다.
상기 기판(100) 내에 제1 내지 제4 활성영역들(110p, 110n, 115p, 115n)을 한정하는 소자분리 영역(115s)을 형성할 수 있다. 여기서, 상기 제1 및 제3 활성영역들(110p, 115p)은 상기 제1 웰 영역(105p) 내에서 형성되고, 상기 제2 및 제4 활성영역들(110n, 115n)은 상기 제2 웰 영역(105n) 내에서 형성될 수 있다. 평면도로 보았을 때, 상기 제1 활성영역(110p)의 평면적은 상기 제2 활성영역(110n)의 평면적보다 작을 수 있다.
몇몇 실시예들에서, 상기 소자분리 영역(115s)을 형성하기 위한 공정은 상기 제1 및 제2 웰 영역들(105p, 105n)을 형성한 후에 진행할 수 있다. 이와는 달리, 상기 소자분리 영역(115s)을 형성하기 위한 공정은 상기 제1 및 제2 웰 영역들(105p, 105n)을 형성하기 전에 진행할 수도 있다.
도 6, 도 8a 및 도 8b를 참조하면, 상기 제1 및 제2 웰 영역들(105p, 105n), 및 상기 소자분리 영역(115s)이 형성된 기판 상에 유전체(119) 및 도전성 물질막을 차례로 형성할 수 있다. 상기 유전체(119)는 열 산화막 및/또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 여기서, 고유전막은 실리콘 산화막보다 유전상수가 큰 유전체를 의미할 수 있다. 예를 들어, 상기 고유전막은 하프늄 산화막, 알루미늄 산화막 등과 같이 실리콘 산화막보다 유전상수가 큰 물질일 수 있다. 상기 도전성 물질막은 도우프트 실리콘막으로 형성할 수 있다.
실시예들에서, 상기 도전성 물질막은 도우프트 실리콘 막 이외에 다른 도전성 물질로 형성할 수도 있다. 예를 들어, 상기 도전성 물질막은 금속막 및/또는 금 속 질화막 등과 같은 물질로 형성하거나, 또는 상기 도전성 물질막은 도우프트 폴리 실리콘막, 금속막 및 금속 질화막 중 적어도 두 개의 물질로 구성된 적층막으로 형성할 수도 있다.
상기 도전성 물질막을 패터닝하여 플로팅 게이트(120)를 형성할 수 있다. 상기 플로팅 게이트(120)는 상기 제1 활성영역(110p) 상부를 가로지르면서 상기 제2 활성영역(110n) 상으로 연장될 수 있다. 따라서, 상기 플로팅 게이트(120)는 상기 제1 활성영역(110p) 상부를 가로지르는 제1 플로팅 게이트 영역(120a) 및 상기 제2 활성영역(110n)의 소정 영역 상에 형성된 제2 플로팅 게이트 영역(120b)을 포함할 수 있다. 상기 플로팅 게이트(120)에서, 상기 제1 활성영역(110p)과 수직적으로 중첩하는 부분을 제1 플로팅 게이트 영역(120a)이라고 정의하고, 상기 제2 활성영역(110n)과 수직적으로 중첩하는 부분을 제2 플로팅 게이트 영역(120b)이라고 정의할 수 있다. 그리고, 상기 플로팅 게이트(120)에서, 상기 제1 플로팅 게이트 영역(120a)과 상기 제2 플로팅 게이트 영역(120b) 사이의 영역을 제3 플로팅 게이트 영역(120c)으로 정의할 수 있다.
몇몇 실시예들에서, 상기 플로팅 게이트(120)에서, 상기 제1 플로팅 게이트 영역(120a)의 평면적은 상기 제2 플로팅 게이트 영역(120b)의 평면적보다 작을 수 있다. 다시 말하면, 상기 제1 활성영역(110p)과 상기 제1 플로팅 게이트 영역(120a) 사이의 중첩 면적은 상기 제2 활성영역(110n)과 상기 제2 플로팅 게이트 영역(120b) 사이의 중첩 면적 보다 작을 수 있다.
한편, 상기 제1 플로팅 게이트 영역(120a)의 폭(W1)은 상기 제2 플로팅 게이 트 영역(120b)의 폭(W2)보다 작을 수 있다.
상기 제1 플로팅 게이트 영역(120a) 양 옆의 상기 제1 활성영역(110p) 내에 제1 불순물 영역들(125s, 125d)을 형성할 수 있다. 상기 제1 불순물 영역들(125s, 125d)은 상기 제1 웰 영역(105p)과 다른 도전형을 가질 수 있다. 예를 들어, 상기 제1 웰 영역(105p)이 P 형 웰 영역으로 형성되는 경우에, 상기 제1 불순물 영역들(125s, 125d)은 N 형 불순물 영역으로 형성될 수 있다. 상기 제1 불순물 영역들(125s, 125d) 중 하나(125s)는 트랜지스터의 소스 영역으로 정의되고, 나머지 하나(125d)는 트랜지스터의 드레인 영역으로 정의될 수 있다.
상기 제2 플로팅 게이트 영역(120b) 주위의 상기 제2 활성영역(110n) 내에 제2 불순물 영역(126)을 형성할 수 있다. 상기 제2 불순물 영역(126)은 상기 제2 웰 영역(105n)과 다른 도전형을 가질 수 있다. 예를 들어, 상기 제2 웰 영역(105n)이 N 형 웰 영역인 경우에, 상기 제2 불순물 영역(126)은 P 형 불순물 영역으로 형성할 수 있다.
몇몇 실시예들에서, 상기 제2 불순물 영역(126)과 상기 제2 플로팅 게이트 영역(120b)은 일부분이 중첩할 수 있다. 상기 제2 플로팅 게이트 영역(120b)은 상기 제2 불순물 영역(126)과 중첩하는 영역보다 중첩하지 않는 영역이 클 수 있다.
상기 제1 웰 영역(105p) 내의 상기 제3 활성영역(115p) 내에 제3 불순물 영역(127p)을 형성할 수 있다. 상기 제3 불순물 영역(127p)은 상기 제1 웰 영역(105p)과 같은 도전형을 가지면서 상기 제1 웰 영역(105p) 보다 높은 불순물 농도를 갖도록 형성할 수 있다. 상기 제3 불순물 영역(127p)은 상기 제3 활성영 역(115p)의 상부 영역에 형성될 수 있다.
상기 제2 웰 영역(105n) 내의 상기 제4 활성영역(115n) 내에 제4 불순물 영역(127n)을 형성할 수 있다. 상기 제4 불순물 영역(127n)은 상기 제2 웰 영역(105n)과 동일한 도전형을 가지면서 상기 제2 웰 영역(105n) 보다 높은 불순물 농도를 갖도록 형성할 수 있다. 상기 제4 불순물 영역(127n)은 상기 제4 활성영역(115n)의 상부 영역에 형성될 수 있다.
몇몇 실시예들에서, 상기 제1 불순물 영역들(125s, 125d)과 상기 제4 불순물 영역(127n)은 동일한 도전형을 가지며, 동일한 이온 주입 공정에 의해 동시에 형성될 수 있다. 또한, 상기 제2 불순물 영역(126)과 상기 제3 불순물 영역(127p)은 동일한 도전형을 가지며, 동일한 이온 주입 공정에 의해 동시에 형성될 수 있다.
다른 실시예에서, 상기 제1 내지 제4 불순물 영역들(125s, 125d, 126, 127p, 127n)은 서로 다른 이온 주입 공정들에 의해 형성될 수도 있다.
도 6, 도 9a 및 도 9b를 참조하면, 상기 제1 내지 제4 불순물 영역들(125s, 125d, 126, 127p, 127n)을 갖는 기판 상에 층간 절연막(137)을 형성할 수 있다. 상기 층간 절연막(137)은 차례로 적층된 제1 절연막(130) 및 제2 절연막(135)을 포함하도록 형성할 수 있다. 상기 제1 절연막(130)은 실리콘 산화막 등과 같은 절연성 물질막으로 형성할 수 있다. 상기 제2 절연막(135)은 상기 제1 절연막(130)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 제1 절연막(130)을 실리콘 산화막으로 형성하는 경우에, 상기 제2 절연막(135)은 실리콘 질화막으로 형성할 수 있다.
도 6, 도 10a 및 도 10b를 참조하면, 상기 층간 절연막(137)을 관통하며 상기 제1 불순물 영역들(125s, 125d)과 전기적으로 연결된 제1 플러그들(140s, 140d)을 형성할 수 있다. 상기 제1 플러그들(140s, 140d)은 상기 제1 불순물 영역들(125s, 125d) 중 하나(125s)와 전기적으로 연결된 소스 플러그(140s) 및 나머지 하나(125d)와 전기적으로 연결된 드레인 플러그(140d)로 구성될 수 있다. 상기 층간 절연막(137)을 관통하며 상기 제2 불순물 영역(126)과 전기적으로 연결된 제2 플러그(141)를 형성할 수 있다. 상기 층간 절연막(137)을 관통하며 상기 제3 불순물 영역(127p)과 전기적으로 연결된 제3 플러그(142p)를 형성할 수 있다. 상기 층간 절연막(137)을 관통하며 상기 제4 불순물 영역(127n)과 전기적으로 연결된 제4 플러그(142n)를 형성할 수 있다.
몇몇 실시예들에서, 상기 플러그들(140s, 140d, 141, 142p, 142n)은 동시에 형성할 수 있다. 예를 들어, 상기 플러그들(140s, 140d, 141, 142p, 142n)을 형성하는 것은 상기 층간 절연막(137)을 관통하며 상기 제1 내지 제4 불순물 영역들(125s, 125d, 126, 127p, 127n)을 각각 노출시키는 콘택 홀들을 형성하고, 상기 콘택 홀들을 도전성 물질막으로 채우는 것을 포함할 수 있다. 상기 플러그들(140s, 140d, 141, 142p, 142n)은 폴리 실리콘막, 금속막, 금속 질화막 및 금속-반도체 화합물막 중 적어도 하나를 포함하도록 형성할 수 있다. 여기서, 상기 금속막은 텅스텐, 타이타늄 등과 같은 물질일 수 있고, 상기 금속 질화막은 타이타늄 질화막 등과 같은 물질 일 수 있고, 상기 금속-반도체 화합물막은 타이타늄 실리사이드막(TiSi layer) 등과 같은 물질일 수 있다. 상기 플러그들(140s, 140d, 141, 142p, 142n)은 상기 제1 내지 제4 불순물 영역들(125s, 125d, 126, 127p, 127n)과 오믹 콘택(ohmic contact)을 형성할 수 있다.
상기 층간 절연막(137) 상에 상기 소스 플러그(140s)를 덮으며 상기 소스 플러그(140s)와 전기적으로 연결된 소스 배선(145s)을 형성함과 아울러, 상기 드레인 플러그(140d)를 덮으며 상기 드레인 플러그(140d)와 전기적으로 연결된 드레인 배선(145d)을 형성할 수 있다. 또한, 상기 층간 절연막(137) 상에 상기 제3 플러그(142p)를 덮으며 상기 제3 플러그(142p)와 전기적으로 연결된 웰 배선(145w)을 형성할 수 있다.
상기 층간 절연막(137) 상에 상기 제2 및 제4 플러그들(141, 142n)을 덮으며, 상기 제2 및 제4 플러그들(141, 142n)과 전기적으로 연결된 도전성 구조체(146)를 형성할 수 있다.
몇몇 실시예들에서, 평면도로 보았을 때, 상기 도전성 구조체(146)는 상기 플로팅 게이트(120)를 덮도록 형성할 수 있다. 평면도로 보았을 때, 상기 도전성 구조체(146)는 상기 제2 활성영역(110n)을 완전히 덮도록 형성할 수 있다.
상기 배선들(145s, 145d, 145w) 및 상기 도전성 구조체(146)는 동시에 형성될 수 있다. 예를 들어, 상기 배선들(145s, 145d, 145w) 및 상기 도전성 구조체(146)를 형성하는 것은 상기 플러그들(140s, 140d, 141, 142p, 142n)을 갖는 기판 상에 도전성 물질막을 형성하고, 상기 도전성 물질막을 패터닝하는 것을 포함할 수 있다. 이와는 달리, 상기 배선들(145s, 145d, 145w) 및 상기 도전성 구조체(146)를 형성하는 것은 상기 플러그들(140s, 140d, 141, 142p, 142n)을 갖는 기 판 상에 다마신 공정을 위한 금속간 절연막(미도시)을 형성하고, 상기 금속간 절연막(미도시) 내에 트렌치들을 형성하고, 상기 트렌치들을 채우는 도전성 물질막을 형성하는 것을 포함할 수 있다.
따라서, 도 2에서 설명한 것과 같은 본 발명의 일 실시예에 따른 장치가 형성될 수 있다. 보다 구체적으로, 상기 소스 배선(145s)은 도 2에서 설명한 상기 소스 단자(S1)에 대응하고, 상기 드레인 배선(145d)은 도 2에서 설명한 상기 드레인 단자(D1)에 대응하고, 상기 웰 배선(145w)는 도 2에서 설명한 상기 웰 단자(W1)에 대응할 수 있다. 또한, 상기 도전성 구조체(146)는 도 2에서 설명한 바와 같이 서로 전기적으로 연결된 상기 안테나(A1) 및 상기 게이트 단자(G1)에 대응할 수 있다.
도 6, 도 10a 및 도 10b를 다시 참조하여, 본 발명의 일 실시예에 따른 장치의 구조에 대하여 설명하기로 한다.
도 6, 도 10a 및 도 10b를 참조하면, 기판(100)의 소정 영역에 제1 웰 영역(105p) 및 제2 웰 영역(105n)이 제공될 수 있다. 상기 기판(100)은 실리콘 등과 같은 반도체 물질로 이루어진 반도체 웨이퍼일 수 있다. 상기 제1 웰 영역(105p)은 제1 도전형을 가질 수 있고, 상기 제2 웰 영역(105n)은 제2 도전형을 가질 수 있다. 상기 제1 도전형은 P 형(p-type)일 수 있고, 상기 제2 도전형은 N 형(n-type) 일 수 있다.
상기 기판(100) 내에 제1 내지 제4 활성영역들(110p, 110n, 115p, 115n)을 한정하는 소자분리 영역(115s)이 제공될 수 있다. 상기 제1 및 제3 활성영역 들(110p, 115p)은 상기 제1 웰 영역(105p) 내에서 상기 소자분리 영역(115s)에 의해 한정되고, 상기 제2 및 제4 활성영역들(110n, 115n)은 상기 제2 웰 영역(105n) 내에서 상기 소자분리 영역(115s)에 의해 한정될 수 있다.
몇몇 실시예들에서, 평면도로 보았을 때, 상기 제1 활성영역(110p)의 평면적은 상기 제2 활성영역(110n)의 평면적보다 작을 수 있다.
상기 제1 활성영역(110p) 상부를 가로지르면서 상기 제2 활성영역(110n) 상으로 연장된 플로팅 게이트(120)가 제공될 수 있다. 상기 플로팅 게이트(120)는 도우프트 실리콘막일 수 있다.
몇몇 실시예들에서, 상기 플로팅 게이트(120)는 도우프트 실리콘막 이외에 다른 도전성 물질로 이루어질 수도 있다. 예를 들어, 상기 플로팅 게이트(120)는 금속막 및/또는 금속 질화막 등과 같은 물질로 이루어지거나, 또는 도우프트 폴리 실리콘막, 금속막 및 금속 질화막 중 적어도 두 개의 물질로 구성된 적층막으로 이루어질 수도 있다.
상기 플로팅 게이트(120)는 상기 제1 활성영역(110p) 상부를 가로지르는 제1 플로팅 게이트 영역(120a) 및 상기 제2 활성영역(110n)의 소정 영역 상에 형성된 제2 플로팅 게이트 영역(120b)을 포함할 수 있다. 상기 플로팅 게이트(120)에서, 상기 제1 활성영역(110p)과 수직적으로 중첩하는 부분을 제1 플로팅 게이트 영역(120a)이라고 정의하고, 상기 제2 활성영역(110n)과 수직적으로 중첩하는 부분을 제2 플로팅 게이트 영역(120b)이라고 정의할 수 있다.
상기 플로팅 게이트(120)에서, 상기 제1 플로팅 게이트 영역(120a)과 상기 제2 플로팅 게이트 영역(120b) 사이의 영역을 제3 플로팅 게이트 영역(120c)으로 정의할 수 있다.
몇몇 실시예들에서, 상기 플로팅 게이트(120)에서, 상기 제1 플로팅 게이트 영역(120a)의 평면적은 상기 제2 플로팅 게이트 영역(120b)의 평면적보다 작을 수 있다. 다시 말하면, 상기 제1 활성영역(110p)과 상기 제1 플로팅 게이트 영역(120a) 사이의 중첩 면적은 상기 제2 활성영역(110n)과 상기 제2 플로팅 게이트 영역(120b) 사이의 중첩 면적 보다 작을 수 있다.
몇몇 실시예들에서, 상기 제1 플로팅 게이트 영역(120a)의 폭(W1)은 상기 제2 플로팅 게이트 영역(120b)의 폭(W2)보다 작을 수 있다.
상기 제1 플로팅 게이트 영역(120a) 양 옆의 상기 제1 활성영역(110p) 내에 제1 불순물 영역들(125s, 125d)이 제공될 수 있다. 상기 제1 불순물 영역들(125s, 125d)은 상기 제1 웰 영역(105p)과 다른 도전형을 가질 수 있다. 예를 들어, 상기 제1 웰 영역(105p)이 P 형 웰 영역인 경우에, 상기 제1 불순물 영역들(125s, 125d)은 N 형 불순물 영역일 수 있다.
상기 제2 플로팅 게이트 영역(120b) 주위의 상기 제2 활성영역(110n) 내에 제2 불순물 영역(126)이 제공될 수 있다. 상기 제2 불순물 영역(126)은 상기 제2 웰 영역(105n)과 다른 도전형을 가질 수 있다. 예를 들어, 상기 제2 웰 영역(105n)이 N 형 웰 영역인 경우에, 상기 제2 불순물 영역(126)은 P 형 불순물 영역일 수 있다.
상기 제1 웰 영역(105p) 내의 상기 제3 활성영역(115p) 내에 제3 불순물 영 역(127p)이 제공될 수 있다. 상기 제3 불순물 영역(127p)은 상기 제1 웰 영역(105p)과 같은 도전형을 가지면서 상기 제1 웰 영역(105p) 보다 높은 불순물 농도를 가질 수 있다. 상기 제3 불순물 영역(127p)은 상기 제3 활성영역(115p)의 상부 영역에 형성될 수 있다.
상기 제2 웰 영역(105n) 내의 상기 제4 활성영역(115n) 내에 제4 불순물 영역(127n)이 제공될 수 있다. 상기 제4 불순물 영역(127n)은 상기 제2 웰 영역(105n)과 동일한 도전형을 가지면서 상기 제2 웰 영역(105n) 보다 높은 불순물 농도를 가질 수 있다. 상기 제4 불순물 영역(127n)은 상기 제4 활성영역(115n)의 상부 영역에 형성될 수 있다.
상기 제1 플로팅 게이트 영역(120a)과 상기 제1 활성영역(105p) 사이에 개재됨과 아울러, 상기 제2 플로팅 게이트 영역(120b)과 상기 제2 활성영역(105n) 사이에 개재된 유전체(119)가 제공될 수 있다. 상기 유전체(119)는 열 산화막 및/또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 여기서, 고유전막은 실리콘 산화막보다 유전상수가 큰 유전체를 의미할 수 있다.
상기 제1 내지 제4 불순물 영역들(125s, 125d, 126, 127p, 127n) 및 상기 플로팅 게이트(120)를 덮는 층간 절연막(137)이 제공될 수 있다. 상기 층간 절연막(137)은 차례로 적층된 제1 절연막(130) 및 제2 절연막(135)을 포함할 수 있다. 상기 제1 절연막(130)은 실리콘 산화막 등과 같은 절연성 물질막일 수 있다. 상기 제2 절연막(135)은 상기 제1 절연막(130)에 대하여 식각 선택비를 갖는 물질일 수 있다. 예를 들어, 상기 제1 절연막(130)을 실리콘 산화막으로 형성하는 경우에, 상 기 제2 절연막(135)은 실리콘 질화막으로 형성할 수 있다.
상기 층간 절연막(137)을 관통하며 상기 제1 불순물 영역들(125s, 125d)과 전기적으로 연결된 제1 플러그들(140s, 140d)이 제공될 수 있다. 상기 제1 플러그들(140s, 140d)은 상기 제1 불순물 영역들(125s, 125d) 중 하나(125s)와 전기적으로 연결된 소스 플러그(140s) 및 나머지 하나(125d)와 전기적으로 연결된 드레인 플러그(140d)로 구성될 수 있다.
상기 층간 절연막(137)을 관통하며 상기 제2 불순물 영역(126)과 전기적으로 연결된 제2 플러그(141)가 제공될 수 있다. 상기 층간 절연막(137)을 관통하며 상기 제3 불순물 영역(127p)과 전기적으로 연결된 제3 플러그(142p)가 제공될 수 있다. 상기 층간 절연막(137)을 관통하며 상기 제4 불순물 영역(127n)과 전기적으로 연결된 제4 플러그(142n)가 제공될 수 있다.
상기 플러그들(140s, 140d, 141, 142p, 142n)은 폴리 실리콘막, 금속막, 금속 질화막 및 금속-반도체 화합물막 중 적어도 하나를 포함할 수 있다. 여기서, 상기 금속막은 텅스텐, 타이타늄 등과 같은 물질일 수 있고, 상기 금속 질화막은 타이타늄 질화막 등과 같은 물질 일 수 있고, 상기 금속-반도체 화합물막은 타이타늄 실리사이드막(TiSi layer) 등과 같은 물질일 수 있다. 상기 플러그들(140s, 140d, 141, 142p, 142n)은 상기 제1 내지 제4 불순물 영역들(125s, 125d, 126, 127p, 127n)과 오믹 콘택(ohmic contact)을 형성할 수 있다.
상기 층간 절연막(137) 상에 상기 소스 플러그(140s)를 덮으며 상기 소스 플러그(140s)와 전기적으로 연결된 소스 배선(145s), 상기 드레인 플러그(140d)를 덮 으며 상기 드레인 플러그(140d)와 전기적으로 연결된 드레인 배선(145d), 상기 제3 플러그(142p)를 덮으며 상기 제3 플러그(142p)와 전기적으로 연결된 웰 배선(145w)이 제공될 수 있다. 상기 층간 절연막(137) 상에 상기 제2 및 제4 플러그들(141, 142n)을 덮으며, 상기 제2 및 제4 플러그들(141, 142n)과 전기적으로 연결된 도전성 구조체(146)가 제공될 수 있다. 상기 배선들(145s, 145d, 145w) 및 상기 도전성 구조체(146)는 동일한 물질로 이루질 수 있다. 예를 들어, 상기 배선들(145s, 145d, 145w) 및 상기 도전성 구조체(146)는 알루미늄, 텅스텐, 구리, 타이타늄 등과 같은 도전성의 금속 물질들 중 어느 하나를 포함할 수 있다.
몇몇 실시예들에서, 평면도로 보았을 때, 상기 도전성 구조체(146)는 상기 플로팅 게이트(120)를 덮도록 형성할 수 있다. 더 나아가, 상기 도전성 구조체(146)는 상기 플로팅 게이트(120)를 완전히 덮도록 형성할 수 있다. 따라서, 상기 도전성 구조체(146)가 상기 플로팅 게이트(120)를 완전히 덮음으로 인하여, 외부에서 발생하는 UV가 상기 플로팅 게이트(120) 내에 도달하는 것을 차단할 수 있다. 따라서, 외부에서 발생하는 UV가 상기 플로팅 게이트(120) 내에 도달하여 상기 플로팅 게이트(120) 내의 전자를 여기 시켜 상기 플로팅 게이트(120)의 전기적 특성을 변화시키는 것을 방지할 수 있다.
몇몇 실시예들에서, 평면도로 보았을 때, 상기 도전성 구조체(146)는 상기 제2 활성영역(110n)을 완전히 덮을 수 있다. 더 나아가, 상기 도전성 구조체(146)는 상기 제2 활성영역(110n) 뿐만 아니라 상기 플로팅 게이트(120)를 덮을 수 있다. 상기 도전성 구조체(146)는 상기 제2 활성영역(110n) 뿐만 아니라 상기 플로팅 게이트(120)를 완전히 덮을 수 있다. 이와 같이, 상기 도전성 구조체(146)가 상기 제2 활성영역(110n)을 완전히 덮음으로 인하여, 외부에서 발생하는 UV가 상기 제2 활성영역(110n) 내에 도달하는 것을 차단할 수 있다. 따라서, 외부에서 발생하는 UV가 상기 제2 활성영역(110n) 내에 도달하여 전자-홀 쌍(electron-hole pair)을 발생시키거나, 역방향 전류(reverse current)를 증가시켜 소자에 영향을 주는 것을 방지할 수 있다.
이번 실시예에서, 상기 제1 및 제2 웰 영역들(105p, 105n), 상기 소자분리 영역(105s), 상기 제1 내지 제4 활성영역들(110p, 110n, 115p, 115n), 상기 제1 내지 제4 불순물 영역들(125s, 125d, 126, 127p, 127n) 및 상기 플로팅 게이트(120)는 도 2에서 설명한 상기 제1 및 제2 웰 영역들(5p, 5n), 상기 소자분리 영역(5s), 상기 제1 내지 제4 활성영역들(10p, 10n, 15p, 15n), 상기 제1 내지 제4 불순물 영역들(25s, 25d, 26, 27p, 27n) 및 상기 플로팅 게이트(20a, 20b)에 각각 대응할 수 있다.
또한, 상기 소스 배선(145s)은 도 2에서 설명한 상기 소스 단자(S1)에 대응하고, 상기 드레인 배선(145d)은 도 2에서 설명한 상기 드레인 단자(D1)에 대응하고, 상기 웰 배선(145w)는 도 2에서 설명한 상기 웰 단자(W1)에 대응할 수 있다.
또한, 상기 도전성 구조체(146)는 도 2에서 설명한 상기 안테나(A1) 및 상기 게이트 단자(G1)에 대응할 수 있다. 즉, 상기 도전성 구조체(146)는 상기 안테나(도 2의 A1) 역할을 하면서, 상기 게이트 단자(도 2의 G1) 역할을 할 수 있다.
따라서, 도 2에서 설명한 상기 제1 소자(M1)에 대응하는 제1 소자(M1´)가 제공될 수 있다.
다음으로, 도 11 내지 도 12b를 참조하여 본 발명의 다른 실시예에 따른 음의 전하 발생량을 분석 및/또는 모니터링하기 위한 장치의 형성 방법에 대하여 설명하기로 한다.
도 11은 본 발명의 다른 실시예에 따른 음의 전하 발생량을 분석 및/또는 모니터링하기 위한 장치를 나타낸 평면도이고, 도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 장치를 나타낸 단면도들이다. 도 11 내지 도 12b에서, 참조부호 “D”로 표시된 부분은 도 11의 IV-IV´선을 따라 취해진 영역이고, 참조부호 “E”로 표시된 부분은 도 11의 V-V´선을 따라 취해진 영역이고, 참조부호 “F”로 표시된 부분은 도 11의 VI-VI´선을 따라 취해진 영역이다.
도 11, 도 12a 및 12b를 참조하면, 기판(200)을 준비할 수 있다. 상기 기판(200)은 실리콘 등과 같은 반도체 물질로 이루어진 반도체 웨이퍼일 수 있다. 상기 기판(200)에 대하여, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b를 참조하여 설명한 방법과 실질적으로 동일한 방법을 진행할 수 있다. 따라서, 상기 기판(200) 내에 제1 및 제2 웰 영역들(205p, 205n), 제1 내지 제4 활성영역들(210p, 210n, 215p, 215n), 소자분리 영역(215s), 유전체(219), 제1 내지 제3 플로팅 게이트 영역들(220a, 220b, 220c)을 포함하는 플로팅 게이트(220), 제1 내지 제4 불순물 영역들(225s, 225d, 226, 227p, 227n), 및 차례로 적층된 제1 절연막(230) 및 제2 절연막(235)을 포함하는 층간 절연막(237)을 형성할 수 있다.
몇몇 실시예들에서, 도 11의 상기 제2 웰 영역(205n)은 도 6의 상기 제2 웰 영역(105n)과 비교하여 평면 형상에 차이가 있을 수 있다. 예를 들어, 평면도로 보았을 때, 도 6의 제2 웰 영역(105)이 사각형 형상으로 형성될 수 있고, 도 11의 제2 웰 영역(205)은 사각형에서 일부분이 돌출된 형상으로 형성될 수 있다. 그렇지만, 본 실시예들은 웰 영역들의 평면 형상에 제한되지 않는다. 예를 들어, 평면도로 보았을 때, 도 11의 제2 웰 영역(205n)과 도 6의 제2 웰 영역(105n)은 서로 동일한 형상으로 형성될 수 있다.
상기 층간 절연막(237)을 관통하며 상기 제1 불순물 영역들(225s, 225d)과 전기적으로 연결된 제1 플러그들(240s, 240d)을 형성할 수 있다. 상기 제1 플러그들(240s, 240d)은 상기 제1 불순물 영역들(225s, 225d) 중 하나(225s)와 전기적으로 연결된 소스 플러그(240s) 및 나머지 하나(225d)와 전기적으로 연결된 드레인 플러그(240d)로 구성될 수 있다.
상기 층간 절연막(237)을 관통하며 상기 제2 불순물 영역(226)과 전기적으로 연결된 제2 플러그(241)를 형성할 수 있다. 상기 층간 절연막(237)을 관통하며 상기 제3 불순물 영역(227p)과 전기적으로 연결된 제3 플러그(242p)를 형성할 수 있다. 상기 층간 절연막(237)을 관통하며 상기 제4 불순물 영역(227n)과 전기적으로 연결된 제4 플러그(242n)를 형성할 수 있다. 상기 플러그들(240s, 240d, 241, 242p, 242n)은 도 10a 및 도 10b에서 설명한 상기 플러그들(140s, 140d, 141, 142p, 142n)을 형성하는 것과 실질적으로 동일한 방법으로 형성할 수 있다.
상기 층간 절연막(237) 상에 상기 소스 플러그(240s)를 덮으며 상기 소스 플러그(240s)와 전기적으로 연결된 소스 배선(245s)을 형성함과 아울러, 상기 드레인 플러그(240d)를 덮으며 상기 드레인 플러그(240d)와 전기적으로 연결된 드레인 배선(245d)을 형성할 수 있다. 또한, 상기 층간 절연막(237) 상에 상기 제3 플러그(242p) 및 상기 제4 플러그(242n)를 덮으며 상기 제3 및 제4 플러그들(242p, 242n)와 전기적으로 연결된 웰 배선(245w)을 형성할 수 있다. 상기 층간 절연막(237) 상에 상기 제2 플러그들(241)을 덮으며, 상기 제2 플러그(241)와 전기적으로 연결된 도전성 구조체(246)를 형성할 수 있다.
몇몇 실시예들에서, 평면도로 보았을 때, 상기 도전성 구조체(246)는 상기 플로팅 게이트(220)를 덮도록 형성할 수 있다. 더 나아가, 평면도로 보았을 때, 상기 도전성 구조체(246)는 상기 플로팅 게이트(220)를 완전히 덮도록 형성될 수 있다.
상기 배선들(245s, 245d, 245w) 및 상기 도전성 구조체(246)는 도 10a 및 도 10b를 참조하여 설명한 상기 배선들(145s, 145d, 145w) 및 상기 도전성 구조체(146)과 비교하였을 때, 레이아웃 및 전기적 연결 방법에 다소 차이가 있을 뿐, 형성 방법은 실질적으로 동일할 수 있다.
몇몇 실시예들에서, 상기 소스 배선(245s)은 도 3에서 설명한 상기 소스 단자(S2)에 대응하고, 상기 드레인 배선(245d)은 도 3에서 설명한 상기 드레인 단자(D2)에 대응하고, 상기 웰 배선(245w)는 도 3에서 설명한 상기 웰 단자(W2)에 대응할 수 있다. 또한, 상기 도전성 구조체(246)는 도 3에서 설명한 바와 같이 서로 전기적으로 연결된 상기 안테나(A2) 및 상기 게이트 단자(G2)에 대응할 수 있다.
도 11, 도 12a 및 도 12b를 다시 참조하여, 본 발명의 다른 실시예에 따른 장치의 구조에 대하여 설명하기로 한다.
도 11, 도 12a 및 도 12b를 참조하면, 기판(200)을 준비할 수 있다. 상기 기판(200)은 실리콘 등과 같은 반도체 물질로 이루어진 반도체 웨이퍼일 수 있다. 상기 기판(200) 내에 도 6, 도 10a 및 도 10b에서 설명한 제1 및 제2 웰 영역들(105p, 105n), 제1 내지 제4 활성영역들(110p, 110n, 115p, 115n), 소자분리 영역(115s), 유전체(119), 플로팅 게이트(120), 제1 내지 제4 불순물 영역들(125s, 125d, 126, 127p, 127n), 및 층간 절연막(137)에 각각 대응하는 제1 및 제2 웰 영역들(205p, 205n), 제1 내지 제4 활성영역들(210p, 210n, 215p, 215n), 소자분리 영역(215s), 유전체(219), 플로팅 게이트(220), 제1 내지 제4 불순물 영역들(225s, 225d, 226, 227p, 227n) 및 층간 절연막(237)이 제공될 수 있다.
몇몇 실시예들에서, 도 11의 상기 제2 웰 영역(205n)은 도 6의 상기 제2 웰 영역(105n)과 비교하여 평면 형상에 차이가 있을 수 있다. 예를 들어, 평면도로 보았을 때, 도 6의 제2 웰 영역(105)이 사각형 형상일 수 있고, 도 11의 제2 웰 영역(205)은 사각형에서 일부분이 돌출된 형상일 수 있다. 그렇지만, 본 실시예들은 웰 영역들의 평면 형상에 제한되지 않는다. 예를 들어, 평면도로 보았을 때, 도 11의 제2 웰 영역(205n)과 도 6의 제2 웰 영역(105n)은 서로 동일한 형상으로 형성될 수 있다.
상기 층간 절연막(237)을 관통하며 상기 제1 불순물 영역들(225s, 225d)과 전기적으로 연결된 제1 플러그들(240s, 240d)이 제공될 수 있다. 상기 제1 플러그 들(240s, 240d)은 상기 제1 불순물 영역들(225s, 225d) 중 하나(225s)와 전기적으로 연결된 소스 플러그(240s) 및 나머지 하나(225d)와 전기적으로 연결된 드레인 플러그(240d)로 구성될 수 있다.
상기 층간 절연막(237)을 관통하며 상기 제2 불순물 영역(226)과 전기적으로 연결된 제2 플러그(241), 상기 제3 불순물 영역(227p)과 전기적으로 연결된 제3 플러그(242p), 및 상기 제4 불순물 영역(227n)과 전기적으로 연결된 제4 플러그(242n)가 제공될 수 있다.
상기 층간 절연막(237) 상에 상기 소스 플러그(240s)를 덮으며 상기 소스 플러그(240s)와 전기적으로 연결된 소스 배선(245s), 상기 드레인 플러그(240d)를 덮으며 상기 드레인 플러그(240d)와 전기적으로 연결된 드레인 배선(245d)이 제공될 수 있다.
상기 층간 절연막(237) 상에 상기 제3 플러그(242p) 및 상기 제4 플러그(242n)를 덮으며 상기 제3 및 제4 플러그들(242p, 242n)과 전기적으로 연결된 웰 배선(245w)이 제공될 수 있다.
상기 층간 절연막(237) 상에 상기 제2 플러그(241)를 덮으며, 상기 제2 플러그(241)와 전기적으로 연결된 도전성 구조체(246)가 제공될 수 있다.
몇몇 실시예들에서, 평면도로 보았을 때, 상기 도전성 구조체(246)는 상기 플로팅 게이트(220)를 덮을 수 있다. 더 나아가, 평면도로 보았을 때, 상기 도전성 구조체(246)는 상기 플로팅 게이트(220)를 완전히 덮을 수 있다.
몇몇 실시예들에서, 평면도로 보았을 때, 상기 도전성 구조체(246)는 상기 제2 활성영역(210n)을 완전히 덮을 수 있다. 더 나아가, 상기 도전성 구조체(246)는 상기 제2 활성영역(210n) 뿐만 아니라, 상기 플로팅 게이트(220)를 덮을 수 있다. 상기 도전성 구조체(246)는 상기 제2 활성영역(210n) 및 상기 플로팅 게이트(220)를 완전히 덮을 수 있다. 따라서, 외부에서 발생하는 UV가 상기 제2 활성영역(210n) 내에 도달하여 소자에 영향을 주는 것을 방지할 수 있다.
몇몇 실시예들에서, 상기 소스 배선(245s)은 도 3에서 설명한 상기 소스 단자(S2)에 대응하고, 상기 드레인 배선(245d)은 도 3에서 설명한 상기 드레인 단자(D2)에 대응하고, 상기 웰 배선(245w)는 도 3에서 설명한 상기 웰 단자(W2)에 대응할 수 있다. 또한, 상기 도전성 구조체(246)는 도 3에서 설명한 바와 같이 서로 전기적으로 연결된 상기 안테나(A2) 및 상기 게이트 단자(G2)에 대응할 수 있다.
따라서, 도 3에서 설명한 상기 제2 소자(M2)에 대응하는 제2 소자(M2´)가 제공될 수 있다.
다음으로, 도 13 내지 도 14b를 참조하여 본 발명의 또 다른 실시예에 따른 UV 발생량을 분석 및/또는 모니터링하기 위한 장치의 형성 방법에 대하여 설명하기로 한다.
도 13은 본 발명의 또 다른 실시예에 따른 UV 발생량을 분석 및/또는 모니터링하기 위한 장치를 나타낸 평면도이고, 도 14a 및 도 14b는 본 발명의 또 다른 실시예에 따른 장치를 나타낸 단면도들이다. 도 13 내지 도 14b에서, 참조부호 “G”로 표시된 부분은 도 13의 VII-VII´ 선을 따라 취해진 영역이고, 참조부호 “H” 로 표시된 부분은 도 13의 VIII-VIII´ 선을 따라 취해진 영역이고, 참조부호 “J”로 표시된 부분은 도 13의 VIIII-VIIII´ 선을 따라 취해진 영역이다.
도 13, 도 14a 및 14b를 참조하면, 기판(300)을 준비할 수 있다. 상기 기판(300)은 실리콘 등과 같은 반도체 물질로 이루어진 반도체 웨이퍼일 수 있다. 상기 기판(300)에 대하여, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a 및 도 9b를 참조하여 설명한 방법과 실질적으로 동일한 방법을 진행할 수 있다.
따라서, 상기 기판(300) 내에 도 7a 내지 도 9b에서 설명한 제1 및 제2 웰 영역들(15p, 15n), 제1 내지 제4 활성영역들(110p, 110n, 115p, 115n), 소자분리 영역(115s), 유전체(119), 제1 내지 제3 플로팅 게이트 영역들(120a, 120b, 120c)을 포함하는 플로팅 게이트(120), 제1 내지 제4 불순물 영역들(125s, 125d, 126, 127p, 127n), 및 차례로 적층된 제1 절연막(130) 및 제2 절연막(135)을 포함하는 층간 절연막(137)에 각각 대응하는 제1 및 제2 웰 영역들(305p, 305n), 제1 내지 제4 활성영역들(310p, 310n, 315p, 315n), 소자분리 영역(315s), 유전체(319), 제1 내지 제3 플로팅 게이트 영역들(320a, 320b, 320c)을 포함하는 플로팅 게이트(320), 제1 내지 제4 불순물 영역들(325s, 325d, 326, 327p, 327n), 및 차례로 적층된 제1 절연막(330) 및 제2 절연막(335)을 포함하는 층간 절연막(337)을 형성할 수 있다.
상기 층간 절연막(337)을 관통하며 상기 제1 불순물 영역들(325s, 325d)과 전기적으로 연결된 제1 플러그들(340s, 340d)을 형성할 수 있다. 상기 제1 플러그들(340s, 340d)은 상기 제1 불순물 영역들(325s, 325d) 중 하나(325s)와 전기적으 로 연결된 소스 플러그(340s) 및 나머지 하나(325d)와 전기적으로 연결된 드레인 플러그(340d)로 구성될 수 있다. 상기 층간 절연막(337)을 관통하며 상기 제3 불순물 영역(326)과 전기적으로 연결된 제2 플러그(341)를 형성할 수 있다. 상기 층간 절연막(337)을 관통하며 상기 제3 불순물 영역(327p)과 전기적으로 연결된 제3 플러그(342p)를 형성할 수 있다. 상기 층간 절연막(337)을 관통하며 상기 제4 불순물 영역(327n)과 전기적으로 연결된 제4 플러그(342n)를 형성할 수 있다. 상기 플러그들(340s, 340d, 341, 342p, 342n)은 도 10a 및 도 10b에서 설명한 상기 플러그들(140s, 140d, 141, 142p, 142n)을 형성하는 것과 실질적으로 동일한 방법으로 형성할 수 있다.
상기 층간 절연막(337) 상에 상기 소스 플러그(340s)를 덮으며 상기 소스 플러그(340s)와 전기적으로 연결된 소스 배선(345s)을 형성함과 아울러, 상기 드레인 플러그(340d)를 덮으며 상기 드레인 플러그(340d)와 전기적으로 연결된 드레인 배선(345d)을 형성할 수 있다. 또한, 상기 층간 절연막(337) 상에 상기 제3 플러그(342p))를 덮으며 상기 제3 플러그(342p)와 전기적으로 연결된 웰 배선(345w)을 형성할 수 있다. 상기 층간 절연막(337) 상에 상기 제2 및 제4 플러그들(341, 342n)을 덮으며, 상기 제2 및 제4 플러그들(341, 342n)과 전기적으로 연결된 도전성 구조체(346)를 형성할 수 있다.
평면도로 보았을 때, 상기 도전성 구조체(346)는 상기 플로팅 게이트(320)의 소정 영역을 노출시키는 창(window) 즉, 개구부(350)를 갖도록 형성할 수 있다. 평면도로 보았을 때, 상기 도전성 구조체(346)의 상기 개구부(350)는 상기 플로팅 게 이트(320)의 상기 제2 플로팅 게이트 영역(320b)의 적어도 일부를 노출시킬 수 있다.
실시예들에서, 상기 도전성 구조체(346)의 상기 개구부(350)는 상기 제2 플로팅 게이트 영역(320b)보다 작은 평면적을 가질 수 있다.
상기 배선들(345s, 345d, 345w) 및 상기 도전성 구조체(346)는 도 10a 및 도 10b를 참조하여 설명한 상기 배선들(145s, 145d, 145w) 및 상기 도전성 구조체(146)과 비교하였을 때, 상기 도전성 구조체의 레이 아웃 형상에 다소 차이가 있을 뿐, 그 형성 방법은 실질적으로 동일할 수 있다.
이번 실시예에서, 상기 소스 배선(345s)은 도 4에서 설명한 상기 소스 단자(S3)에 대응하고, 상기 드레인 배선(345d)은 도 3에서 설명한 상기 드레인 단자(D3)에 대응하고, 상기 웰 배선(345w)는 도 3에서 설명한 상기 웰 단자(W2)에 대응하고, 상기 도전성 구조체(346)는 도 3에서 설명한 게이트 단자(G3)에 대응할 수 있다. 상기 개구부(350)에 의해 노출된 상기 플로팅 게이트(320)의 부분(320d)은 도 3에서 설명한 안테나(A3)에 대응할 수 있다.
도 13, 도 14a 및 도 14b를 다시 참조하여, 본 발명의 또 다른 실시예에 따른 장치의 구조에 대하여 설명하기로 한다.
도 13, 도 14a 및 도 14b를 참조하면, 기판(300)을 준비할 수 있다. 상기 기판(300)은 실리콘 등과 같은 반도체 물질로 이루어진 반도체 웨이퍼일 수 있다. 상기 기판(300) 내에 도 6, 도 10a 및 도 10b에서 설명한 제1 및 제2 웰 영역 들(105p, 105n), 제1 내지 제4 활성영역들(110p, 110n, 115p, 115n), 소자분리 영역(115s), 유전체(119), 플로팅 게이트(120), 제1 내지 제4 불순물 영역들(125s, 125d, 126, 127p, 127n), 층간 절연막(137), 및 제1 내지 제4 플러그들(140s, 140d, 141, 142p, 142n)에 각각 대응하는 제1 및 제2 웰 영역들(305p, 305n), 제1 내지 제4 활성영역들(310p, 310n, 315p, 315n), 소자분리 영역(315s), 유전체(319), 플로팅 게이트(320), 제1 내지 제4 불순물 영역들(325s, 325d, 326, 327p, 327n), 층간 절연막(337), 및 제1 내지 제4 플러그들(340s, 340d, 341, 342p, 342n)이 제공될 수 있다.
상기 층간 절연막(337) 상에 상기 소스 플러그(340s)를 덮으며 상기 소스 플러그(340s)와 전기적으로 연결된 소스 배선(345s), 상기 드레인 플러그(340d)를 덮으며 상기 드레인 플러그(340d)와 전기적으로 연결된 드레인 배선(345d), 상기 제3 플러그(342p))를 덮으며 상기 제3 플러그(342p)와 전기적으로 연결된 웰 배선(345w)이 제공될 수 있다.
상기 층간 절연막(337) 상에 상기 제2 및 제4 플러그들(341, 342n)을 덮으며, 상기 제2 및 제4 플러그들(341, 342n)과 전기적으로 연결된 도전성 구조체(346)를 형성할 수 있다.
평면도로 보았을 때, 상기 도전성 구조체(346)는 상기 플로팅 게이트(320)의 소정 영역을 노출시키는 개구부(350)를 갖도록 제공될 수 있다. 평면도로 보았을 때, 상기 도전성 구조체(346)의 상기 개구부(350)는 상기 플로팅 게이트(320)의 상기 제2 플로팅 게이트 영역(320b)의 적어도 일부를 노출시킬 수 있다.
몇몇 실시예들에서, 상기 도전성 구조체(346)의 상기 개구부(350)는 상기 제2 플로팅 게이트 영역(320b)보다 작은 평면적을 가질 수 있다.
상기 도전성 구조체(346)의 상기 개구부(350)는 플라즈마 공정에서 발생하는 UV가 상기 플로팅 게이트(320) 내에 도달하기 위하여 지나가는 창(window)으로서의 역할을 할 수 있다.
상기 도전성 구조체(346)는 상기 제2 활성영역(310n) 내의 상기 제2 불순물 영역(326)과 수직적으로 중첩할 수 있다. 따라서, 상기 도전성 구조체(346)는 플라즈마 공정에서 발생하는 UV가 상기 제2 불순물 영역(326) 내에 도달하지 못하도록 상기 제2 불순물 영역(326)을 덮으면서, 플라즈마 공정에서 발생하는 UV가 상기 플로팅 게이트(320) 내에 도달하기 위하여 지나가는 창(window)으로서의 역할을 하는 상기 개구부(350)를 갖도록 형성될 수 있다.
실시예들에서, 상기 개구부(350)의 크기는 UV에 대한 감도를 조절하기 위하여 변화될 수 있다. 상기 도전성 구조체(346)의 상기 개구부(350)는 제1 폭(P1)을 갖는 제1 개구부(350a)로 형성되거나, 또는 상기 제1 폭(P1) 보다 큰 제2 폭(P2)을 갖는 제2 개구부(350b)로 형성될 수 있다. 여기서, 상기 제2 개구부(350b)는 상기 제1 개구부(350a) 보다 큰 평면적을 갖도록 형성될 수 있다.
실시예들에서, 상기 제3 소자는 서로 다른 크기의 창들(windows), 즉 개구부들(350a, 350b)을 갖는 복수의 소자들로 제공될 수 있다. 예를 들어, 상기 제3 소자는 제1 폭(P1)을 갖는 제1 개구부(350b)가 형성된 제1 UV 검지 소자와, 상기 제1 폭(P1) 보다 큰 제2 폭(P2)을 갖는 제2 개구부(350a)가 형성된 제2 UV 검지 소자를 포함할 수 있다. 여기서, 상기 제2 개구부(350a)는 상기 제1 개구부(350b) 보다 큰 평면적을 가질 수 있다.
상기 소스 배선(345s)은 도 4에서 설명한 상기 소스 단자(S3)에 대응하고, 상기 드레인 배선(345d)은 도 3에서 설명한 상기 드레인 단자(D3)에 대응하고, 상기 웰 배선(345w)는 도 3에서 설명한 상기 웰 단자(W2)에 대응하고, 상기 도전성 구조체(346)는 도 3에서 설명한 게이트 단자(G3)에 대응할 수 있다. 상기 개구부(350)에 의해 노출된 상기 플로팅 게이트(320)의 부분(320d)은 도 3에서 설명한 안테나(A3)에 대응할 수 있다.
따라서, 도 4에서 설명한 상기 제3 소자(M3)에 대응하는 제3 소자(M3´)가 제공될 수 있다.
몇몇 실시예들에서, 도 15에서와 같이, 양의 전하 발생량, 음의 전하 발생량 및 UV 발생량 중 적어도 하나를 분석 및/또는 모니터링 할 수 있는 하나 또는 복수의 센서 블록들(S1, S2, S3, S4 ….)을 포함하는 소자(400)가 제공될 수 있다. 상기 센서 블록들(S1, S2, S3, S4 ….)은 웨이퍼(W) 상에 형성될 수 있다.
몇몇 실시예들에서, 상기 웨이퍼(W)는 반도체 웨이퍼일 수 있다. 따라서, 상기 소자(400)는 웨이퍼 형태로 형성될 수 있다.
상기 센서 블록들(S1, S2, S3, S4 ….)의 각각은 양의 전하 발생량을 분석 및/또는 모니터링 하기 위한 제1 소자(PS), 음의 전하 발생량을 분석 및/또는 모니 터링 하기 위한 제2 소자(NS) 및 UV 발생량을 분석 및/또는 모니터링 하기 위한 제3 소자(US1, US2) 중 적어도 하나를 포함할 수 있다. 여기서, 양의 전하 발생량을 분석 및/모니터링 하기 위한 제1 소자(PS)는 도 2 및 도 6에서 설명한 제1 소자(M1, M1´)에 대응할 수 있고, 음의 전하 발생량을 분석 및/또는 모니터링 하기 위한 제2 소자(NS)는 도 3 및 도 11에서 설명한 제2 소자(M2, M2´)에 대응할 수 있고, UV 발생량을 분석 및/또는 모니터링 하기 위한 제3 소자(US1, US2)는 도 5 및 도 13에서 설명한 제3 소자(M3, M3´)에 대응할 수 있다.
몇몇 실시예들에서, 상기 제3 소자(US1, US2)는 UV에 대한 감도가 서로 다른 제1 UV 검지 소자(US1)와 제2 UV 검지 소자(US2)를 포함할 수 있다. 예를 들어, 상기 제1 UV 검지 소자(US1)는 도 14a에서 설명한 것과 같이 제1 개구부(350a)를 갖도록 형성된 소자이고, 상기 제2 UV 검지 소자(US2)는 도 14a에서 설명한 것과 같이 상기 제1 개구부(350b) 보다 큰 평면적을 갖는 개구부(350a)를 갖도록 형성된 소자일 수 있다. 따라서, 도 14a에서 설명한 것과 같이 UV에 대한 감도를 조절하기 위하여 평면적의 크기들이 서로 다른 개구부들(350a, 350b)을 갖는 복수의 UV 검지 소자들(US1, US2, …. )을 제공할 수 있다.
한편, 도 16에서와 같이, 양의 전하 발생량, 음의 전하 발생량 및 UV 발생량 중 적어도 하나를 분석 및/또는 모니터링 할 수 있는 하나 또는 복수의 센서 영역들(PS´, NS´, US1´, US2´, … )을 포함하는 소자(410)가 제공될 수 있다. 상기 소자(410)는 반도체 칩 형태로 형성될 수 있다.
반도체 칩 형태의 상기 소자(410)는 도 15에서의 웨이퍼 형태의 상기 소 자(400)에서의 상기 센서 블록들(S1, S2, S3, S4 ….) 중 어느 하나가 칩 형태로 구체화된 소자일 수 있다. 따라서, 상기 소자(410)는 도 15에서의 상기 제1 내지 제3 소자들(PS, NS, US1, US2, … )에 각각 대응하는 제1 내지 제3 소자들(PS´, NS´, US1´, US2´, … ) 중 적어도 하나를 포함할 수 있다.
도 17을 참조하여, 본 발명의 실시예들에 따른 소자들을 이용하는 시스템(440)에 대하여 설명하기로 한다. 시스템(440)은 공정 챔버(450), 소자(460), 및 분석/모니터링 장치(470)를 포함할 수 있다.
상기 공정 챔버(450)는 플라즈마를 이용하여 반도체 공정을 진행할 수 있는 장치 일수 있다. 예를 들어, 상기 공정 챔버(450)는 플라즈마를 이용하는 증착 또는 식각 공정을 진행할 수 있는 장치일 수 있다.
상기 소자(460)는 상기 공정 챔버(450) 내에 및/또는 상기 공정 챔버(450) 외부에 양의 전하 발생량을 분석 및/또는 모니터링 하기 위한 제1 소자, 음의 전하 발생량을 분석 및/또는 모니터링 하기 위한 제2 소자 및 UV 발생량을 분석 및/또는 모니터링 하기 위한 제3 소자 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 소자(460)는 앞에서 설명한 제1 소자(M1, M1´), 제2 소자(M2, M2´) 및 제3 소자(M3, M3´) 중 적어도 하나를 포함할 수 있다.
상기 분석/모니터링 장치(470)는 상기 소자(460)의 문턱 전압 변화량을 알 수 있는 장치일 수 있다. 예를 들어, 상기 분석/모니터링 장치(470)는 모스펫(MOSFET)의 문턱 전압을 측정할 수 있는 장치를 포함할 수 있다. 예를 들어, 상 기 측정/분석 장치(470)는 모스펫의 게이트, 소스, 드레인 및 바디에 각각 전압을 인가하고 측정할 수 있는 탐침 및/또는 측정 모듈 등과 같은 장치를 포함할 수 있다. 여기서, 바디는 웰 영역을 의미할 수 있다.
몇몇 실시예들에서, 상기 소자(460)를 상기 공정 챔버(450) 내로 로딩하고, 플라즈마 공정을 진행할 수 있다. 여기서, 상기 소자(460)는 도 16에서 설명한 것과 같은 웨이퍼 형태의 소자(400)일 수 있다. 따라서, 상기 소자(460)는 플라즈마 공정에서의 양의 전하, 음의 전하 및 UV에 노출될 수 있다. 이어서, 상기 소자(460)의 문턱 전압 변화량을 분석 및 모니터링 할 수 있다. 보다 구체적으로, 상기 소자(460)는 앞에서 설명한 제1 소자(M1, M1´), 제2 소자(M2, M2´) 및 제3 소자(M3, M3´) 중 적어도 하나를 포함할 수 있으므로, 양의 전하 발생량에 따른 제1 소자(M1, M1´)의 문턱 전압 변화량, 음의 전하 발생량에 따른 제2 소자(M2, M2´)의 문턱 전압 변화량, 및 UV 발생량에 따른 제3 소자(M3, M3´)의 문턱 전압 변화량을 알 수 있다. 이어서, 상기 소자(460)를 구성하는 제1 소자(M1, M1´), 제2 소자(M2, M2´) 및 제3 소자(M3, M3´)의 문턱 전압을 도 2 내지 도 4, 및 도 5에서 설명한 것과 같이 초기화할 수 있다.
다른 실시예에서, 상기 소자(460)를 상기 공정 챔버(450)를 이용하여 플라즈마 공정을 진행하는 도중에 발생하는 플라즈마의 전하들에 직접적으로 접촉하지 않으면서, 플라즈마로부터 발생하는 UV에 노출되도록 위치시킬 수 있다. 예를 들어, 상기 소자(460)가 상기 공정 챔버(450)의 창(window)을 통과하는 UV에 노출되도록, 상기 소자(460)를 상기 공정 챔버(450) 외부에 위치시킬 수 있다. 이어서, 상기 공 정 챔버(450)를 이용하여 플라즈마 공정을 진행하면서 발생하는 UV 발생량을 상기 소자(460) 및 상기 분석/모니터링 장치(470)를 이용하여 분석 및/또는 모니터링 할 수 있다.
<응용예 1>
도 18 내지 도 20을 참조하여, 플라즈마 식각 공정을 이용하여 콘택 홀을 형성하는 동안에 발생하는 전하량을 분석 및/또는 모니터링 할 수 있는 방법에 대하여 설명하기로 한다. 도 18 내지 도 20에서, 도 18, 도 19a 및 도 20은 도 6에서 설명한 상기 제1 소자(M1´)의 I-I´ 선을 따라 취해진 영역이고, 도 19b는 설명의 편의를 위하여 도 6의 배선들(145s, 145d, 145w) 및 도전성 구조체(146), 및 도 19a의 콘택 홀들(520)을 나타낸 평면도이다, 도 19b의 X-X´선은 도 6의 I-I´ 선에 대응할 수 있다.
도 5 및 도 18을 참조하면, 초기 문턱 전압을 갖는 소자를 준비할 수 있다. (S100) 여기서, 소자는 도 15를 참조하여 설명한 소자(400)일 수 있다. 도 18 내지 도 20에서 도면으로 나타난 부분은 상기 소자(400)에서 양의 전하 발생량을 측정/분석 하기 위한 소자 영역일 수 있다. 예를 들어, 도 6, 도 10a 및 도 10b를 참조하여 설명한 상기 제1 소자(M1´)가 위치한 부분일 수 있다.
상기 소자 상에 플라즈마를 이용하지 않는 산화막(510)을 형성할 수 있다. 이와 같이, 플라즈마를 이용하지 않는 산화막(510)을 형성하는 이유는 상기 산화막(510)을 형성하는 동안에, 상기 소자가 플라즈마에 노출되지 않도록 하기 위함이 다. 또한, 상기 산화막(510)은 상기 배선들(145s, 145d, 145w), 상기 도전성 구조체(146) 및 상기 제2 절연막(135)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 산화막(510)은 SOG(spin on glass) 막 등과 같은 물질로 형성할 수 있다.
상기 산화막(510) 상에 개구부들(515a)를 갖는 콘택 마스크 패턴(515)을 형성할 수 있다. 상기 콘택 마스크 패턴(515)은 포토레지스트막 또는 상기 산화막(510)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다.
도 5, 도 19a 및 도 19b를 참조하면, 상기 콘택 마스크 패턴(515)을 식각 마스크로 이용하는 플라즈마 식각 공정을 진행할 수 있다. 그 결과, 상기 산화막(510)을 관통하며 상기 도전성 구조체(146)의 일부를 노출시키는 콘택 홀들(520)을 형성할 수 있다. 여기서, 상기 콘택 홀들(520)은 도 19b에 개시된 바와 같이, 상기 도전성 구조체(146)를 노출시키도록 형성될 수 있다.
상기 콘택 홀들(520)을 형성하는 동안에, 상기 도전성 구조체(146)는 플라즈마의 양의 전하, 음의 전하 및 UV에 노출될 수 있다. (S110) 그 결과, 전기적 특성이 변화된 플로팅 게이트(525)가 제공될 수 있다. 따라서, 앞에서 도 2 및 도 5를 참조하여 설명한 것과 같이, 상기 소자의 트랜지스터의 문턱 전압이 변화할 수 있다. (S120)
도 5 및 도 20을 참조하면, 플라즈마를 이용하지 않으며 상기 배선들(145s, 145d, 145w), 상기 도전성 구조체(146) 및 상기 제2 절연막(135)을 실질적으로 식각하지 않는 식각 공정을 진행하여 상기 콘택 마스크 패턴(515) 및 상기 산화 막(510)을 제거할 수 있다. 예를 들어, 상기 식각 공정은 불산을 포함하는 습식 식각 공정일 수 있다.
이어서, 도 2 및 도 5를 참조하여 설명한 것과 같이, 결과 분석을 할 수 있다. (S130) 따라서, 콘택 홀들(520)을 형성하기 위하여 진행하는 플라즈마 식각 동안에 발생하는 양의 전하량에 따른 문턱 전압 변화량을 알 수 있다. 이와 마찬가지로, 도면에 표시되지 않았지만, 도 11 내지 도 12b에서 설명한 상기 제2 소자(M2´) 및 도 13 내지 도 14b에서 설명한 상기 제3 소자(M3´)에 대하여 상기 콘택 홀들을 형성하는 플라즈마 식각 공정을 진행한다면, 음의 전하 발생량에 따른 문턱 전압 변화량 및 UV 발생량에 따른 문턱 전압 변화량을 알 수 있다.
이어서, 도 2 및 도 5를 참조하여 설명한 것과 같이, 소자의 문턱 전압을 초기화시킬 수 있다. (S140)
<응용예 2>
도 21a 내지 도 21b를 참조하여 패턴을 형성하기 위한 반도체 공정 동안에 발생하는 전하 발생량을 분석 및/또는 모니터링 할 수 있는 방법에 대하여 설명하기로 한다. 도 21a 내지 도 21b에서, 도 21a 및 도 22a는 도 6의 배선들(145s, 145d, 145w) 및 도전성 구조체(146)을 나타낸 평면도이고, 도 21b 및 도 22b는 도 21a 및 도 22a의 XI-XI´ 선들을 따라 취해진 영역들이다.
도 5, 도 21a 및 도 21b를 참조하면, 도 6, 도 10a 및 도 10b에서 설명한 것과 같은 소자를 준비할 수 있다. (S100) 상기 소자 상에 패턴 형성을 위한 막(540) 을 형성할 수 있다. 상기 막(540)은 배선을 형성하기 위한 폴리 실리콘막 및/또는 금속막일 수 있다. 여기서, 상기 막(540)은 상기 배선들(145s, 145d, 145w), 상기 도전성 구조체(146) 및 상기 제2 절연막(135)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 배선들(145s, 145d, 145w) 및 상기 도전성 구조체(146)가 알루미늄 막 또는 구리 막이고, 상기 제2 절연막(135)이 실리콘 질화막인 경우에, 상기 막(540)은 폴리 실리콘 막일 수 있다.
도 5, 도 22a 및 도 22b를 참조하면, 상기 막(540)에 대하여 사진 및 식각 공정을 진행하여, 패턴(545)을 형성할 수 있다. 상기 패턴(545)을 형성하기 위한 식각 공정은 플라즈마를 이용하는 식각 공정일 수 있다. 여기서, 상기 플라즈마 식각 공정 동안에, 상기 도전성 구조체(146)는 플라즈마의 양의 전하 및 음의 전하에 노출될 수 있다. (S110) 그 결과, 도 3 및 도 5에서 설명한 것과 같이, 전기적 특성이 변화된 플로팅 게이트(550)가 형성될 수 있다. 따라서, 앞의 도 2 및 도 5를 참조하여 설명한 것과 같이, 상기 소자의 트랜지스터의 문턱 전압이 변화할 수 있다. (S120)
이어서, 도 2 및 도 5를 참조하여 설명한 것과 같이, 결과 분석을 할 수 있다. (S130) 따라서, 상기 패턴(545)을 형성하기 위하여 진행하는 플라즈마 식각 동안에 발생하는 양의 전하량에 따른 문턱 전압 변화량을 알 수 있다. . 이와 마찬가지로, 도면에 도시하지 않았지만, 도 11 내지 도 12b에서 설명한 상기 제2 소자(M2´) 및 도 13 내지 도 14b에서 설명한 상기 제3 소자(M3´)에 대하여 상기 패턴(545)을 형성하는 플라즈마 식각 공정을 진행한다면, 음의 전하 발생량에 따른 문턱 전압 변화량 및 UV 발생량에 따른 문턱 전압 변화량을 알 수 있다. 이어서, 도 2 및 도 5를 참조하여 설명한 것과 같이, 소자의 문턱 전압을 초기화시킬 수 있다. (S140)
한편, 소자의 문턱 전압을 초기화 시킨 후에, 플라즈마를 이용하지 않는 식각 공정을 이용하여 상기 패턴(545)를 제거할 수 있다. 이와는 달리, 상기 소자의 문턱 전압을 초기화 시키기 전에, 상기 패턴(545)을 제거할 수 있다.
<응용예 3>
도 5, 도 23 및 도 24를 참조하여 플라즈마를 이용한 증착 공정 동안에 발생하는 전하량을 분석 및/또는 모니터링 하기 위한 방법을 설명하기로 한다.
도 5 및 도 23을 참조하면, 도 6, 도 10a 및 도 10b를 참조하여 설명한 것과 같은 소자를 준비할 수 있다. (S100) 상기 소자 상에 플라즈마를 이용하는 증착 공정을 진행하여 막(570)을 형성할 수 있다. 상기 막(570)은 상기 배선들(145s, 145d, 145w), 상기 도전성 구조체(146) 및 상기 제2 절연막(135)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 배선들(145s, 145d, 145w) 및 상기 도전성 구조체(146)가 알루미늄 막 또는 구리 막이고, 상기 제2 절연막(135)이 실리콘 질화막인 경우에, 상기 막(570)은 플라즈마를 이용하여 형성된 실리콘 산화막일 수 있다.
상기 막(570)을 형성하는 동안에, 상기 도전성 구조체(146)가 양의 전하 및 음의 전하에 노출될 수 있다. (S110) 따라서, 초기의 플로팅 게이트(120)는 전기적 특성이 변화한 플로팅 게이트(580)로 형성될 수 있다.
도 24를 참조하면, 플라즈마를 이용하지 않는 식각 공정, 예를 들어 습식 식각 공정을 이용하여, 적어도 상기 배선들(145s, 145d, 145w) 및 상기 도전성 구조체(146)의 상부면이 노출되도록 상기 막(570)을 식각할 수 있다. 그 결과, 상기 막(570)의 일부가 상기 배선들(145s, 145d, 145w) 및 상기 도전성 구조체(146)의 측벽들 상에 잔존하여 측벽 스페이서들(575)이 형성될 수 있다. 그렇지만, 상기 측벽 스페이서들(575)이 형성되지 않도록 상기 막(570)을 전부 제거할 수도 있다.
이어서, 도 2 및 도 5를 참조하여 설명한 것과 같이, 결과 분석을 할 수 있다. (S130) 따라서, 상기 막(570)을 형성하기 위하여 진행하는 플라즈마 증착 공정 동안에 발생하는 양의 전하량에 따른 문턱 전압 변화량을 알 수 있다. 이와 마찬가지로, 도면에 표시되지 않았지만, 도 11 내지 도 12b에서 설명한 상기 제2 소자(M2´) 및 도 13 내지 도 14b에서 설명한 상기 제3 소자(M3´)에 대하여 상기 막(570)을 형성하는 플라즈마 증착 공정을 진행한다면, 음의 전하 발생량에 따른 문턱 전압 변화량 및 UV 발생량에 따른 문턱 전압 변화량을 알 수 있다. 이어서, 도 2 및 도 5를 참조하여 설명한 것과 같이, 소자의 문턱 전압을 초기화시킬 수 있다. (S140)
도 1은 본 발명의 실시예들에 따른 장치를 구성하기 위한 베이스 몸체(base body)를 나타낸 개략도이다.
도 2는 본 발명의 일 실시예에 따른 장치를 설명하기 위한 개략도이다.
도 3은 본 발명의 다른 실시예에 따른 장치를 설명하기 위한 개략도이다.
도 4는 본 발명의 또 다른 실시예에 따른 장치를 설명하기 위한 개략도이다.
도 5는 본 발명의 실시예들에 따른 장치들을 이용하여 전하 및/또는 자외선(UV)을 분석 및/또는 모니터링 하는 방법을 나타낸 도면이다.
도 6은 본 발명의 다른 실시예에 따른 장치를 나타낸 평면도이다.
도 7a 내지 도 10b는 본 발명의 일 실시예에 따른 장치를 나타낸 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 장치를 나타낸 평면도이다.
도 12a 및 도 12b는 본 발명의 다른 실시예에 따른 장치를 나타낸 단면도들이다.
도 13은 본 발명의 또 다른 실시예에 따른 장치를 나타낸 평면도이다.
도 14a 및 도 14b는 본 발명의 또 다른 실시예에 따른 장치를 나타낸 단면도들이다.
도 15는 본 발명의 또 다른 실시예에 따른 장치를 나타낸 도면이다.
도 16은 본 발명의 또 다른 실시예에 따른 장치를 나타낸 도면이다.
도 17은 본 발명의 실시예들에 따른 장치를 포함하는 시스템을 나타낸 도면 이다.
도 18 내지 도 20은 본 발명의 실시예들에 따른 장치의 제1 응용예를 나타낸 도면들이다.
도 21a 내지 도 22b는 본 발명의 실시예들에 따른 장치의 제2 응용예를 나타낸 도면들이다.
도 23 및 도 24는 본 발명의 실시예들에 따른 장치의 제3 응용예를 나타낸 도면들이다.

Claims (10)

  1. 양의 전하 발생량, 음의 전하 발생량 및 UV 발생량 중 적어도 하나를 분석 하기 위한 장치에 있어서,
    상기 장치는 상기 양의 전하 발생량에 따른 문턱 전압 변화량을 알기 위한 제1 소자, 상기 음의 전하 발생량에 따른 문턱 전압 변화량을 알기 위한 제2 소자, 및 상기 UV 발생량에 따른 문턱 전압 변화량을 알기 위한 제3 소자 중 적어도 하나의 소자가 형성된 기판을 포함하되,
    상기 제1 내지 제3 소자들의 각각은
    상기 기판에 제공되어 제1 도전형의 제1 및 제3 활성영역들을 한정함과 아울러 상기 제1 도전형과 다른 제2 도전형의 제2 및 제4 활성영역들을 한정하는 제1 소자분리 영역;
    상기 제1 활성영역 내에 서로 이격되도록 제공되며 상기 제2 도전형을 갖는 제1 불순물 영역들;
    상기 제1 불순물 영역들 사이의 상기 제1 활성영역 상부를 가로지르며 상기 제2 활성 영역의 상부로 연장되는 플로팅 게이트;
    상기 제2 활성영역 내에 제공되며 상기 제1 도전형을 갖는 제2 불순물 영역; 및
    상기 제2 불순물 영역과 전기적으로 연결된 도전성 구조체를 포함하는 장치.
  2. 제 1 항에 있어서,
    상기 제1 내지 제3 소자들의 각각은
    상기 제3 활성영역 내에 형성되며 상기 제1 도전형을 갖는 제3 불순물 영역;
    상기 제4 활성영역 내에 형성되며 상기 제2 도전형을 갖는 제4 불순물 영역;
    상기 제1 불순물 영역들 중 하나와 전기적으로 연결된 소스 단자 및 나머지 하나와 전기적으로 연결된 드레인 단자; 및
    상기 제3 불순물 영역과 전기적으로 연결된 웰 단자를 더 포함하되,
    상기 제1 내지 제3 소자들에서, 상기 도전성 구조체의 적어도 일부는 게이트 단자로 정의되는 장치.
  3. 제 2 항에 있어서,
    상기 제1 및 제3 소자들에서, 상기 도전성 구조체와 상기 제4 불순물 영역을 전기적으로 연결하는 플러그를 더 포함하는 장치.
  4. 제 2 항에 있어서,
    상기 제2 소자에서, 상기 웰 단자는 상기 제3 불순물 영역 뿐만 아니라, 상기 제4 불순물 영역과 전기적으로 연결된 장치.
  5. 제 2 항에 있어서,
    상기 제3 소자에서, 상기 도전성 구조체는 상기 플로팅 게이트의 적어도 일 부를 노출시키는 개구부를 갖는 장치.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 소자들에서,
    상기 도전성 구조체의 적어도 일부는 상기 플로팅 게이트의 적어도 일부와 수직적으로 중첩하는 장치.
  7. UV 발생량을 분석하는 장치에 있어서, 상기 장치는,
    제1 및 제2 영역들을 갖는 기판;
    상기 기판의 상기 제1 영역에 형성된 제1 UV 검지 소자; 및
    상기 기판의 상기 제2 영역에 형성된 제2 UV 검지 소자를 포함하되,
    상기 제1 및 제2 UV 검지 소자들의 각각은
    상기 기판 내에 제공되어 제1 도전형의 제1 및 제3 활성영역들을 한정함과 아울러 상기 제1 도전형과 다른 제2 및 제4 활성영역들을 한정하는 소자분리 영역;
    상기 제1 활성영역 내에 서로 이격되도록 제공되며 상기 제1 활성영역과 다른 도전형을 갖는 제1 불순물 영역들;
    상기 제1 불순물 영역들 사이의 상기 제1 활성영역 상부를 가로지르며 상기 제2 활성 영역의 상부로 연장된 플로팅 게이트;
    상기 제2 활성영역 내에 제공되며 상기 제2 활성영역과 다른 도전형을 갖는 제2 불순물 영역;
    상기 제3 활성영역 내에 제공되며 상기 제3 활성영역과 동일한 도전형을 갖는 제3 불순물 영역;
    상기 제4 활성영역 내에 제공되며 상기 제4 활성영역과 동일한 도전형을 갖는 제4 불순물 영역;
    상기 제3 불순물 영역과 전기적으로 연결된 웰 단자;
    상기 제1 불순물 영역들 중 하나와 전기적으로 연결된 소스 단자 및 나머지 하나와 전기적으로 연결된 드레인 단자; 및
    상기 제2 불순물 영역과 전기적으로 연결되고, 상기 플로팅 게이트의 적어도 일부를 노출시키는 개구부를 갖는 게이트 단자를 포함하되,
    상기 개구부는 상기 제1 UV 검지 소자에서 제1 평면적으로 형성되고, 상기 제2 UV 검지 소자에서 상기 제1 평면적과 다른 크기의 제2 평면적으로 형성되는 장치.
  8. 플라즈마 공정에서 발생하는 양의 전하량, 음의 전하량 및 UV량 중 적어도 하나를 분석하기 위한 장치에 있어서,
    상기 장치는 상기 양의 전하 발생량을 분석하기 위한 제1 소자, 상기 음의 전하 발생량을 분석하기 위한 제2 소자, 및 상기 UV 발생량을 분석하기 위한 제3 소자 중 적어도 하나의 소자가 형성된 기판을 포함하되,
    상기 제1 내지 제3 소자들의 각각은
    서로 이격되며 서로 다른 도전형을 갖는 제1 및 제2 활성영역들을 갖는 기 판;
    상기 제1 활성영역 내에 형성되며 서로 이격된 소스 영역 및 드레인 영역, 및 상기 소스 및 드레인 영역들 사이의 상기 제1 활성영역 상에 형성된 제1 플로팅 게이트를 포함하는 트랜지스터;
    상기 제2 활성영역의 일부 상에 형성되며 상기 제1 플로팅 게이트와 전기적으로 연결된 제2 플로팅 게이트, 및 상기 제2 플로팅 게이트 옆의 상기 제2 활성영역 내에 형성되며 상기 소스/드레인 영역들과 다른 도전형을 갖는 불순물 영역을 포함하는 커패시티브 커플링 게이트; 및
    상기 불순물 영역과 전기적으로 연결된 도전성 구조체를 포함하고,
    상기 제1 및 제2 소자들에서, 상기 도전성 구조체는 상기 플라즈마 공정에서 발생하는 양의 전하 및 음의 전하에 노출되는 안테나 역할을 하고,
    상기 제3 소자에서, 평면도로 보았을 때, 상기 도전성 구조체는 상기 플라즈마 공정에서 발생하는 UV가 상기 제2 플로팅 게이트 내로 유입되기 위한 창(window) 역할을 하는 개구부를 갖는 장치.
  9. 제 8 항에 있어서,
    평면도로 보았을 때, 상기 도전성 구조체의 적어도 일부는 상기 제2 활성영역의 적어도 일부와 중첩하는 장치.
  10. 제 8 항에 있어서,
    상기 제2 활성영역과 상기 제2 플로팅 게이트 사이의 중첩 면적은 상기 제1 활성 영역과 상기 제1 플로팅 게이트 사이의 중첩 면적 보다 큰 것을 특징으로 하는 장치.
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