CN107887364B - 具有对准键的半导体装置及其制造方法 - Google Patents

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Abstract

提供一种具有对准键的半导体装置及其制造方法。对准键在基底上，该对准键包括：第一子对准键图案，具有顺序地堆叠在基底上的第一导电图案、第二导电图案和覆盖介电图案；对准键沟槽，穿过第一子对准键图案的至少一部分；以及下导电图案，在对准键沟槽中。对准键沟槽包括：上沟槽，设置在覆盖介电图案中且具有第一宽度；以及下沟槽，从上沟槽向下延伸且具有比第一宽度小的第二宽度。下导电图案包括分别设置在下沟槽的相对侧壁上的侧壁导电图案。

Description

具有对准键的半导体装置及其制造方法
本专利申请要求于2016年9月30日在韩国知识产权局提交的第 10-2016-0127011号韩国专利申请的优先权和权益，该韩国专利申请的内容通过引用全部包含于此。
技术领域
本发明构思的实施例涉及一种半导体装置，具体而言，涉及一种包括对准键的半导体存储器装置。
背景技术
随着电子工业的发展，半导体装置已经变得越来越集成化。制造半导体装置由于在限定精细图案的曝光工艺中减小的工艺余量而具有挑战性。随着电子工业的发展，越来越多地需要高速半导体装置，高速且更高集成的半导体装置的开发已经成为许多研究的主题。
通常，为了制造半导体装置，在半导体基底(即，晶片)上形成预定材料层，然后执行光刻工艺以形成期望的图案。通过以下步骤来执行光刻工艺以形成图案：在形成有预定层的半导体基底上形成光致抗蚀剂层；通过使用掩模来曝光和显影光致抗蚀剂层而形成光致抗蚀剂图案；然后使用光致抗蚀剂图案来蚀刻预定层。曝光工艺在决定针对半导体装置的方法的制造精度中具有重要作用。当利用曝光工艺在半导体基底上形成预定图案时，使用光对准键(photo alignment key)来精确地对准曝光掩模。
发明内容
本发明构思的实施例可以提供具有提高的工艺良率和可靠性的半导体装置。
根据本发明构思的示例性实施例，一种半导体装置包括在基底上的对准键。对准键包括：第一子对准键图案，包括顺序地堆叠在基底上的第一导电图案、第二导电图案和覆盖介电图案；对准键沟槽，穿过第一子对准键图案的至少一部分；以及下导电图案，在对准键沟槽中。对准键沟槽包括：上沟槽，设置在覆盖介电图案中且具有第一宽度；以及下沟槽，从上沟槽向下延伸且具有比第一宽度小的第二宽度。下导电图案包括分别设置在下沟槽的相对侧壁上的侧壁导电图案。
根据本发明构思的示例性实施例，一种半导体装置包括：基底，包括芯片区和划线区；栅极线，在芯片区中；以及对准键，在划线区中。栅极线包括顺序地堆叠在基底上的栅极介电图案、下栅极图案、上栅极图案和栅极覆盖图案。对准键包括：第一子对准键图案，包括顺序地堆叠在基底上的缓冲介电图案、第一导电图案、第二导电图案和覆盖介电图案；对准键沟槽，穿过第一子对准键图案的至少一部分，对准键沟槽包括竖直地穿过覆盖介电图案的一部分并且具有第一宽度的上沟槽以及从上沟槽向下延伸并且具有比第一宽度小的第二宽度的下沟槽；以及侧壁导电图案，分别设置在下沟槽的相对侧壁上。缓冲介电图案、第一导电图案、第二导电图案和覆盖介电图案分别包括与栅极介电图案、下栅极图案、上栅极图案和栅极覆盖图案相同的材料。
根据本发明构思的示例性实施例，一种制造半导体装置的方法包括：提供包括第一区域和第二区域的基底；在基底上顺序地形成第一介电层、下导电层、上导电层和第二介电层；在基底上形成第一掩模图案，所述第一掩模图案在第一区域中覆盖第二介电层的一部分并且在第二区域中完全地覆盖第二介电层；以及使用第一掩模图案作为蚀刻掩模来蚀刻基底，其中，在基底的第一区域中形成栅极线。栅极线包括通过将第一区域中的第一介电层、下导电层、上导电层和第二介电层图案化分别形成的栅极介电图案、下栅极图案、上栅极图案和栅极覆盖图案。所述方法还包括：去除第一掩模图案；在基底中在栅极线的相对侧上形成源/漏区；在基底的第一区域上形成下层间介电层；在基底上形成第二掩模图案，所述第二掩模图案具有在第一区域上的与源/漏区叠置的第一开口以及在第二区域上的沟槽形状的第二开口；使用第二掩模图案来蚀刻下层间介电层的通过第一开口暴露的部分，以形成穿过下层间介电层并且暴露源/漏区的下接触孔，其中，顺序地蚀刻第二区域的第二介电层和上导电层以形成暴露下导电层的预备对准键沟槽；以及去除第二掩模图案。
附图说明
图1是示出根据本发明构思的示例性实施例的半导体装置的简化平面图。
图2是示出光对准键的形状的平面图。
图3是局部地示出图1的半导体装置的平面图。
图4是沿着图3的线I-I'和II-II'截取的剖视图。
图5A至图5C是示出图3和图4中所示的对准键的其他示例的对应于图 3的线II-II'的剖视图。
图6至图14是示出根据本发明构思的示例性实施例的制造半导体装置的方法的对应于图3的线I-I'和II-II'的剖视图。
图15和图16是示出与本发明构思的示例性实施例进行比较的比较示例的对应于图3的线I-I'和II-II'的剖视图。
图17是示出根据本发明构思的示例性实施例的半导体装置的对应于图3 的线I-I'和II-II'的剖视图。
图18A至图18C是示出图3和图17中所示的对准键的其他示例的对应于图3的线II-II'的剖视图。
图19至图22是示出根据本发明构思的示例性实施例的制造半导体装置的方法的对应于图3的I-I'和II-II'的剖视图。
图23是示出根据本发明构思的示例性实施例的半导体装置的对应于图3 的线I-I'和II-II'的剖视图。
图24A至图24C是示出根据本发明构思的示例性实施例的半导体装置的对应于图3的线I-I'和II-II'的剖视图。
图25是示出根据本发明构思的示例性实施例的半导体装置的平面图。
图26是沿着图25的线A-A'、B-B'和C-C'截取的剖视图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的示例性实施例。
图1是示出根据本发明构思的示例性实施例的半导体装置的简化平面图。图2是示出光对准键的形状的平面图。
参照图1，根据实施例的半导体装置10包括芯片区12和划线区(scribe lanezone)14。芯片区12对应于形成在半导体晶片上的多个半导体芯片中的一个，划线区14对应于划线的一部分，所述划线用于在将半导体芯片形成在半导体晶片上的工艺步骤已经结束之后将半导体晶片切割成单独的半导体芯片。芯片区12包括形成存储器单元的单元区域和形成控制存储器单元的外围电路的外围电路区域。例如，芯片区12可以包括金属氧化物半导体(MOS) 晶体管、二极管或电阻器。划线区14包括测试器件组和光对准键16a和16b (在下文中，被称为对准键)。
根据实施例，对准键16a和16b具有与单元、接触件或沟槽的形状类似的形状。如图2中所示，对准键16a和16b具有各种图案AK1、AK2和AK3。根据它们的目的，可以将对准键16a和16b分类为局部对准键(local alignment key)、全局对准键(global alignment key)、登记对准键(registration alignment key)、覆盖对准键(overlay alignment key)和测量对准键(measurement alignment key)。在下文中将详细描述沟槽式对准键和包括该沟槽式对准键的半导体装置。
图3是局部地示出图1的半导体装置的平面图。图4是沿着图3的线I-I' 和II-II'截取的剖视图。
参照图3和图4，根据实施例，基底100包括第一区域R1和第二区域 R2。基板100是诸如硅基底、锗基底或硅-锗基底的半导体基底。第一区域 R1是图1的芯片区12的一部分，第二区域R2是图1的划线区14的一部分。
根据实施例，栅极线GL设置在第一区域R1的基底100上。例如，栅极线GL具有在第一方向D1上延伸的线形或条形，并且与在第一区域R1的基底100中限定的有源区PA交叉。在第一区域R1中，基底100包括在由器件隔离图案102p限定的上部处的有源区PA。例如，器件隔离图案102p可以包括例如氧化硅或氮氧化硅。尽管图3和图4示出一条栅极线GL，但是本发明构思的示例性实施例不限于此。
根据实施例，栅极线GL包括顺序堆叠的栅极介电图案110p、下栅极图案115p、上栅极图案120p和栅极覆盖图案125p。栅极介电图案110p包括绝缘材料，例如，氧化硅、氮氧化硅、和诸如介电金属氧化物的高k电介质中的至少一种，其中，介电金属氧化物具有比氧化硅的介电常数大的介电常数，诸如氧化铪或氧化铝。下栅极图案115p和上栅极图案120p包括导电材料。例如，下栅极图案115p可以包括掺杂的多晶体，上栅极图案120p包括金属 (诸如钨、铝、钛或钽)和导电金属氮化物(诸如氮化钛、氮化钽或氮化钨) 中的至少一种。栅极覆盖图案125p包括诸如氧化硅、氮化硅或氮氧化硅的绝缘材料。
根据实施例，栅极线GL在其在第一方向D1上沿着栅极线GL延伸的侧壁上设置有栅极间隔件135p。栅极间隔件135p包括氧化硅、氮化硅和氮氧化硅中的至少一种。源/漏区PSD设置在有源区PA中且位于栅极线GL的相对侧上。源/漏区PSD掺杂有p型杂质或n型杂质。
根据实施例，下层间介电层140设置在第一区域R1的基底100上。下层间介电层140覆盖栅极线GL的侧壁。下层间介电层140包括氧化硅、氮化硅和氮氧化硅中的至少一种。下层间介电层140暴露栅极线GL的顶表面，但是本发明构思的示例性实施例不限于此。
根据实施例，下接触塞152设置在栅极线GL的相对侧中的至少一侧上，并且穿过下层间介电层140以连接到源/漏区PSD中的一者。连接到下接触塞 152的下互连线154设置在下层间介电层140上。下接触塞152和下互连线 154包括相同的导电材料。例如，下接触塞152和下互连线154可以包括金属(诸如钨、钛或钽)和导电金属氮化物(诸如氮化钛、氮化钽或氮化钨) 中的至少一种。在一些实施例中，下接触塞152和下互连线154同时形成以构成单个一体结构。
根据实施例，对准键AK设置在第二区域R2的基底100上。对准键AK 包括对准键图案KP和对准键沟槽Tk。对准键沟槽Tk竖直地穿过对准键图案KP的至少一部分。也就是说，对准键AK是沟槽式对准键。尽管对准键 AK示出为具有一个对准键沟槽Tk，但是本发明构思的示例性实施例不限于此。在一些实施例中，对准键AK包括对准键图案KP和穿过对准键图案KP 的多个对准键沟槽Tk。
根据实施例，对准键图案KP包括第一子对准键图案KP1和第二子对准键图案KP2。第一子对准键图案KP1包括缓冲介电图案110k、第一导电图案 115k、第二导电图案120k和覆盖介电图案125k。在一些实施例中，对准键沟槽Tk竖直地穿过第一子对准键图案KP1的一部分。例如，对准键沟槽Tk 穿过覆盖介电图案125k和第二导电图案120k，以通过对准键沟槽Tk暴露第一导电图案115k。
根据本发明构思，对准键沟槽Tk包括具有彼此不同的宽度的部分。例如，对准键沟槽Tk包括具有第一宽度W1的上沟槽T1和具有比第一宽度 W1小的第二宽度W2的下沟槽T2。下沟槽T2从上沟槽T1向下延伸。对准键沟槽Tk的第一宽度W1和第二宽度W2是在第二方向D2上测量的。例如，第二方向D2垂直于第一方向D1。上沟槽T1竖直地穿过覆盖介电图案125k的一部分。在此构造中，上沟槽T1形成在覆盖介电图案125k中。上沟槽T1 具有比覆盖介电图案125k的厚度小的深度d1。下沟槽T2从上沟槽T1延伸为穿过覆盖介电图案125k和第二导电图案120k，以通过下沟槽T2暴露第一导电图案115k。对准键沟槽Tk具有大于或等于约30nm的深度d，深度d为上沟槽T1的深度d1和下沟槽T2的深度d2的总和。例如，对准键沟槽Tk的深度d在从约30nm至约500nm的范围内。下沟槽T2的宽度W2大于或等于约100nm。例如，下沟槽T2的宽度W2在从约100nm至约5,000nm的范围内。
根据实施例，第二子对准键图案KP2包括下导电图案156和上导电图案 158。下导电图案156设置在下沟槽T2中，并且部分地填充下沟槽T2。例如，下导电图案156包括设置在下沟槽T2的侧壁上的侧壁导电图案156s和连接侧壁导电图案156s的底端的互连导电图案156c。互连导电图案156c与通过下沟槽T2暴露的第一导电图案115k接触。侧壁导电图案156s和互连导电图案156c构成单个一体结构。上导电图案158设置在覆盖介电图案125k的顶表面上。上导电图案158具有与覆盖介电图案125k的通过上沟槽T1暴露的侧壁对齐的内侧壁。
根据实施例，第一子对准键图案KP1的缓冲介电图案110k、第一导电图案115k、第二导电图案120k和覆盖介电图案125k分别具有与栅极线GL的栅极介电图案110p、下栅极图案115p、上栅极图案120p和栅极覆盖图案125p 相同的材料。例如，缓冲介电图案110k包括氧化硅、氮氧化硅、和诸如介电金属氧化物的高k电介质中的至少一种，其中，介电金属氧化物具有比氧化硅的介电常数大的介电常数，诸如氧化铪或氧化铝。例如，第一导电图案115k包括掺杂的多晶硅，第二导电图案120k包括金属(诸如钨、铝、钛或钽)和导电金属氮化物(诸如氮化钛、氮化钽或氮化钨)中的至少一种。例如，覆盖介电图案125k可以包括氧化硅、氮化硅或氮氧化硅。
根据实施例，第二子对准键图案KP2的下导电图案156和上导电图案158 包括与下接触塞152和下互连线154相同的材料。例如，下导电图案156和上导电图案158包括金属(诸如钨、钛或钽)和导电金属氮化物(诸如氮化钛、氮化钽或氮化钨)中的至少一种。
根据实施例，在制造半导体装置的方法期间，对准键沟槽Tk设置有具有不同蚀刻选择性的掩模层，其中，在使用掩模层的图案化工艺之后去除掩模层。在从对准键沟槽Tk去除掩模层之后，掩模层会部分地保留而起剥离失败源(lifting failure sources)的作用。在一些实施例中，对准键AK被构造为抑制剥离失败。在对制造半导体装置的方法的以下描述中将详细描述此情况。
根据实施例，上层间介电层设置在基底100的整个表面上。在第一区域 R1上，上层间介电层覆盖下互连线154。在第二区域R2上，上层间介电层填充对准键沟槽Tk。上层间介电层包括氧化硅、氮化硅或氮氧化硅。
图5A至图5C是示出图3和图4中所示的对准键的其他示例的对应于图 3的线II-II'的剖视图。为了描述的简洁，将描述不同的构造。
参照图5A，根据实施例，第二子对准键图案KP2的下导电图案156仅包括侧壁导电图案156s。即，省略图3和图4的互连导电图案156c。侧壁导电图案156s分别设置在下沟槽T2的侧壁上。第一导电图案115k具有通过下导电图案156暴露的限定下沟槽T2的底板表面的顶表面。
参照图5B，根据实施例，第二子对准键图案KP2仅包括下导电图案156。即，省略图3和图4的上导电图案158。
参照图5C，根据实施例，第二子对准键图案KP2仅包括侧壁导电图案 156s。即，省略图3和图4的互连导电图案156c和上导电图案158。
图6至图14是示出根据本发明构思的示例性实施例的制造半导体装置的方法的对应于图3的线I-I'和II-II'的剖视图。图15和图16是示出与本发明构思的示例性实施例进行比较的比较示例的对应于图3的线I-I'和II-II'的剖视图。为了描述的简洁，将省略重复的说明。
参照图3和图6，根据实施例，提供包括第一区域R1和第二区域R2的基底100。通过在基底100的第一区域R1中形成器件隔离图案102p来限定有源区PA。例如，可以执行浅沟槽隔离(STI)工艺来形成器件隔离图案102p。
根据实施例，在基底100上顺序地形成第一介电层110、下导电层115、上导电层120和第二介电层125。第一介电层110、下导电层115、上导电层 120和第二介电层125覆盖第一区域R1和第二区域R2的全部。例如，第一介电层110包括氧化硅、氮氧化硅、和诸如介电金属氧化物的高k电介质中的至少一种，其中，介电金属氧化物具有比氧化硅的介电常数大的介电常数，诸如氧化铪或氧化铝。例如，下导电层115包括掺杂多晶硅，上导电层120 包括金属(诸如钨、铝、钛或钽)和导电金属氮化物(诸如氮化钛、氮化钽或氮化钨)中的至少一种。例如，第二介电层125包括氧化硅、氮化硅或氮氧化硅。可以通过诸如CVD或PVD的沉积工艺来形成第一介电层110、下导电层115、上导电层120和第二介电层125。
参照图3和图7，根据实施例，在基底100上形成第一掩模图案M1。第一区域R1的第二介电层125包括被第一掩模图案M1覆盖的形成栅极线GL 的部分和通过第一掩模图案M1暴露的剩余部分。第二区域R2的第二介电层 125被第一掩模图案M1完全覆盖。第一掩模图案M1包括硬掩模图案和光致抗蚀剂图案。
参照图3和图8，根据实施例，使用第一掩模图案M1作为蚀刻掩模，基底100经历蚀刻工艺。然后，在第一区域R1的基底100上形成栅极线GL。栅极线GL包括通过将第一区域R1的第一介电层110、下导电层115、上导电层120和第二介电层125图案化而分别形成的栅极介电图案110p、下栅极图案115p、上栅极图案120p和栅极覆盖图案125p。在形成栅极线GL期间，第一掩模图案M1保护第二区域R2的层110、115、120和125。在形成栅极线GL之后，去除第一掩模图案M1。
根据实施例，在栅极线GL的侧壁上形成栅极间隔件135p。例如，可以通过在基底100的整个表面上形成栅极间隔件层然后执行毯覆式(blanket) 各向异性蚀刻工艺来形成栅极间隔件135p。栅极间隔件层包括氧化硅、氮化硅和氮氧化硅中的至少一种。
根据实施例，在基底100中在栅极线GL的相对侧上形成源/漏区PSD。例如，可以通过使用栅极线GL作为离子注入掩模的离子注入工艺来形成源/ 漏区PSD。
参照图3和图9，根据实施例，在第一区域R1的基底100上形成下层间介电层140。例如，可以通过利用绝缘层覆盖基底100的整个表面然后对绝缘层执行平坦化工艺以暴露栅极线GL的顶表面，来形成下层间介电层140。结果，下层间介电层140具有其高度与栅极线GL的顶表面的高度基本相同的顶表面。在平坦化工艺期间，从第二区域R2完全去除下层间介电层140。
根据实施例，在基底100上形成第二掩模图案M2。第二掩模图案M2 具有在第一区域R1上的第一开口OP1和在第二区域R2上的第二开口OP2。第一开口OP1成形为孔，并且在栅极线GL的相对侧上与源/漏区PSD叠置。第二开口OP2是在第一方向D1上延伸的沟槽。第二开口OP2具有与图3和图4中所示的下沟槽T2的第二宽度W2对应的宽度Wa。第二掩模图案M2 包括硬掩模图案或光致抗蚀剂图案。
参照图3和图10，根据实施例，使用第二掩模图案M2作为蚀刻掩模执行蚀刻工艺，以在通过第一开口OP1暴露的部分上蚀刻下层间介电层140。蚀刻工艺使用对基底100具有低的蚀刻速率的蚀刻剂，并且执行蚀刻工艺直到暴露基底100的顶表面。相应地，形成穿过下层间介电层140并且暴露源/ 漏区PSD的下接触孔145。蚀刻工艺也顺序地蚀刻第二介电层125和上导电层120，以形成暴露下导电层115的预备对准键沟槽Tp。由于下导电层115 由掺杂的多晶硅形成，所以在形成下接触孔145的蚀刻工艺期间下导电层115 未从第二区域R2去除。也就是说，当与下接触孔145同时形成预备对准键沟槽Tp时，第二区域R2的下导电层115用作蚀刻停止层。预备对准键沟槽Tp 具有与第二开口OP2的宽度Wa对应的宽度。在形成下接触孔145与预备对准键沟槽Tp之后，去除第二掩模图案M2。
参照图3和图11，根据实施例，在基底100上形成下互连线层150。第一区域R1的下互连线层150完全填充下接触孔145，并且覆盖下层间介电层140的顶表面。第二区域R2的下互连线层150部分地填充预备对准键沟槽 Tp并且覆盖第二介电层125的顶表面。下互连线层150包括金属(诸如钨、钛或钽)和导电金属氮化物(诸如氮化钛、氮化钽或氮化钨)中的至少一种。
参照图3和图12，根据实施例，在基底100上顺序地形成有机掩模层162 和硬掩模层164。有机掩模层162由相对于硬掩模层164具有蚀刻选择性的材料形成。例如，有机掩模层162可以由SOH(旋涂硬掩模)层形成。SOH 层可以包括碳类SOH层或硅类SOH层。硬掩模层164包括氧化硅层、氮氧化硅层或氮化硅层。
根据实施例，在第一区域R1上，有机掩模层162和硬掩模层164覆盖下互连线层150并且具有平坦顶表面。在第二区域R2上，有机掩模层162 覆盖下互连线层150并且完全地填充预备对准键沟槽Tp。在第二区域R2上，有机掩模层162具有台阶顶表面。例如，在第二区域R2上，有机掩模层162 具有在与预备对准键沟槽Tp叠置的部分处朝着基底100突出的凹陷顶表面。在第二区域R2上，硬掩模层164具有其轮廓与有机掩模层162的顶表面的轮廓基本相同的顶表面。
根据实施例，在硬掩模层164上形成第三掩模图案M3。第三掩模图案 M3具有在第一区域R1上的第三开口OP3和在第二区域R2上的第四开口 OP4。在第一区域R1上，第三开口OP3与下互连线层150在除了要形成为下互连线(参见图14的154)的部分之外处叠置。在第二区域R2上，第四开口OP4与有机掩模层162和硬掩模层164的台阶表面叠置。第四开口OP4沿着预备对准键沟槽Tp在第一方向D1上延伸。第四开口OP4具有比预备对准键沟槽Tp的宽度Wa大的宽度Wb。第三掩模图案M3包括例如光致抗蚀剂图案。
在一些实施例中，有机掩模层162包括由沉积工艺形成的有机材料。例如，有机掩模层162可以由非晶碳层(ACL)形成。在这种情况下，如图13 中所示，有机掩模层162部分地填充预备对准键沟槽Tp。与如图12中所示的一样，在第二区域R2上，有机掩模层162也在与预备对准键沟槽Tp叠置的部分处具有凹陷顶表面。在下文中将详细描述如图12中所示的有机掩模层 162的形成。
参照图3和图14，根据实施例，通过对其上形成有第三掩模图案M3的基底100执行的蚀刻工艺，顺序地蚀刻硬掩模层164、有机掩模层162和下互连线层150。因此，在第一区域R1上，将在下层间介电层140上的下互连线层150图案化以形成下互连线154。保留在下接触孔145中的下互连线层 150形成下接触塞152。也将第二区域R2的下互连线层150图案化以形成上导电图案158和下导电图案156。当形成上导电图案158和下导电图案156 时，部分地蚀刻第二区域R2的第二介电层125，以在第二区域R2的第二介电层125中形成上沟槽T1。预备对准键沟槽Tp具有在上沟槽T1下方的下部。预备对准键沟槽Tp的其余的下部形成下沟槽T2。在第二区域R2上，在形成下导电图案156和上导电图案158之后，保留了层110、115、120和125。保留的第一介电层110、下导电层115、上导电层120和第二介电层125形成缓冲介电图案110k、第一导电图案115k、第二导电图案120k和覆盖介电图案 125k。根据本发明构思的示例性实施例，在图案化下互连线层150期间，完全地去除第三掩模图案M3和硬掩模层164，但是有机掩模层162会剩余。使用灰化工艺来去除剩余的有机掩模层162。通过上述工艺，可以制造图3和图4的半导体装置。
根据实施例，为了形成下互连线154，形成第三掩模图案M3以完全地覆盖第二区域R2的硬掩模层164。在这种情况下，如图15中所示，甚至在形成下互连线154之后，硬掩模层部分164r会剩余在预备对准键沟槽Tp上。硬掩模层部分164r的存在可能是起因于由硬掩模层164的台阶轮廓造成的非均匀蚀刻。尽管随后执行灰化工艺来去除有机掩模层162，然而如图16所示，由于硬掩模层部分164r相对于有机掩模层162的蚀刻选择性，硬掩模层部分164r仍然会剩余。剩余的硬掩模层部分164r会在后续工艺中起剥离失败源的作用。然而，根据本发明构思的示例性实施例，由于第三掩模图案M3具有通过其暴露硬掩模层164的台阶部分的第四开口OP4，所以当将下互连线层 150图案化时硬掩模层164被完全去除。可以防止因硬掩模层164的残留而导致的剥离失败的发生，因此，能够提供具有提高的工艺良率和可靠性的半导体装置。
根据实施例，在图12和14所示的步骤期间，可以将下互连线层150不同地图案化以形成参照图5A至图5C描述的对准键图案KP。
图17是示出根据本发明构思的示例性实施例的半导体装置的对应于图3 的线I-I'和II-II'的剖视图。在以下的实施例中，第一区域R1被构造为与参照图3和图4描述的第一区域R1基本相同。除了第一子对准键图案KP1的构造和下沟槽T2的深度d2不同以外，第二区域R2也被构造为与参照图3和图4描述的第二区域R2基本相同。为了描述的简洁，将主要描述不同的构造。
参照图3和图17，根据实施例，从上沟槽T1向下延伸的下沟槽T2穿过覆盖介电图案125k、第二导电图案120k、第一导电图案115k和缓冲介电图案110k，以通过下沟槽T2暴露基底100。也就是说，对准键沟槽Tk完全穿过第一子对准键图案KP1。在下沟槽T2中的侧壁导电图案156s和互连导电图案156c因此与通过下沟槽T2与暴露的基底100的顶表面接触。尽管图17 示出上沟槽T1为具有比下沟槽T2的深度d2小的深度d1，但是实施例不限于此。在其他实施例中，上沟槽T1的深度d1可以大于下沟槽T2的深度d2。
根据实施例，第一子对准键图案KP1还包括插在侧壁导电图案156s中的一个与下沟槽T2的侧壁中的一个之间的介电间隔件135k。即，第一子对准键图案KP1包括缓冲介电图案110k、第一导电图案115k、第二导电图案 120k和覆盖介电图案125k，并且还包括设置在其侧壁上的介电间隔件135k。介电间隔件135k沿着下沟槽T2的侧壁在第一方向D1上延伸。介电间隔件 135k包括与栅极间隔件135p相同的材料。例如，介电间隔件135k包括氧化硅、氮化硅和氮氧化硅中的至少一种。其他的组件与参照图3和图4描述的组件基本相同，省略其详细描述。
图18A至图18C是示出图3和图17中所示的对准键的其他示例的对应于图3的线II-II'的剖视图。在以下的实施例中，为了描述的简洁，将主要描述与图3和图17的对准键不同的构造。
参照图18A，根据其他实施例，第二子对准键图案KP2的下导电图案156 仅包括侧壁导电图案156s。即，省略图3和图17的互连导电图案156c。侧壁导电图案156s分别设置在下沟槽T2的侧壁上，基底100具有限定下沟槽 T2的底板的暴露的顶表面。
参照图18B，根据其他实施例，第二子对准键图案KP2仅包括下导电图案156。即，省略图3和图17的上导电图案158。参照图18C，根据其他实施例，第二子对准键图案KP2仅包括侧壁导电图案156s。即，省略图3和图 17的互连导电图案156c和上导电图案158。
图19至图22是示出根据本发明构思的示例性实施例的制造半导体装置的方法的对应于图3的I-I'和II-II'的剖视图。为了描述的简洁，将省略重复的说明。
参照图3和图19，根据实施例，在图6的所得结构上形成第一掩模图案 M1a。在第一区域R1上，利用第一掩模图案M1a在要形成栅极线GL的部分处部分地覆盖第二介电层125。在第二区域R2上，第一掩模图案M1a包括通过其暴露第二介电层125的第五开口OP5。第五开口OP5是在第一方向 D1上延伸的沟槽。第五开口OP5具有与图17中所示的下沟槽T2的第二宽度W2对应的宽度Wa。
参照图3和图20，根据实施例，通过使用第一掩模图案M1a作为蚀刻掩模的蚀刻工艺，顺序地蚀刻第二介电层125、上导电层120、下导电层115 和第一介电层110。然后，在第一区域R1的基底100上形成栅极线GL。在第二区域R2上，在基底100上也形成穿过第二介电层125、上导电层120、下导电层115和第一介电层110的预备对准键沟槽Tp，以暴露基底100的顶表面。根据实施例，当与栅极线GL同时形成预备对准键沟槽Tp时，可以将预备对准键沟槽Tp形成为比图10的预备对准键沟槽Tp深。在形成栅极线 GL和预备对准键沟槽Tp之后，去除第一掩模图案M1a。
参照图3和图21，根据实施例，在栅极线GL的侧壁上形成栅极间隔件 135p，在预备对准键沟槽Tp的侧壁上形成介电间隔件135k。例如，可以通过在基底100的整个表面上形成栅极间隔件层然后执行毯覆式(blanket)各向异性蚀刻工艺来形成栅极间隔件135p和介电间隔件135k。栅极间隔件层包括氧化硅、氮化硅和氮氧化硅中的至少一种。
根据实施例，在基底100中在栅极线GL的相对侧上形成源/漏区PSD。例如，可以通过使用栅极线GL作为离子注入掩模的离子注入工艺来形成源/ 漏区PSD。
参照图3和图22，根据实施例，在第一区域R1的基底100上形成下层间介电层140。下层间介电层140包括暴露源/漏区PSD的下接触孔145。通过与参照图9和图10论述的工艺相同的工艺来形成下层间介电层140和下接触孔145。预备对准键沟槽Tp填充有下层间介电层140，其中，下层间介电层140在形成下接触孔145期间或之后被从第二区域R2去除。
在下文中，根据实施例，可以执行与参照图11至图14描述的工艺相同或类似的工艺，以制造图3和图17的半导体装置。
图23是示出根据本发明构思的示例性实施例的半导体装置的对应于图3 的线I-I'和II-II'的剖视图。在以下的实施例中，第一区域R1被构造为与参照图3和图4描述的基本相同。第二区域R2被构为与参照图3和图17描述的基本相同，除了对准键AK形成在场区域中。为了描述的简洁，将主要说明不同的构造。
参照图3和图23，根据实施例，对准键AK设置在场区域(即，掩埋介电图案102k)中。在形成第一区域R1的器件隔离图案102p同时或之后形成掩埋介电图案102k。例如，可以通过使第二区域R2的基底100的上部凹陷并且在第二区域R2的凹陷的基底100中沉积绝缘层来形成掩埋介电图案 102k。掩埋介电图案102k和器件隔离图案102p包括相同的材料，诸如氧化硅或氮氧化硅。
根据实施例，由于对准键AK形成在掩埋介电图案102k上，掩埋介电图案102k可以在其上部经历过蚀刻(over-etching)。结果，下沟槽T2可以具有凹入掩埋介电图案102k中的底板表面，下导电图案156也形成在掩埋介电图案102k的凹陷部内。在此构造中，掩埋介电图案102k的顶表面设置为高于下沟槽T2的底板表面和下导电图案156的底表面。其他的组件与参照图3 和图17描述的组件基本相同，省略其详细描述。
图24A至图24C是示出图3和图23中所示的对准键的其他示例的对应于图3的线I-I'和II-II'的剖视图。参照图24A至图24C，可以将图18A至图 18C的示例合并入图23的实施例。例如，如图24A中所示，第二子对准键图案KP2的下导电图案156可以仅包括侧壁导电图案156s。侧壁导电图案156s 可以分别设置在下沟槽T2的侧壁上，因此，掩埋介电图案102k可以具有限定下沟槽T2的底板的暴露的顶表面。可选择地，如图24B所示，第二子对准键图案KP2可以仅包括下导电图案156。图24C示出另一个可选择的实施例，其中，第二子对准键图案KP2仅包括侧壁导电图案156s。
图25是示出根据本发明构思的示例性实施例的半导体装置的平面图。图 26是沿着图25的线A-A'、B-B'和C-C'截取的剖视图。为了简洁起见，将省略重复的描述。
参照图25和图26，根据实施例，基底100包括第一区域R1和第二区域 R2。第一区域R1是图1的芯片区12的一部分，第二区域R2是图1的划线区14的一部分。第一区域R1包括形成存储器单元的单元区域CR和形成控制存储器单元的外围电路的外围电路区域PR。栅极线GL、源/漏区PSD、下接触塞152和下互连线154设置在外围电路区域PR上，对准键AK设置在第二区域R2上。在以下的实施例中，外围电路区域PR和第二区域R2被构造为与图3和图4中的第一区域R1和第二区域R2基本相同，省略其详细的描述。此外，可以将图5A至图5C、图17、图18A至图18C、图23和图24A 至图24C中示出的对准键AK的实施例合并入本实施例。
根据实施例，单元区域CR的基底100包括限定单元有源区CA的器件隔离图案102c。单元有源区CA具有条形并且布置为彼此平行，其中，该条形的纵轴在与第一方向D1和第二方向D2交叉的第三方向D3上延伸。
根据实施例，字线WL掩埋设置在单元区域CR的基底100中。例如，每个单元有源区CA与一对字线WL交叉。字线WL在第一方向D1上延伸，并且沿着与第一方向D1垂直的第二方向D2彼此分隔开。单元栅极介电图案 106设置在基底100与字线WL之间。单元栅极介电图案106包括诸如氧化硅层、氮氧化硅层、和高k介电层中的至少一种的介电材料。字线WL包括诸如掺杂的多晶硅、金属和导电金属氮化物中的至少一种的导电材料。字线覆盖图案108设置在字线WL上。字线覆盖图案108、字线WL和单元栅极介电图案106掩埋在形成在单元区域CR的基底100中的凹槽104中。字线覆盖图案108可以包括例如氧化硅、氮化硅或氮氧化硅。
根据实施例，每个单元有源区CA包括在一对凹槽104之间的部分处的第一源/漏区SD1和在相对的边缘处的一对第二源/漏区SD2。
根据实施例，单元导线CL设置在单元区域CR的基底100上。单元导线CL在第二方向D2上并排延伸，并且与字线WL交叉。每条单元导线CL 连接到布置在第二方向D2上的多个第一源/漏区SD1中的一个。例如，单元导线CL可以是位线。每条单元导线CL包括顺序地堆叠的第一单元导线115c、第二单元导线120c和单元覆盖线125c。第一单元导线115c包括与下栅极图案115p或第一导电图案115k相同的材料。例如，第一单元导线115c可以包括掺杂的半导体材料，诸如掺杂的多晶硅。第二单元导线120c包括与上栅极图案120p或第二导电图案120k相同的材料。例如，第二单元导线120c包括金属(诸如钨、钛或钽)和导电金属氮化物(诸如氮化钛、氮化钽和/或氮化钨)中的至少一种。单元覆盖线125c包括与栅极覆盖图案125p或覆盖介电图案125k相同的材料。例如，单元覆盖线125c可以包括氧化硅、氮化硅或氮氧化硅。
根据实施例，每条单元导线CL还包括在与第一源/漏区SD1叠置的部分处并穿过第一单元导线115c的互连接触件215。互连接触件215包括掺杂的半导体材料，诸如掺杂的硅。单元缓冲介电图案110c置于基底100与第一单元导线115c之间。互连接触件215穿过单元缓冲介电图案110c进入基底100 的上部。单元缓冲介电图案110c包括氧化硅。
根据实施例，单元介电衬层135c设置在单元导线CL的侧壁上。单元介电衬层135c沿着单元导线CL在第二方向D2上延伸。单元介电衬层135c包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。
根据实施例，单元区域CR的基底100也包括设置在基底100上的连接到第二源/漏区SD2的单元接触塞149。每个单元接触塞149包括与第二源/ 漏区SD2接触的单元下接触件LC和在单元下接触件LC上的单元上接触件 LP。单元下接触件LC包括例如掺杂的多晶硅。单元上接触件LP包括与下接触塞152、下互连线154、下导电图案156或上导电图案158相同的材料。例如，单元上接触件LP可以包括金属(诸如钨、钛或钽)和导电金属氮化物(诸如氮化钛、氮化钽或氮化钨)中的至少一种。介电围栏147设置在单元接触塞149与单元导线CL之间。介电围栏147包括例如氮化硅层或氮氧化硅层。单元上接触件LP的一部分延伸到介电围栏147的顶表面上。
根据实施例，上层间介电层170设置在基底100上。在第一区域R1上，上层间介电层170覆盖单元上接触件LP和下互连线154。在第二区域R2上，上层间介电层170填充对准键沟槽Tk，同时覆盖上导电图案158。上层间介电层170包括例如氧化硅、氮化硅或氮氧化硅。
根据实施例，数据存储元件DSP设置在单元区域CR的上层间介电层170 上。每个数据存储元件DSP是电容器。例如，数据存储元件DSP可以包括底部电极、覆盖底部电极的顶部电极以及置于底部电极与顶部电极之间的介电层，其中，每个底部电极连接到单元上接触件LP中的一个。顶部电极是覆盖底部电极的共电极。在一些实施例中，每个底部电极具有中空的圆柱形形状。底部电极和顶部电极包括掺杂杂质的硅、金属或金属化合物。介电层可以是单层或多层，并且包括金属氧化物(诸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2)和钙钛矿介电材料(诸如SrTiO3(STO)、(Ba,Sr)TiO3(BST)、BaTiO3、 PZT和PLZT)中的至少一种。尽管图25和图26示出数据存储元件DSP通过上层间介电层170中的互连塞172连接到单元上接触件LP，但是实施例不限于此。
在一些实施例中，每个数据存储元件DSP包括可变电阻结构。可变电阻结构可以通过编程操作而改变为具有不同电阻值的多种状态中的一种。在一些实施例中，可变电阻结构是使用其磁化方向的磁性隧道结图案。磁性隧道结图案包括具有单向固定磁化方向的参考磁图案、具有可以改变为与参考磁图案的磁化方向平行或反平行的磁化方向的自由磁图案、以及在参考磁图案与自由磁图案之间的隧道势垒。在其他实施例中，可变电阻结构包括相变材料。相变材料可以基于通过编程操作施加热的温度或时间，而改变为非晶态或晶态。相变材料在非晶态下具有比在晶态下大的电阻率。例如，相变材料可以包括至少一种硫族元素，诸如Te或Se。在一些实施例中，可变电阻结构包括过渡金属氧化物。电路径可以因编程操作在过渡金属氧化物中出现或消失。过渡金属氧化物在电路径产生时具有低电阻值，在电路径被破坏时具有高电阻值。
根据本发明构思的示例性实施例，对准键可以被构造为包括沟槽，并且从沟槽完全地去除掩模层。因此能够抑制未从沟槽去除而剩余在沟槽中的掩模层的剥离失败。因此，半导体装置可以具有提高的工艺良率和可靠性。
尽管已经结合附图中示出的示例性实施例描述了本公开的实施例，但是本领域技术人员将理解，在不脱离本公开的示例性实施例的技术精神和特征情况下，可以做出各种改变与修改。因此，应该理解，以上示例性实施例在所有方面不是限制性的，而是说明性的。

Claims (20)

1.一种半导体装置，所述半导体装置包括位于基底上的对准键，
其中，对准键包括：
第一子对准键图案，包括顺序地堆叠在基底上的第一导电图案、第二导电图案和覆盖介电图案；
对准键沟槽，穿过第一子对准键图案的至少一部分；以及
下导电图案，位于对准键沟槽中，
其中，对准键沟槽包括设置在覆盖介电图案中且具有第一宽度的上沟槽，以及从上沟槽向下延伸且具有比第一宽度小的第二宽度的下沟槽，
其中，下导电图案包括分别设置在下沟槽的相对侧壁上的侧壁导电图案。
2.根据权利要求1所述的半导体装置，其中，下沟槽穿过第二导电图案并且暴露第一导电图案。
3.根据权利要求2所述的半导体装置，其中，下导电图案还包括连接侧壁导电图案的底端的互连导电图案，
其中，互连导电图案与通过下沟槽暴露的第一导电图案接触。
4.根据权利要求1所述的半导体装置，其中，下沟槽穿过第二导电图案和第一导电图案，并且暴露基底。
5.根据权利要求4所述的半导体装置，其中，下导电图案还包括连接侧壁导电图案的底端的互连导电图案，
其中，互连导电图案与通过下沟槽暴露的基底接触。
6.根据权利要求1所述的半导体装置，其中，对准键还包括位于覆盖介电图案上的上导电图案，
其中，上导电图案具有与覆盖介电图案的侧壁对齐的内侧壁，其中，覆盖介电图案的侧壁通过上沟槽暴露。
7.根据权利要求1所述的半导体装置，其中，上沟槽具有比覆盖介电图案的厚度小的深度。
8.根据权利要求1所述的半导体装置，其中，第一子对准键图案包括介电间隔件，每个介电间隔件置于下沟槽的相对侧壁中的一个与侧壁导电图案中的一个之间。
9.根据权利要求1所述的半导体装置，所述半导体装置还包括基底中的位于第一子对准键图案下方的掩埋介电图案，
其中，下沟槽穿过第二导电图案和第一导电图案，并且延伸到掩埋介电图案中。
10.根据权利要求1所述的半导体装置，
其中，基底包括第一区域和位于第一区域周围的第二区域，对准键设置在第二区域中，
其中，所述半导体装置还包括栅极线，所述栅极线包括顺序地堆叠在第一区域上的栅极介电图案、下栅极图案、上栅极图案和栅极覆盖图案。
11.根据权利要求10所述的半导体装置，其中，第一导电图案、第二导电图案和覆盖介电图案分别包括与下栅极图案、上栅极图案和栅极覆盖图案相同的材料。
12.根据权利要求10所述的半导体装置，所述半导体装置还包括：
源/漏区，在第一区域中设置在基底中且位于栅极的两侧中的任一侧上；以及
下接触塞，连接到源/漏区，
其中，下导电图案包括与下接触塞相同的材料。
13.根据权利要求10所述的半导体装置，其中，第一子对准键图案包括位于第二区域的第一导电图案与基底之间的缓冲介电图案，
其中，缓冲介电图案包括与栅极介电图案相同的材料。
14.根据权利要求10所述的半导体装置，
其中，第一区域包括单元区域和外围电路区域，栅极线设置在外围电路区域，
其中，半导体装置还包括单元导线，所述单元导线包括顺序地堆叠在单元区域中的第一单元导线、第二单元导线和单元覆盖线，
第一导电图案、第二导电图案和覆盖介电图案分别包括与第一单元导线、第二单元导线和单元覆盖线相同的材料。
15.一种半导体装置，所述半导体装置包括：
基底，包括芯片区和划线区；
栅极线，位于芯片区中；以及
对准键，位于划线区中，
其中，栅极线包括顺序地堆叠在基底上的栅极介电图案、下栅极图案、上栅极图案和栅极覆盖图案，
其中，对准键包括：第一子对准键图案，包括顺序地堆叠在基底上的缓冲介电图案、第一导电图案、第二导电图案和覆盖介电图案；对准键沟槽，穿过第一子对准键图案的至少一部分，对准键沟槽包括竖直地穿过覆盖介电图案的一部分并且具有第一宽度的上沟槽以及从上沟槽向下延伸并且具有比第一宽度小的第二宽度的下沟槽；以及侧壁导电图案，分别设置在下沟槽的相对侧壁上，
其中，缓冲介电图案、第一导电图案、第二导电图案和覆盖介电图案分别包括与栅极介电图案、下栅极图案、上栅极图案和栅极覆盖图案相同的材料。
16.一种制造半导体装置的方法，所述方法包括以下步骤：
提供包括第一区域和第二区域的基底；
在基底上顺序地形成第一介电层、下导电层、上导电层和第二介电层；
在基底上形成第一掩模图案，所述第一掩模图案在第一区域中覆盖第二介电层的一部分并且在第二区域中完全地覆盖第二介电层；
使用第一掩模图案作为蚀刻掩模来蚀刻基底，其中，在基底的第一区域中形成栅极线，其中，栅极线包括通过将第一区域中的第一介电层、下导电层、上导电层和第二介电层图案化分别形成的栅极介电图案、下栅极图案、上栅极图案和栅极覆盖图案；
去除第一掩模图案；
在基底中在栅极线的相对侧上形成源/漏区；
在基底的第一区域上形成下层间介电层；
在基底上形成第二掩模图案，所述第二掩模图案具有在第一区域上的与源/漏区叠置的第一开口以及在第二区域上的沟槽形状的第二开口；
使用第二掩模图案来蚀刻下层间介电层的通过第一开口暴露的部分，以形成穿过下层间介电层并且暴露源/漏区的下接触孔，其中，顺序地蚀刻第二区域的第二介电层和上导电层以形成暴露下导电层的预备对准键沟槽；以及
去除第二掩模图案。
17.根据权利要求16所述的方法，其中，第二区域中的第一掩模图案包括通过其暴露第二介电层的第五开口，
其中，使用第一掩模图案作为蚀刻掩模来蚀刻基底的步骤在基底的第二区域中形成穿过第二介电层、上导电层、下导电层和第一介电层的预备对准键沟槽，以暴露基底的顶表面。
18.根据权利要求16所述的方法，其中，当利用第一掩模图案蚀刻基底时，第一掩模图案保护第二区域的第一介电层、下导电层、上导电层和第二介电层。
19.根据权利要求16所述的方法，其中，所述方法还包括：
在基底上形成下互连线层，其中，第一区域的下互连线层完全地填充下接触孔并且覆盖下层间介电层的顶表面，第二区域的下互连线层部分地填充预备对准键沟槽并且覆盖第二介电层的顶表面；
在基底上顺序地形成有机掩模层和硬掩模层，其中，有机掩模层由相对于硬掩模层具有蚀刻选择性的材料形成，其中，在第一区域上，有机掩模层和硬掩模层覆盖下互连线层，在第二区域上，有机掩模层覆盖下互连线层且填充预备对准键沟槽；以及
在硬掩模层上形成第三掩模图案，所述第三掩模图案具有在第一区域上的第三开口和在第二区域上的沿着预备对准键沟槽延伸的第四开口。
20.根据权利要求19所述的方法，所述方法还包括：
使用第三掩模图案作为图案掩模来顺序地蚀刻硬掩模层、有机掩模层和下互连线层，以在第一区域中由下互连线层形成下互连线，其中，保留在下接触孔中的下互连线层形成下接触塞，将第二区域的下互连线层图案化以形成上导电图案和下导电图案，其中，部分地蚀刻第二区域的第二介电层以在第二区域的第二介电层中形成上沟槽，其中，预备对准键沟槽的位于上沟槽下方的其余部分形成下沟槽，其中，完全去除第三掩模图案和硬掩模图案；以及
去除有机掩模层。
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