KR20110040125A - 칩형 전기 이중층 커패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 칩형 전기 이중층 커패시터 및 그 제조방법에 관한 것으로서, 상면이 개방된 내부공간을 구비하고, 상기 내부공간 저면과 외부로 노출된 일부분이 상호 연결된 외부단자를 구비한 하부 케이스; 상기 하부 케이스의 상기 내부공간에 배치되며, 상기 외부단자의 상기 내부공간 저면으로 노출된 부분과 전기적으로 연결된 전기 이중층 커패시터 셀; 및 상기 내부공간을 덮도록 상기 하부 케이스 상에 장착된 상부 캡;을 포함하는 칩형 전기 이중층 커패시터를 제공하고, 또한 본 발명은 상기 칩형 전기 이중층 커패시터의 제조방법을 제공한다.
전기 이중층 커패시터, 외부단자, 표면 실장

Description

칩형 전기 이중층 커패시터 및 그 제조방법{Chip-type electric double layer capacitor and method for manufacturing the same}
본 발명은 칩형 전기 이중층 커패시터 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 하부 케이스의 내부공간 저면과 외부로 노출된 일부분이 상호 일체로 연결된 외부단자를 구비한 칩형 전기 이중층 커패시터 및 그 제조방법에 관한 것이다.
정보통신 기기와 같은 각종 전자제품에서 안정적인 에너지의 공급은 중요한 요소가 되고 있다. 일반적으로 이러한 기능은 커패시터(Capacitor)에 의해 수행된다. 즉, 커패시터는 정보통신 기기 및 각종 전자제품의 회로에서 전기를 모았다가 내보내는 기능을 담당하여 회로 내의 전기흐름을 안정화시키는 역할을 한다. 일반적인 커패시터는 충방전 시간이 매우 짧고 수명이 길며, 출력 밀도가 높지만 에너지 밀도가 작아 저장장치로의 사용에 제한이 있다.
이러한 한계를 극복하기 위하여 최근에는 충방전 시간이 짧으면서 출력 밀도 가 높은 전기이중층 커패시터와 같은 새로운 범주의 커패시터가 개발되고 있으며, 이차전치와 함께 차세대 에너지 장치로 각광받고 있다.
전기 이중층 커패시터(Electric Double Layer Capacitor)는 극성이 서로 다른 한 쌍의 전하층(전극층)을 이용하는 에너지 저장장치로서, 계속적인 충방전이 가능하며, 일반적인 다른 커패시터에 비하여 에너지 효울과 출력이 높고 내구성 및 안정성이 뛰어난 장점이 있다. 이에 따라, 최근, 대전류로 충방전 할 수 있는 전기 이중층 커패시터가 핸드폰용 보조 전원, 전기 자동차용 보조 전원, 태양전지용 보조 전원 등과 같이 충방전 빈도가 높은 축전 장치로서 유망시되고 있다.
전기 이중층 커패시터의 기본적인 구조는 다공성 전극과 같이 표면적이 상대적으로 큰 전극(electrode), 전해질(electrolyte), 집전체(current collector), 분리막(separator)으로 이루어져 있으며, 단위 셀 전극의 양단에 수 볼트의 전압을 가해 전해액 내의 이온들이 전기장을 따라 이동하여 전극 표면에 흡착되어 발생되는 전기 화학적 메카니즘을 작동원리로 한다.
이러한 전기 이중층 커패시터를 회로 기판에 표면 실장(Surface Mount Technology, SMT)하기 위한 일반적인 방안은 전기 이중층 커패시터의 상하에 브라킷(bracket)을 용접하여 상기 브라킷을 통해 회로 기판에 실장하는 것이다.
그러나, 이러한 구조의 전기 이중층 커패시터는 그 두께가 상대적으로 크고, 표면 실장을 위해 필요한 추가 구조물(브래킷 등)에 의해 그 두께는 더 두꺼워 지게 된다. 이러한 전기 이중층 커패시터를 사용할 경우, 두께의 증가로 인하여 고용량 제품을 제조하는 데 어려움이 있으며, 나아가, 추가 공정의 발생에 따른 제품 단가 상승의 요인이 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서, 본 발명의 목적은, 하부 케이스의 내부공간 저면과 외부로 노출된 일부분이 상호 일체로 연결된 외부단자를 구비함으로써, 추가적인 구조물 없이 표면 실장이 가능하며, 내부의 전해액이 외부로 빠져나가는 것을 방지할 수 있도록 한 칩형 전기 이중층 커패시터 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 의한 칩형 전기 이중층 커패시터는, 상면이 개방된 내부공간을 구비하고, 상기 내부공간 저면과 외부로 노출된 일부분이 상호 연결된 외부단자를 구비한 하부 케이스; 상기 하부 케이스의 상기 내부공간에 배치되며, 상기 외부단자의 상기 내부공간 저면으로 노출된 부분과 전기적으로 연결된 전기 이중층 커패시터 셀; 및 상기 내부공간을 덮도록 상기 하부 케이스 상에 장착된 상부 캡;을 포함할 수 있다.
여기서, 상기 외부단자는, 상기 하부 케이스의 상기 내부공간 저면의 양측 가장자리부로 그 일면이 노출된 제1 단자부; 상기 하부 케이스의 외부 저면의 양측 가장자리부로부터 이에 연결되는 외부 측면으로 그 일면이 노출되도록 상기 하부 케이스의 외부 저면 및 외부 측면을 따라 절곡된 제2 단자부; 및 상기 하부 케이스의 외부 저면으로 노출된 상기 제2 단자부의 끝단으로부터 상부로 상기 하부 케이 스를 관통하며 수직 연장되어 상기 제1 단자부의 일측 끝단과 연결된 제3 단자부;를 포함할 수 있다.
또한, 상기 제1, 제2 및 제3 단자부는 상호 일체로 연결된 것일 수 있다.
또한, 상기 제1 및 제2 단자부의 노출된 일면과 마주보는 타면은 상기 하부 케이스에 커버되어 있을 수 있다.
또한, 상기 제3 단자부의 일부분에 구비되고, 내부에 절연성 수지가 충진된 관통홈을 더 포함할 수 있다.
또한, 상기 하부 케이스는, 상기 외부단자와 절연성 수지가 일체로 성형된 것일 수 있다.
또한, 상기 하부 케이스 및 상기 상부 캡은 용접 또는 초음파 융착에 의하여 결합된 것일 수 있다.
또한, 상기 전기 이중층 커패시터 셀은 제1 및 제2 집전체, 상기 제1 및 제2 집전체와 각각 연결되는 제1 및 제2 전극 및 상기 제1 및 제2 전극 사이에 형성되는 이온 투과성 분리막을 포함할 수 있다.
또한, 상기 외부단자와 상기 전기 이중층 커패시터 셀은 용접 또는 초음파 융착에 의하여 연결된 것일 수 있다.
또한, 상기 전기 이중층 커패시터 셀은 하나 이상의 제1 및 제2 집전체, 제1 및 제2 전극 및 분리막이 연속적으로 적층된 것일 수 있다.
또한, 상기 전기 이중층 커패시터 셀은 제1 및 제2 전극이 권취된 것일 수 있다.
그리고, 상기 목적을 달성하기 위한 본 발명의 실시예에 의한 칩형 전기 이중층 커패시터의 제조방법은, 절연성 수지와 외부단자를 일체로 하여 상면이 개방된 내부공간을 가지는 하부 케이스를 성형하되, 상기 외부단자가 상기 내부공간 저면과 상기 하부 케이스 외부로 노출된 일부분이 상호 연결되도록 상기 하부 케이스를 형성하는 단계; 상기 하부 케이스의 상기 내부공간 저면으로 노출된 외부단자 부분과 전기적으로 연결되도록 상기 내부공간에 전기 이중층 커패시터 셀을 실장하는 단계; 및 상기 내부공간을 덮도록 상기 하부 케이스 상에 상부 캡을 장착하는 단계;를 포함할 수 있다.
여기서, 상기 하부 케이스를 형성하는 단계에서, 상기 외부단자는, 상기 하부 케이스의 상기 내부공간 저면의 양측 가장자리부로 그 일면이 노출된 제1 단자부와, 상기 하부 케이스의 외부 저면의 양측 가장자리부로부터 이에 연결되는 외부 측면으로 그 일면이 노출되도록 상기 하부 케이스의 외부 저면 및 외부 측면을 따라 절곡된 제2 단자부, 및 상기 하부 케이스의 외부 저면으로 노출된 상기 제2 단자부의 끝단으로부터 상부로 상기 하부 케이스를 관통하며 수직 연장되어 상기 제1 단자부의 일측 끝단과 연결된 제3 단자부를 포함하는 것일 수 있다.
또한, 상기 제1, 제2 및 제3 단자부는 상호 일체로 연결된 것일 수 있다.
또한, 상기 제1 및 제2 단자부의 노출된 일면과 마주보는 타면은 상기 하부 케이스에 커버되어 있을 수 있다.
또한, 상기 제3 단자부의 일부분에는 내부에 상기 절연성 수지가 충진된 관 통홈이 구비될 수 있다.
또한, 상기 하부 케이스의 형성은 인서트 사출 성형에 의하여 수행될 수 있다.
또한, 상기 전기 이중층 커패시터 셀을 실장하는 단계에서, 상기 외부단자와 상기 전기 이중층 커패시터 셀의 연결은 용접 또는 초음파 융착에 의하여 수행될 수 있다.
또한, 상기 전기 이중층 커패시터 셀을 실장하는 단계 이후에, 상기 하부 케이스의 상기 내부공간에 전해액을 충진하는 단계;를 더 포함할 수 있다.
또한, 상기 하부 케이스 상에 상부 캡을 장착하는 단계에서, 상기 하부 케이스 및 상기 상부 캡의 장착은 용접 또는 초음파 융착에 의하여 수행될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 칩형 전기 이중층 커패시터 및 그 제조방법에 의하면, 하부 케이스의 내부공간 저면으로 일면이 노출된 제1 단자부와, 하부 케이스의 외부 저면 및 측면으로 일면이 노출되도록 절곡된 제2 단자부, 및 상기 제1 및 제2 단자부와 일체로 연결되며 하부 케이스를 관통하는 제3 단자부를 포함하는 외부단자를 구비함으로써, 추가적인 구조물 없이 칩형 전기 이중층 커패시터 자체로서 표면 실장이 가능하게 할 수 있다.
그리고, 본 발명은 솔더링 방식을 이용한 일괄적인 실장 기술이 적용될 수 있어 표면 실장 공정이 단순화된다.
또한, 본 발명은 상기 제1, 제2 및 제3 단자부를 포함하는 외부단자를 구비함으로써, 칩형 전기 이중층 커패시터 내부의 전해액이 외부로 빠져나가는 것을 방지하여 제품의 수명 및 신뢰성을 개선할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 I-I'을 따라 자른 칩형 전기 이중층 커패시터를 나타내는 개략적인 단면도이며, 도 3은 도 2에 도시된 칩형 전기 이중층 커패시터의 외부단자를 나타내는 개략적인 사시도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 칩형 전기 이중층 커패시터(100)는, 상면이 개방된 내부공간(180) 및 외부단자(120)를 구비하고 절연성 수지로 이루어진 하부 케이스(110a)와, 상기 하부 케이스(110a)의 상기 내부공 간(180)에 배치되는 전기 이중층 커패시터 셀(160), 및 상기 내부공간(180)을 덮도록 상기 하부 케이스(110a) 상에 장착된 상부 캡(110b)을 포함한다.
상기 하부 케이스(110a)는, 상기 외부단자(120)와 상기 절연성 수지가 일체로 성형된 것일 수 있다. 이때, 상기 절연성 수지는 폴리페닐렌 설파이드(Polyphenylene sulfide, PPS) 또는 액정 고분자(Liquid crystal polymer, LCP) 등일 수 있다.
상기 상부 캡(110b)은, 상기 하부 케이스(110a)와 동일하게 폴리페닐렌 설파이드 또는 액정 고분자 등의 절연성 수지로 이루어질 수 있다.
이에 따라 상기 칩형 전기 이중층 커패시터(100)는 높은 온도(약 240-270℃ 정도)로 진행되는 표면 실장 과정에서 상기 하부 케이스(110a)와 상부 캡(110b)에 의해 내부 구조를 보호할 수 있다.
상기 하부 케이스(110a) 및 상기 상부 캡(110b)은 용접 또는 초음파 융착 등에 의하여 결합될 수 있다.
특히, 본 발명의 실시예에 따른 칩형 전기 이중층 커패시터(100)의 상기 하부 케이스(110a)에 구비된 상기 외부단자(120)는, 상기 하부 케이스(110a)의 내부공간(180) 저면과 상기 하부 케이스(110a)의 외부로 노출된 일부분이 상호 연결되어 있다.
즉, 상기 외부단자(120)는, 상기 하부 케이스(110a)의 상기 내부공간(180) 저면의 양측 가장자리부로 그 일면이 노출된 제1 단자부(121)와, 상기 하부 케이스(110a)의 외부 저면의 양측 가장자리부로부터 이에 연결되는 외부 측면으로 그 일면이 노출되도록 상기 하부 케이스(110a)의 외부 저면 및 외부 측면을 따라 절곡된 제2 단자부(122), 및 상기 하부 케이스(110a)의 외부 저면으로 노출된 상기 제2 단자부(122)의 끝단으로부터 상부로 상기 하부 케이스(110a)를 관통하며 수직 연장되어 상기 제1 단자부(121)의 일측 끝단과 연결된 제3 단자부(123)를 포함할 수 있다.
이때, 상기 제1, 제2 및 제3 단자부(121,122,123)는 상호 일체로 연결되어 있다.
그리고, 상기 하부 케이스(110a)의 내부공간(180) 저면과 외부로 각각 노출된 상기 제1 및 제2 단자부(121,122)의 일면과 마주보는 타면은 상기 하부 케이스(110a)에 커버되어 있다.
또한, 상기 제3 단자부(123)의 일부분에는 관통홈(123a)이 구비되어 있다.
상기 관통홈(123a) 내부에는, 절연성 수지가 충진되어 있다.
즉, 상기 외부단자(120)가 하부 케이스(110a)의 절연성 수지와 일체로 성형될 때에, 상기 절연성 수지가 제3 단자부(123)의 관통홈(123a)에도 충진된 것이다.
이러한 제1, 제2 및 제3 단자부(121,122,123)로 이루어진 외부단자(120)를 구비하는 칩형 전기 이중층 커패시터(100)는 추가 구조물 없이 그 구조 자체로 표면 실장(SMT)이 가능하다.
상기 전기 이중층 커패시터 셀(160)은, 상기 외부단자(120)의 상기 내부공간(180)의 저면으로 노출된 부분, 즉 제1 단자부(121)와 전기적으로 연결되어 있다. 이때, 상기 외부단자(120)와 상기 전기 이중층 커패시터 셀(160)은 용접 또는 초음파 융착 등에 의하여 연결될 수 있다.
상기 전기 이중층 커패시터 셀(160)이 실장된 하부 케이스(110b)의 내부공간(180)에는 전해액이 충진되어 있다. 상기 전해액은 수계 전해액 또는 비수계 전해액을 사용할 수 있다.
상기 전기 이중층 커패시터 셀(160)은 제1 및 제2 집전체(130a,130b), 상기 제1 및 제2 집전체(130a,130b)와 각각 연결되는 제1 및 제2 전극(140a,140b), 및 상기 제1 및 제2 전극(140a,140b) 사이에 형성되는 이온투과성 분리막(150)을 포함할 수 있다.
상기 제1 및 제2 집전체(130a,130b)는 각각 상기 제1 및 제2 전극(140a,140b)에 전기적 신호를 전달하기 위한 도전성 시트로서, 도전성 폴리머 또는 금속박(metallic foil) 등으로 이루어질 수 있다. 본 실시예에서, 전기 이중층 커패시터 셀(160)은 상기 제1 및 제2 집전체(130a,130b)에 의하여 외부단자(120)의 제1 단자부(121)와 전기적으로 연결된다. 상기 제1 및 제2 집전체(130a,130b)는 상기 제1 단자부(121)와 전기적으로 연결되도록 그 형상은 적절히 변경될 수 있다. 이러한 형상의 변경은 전기 이중층 커패시터 셀(160)의 형상이나 크기에 영향을 받을 수 있다.
도 2에 도시된 바와 같이, 상기 제1 집전체(130a)는 제1 단자부(121)와 연결되기 위해 일부가 절곡된 형상을 가질 수 있고, 상기 제1 및 제2 집전체(130a,130b)는 제1 단자부(121)와 직접 연결될 수 있다.
도시되지 않았으나, 제1 및 제2 집전체(130a,130b)는 적절한 연결 수단을 통 하여 제1 단자부(121)와 전기적으로 연결될 수 있다.
전기 이중층 커패시터 셀(160)이 제1 및 제2 집전체(130a,130b)를 포함하지 않는 경우라면, 상기 제1 및 제2 전극(140a,140b)이 상기 내부공간(180)으로 노출되는 제1 단자부(121)와 전기적으로 연결될 수 있을 것이다.
상기 제1 및 제2 전극(140a,140b)은 분극성 전극 재료를 사용할 수 있으며, 비표면적이 비교적 높은 활성탄 등을 이용할 수 있다. 상기 제1 및 제2 전극(140a,140b)은 분말 활성탄을 주재료로 한 전극 물질을 고체 상태의 시트로 제조하거나 상기 제1 및 제2 집전체(130a,130b) 상에 전극 물질 슬러리를 고착시켜 제조할 수 있다.
상기 분리막(150)은 이온의 투과가 가능하도록 다공성 물질로 이루어질 수 있다. 이에 제한되는 것은 아니나 예를 들면, 폴리프로필렌, 폴리에틸렌, 또는 유리섬유 등의 다공성 물질을 사용할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 칩형 전기 이중층 커패시터(100)는, 하부 케이스(110a)의 내부공간(180) 저면으로 그 일면이 노출된 제1 단자부(121)와, 하부 케이스(110a)의 외부 저면 및 측면으로 그 일면이 노출되도록 상기 하부 케이스(110a)의 외부 저면 및 외부 측면을 따라 절곡된 제2 단자부(122), 및 상기 제1 및 제2 단자부(121,122)와 일체로 연결되며 하부 케이스(110a)를 관통하는 제3 단자부(123)를 포함하는 외부단자(120)를 구비함으로써, 추가적인 구조물 없이 칩형 전기 이중층 커패시터(100) 자체로서 표면 실장이 가능하다.
즉 솔더링 방식을 이용한 일괄적인 실장 기술이 적용될 수 있어 표면 실장 공정을 단순화할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상술한 바와 같이 하부 케이스(110a)의 내부공간(180) 저면으로 일면이 노출된 제1 단자부(121)와, 하부 케이스(110a)의 외부 저면 및 측면으로 일면이 노출되도록 절곡된 제2 단자부(122), 및 상기 제1 및 제2 단자부(121,122)와 일체로 연결되며 하부 케이스(110a)를 관통하는 제3 단자부(123)를 포함하는 외부단자(120)가 하부 케이스(110a)에 일체로 구비됨으로써, 칩형 전기 이중층 커패시터(100) 내부의 전해액이 외부로 빠져나가는 것을 방지하여 제품의 수명 및 신뢰성을 개선할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 칩형 전기 이중층 커패시터(300)를 나타내는 개략적인 단면도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 4를 참조하면, 전기 이중층 커패시터 셀(360)은 하나 이상의 제1 및 제2 집전체, 제1 및 제2 전극 및 분리막이 연속적으로 적층된 다층 구조이다.
보다 구체적으로, 첫번째 제1 집전체(331a) 및 제2 집전체(331b)가 각각 외부단자(320)에 연결된다. 상기 첫번째 제1 집전체(331a)에는 첫번째 제1 전극(341a)이 연결되고, 첫번째 제2 집전체(331b)에는 첫번째 제2 전극(341b)이 연결되며, 상기 첫번째 제1 전극 및 제2 전극(341a,341b) 사이에는 첫번째 이온 투과성 분리막(351)이 형성되어 하나의 단위 셀을 형성한다.
또한, 상기 첫번째 제1 집전체(331a)에는 두번째 제1 전극(342a)이 연결되고, 두번째 제2 집전체(332b)에는 두번째 제2 전극(342b)이 연결되며, 상기 두번째 제1 전극 및 제2 전극(342a,342b) 사이에는 두번째 이온 투과성 분리막(352)이 형성되어 또 하나의 단위 셀을 형성한다. 상기 두번째 제2 집전체(332b)는 절곡되어 상기 첫번째 제2 집전체(331b)와 전기적으로 연결된다.
또한, 상기 두번째 제2 집전체(332b)에는 세번째 제2 전극(343b)이 연결되고, 두번째 제1 집전체(332a)에는 세번째 제1 전극(343a)이 연결되며, 상기 세번째 제1 전극 및 제2 전극(343a,343b) 사이에는 세번째 이온 투과성 분리막(353)이 형성되어 또 다른 하나의 단위 셀을 형성한다. 상기 두번째 제1 집전체(332a)는 절곡되어 상기 첫번째 제1 집전체(331a)와 전기적으로 연결된다.
본 실시예와 같이, 복수의 단위 셀을 적층함으로써 보다 높은 전기 용량을 얻을 수 있다. 또한 도시되지 않았으나, 상기 단위 셀 적층체의 외부에 절연 물질을 도포하여 의도하지 않은 단락을 방지할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 칩형 전기 이중층 커패시터(400)를 나타내는 개략적인 단면도이고, 도 6은 도 5에 도시된 칩형 전기 이중층 커패시터의 전기 이중층 커패시터 셀(460)을 나타내는 개략적인 사시도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 5 및 도 6을 참조하면, 본 실시예에 따른 칩형 전기 이중층 커패시터(400)의 전기 이중층 커패시터 셀(460)은 제1 및 제2 전극이 권취된 형태이다.
보다 구체적으로 제1 전극(440a), 첫번재 분리막(450a), 제2 전극(440b), 및 두번째 분리막(450b)이 순차적으로 적층되고, 상기 적층물이 권취되어 전기 이중층 커패시터 셀(460)을 구성한다. 상기 제1 전극(440a) 및 제2 전극(440b)에는 각각 제1 집전체(430a) 및 제2 집전체(430b)가 연결되어 있다.
상기 전기 이중층 커패시터 셀(460)은 하부 케이스(410b)의 내부공간(480)에 배치되고, 상기 제1 집전체(430a) 및 제2 집전체(430b)는 절곡되어 각각 외부단자(420)와 전기적으로 연결된다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 칩형 전기 이중층 커패시터의 제조방법을 설명하기 위한 단면도이다.
먼저 도 7에 도시된 바와 같이, 절연성 수지와 외부단자(120)를 일체로 하여 상면이 개방된 내부공간(180)을 가지는 하부 케이스(110a)를 성형한다. 이때, 상기 외부단자(120)가, 상기 내부공간(180) 저면과 상기 하부 케이스(110a) 외부로 노출된 일부분이 상호 연결되도록 상기 하부 케이스(110a)를 형성한다.
상기 하부 케이스(110a)의 형성은, 절연성 수지와 외부단자(120)를 일체로 성형하는 방법, 예컨대 인서트 사출 성형(insert injection molding) 등에 의하여 수행될 수 있다.
보다 구체적으로, 원하는 하부 케이스(110a)의 형상을 갖는 금형 내에 외부단자(120)를 배치하고, 상기 금형 내에 절연성 수지를 충진한다. 금형에 충진된 절연성 수지는 금형 내에서 냉각 또는 가교에 의하여 외부단자(120)와 함께 고화된 다. 인서트 사출 성형에 따라 다른 재질을 갖는 절연성 수지 및 외부단자(120)는 일체화된다.
여기서 상기 외부단자(120)는, 앞서의 도 3에 도시된 바와 같이, 상기 하부 케이스(110a)의 상기 내부공간(180) 저면의 양측 가장자리부로 그 일면이 노출된 제1 단자부(121)와, 상기 하부 케이스(110a)의 외부 저면의 양측 가장자리부로부터 이에 연결되는 외부 측면으로 그 일면이 노출되도록 상기 하부 케이스(110a)의 외부 저면 및 외부 측면을 따라 절곡된 제2 단자부(122), 및 상기 하부 케이스(120)의 외부 저면으로 노출된 상기 제2 단자부(122)의 끝단으로부터 상부로 상기 하부 케이스(110a)를 관통하며 수직 연장되어 상기 제1 단자부(121)의 일측 끝단과 연결된 제3 단자부(123)를 포함할 수 있다.
여기서, 상기 제1, 제2 및 제3 단자부(121,122,123)는 상호 일체로 연결되어 있다.
그리고, 상기 제1 및 제2 단자부(121,122)의 노출된 일면과 마주보는 타면은 상기 하부 케이스(110a)에 커버되어 있다.
상기 제3 단자부(123)의 일부분에는 내부에 상기 절연성 수지가 충진된 관통홈(123a)이 구비되어 있다.
즉, 상기 외부단자(120)가 하부 케이스(110a)의 절연성 수지와 일체로 성형될 때에, 상기 절연성 수지가 제3 단자부(123)의 관통홈(123a)에도 충진된 것이다.
다음으로, 도 8에 도시된 바와 같이, 상기 하부 케이스(110a)의 상기 내부공간(180) 저면으로 노출된 외부단자(120) 부분과 전기적으로 연결되도록 상기 내부 공간(180)에 전기 이중층 커패시터 셀(160)을 실장한다.
상술한 바와 같이, 전기 이중층 커패시터 셀(160)은 제1 및 제2 집전체(130a,130b), 상기 제1 및 제2 집전체(130a,130b)와 각각 연결되는 제1 및 제2 전극(140a,140b), 상기 제1 및 제2 전극(140a,140b) 사이에 형성되는 이온투과성 분리막(150)을 포함할 수 있다. 상기 제1 및 제2 집전체(130a,130b)는 상기 외부단자(120)의 내부공간(180)으로 노출된 제1 단자부(121)의 일면과 전기적으로 연결되며, 제1 집전체(130a)는 절곡된 형상을 가질 수 있다.
상기 외부단자(120)와 전기 이중층 커패시터 셀(160)의 제1 및 제2 집전체(130a,130b)의 연결은 용접 또는 초음파 융착에 의하여 수행될 수 있다. 이에 제한되는 것은 아니나, 용접은 저항 용접 또는 아크 용접 등을 이용할 수 있다.
이와 같이 전기 이중층 커패시터 셀(160)을 하부 케이스(110a)에 실장한 후, 상기 하부 케이스(110a)의 내부공간(180)에 전해액을 충진한다. 상기 전해액은 수계 전해액 또는 비수계 전해액을 사용할 수 있다.
다음으로, 도 9에 도시된 바와 같이, 상기 내부공간(180)을 덮도록 상기 하부 케이스(110a) 상에 상부 캡(110b)을 장착한다.
상기 하부 케이스(110a) 및 상부 캡(110b)의 장착은 용접 또는 초음파 융착 등에 의하여 수행될 수 있다. 이에 제한되는 것은 아니나, 용접은 저항 용접 또는 아크 용접 등을 이용할 수 있다. 이러한 방법에 의하여 하부 케이스(110a) 및 상부 캡(110b) 간의 기밀성이 향상되어 전기 이중층 커패시터 셀(160)의 보호가 가능하다.
특히, 본 발명의 일 실시예에 따르면, 상술한 바와 같은 제1,제2 및 제3 단자부(121,122,123)가 상호 일체로 연결된 외부단자(120)가 하부 케이스(110a)에 일체로 성형됨으로써, 하부 케이스(110a)의 내부공간(180)에 충진된 전해액이 외부로 새는 것을 방지할 수 있다. 따라서, 제품의 수명을 연장시키고 신뢰성을 개선할 수 있는 효과가 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은 본 발명의 일 실시예에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 사시도.
도 2는 도 1의 I-I'을 따라 자른 칩형 전기 이중층 커패시터를 나타내는 개략적인 단면도.
도 3은 도 2에 도시된 칩형 전기 이중층 커패시터의 외부단자를 나타내는 개략적인 사시도.
도 4는 본 발명의 다른 실시예에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 단면도.
도 6은 도 5에 도시된 칩형 전기 이중층 커패시터의 전기 이중층 커패시터 셀을 나타내는 개략적인 사시도.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 칩형 전기 이중층 커패시터의 제조방법을 설명하기 위한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 칩형 전기 이중층 커패시터 110a: 하부 케이스
110b: 상부 캡 120: 외부단자
121: 제1 단자부 122: 제2 단자부
123: 제3 단자부 123a: 관통홈
130a: 제1 집전체 130b: 제2 집전체
140a: 제1 전극 140b: 제2 전극
150: 분리막 160: 전기 이중층 커패시터 셀
180: 내부공간

Claims (20)

  1. 상면이 개방된 내부공간을 구비하고, 상기 내부공간 저면과 외부로 노출된 일부분이 상호 연결된 외부단자를 구비한 하부 케이스;
    상기 하부 케이스의 상기 내부공간에 배치되며, 상기 외부단자의 상기 내부공간 저면으로 노출된 부분과 전기적으로 연결된 전기 이중층 커패시터 셀; 및
    상기 내부공간을 덮도록 상기 하부 케이스 상에 장착된 상부 캡;
    을 포함하는 칩형 전기 이중층 커패시터.
  2. 제1항에 있어서,
    상기 외부단자는,
    상기 하부 케이스의 상기 내부공간 저면의 양측 가장자리부로 그 일면이 노출된 제1 단자부;
    상기 하부 케이스의 외부 저면의 양측 가장자리부로부터 이에 연결되는 외부 측면으로 그 일면이 노출되도록 상기 하부 케이스의 외부 저면 및 외부 측면을 따라 절곡된 제2 단자부; 및
    상기 하부 케이스의 외부 저면으로 노출된 상기 제2 단자부의 끝단으로부터 상부로 상기 하부 케이스를 관통하며 수직 연장되어 상기 제1 단자부의 일측 끝단과 연결된 제3 단자부;
    를 포함하는 칩형 전기 이중층 커패시터.
  3. 제2항에 있어서,
    상기 제1, 제2 및 제3 단자부는 상호 일체로 연결된 칩형 전기 이중층 커패시터.
  4. 제2항에 있어서,
    상기 제1 및 제2 단자부의 노출된 일면과 마주보는 타면은 상기 하부 케이스에 커버되어 있는 칩형 전기 이중층 커패시터.
  5. 제2항에 있어서,
    상기 제3 단자부의 일부분에 구비되고, 내부에 절연성 수지가 충진된 관통홈을 더 포함하는 칩형 전기 이중층 커패시터.
  6. 제1항에 있어서,
    상기 하부 케이스는, 상기 외부단자와 절연성 수지가 일체로 성형된 칩형 전 기 이중층 커패시터.
  7. 제1항에 있어서,
    상기 하부 케이스 및 상기 상부 캡은 용접 또는 초음파 융착에 의하여 결합된 칩형 전기 이중층 커패시터.
  8. 제1항에 있어서,
    상기 전기 이중층 커패시터 셀은 제1 및 제2 집전체, 상기 제1 및 제2 집전체와 각각 연결되는 제1 및 제2 전극 및 상기 제1 및 제2 전극 사이에 형성되는 이온 투과성 분리막을 포함하는 칩형 전기 이중층 커패시터.
  9. 제1항에 있어서,
    상기 외부단자와 상기 전기 이중층 커패시터 셀은 용접 또는 초음파 융착에 의하여 연결된 칩형 전기 이중층 커패시터.
  10. 제1항에 있어서,
    상기 전기 이중층 커패시터 셀은 하나 이상의 제1 및 제2 집전체, 제1 및 제2 전극 및 분리막이 연속적으로 적층된 칩형 전기 이중층 커패시터.
  11. 제1항에 있어서,
    상기 전기 이중층 커패시터 셀은 제1 및 제2 전극이 권취된 칩형 전기 이중층 커패시터.
  12. 절연성 수지와 외부단자를 일체로 하여 상면이 개방된 내부공간을 가지는 하부 케이스를 성형하되, 상기 외부단자가 상기 내부공간 저면과 상기 하부 케이스 외부로 노출된 일부분이 상호 연결되도록 상기 하부 케이스를 형성하는 단계;
    상기 하부 케이스의 상기 내부공간 저면으로 노출된 외부단자 부분과 전기적으로 연결되도록 상기 내부공간에 전기 이중층 커패시터 셀을 실장하는 단계; 및
    상기 내부공간을 덮도록 상기 하부 케이스 상에 상부 캡을 장착하는 단계;
    를 포함하는 칩형 전기 이중층 커패시터의 제조방법.
  13. 제12항에 있어서,
    상기 하부 케이스를 형성하는 단계에서,
    상기 외부단자는, 상기 하부 케이스의 상기 내부공간 저면의 양측 가장자리부로 그 일면이 노출된 제1 단자부와, 상기 하부 케이스의 외부 저면의 양측 가장자리부로부터 이에 연결되는 외부 측면으로 그 일면이 노출되도록 상기 하부 케이스의 외부 저면 및 외부 측면을 따라 절곡된 제2 단자부, 및 상기 하부 케이스의 외부 저면으로 노출된 상기 제2 단자부의 끝단으로부터 상부로 상기 하부 케이스를 관통하며 수직 연장되어 상기 제1 단자부의 일측 끝단과 연결된 제3 단자부를 포함하는 칩형 전기 이중층 커패시터의 제조방법.
  14. 제13항에 있어서,
    상기 제1, 제2 및 제3 단자부는 상호 일체로 연결된 칩형 전기 이중층 커패시터의 제조방법.
  15. 제13항에 있어서,
    상기 제1 및 제2 단자부의 노출된 일면과 마주보는 타면은 상기 하부 케이스에 커버되어 있는 칩형 전기 이중층 커패시터의 제조방법.
  16. 제13항에 있어서,
    상기 제3 단자부의 일부분에는 내부에 상기 절연성 수지가 충진된 관통홈이 구비된 칩형 전기 이중층 커패시터의 제조방법.
  17. 제12항에 있어서,
    상기 하부 케이스의 형성은 인서트 사출 성형에 의하여 수행되는 칩형 전기 이중층 커패시터의 제조방법.
  18. 제12항에 있어서,
    상기 전기 이중층 커패시터 셀을 실장하는 단계에서,
    상기 외부단자와 상기 전기 이중층 커패시터 셀의 연결은 용접 또는 초음파 융착에 의하여 수행되는 칩형 전기 이중층 커패시터의 제조방법.
  19. 제12항에 있어서,
    상기 전기 이중층 커패시터 셀을 실장하는 단계 이후에,
    상기 하부 케이스의 상기 내부공간에 전해액을 충진하는 단계;를 더 포함하는 칩형 전기 이중층 커패시터의 제조방법.
  20. 제12항에 있어서,
    상기 하부 케이스 상에 상부 캡을 장착하는 단계에서,
    상기 하부 케이스 및 상기 상부 캡의 장착은 용접 또는 초음파 융착에 의하여 수행되는 칩형 전기 이중층 커패시터의 제조방법.
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