KR20110036063A - Semiconductor element-mounting package substrate, and method for manufacturing package substrate - Google Patents

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KR20110036063A
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마나부 스기바야시
쿠니지 스즈키
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히다치 가세고교 가부시끼가이샤
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Abstract

본 발명은, ＰｏＰ를 구성하는 경우에 있어서, 조합하는 패키지의 자유도가 크고, 패턴 설계상의 제약도 작고, 상부 패키지와 하부 패키지 사이의 접속을 고밀도로 행함이 가능하고, 게다가 휨을 저감하고, 신뢰성이 높은 반도체소자 탑재용 패키지 기판과 그 제조방법을 제공함을 목적으로 한다. 본 발명은, 개구 및 관통구멍을 가지는 접착제 부착 캐비티층과, 상기 접착제에 의해 상기 캐비티층에 적층된 베이스층과, 상기 개구에 의해 형성된 캐비티부와, 상기 관통구멍에 의해 형성된 바닥을 가진 비아를 가지는 반도체 패키지 기판에 있어서, 상기 접착제가 엘라스토머재이고, 상기 바닥을 가진 비아의 내벽이 금속피복 되며, 그 위에 도전수지가 충전되는 반도체소자 탑재용 패키지 기판과 그 제조방법이다.According to the present invention, in the case of forming a PI, the degree of freedom of the package to be combined is small, the constraints on the pattern design are small, and the connection between the upper package and the lower package can be performed at a high density, further reducing warpage and high reliability. An object of the present invention is to provide a package substrate for mounting a semiconductor device and a method of manufacturing the same. The present invention provides a via-attached cavity layer having an opening and a through hole, a base layer laminated on the cavity layer by the adhesive, a cavity portion formed by the opening, and a bottom having a bottom formed by the through hole. A semiconductor package substrate having a semiconductor substrate, wherein the adhesive is an elastomer material, the inner wall of the via having the bottom is covered with a metal, and a conductive resin is filled thereon, and the manufacturing method is a semiconductor device mounting package substrate.

Description

반도체소자 탑재용 패키지 기판과 그 제조방법{SEMICONDUCTOR ELEMENT-MOUNTING PACKAGE SUBSTRATE, AND METHOD FOR MANUFACTURING PACKAGE SUBSTRATE}Package board for semiconductor device mounting and manufacturing method thereof {SEMICONDUCTOR ELEMENT-MOUNTING PACKAGE SUBSTRATE

본 발명은, 고밀도화가 가능한 반도체소자 탑재용 패키지 기판과 그 제조방법에 관한 것이다.The present invention relates to a semiconductor substrate mounting package substrate capable of high density and a method of manufacturing the same.

전자부품의 소형화와 고밀도화에 따라, 시스템화된 반도체소자 탑재용 패키지 기판이 요구되고 있다. ＳｉＰ(System in Package)로 대표되는 ＰｏＰ(Package on Package)에서는, 하나의 반도체소자 탑재용 패키지 기판에 하나의 반도체소자를 실장하는 방법이 일반적이었다. 최근, 하나의 반도체소자 탑재용 패키지 기판에 반도체소자를 복수로 포개어 쌓은 패키지가 주류가 되어 있다.BACKGROUND With the miniaturization and high density of electronic components, systemized package boards for mounting semiconductor elements are required. In a PIP (Package on Package) represented by SiP (System in Package), a method of mounting one semiconductor device on one semiconductor device mounting package substrate has been common. In recent years, packages in which a plurality of semiconductor devices are stacked on one package board for mounting a semiconductor device have become mainstream.

그러나 반도체 패키지에서는, 반도체소자의 보호를 위해 포팅 레진 등으로 코팅할 필요가 있다. 그 때문에, 하나의 반도체소자 탑재용 패키지 기판에 반도체소자를 복수로 포개어 쌓은 패키지에서는, 패키지의 전체 두께가 두꺼워져 박형화 대응이 곤란했다. 또한, 이 전체 두께가 두꺼워진 패키지끼리를 포개어 쌓을 때는, 도 7에 나타내는 바와 같이, 접속단자Ａ(14)보다 높게 솟은 봉지제(3)가, 하부 패키지(35)와 상부 패키지(34)의 접속을 저해하기 때문에, 봉지제(3)의 높이보다 지름이 큰 땜납 볼(38)(예를 들면 φ 0.6㎜ 이상. 또한, 이하에서, φ는 직경을 나타냄)을 이용하여, 상부 패키지(34)와 하부 패키지(35) 사이의 접속을 행할 필요성이 있다. 이와 같이 하여 패키지끼리를 접속한 경우, 접속에 사용하는 땜납 볼(38)의 지름(즉, 단자 사이 거리(44))의 절반 이상 높이로, 봉지제(3)가 솟아 오른 상태가 되는 것이 일반적이었다. 땜납 볼(38)의 지름이 크면, 이 땜납 볼(38)을 이용하여 접속하는 접속단자Ａ(14)의 지름이나 피치도, 거기에 맞추어 확대시키지 않을 수 없다. 이 때문에, 이들 패키지 사이의 접속에 이용하는 땜납 볼(38)의 지름이 커지게 됨으로써, 접속단자Ａ(14)의 사이즈나 피치를 미세화하는 것이 곤란하였다.However, in the semiconductor package, it is necessary to coat with potting resin or the like to protect the semiconductor device. Therefore, in a package in which a plurality of semiconductor devices are stacked on one package for mounting a semiconductor element, the overall thickness of the package is thick and it is difficult to cope with thinning. In addition, when stacking the packages whose total thickness is thick, as shown in FIG. 7, the sealing agent 3 which rose higher than the connection terminal A14 is a thing of the lower package 35 and the upper package 34. As shown in FIG. Since the connection is hindered, the upper package 34 is formed by using a solder ball 38 having a diameter larger than the height of the encapsulant 3 (for example, φ 0.6 mm or more. In the following, φ represents a diameter). ) And the bottom package 35 need to be connected. In this way, when the packages are connected to each other, it is common that the encapsulant 3 is in a raised state at a height of not less than half of the diameter (that is, the distance 44 between the terminals) of the solder balls 38 used for the connection. It was. If the diameter of the solder ball 38 is large, the diameter and pitch of the connection terminal A 14 connected by using the solder ball 38 can be enlarged accordingly. For this reason, the diameter of the solder ball 38 used for connection between these packages becomes large, and it was difficult to refine | miniaturize the size and pitch of the connection terminal A14.

그래서 ＰｏＰ용의 반도체소자 탑재용 패키지 기판에서는, 상방이 되는 상부 패키지용 기판에 설치된 캐비티부에, 하방이 되는 하부 패키지의 반도체소자의 일부가 수용되도록 한 것(특허문헌 1), 하부 패키지용 기판에 캐비티부를 설치하여, 복수로 포개어 쌓은 반도체소자를 수용하는 것(특허문헌 2)이 알려져 있다.Thus, in the semiconductor device mounting package substrate for the PET, a part of the semiconductor device of the lower package to be lowered is accommodated in the cavity portion provided on the upper package substrate to be upward (Patent Document 1), the lower package substrate It is known to accommodate a semiconductor device stacked in a plurality of cavities by providing a cavity portion (Patent Document 2).

일본 특허공개 2007-221118호 공보Japanese Patent Publication No. 2007-221118 일본 특허공개 2008-016819호 공보Japanese Patent Publication No. 2008-016819

그러나 특허문헌 1에서는, 하부 패키지의 상방측(상부 패키지측)은 봉지제가 볼록한 상태로 되어 있기 때문에, 조합할 수 있는 상부 패키지가 제한되어, 자유도가 작은 문제가 있다. 또한, 특허문헌 2에서는, 캐비티부를 설치하기 위해 절연층이 형성되고, 이 절연층을 통과시킨 외부 접속단자와의 층간접속을, 관통구멍에 금속층을 전기도금으로 충전하여 행하기 때문에, 전기도금을 위한 도금 리드가 필요하게 되어, 고밀도화나 설계상의 제약이 있다.However, in patent document 1, since the sealing agent is convex on the upper side (upper package side) of a lower package, the upper package which can be combined is restrict | limited, and there exists a problem of small freedom. Moreover, in patent document 2, an insulating layer is formed in order to provide a cavity part, and since the interlayer connection with the external connection terminal which passed this insulating layer is performed by filling a through hole with a metal layer by electroplating, electroplating is performed. There is a need for plating leads, which leads to densification and design constraints.

이 문제를 해결하는 방법으로서, 도 6에 나타내는 바와 같이, 캐비티부(9)를 형성하기 위한 절연층(캐비티층(5))의 층간접속(31)을, 도전수지(17)를 이용해서 행하는 방법이 고려될 수 있다.As a method of solving this problem, as shown in FIG. 6, the interlayer connection 31 of the insulating layer (cavity layer 5) for forming the cavity portion 9 is performed using the conductive resin 17. The method can be considered.

그러나 캐비티층(5)은 캐비티부(9)를 형성하기 때문에 개구율(開口率)이 크고, 한편, 베이스층(6)은, 반도체소자(2)와 전기적인 접속용의 단자를 나오게 하기 위해, 고밀도인 다층 구조가 되기 때문에, 양자는 개구율이나 층 구성이 많이 다른 것이 일반적이다. 이 때문에, 캐비티층(5)과 베이스층(6)에서는 제조시나 사용시의 치수 변화 거동이 달라, 반도체소자 탑재용 패키지 기판이나 반도체 패키지에서, 휨이나 접속 신뢰성이 문제가 되는 일이 있다.However, since the cavity layer 5 forms the cavity portion 9, the aperture ratio is large, while the base layer 6 has a terminal for electrical connection with the semiconductor element 2. Since it becomes a high-density multilayered structure, it is common for both to differ in aperture ratio and layer structure. For this reason, the dimensional change behavior at the time of manufacture or use differs in the cavity layer 5 and the base layer 6, and curvature and connection reliability may become a problem in the package board | substrate or semiconductor package for semiconductor element mounting.

본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, ＰｏＰ를 구성하는 경우에 있어서, 조합하는 패키지의 자유도가 크고, 패턴 설계상의 제약도 작고, 상부 패키지와 하부 패키지 사이의 접속을 고밀도로 행함이 가능하고, 게다가 휨을 저감하고, 신뢰성이 높은 반도체소자 탑재용 패키지 기판과 그 제조방법을 제공함을 목적으로 한다.The present invention has been made in view of the above problems, and in the case of configuring a PI, the degree of freedom of the package to be combined is small, the pattern design constraint is small, and the connection between the upper package and the lower package can be performed at a high density. In addition, an object of the present invention is to provide a package substrate for mounting a semiconductor device with high reliability and a method of manufacturing the same.

본 발명은, 이하의 것에 관한 것이다.The present invention relates to the following.

(1) 개구 및 관통구멍을 가지는 접착제 부착 캐비티층과, 상기 접착제에 의해 상기 캐비티층에 적층된 베이스층과, 상기 개구에 의해 형성된 캐비티부와, 상기 관통구멍에 의해 형성된 바닥을 가진 비아(via)를 가지는 반도체 패키지 기판에 있어서, 상기 접착제가 엘라스토머재이고, 상기 바닥을 가진 비아의 내벽이 금속피복 되며, 그 위에 도전수지(導電樹脂)가 충전되는 반도체소자 탑재용 패키지 기판.(1) a via having a cavity layer having an opening and a through hole, a base layer laminated to the cavity layer by the adhesive, a cavity portion formed by the opening, and a bottom formed by the through hole. A semiconductor package substrate having a semiconductor package, wherein the adhesive is an elastomer material, the inner wall of the via having the bottom is covered with a metal, and a conductive resin is filled thereon.

(2) 상기 (1)에 있어서, 상기 바닥을 가진 비아의 내벽에 금속피복이 도금에 의해 형성된 반도체소자 탑재용 패키지 기판.(2) The package substrate for mounting a semiconductor element according to (1), wherein a metal coating is formed on the inner wall of the bottomed via by plating.

(3) 상기 (1) 또는 (2)에 있어서, 캐비티층의 베이스층 측의 표면에 내층회로(內層回路)가 설치되어, 바닥을 가진 비아 내벽의 금속층과 상기 내층회로와의 내층접속이 형성된 반도체소자 탑재용 패키지 기판.(3) In the above (1) or (2), an inner layer circuit is provided on the surface of the cavity layer base layer side, and the inner layer connection between the metal layer of the bottom inner via wall and the inner layer circuit is established. Formed package substrate for mounting semiconductor elements.

(4) 개구와 관통구멍과 내층회로를 가지는 캐비티층을 형성하는 공정과, 이 캐비티층에 엘라스토머재의 접착제를 형성하는 공정과, 이 접착제를 이용해서 상기 캐비티층과 베이스층을 적층하여, 상기 개구에 의해 캐비티부를, 상기 관통구멍에 의해 바닥을 가진 비아를 형성하는 공정을 가지는 반도체소자 탑재용 패키지 기판의 제조방법.(4) forming a cavity layer having an opening, a through-hole, and an inner layer circuit; forming an adhesive of an elastomeric material on the cavity layer; laminating the cavity layer and the base layer using the adhesive; And a step of forming a cavity having a bottom by said through hole by the through hole.

(5) 상기 (4)에 있어서, 바닥을 가진 비아의 내벽에 금속피복을 형성하여, 이 금속피복과 상기 내층회로와의 내층접속을 형성하는 공정과, 상기 금속피복을 바탕으로 하여 상기 바닥을 가진 비아에 도전수지를 충전하는 공정을 가지는 반도체소자 탑재용 패키지 기판의 제조방법.(5) The process according to (4), wherein the metal coating is formed on the inner wall of the bottomed via to form an inner layer connection between the metal coating and the inner layer circuit, and the bottom is based on the metal coating. A method for manufacturing a package substrate for mounting a semiconductor device having a step of filling a conductive via with conductive vias.

본 발명에 의하면, ＰｏＰ를 구성하는 경우에 있어서, 조합하는 패키지의 자유도가 크고, 패턴 설계상의 제약도 작고, 상부 패키지와 하부 패키지 사이의 접속을 고밀도로 행함이 가능하고, 게다가 휨을 저감하고, 신뢰성이 높은 반도체소자 탑재용 패키지 기판과 그 제조방법을 제공할 수 있다.According to the present invention, in the case of forming the PI, the degree of freedom of the package to be combined and the pattern design constraints are small, and the connection between the upper package and the lower package can be performed at a high density, further reducing warpage and reliability. A package substrate for mounting a high semiconductor device and a method of manufacturing the same can be provided.

도 1은 본 발명의 실시예의 반도체소자 탑재용 패키지 기판 및 반도체 패키지의 단면도.
도 2는 본 발명의 실시예의 반도체소자 탑재용 패키지 기판 및 반도체 패키지의 일부를 확대한 단면도.
도 3은 본 발명의 실시예의 캐비티층의 제조 공정을 나타내는 플로우도(圖).
도 4는 본 발명의 실시예의 베이스층의 제조 공정을 나타내는 플로우도.
도 5는 본 발명의 실시예의 캐비티부를 가지는 반도체 탑재용 패키지 기판의 제조 공정을 나타내는 플로우도.
도 6은 본 발명의 반도체소자 탑재용 패키지 기판 및 반도체 패키지를 이용한 ＰｏＰ의 개략 단면도.
도 7은 종래의 반도체소자 탑재용 패키지 기판 및 반도체 패키지를 이용한 ＰｏＰ의 개략 단면도.1 is a cross-sectional view of a semiconductor device mounting package substrate and a semiconductor package of the embodiment of the present invention.
2 is an enlarged cross-sectional view of a portion of a semiconductor substrate mounting package substrate and a semiconductor package according to an embodiment of the present invention.
Fig. 3 is a flow chart showing the manufacturing process of the cavity layer of the embodiment of the present invention.
4 is a flow chart showing a manufacturing process of the base layer of the embodiment of the present invention.
Fig. 5 is a flow chart showing a manufacturing process of a semiconductor mounting package substrate having a cavity portion of an embodiment of the present invention.
6 is a schematic cross-sectional view of a PI using the semiconductor device mounting package substrate and the semiconductor package of the present invention.
Fig. 7 is a schematic cross-sectional view of a PI using a conventional semiconductor element mounting package substrate and a semiconductor package.

본 발명의 반도체소자 탑재용 패키지 기판(1)으로서는, 도 1, 도 2에 나타내는 바와 같이, 개구(25)를 가지는 캐비티층(5)과, 이 캐비티층(5)에 적층된 베이스층(6)과, 상기 개구(25)에 의해 형성된 캐비티부(9)를 가지는 반도체소자 탑재용 패키지 기판(1)으로서, 상기 캐비티층(5)을 관통하여, 상기 베이스층(6) 위의 접속패드(11)와 상기 캐비티층(5) 위의 접속단자Ａ(14)를 접속하는 층간접속(31)이 마련되고, 이 층간접속(31)이 도전수지(17)에 의해 형성되는 반도체소자 탑재용 패키지 기판(1)을 들 수 있다.As the semiconductor device mounting package substrate 1 of this invention, as shown to FIG. 1, FIG. 2, the cavity layer 5 which has the opening 25, and the base layer 6 laminated | stacked on this cavity layer 5 are shown. ) And a package substrate 1 for mounting a semiconductor device having a cavity 9 formed by the opening 25, penetrating through the cavity layer 5, and connecting pads on the base layer 6 ( 11) and an interlayer connection 31 for connecting the connection terminal A 14 on the cavity layer 5, and the interlayer connection 31 is formed by a conductive resin 17. The board | substrate 1 is mentioned.

또한, 본 발명의 반도체 패키지 기판(1)을 이용하여 제작한 반도체 패키지(36)로서는, 도 1, 도 2에 나타내는 바와 같이, 캐비티부(9)를 가지는 반도체소자 탑재용 패키지 기판(1)과, 상기 캐비티부(9) 안에 탑재된 반도체소자(2)와, 이 반도체소자(2)를 봉지하는 봉지제(3)와, 상기 반도체소자 탑재용 패키지 기판(1)의 한쪽 면에 형성된 접속단자Ａ(14)와, 다른쪽 면에 형성된 접속단자Ｂ(15)를 가지는 반도체 패키지(36)로서, 상기 캐비티부(9)가, 개구(25)를 가지는 캐비티층(5)과, 이 캐비티층(5)에 적층된 베이스층(6)에 의해 형성되며, 상기 캐비티층(5)에 상기 베이스층(6) 위의 접속패드(11)와 상기 캐비티층(5) 위의 접속단자Ａ(14)를 접속하는 층간접속(31)이 마련되고, 이 층간접속(31)이 도전수지(17)에 의해 형성되는 반도체 패키지(36)를 들 수 있다.In addition, as the semiconductor package 36 produced using the semiconductor package substrate 1 of this invention, as shown to FIG. 1, FIG. 2, the semiconductor element mounting package substrate 1 which has the cavity part 9, And a semiconductor element 2 mounted in the cavity 9, an encapsulant 3 for encapsulating the semiconductor element 2, and a connection terminal formed on one surface of the package element 1 for mounting the semiconductor element. A semiconductor package 36 having A 14 and a connecting terminal 15 15 formed on the other side, wherein the cavity portion 9 includes a cavity layer 5 having an opening 25, and this cavity layer. It is formed by the base layer 6 laminated | stacked on (5), and the connection pad 11 on the said base layer 6 and the connection terminal A (14) on the said cavity layer 5 to the said cavity layer 5 are carried out. The semiconductor package 36 in which the interlayer connection 31 which connects ()) is provided, and this interlayer connection 31 is formed of the conductive resin 17 is mentioned.

이와 같이, 본 발명의 반도체소자 탑재용 패키지 기판(1) 및 반도체 패키지(36)에서는, 도전수지(17)에 의해, 캐비티층(5)의 층간접속(31)을 형성하기 때문에, 이른바 필드 비아 도금에 의해 층간접속(31)을 형성하는 경우와 달리, 급전(給電)을 위한 도금 리드를 설치할 필요가 없기 때문에, 설계의 자유도가 크고, 또한 그만큼 고밀도화를 도모할 수 있다. 또한, 필드 비아 도금에 비해, 어스펙트비(比)가 더 큰 경우(예를 들면, 층간접속(31)을 위한 바닥을 가진 비아(13)의 지름이 φ 0.2㎜, 깊이 0.2㎜∼0.55㎜)라도, 접속패드(11)와 접속단자Ａ(14)의 층간접속(31)을 형성할 수 있으므로, 캐비티층(5)의 두께를, 종래보다 두껍게(예를 들면, 0.2㎜∼0.55㎜ 정도) 할 수 있다. 그 결과, 캐비티부(9)를 높게 형성할 수 있어, 도 1에 나타내는 바와 같이, 복수의 반도체 패키지(36)를 포개어 캐비티부(9) 안에 수납하는 것이 용이하게 된다. 또한, 캐비티부(9)의 높이를, 봉지제(3)가 거의 밖으로 튀어나오지 않을 높이로 형성할 수 있기 때문에, 봉지제(3)를 몰딩하여 반도체 패키지(36)를 형성한 경우라도, 봉지제(3)의 표면이, 접속단자Ａ(14)와 동등 이하, 즉 접속단자Ａ(14)로부터 거의 돌출되지 않을 정도로 평탄하게 할 수 있다. 예를 들면, 도 6에 나타내는 바와 같이, 캐비티부(9) 안에 반도체소자(2)를 상하 2단으로 포개어 쌓아 탑재한 경우라도, 봉지제(3)의 표면이, 접속단자Ａ(14)보다 거의 돌출되지 않는 정도로 평탄하므로, 반도체 패키지끼리의 접합을 위한 땜납 볼 지름은, 봉지제(3)의 높이를 고려할 필요가 없어, 땜납 볼로서, 지름이 φ 0.3㎜ 이하의 미소한 것을 이용해도 접합이 가능해진다. 그리고 φ 0.3㎜의 땜납 볼을 이용한 경우라도, 하부 패키지(35)의 봉지제(3)의 최상부가, 접속단자Ａ(14) 위의 땜납 볼(φ 0.3㎜)의 1/3 이하의 높이가 되는 상태로, 상부 패키지(34)와 접합하는 것이 가능하다. 즉, 봉지제(3)의 최상부가, 접속단자Ａ(14)보다, 단자 사이 거리(44)의 1/3 이하(0.1㎜ 이하)의 높이만큼만 돌출하도록 할 수 있다. 따라서 본 발명의 반도체소자 탑재용 패키지 기판(1) 및 반도체 패키지(36)를, 하부 기판(33)이나 하부 패키지(35)로서 이용하여 ＰｏＰ를 구성하는 경우, 조합하는 상대인 반도체 패키지는 일반적인 것을 선택할 수 있어, 자유도가 크다. 또한, 접속을 위한 땜납 볼의 지름은, 봉지제(3)의 튀어나옴을 고려하여 크게 할 필요가 없기 때문에, 접속단자Ａ(14)의 지름이나 피치를 작게(예를 들면, 단자 지름이 φ 0.25㎜ 이하, 피치가 0.4㎜ 이하) 할 수 있어, 고밀도인 접속이 가능해진다.As described above, in the semiconductor device mounting package substrate 1 and the semiconductor package 36 of the present invention, the interlayer connection 31 of the cavity layer 5 is formed by the conductive resin 17, so-called field vias. Unlike the case where the interlayer connection 31 is formed by plating, it is not necessary to provide a plating lead for power feeding, so that the degree of freedom in design can be increased and the density can be increased accordingly. In addition, when the aspect ratio is larger than the field via plating (for example, the diameter of the bottomed via 13 for the interlayer connection 31 is 0.2 mm in diameter and 0.2 mm to 0.55 mm in depth). ), The interlayer connection 31 of the connection pad 11 and the connection terminal A 14 can be formed, so that the thickness of the cavity layer 5 is thicker (for example, about 0.2 mm to 0.55 mm). ) can do. As a result, the cavity part 9 can be formed high, and as shown in FIG. 1, it becomes easy to pile up several semiconductor package 36 in the cavity part 9, and to receive it. Moreover, since the height of the cavity part 9 can be formed in the height which the sealing agent 3 hardly protrudes out, even when the sealing agent 3 is molded and the semiconductor package 36 is formed, it is sealed. The surface of the third material can be made flat so as to be substantially equal to or less than the connection terminal A 14, that is, hardly protrude from the connection terminal A 14. For example, as shown in FIG. 6, even when the semiconductor element 2 is piled up and mounted in the cavity part 9 in two stages, the surface of the sealing agent 3 is more than the connection terminal A14. Since it is flat to the extent that it hardly protrudes, the solder ball diameter for joining the semiconductor packages does not need to consider the height of the encapsulant 3, and even if the solder ball uses a small diameter having a diameter of 0.3 mm or less, This becomes possible. And even in the case where a solder ball of φ 0.3 mm is used, the top of the encapsulant 3 of the lower package 35 has a height equal to or less than 1/3 of the solder ball (φ 0.3 mm) on the connection terminal A 14. In such a state, it is possible to bond with the upper package 34. That is, the uppermost part of the sealing agent 3 can be made to protrude only the height of 1/3 or less (0.1 mm or less) of the distance 44 between terminals rather than the connection terminal A14. Therefore, in the case where the PI is configured by using the semiconductor device mounting package substrate 1 and the semiconductor package 36 as the lower substrate 33 or the lower package 35 of the present invention, the semiconductor package as a counterpart to be combined is a general one. We can choose, and degree of freedom is big. In addition, since the diameter of the solder ball for connection does not need to be enlarged in consideration of the protruding of the encapsulant 3, the diameter and pitch of the connection terminal A 14 are reduced (for example, the terminal diameter is?). 0.25 mm or less, pitch of 0.4 mm or less), and high density connection is attained.

캐비티층(5)의 층간접속(31)은, 베이스층(6)의 캐비티층(5) 측의 면에 설치된 접속패드(11)와, 이 접속패드(11)를 저면으로 하여 상기 캐비티층(5)에 형성된 바닥을 가진 비아(13)와, 이 바닥을 가진 비아(13) 안에 충전된 도전수지(17)와, 이 도전수지(17) 위에 설치된 접속단자Ａ(14)에 의해 형성할 수 있다. 이와 같이, 도전수지(17)를 충전하여, 그 위에 접속단자Ａ(14)를 설치함으로써, 층간접속(31)의 바로 위에 접속단자Ａ(14)를 형성할 수 있기 때문에, 접속단자Ａ(14)를 고밀도로 배치할 수 있다. 이 캐비티층(5) 위의 접속단자Ａ(14)는, 다른 반도체소자 탑재용 패키지 기판(1)이나 반도체 패키지(36), 배선판(도시하지 않음.)과의 접속에 이용하는 이른바 외부 접속단자로서 사용된다. 이 때문에, 도 6에 나타내는 바와 같이, 본 발명을 ＰｏＰ의 하부 기판(33)이나 하부 패키지(35)로서 사용한 경우, 상부 기판(32)이나 상부 패키지(34) 사이의 접속을 고밀도로 행함이 가능해진다. 또한, 베이스층(6)의 캐비티층(5) 측의 면에 설치된 접속패드(11)는, 반도체소자(2)와의 접속을 행하는 와이어 본드 단자(12)나 접속단자Ｃ(27) 등의 이른바 내부 접속단자나, 베이스층(6)의 캐비티층(5) 측과는 반대측의 면에 설치된 접속단자Ｂ(15)에 접속된다. 접속단자Ｂ(15)는, 접속단자Ａ(14)와 마찬가지로, 다른 반도체소자 탑재용 패키지 기판(1)이나 반도체 패키지(36), 배선판(도시하지 않음.)과의 접속에 이용하는 이른바 외부 접속단자로서 사용된다.The interlayer connection 31 of the cavity layer 5 has a connection pad 11 provided on the side of the cavity layer 5 side of the base layer 6, and the connection pad 11 as a bottom surface thereof. It can be formed by the bottomed via 13 formed in 5), the conductive resin 17 filled in the bottomed via 13, and the connection terminal A 14 provided on the conductive resin 17. have. In this way, since the conductive resin 17 is charged and the connection terminal A 14 is provided thereon, the connection terminal A 14 can be formed directly on the interlayer connection 31, so that the connection terminal A 14 can be formed. ) Can be placed at a high density. The connection terminal A 14 on the cavity layer 5 is a so-called external connection terminal used for connection with another semiconductor element mounting package substrate 1, semiconductor package 36, and wiring board (not shown). Used. Therefore, as shown in FIG. 6, when the present invention is used as the lower substrate 33 or the lower package 35 of the PI, the connection between the upper substrate 32 and the upper package 34 can be performed at a high density. . Moreover, the connection pad 11 provided in the surface of the cavity layer 5 side of the base layer 6 is what is called the wire bond terminal 12 which connects with the semiconductor element 2, the connection terminal C27, etc. It is connected to the internal connection terminal and the connection terminal # 15 provided in the surface on the opposite side to the cavity layer 5 side of the base layer 6. The connection terminal # 15, similarly to the connection terminal A14, is a so-called external connection terminal used for connection with another semiconductor element mounting package substrate 1, semiconductor package 36, and wiring board (not shown). Used as

도 2에 나타내는 바와 같이, 캐비티층(5)의 층간접속(31)은, 캐비티층(5)의 바닥을 가진 비아(13)의 내벽에 금속피복(18)을 형성하는 것이 바람직하다. 즉, 바닥을 가진 비아(13) 안에 충전하는 도전수지(17)의 바탕으로서, 바닥을 가진 비아(13)의 내벽에 금속피복(18)을 형성하는 것이 바람직하다. 바닥을 가진 비아(13)의 내벽에 금속피복(18)을 형성하는 방법으로서는, 예를 들면, 전기동도금이나 무전해 동도금에 의해 형성할 수 있다. 이에 의해, 바닥을 가진 비아(13)의 내벽이 매끄럽게 되어, 도전수지(17)가 바닥을 가진 비아(13) 안에 들어가기 쉬워지기 때문에, 도전수지(17)가 충전하기 쉬워진다. 또한, 도금에 의한 금속피복(18)과 도전수지(17) 둘 다에 의해 층간접속(31)을 형성하기 때문에, 층간접속의 신뢰성이 향상한다.As shown in FIG. 2, the interlayer connection 31 of the cavity layer 5 preferably forms a metal coating 18 on the inner wall of the via 13 having the bottom of the cavity layer 5. That is, it is preferable to form the metal coating 18 on the inner wall of the bottomed via 13 as a base of the conductive resin 17 filled in the bottomed via 13. As a method of forming the metal coating 18 on the inner wall of the bottomed via 13, it can be formed, for example by electroplating or electroless copper plating. As a result, the inner wall of the bottomed via 13 becomes smooth, and the conductive resin 17 easily enters the bottomed via 13, so that the conductive resin 17 is easy to fill. In addition, since the interlayer connection 31 is formed by both the metal coating 18 and the conductive resin 17 by plating, the reliability of the interlayer connection is improved.

도 6에 나타내는 바와 같이, 베이스층(6)의 캐비티층(5)과 반대측의 면에 접속단자Ｂ(15)가 설치되며, 접속단자Ａ(14)는 접속단자Ｂ(15)보다 사이즈 및 피치가 작게 되도록 형성할 수 있다. 이에 의해, 접속단자Ａ(14)를, 다른 반도체소자 탑재용 패키지 기판(1)이나 반도체 패키지(36)와 접속할 때, 고밀도인 접속이 가능해진다. 즉, ＰｏＰ의 하부 기판(33)이나 하부 패키지(35)로서 사용하는 경우, 상부 기판(32)이나 상부 패키지(34)와의 고밀도 접속이 가능해진다.As shown in FIG. 6, the connecting terminal X is provided in the surface on the opposite side to the cavity layer 5 of the base layer 6, and the connecting terminal A14 is larger in size and pitch than the connecting terminal X15. Can be formed to be small. Thereby, when connecting the connection terminal A14 with the other semiconductor element mounting package board | substrate 1 or the semiconductor package 36, a high density connection is attained. In other words, when used as the lower substrate 33 or the lower package 35 of the POP, high density connection with the upper substrate 32 or the upper package 34 becomes possible.

봉지제(3)의 최상부는, 반도체소자 탑재용 패키지 기판(1)의 접속단자Ａ(14)와 동등 이하의 높이로 형성하는 것이 바람직하다. 여기서, 접속단자Ａ(14)와 동등 이하의 높이란, 접속단자Ａ(14) 위에 설치되는 땜납 볼(38)이 φ 0.3㎜인 경우(즉, 단자 사이 거리(44)가 0.3㎜인 경우)를 상정하여, 그 지름의 1/3 이하의 높이까지인 것을 말한다. 즉, 봉지제(3)의 최상부의 높이가, 접속단자Ａ(14)로부터 0.1㎜의 높이까지를 말한다. 이에 의해, 본 발명의 반도체소자 탑재용 패키지 기판(1) 및 반도체 패키지(36)를, 하부 기판(33)이나 하부 패키지(35)로서 이용하여 ＰｏＰ를 구성하는 경우, 접속단자Ａ(14)의 면(面)이 평탄하므로, 조합하는 상부 기판(32)이나 상부 패키지(34)의 접속단자(37) 면(面)은, 평평한 일반적인 것을 선택할 수 있어, 자유도가 크다. 또한, 접속을 위한 땜납 볼(38)의 지름은, 봉지제(3)의 튀어나옴을 고려하여 크게 할 필요가 없기 때문에, 고밀도인 접속이 가능해진다.The uppermost portion of the encapsulant 3 is preferably formed at a height equal to or less than the connection terminal A 14 of the package element 1 for mounting a semiconductor element. Here, the height equal to or less than the connection terminal A 14 is when the solder ball 38 provided on the connection terminal A 14 is φ 0.3 mm (that is, when the distance 44 between the terminals is 0.3 mm). It is assumed that it is up to a height of 1/3 or less of the diameter. That is, the height of the uppermost part of the sealing agent 3 refers to the height of 0.1 mm from the connection terminal A14. As a result, when the PI is configured using the semiconductor device mounting package substrate 1 and the semiconductor package 36 of the present invention as the lower substrate 33 or the lower package 35, the connection terminal A 14 is formed. Since the surface is flat, the connection terminal 37 surface of the upper substrate 32 or the upper package 34 to be combined can be selected from a flat general one, and the degree of freedom is large. In addition, since the diameter of the solder ball 38 for connection does not need to be made large in consideration of the protruding of the sealing agent 3, high density connection is attained.

캐비티부(9)는, 반도체소자 탑재용 패키지 기판(1)에 형성된 소정 깊이의 오목부이며, 반도체소자(2)를 탑재하기 위한 공간으로서 사용된다. 또한, 캐비티부(9)는, 개구(25)를 가지는 캐비티층(5)과 베이스층(6)에 의해 형성된다. 캐비티부(9)를 형성하는 방법으로서, 일례로서는, 도 3, 도 5에 나타내는 바와 같이, 접착제(8)를 바른 캐비티층(5)에, 루터가공이나 펀치가공 등으로 개구(25)를 형성한 후, 이 개구(25)를 베이스층(6)으로 막도록, 베이스층(6)을 적층하는 방법이 있다. 또한, 다른 예로서는, 캐비티층(5)과 베이스층(6)을 적층한 후에, 캐비티부(9)에 대응하는 부분의 캐비티층(5)을 제거하는 방법이 있다. 이 경우는, 캐비티층(5)으로서 감광성 재료를 사용할 수 있다.The cavity part 9 is a recessed part of predetermined depth formed in the package element 1 for semiconductor element mounting, and is used as a space for mounting the semiconductor element 2. In addition, the cavity part 9 is formed of the cavity layer 5 and the base layer 6 which have the opening 25. As a method of forming the cavity part 9, as shown in FIG. 3, FIG. 5, the opening 25 is formed in the cavity layer 5 which apply | coated the adhesive agent 8 by luter processing, punching, etc. Then, there is a method of laminating the base layer 6 so as to close the opening 25 with the base layer 6. As another example, after laminating the cavity layer 5 and the base layer 6, there is a method of removing the cavity layer 5 in the portion corresponding to the cavity portion 9. In this case, the photosensitive material can be used as the cavity layer 5.

캐비티층(5)은, 베이스층(6)과 적층되어 반도체소자(2)를 수납하는 캐비티부(9)를 형성하는 기판임과 아울러, 반도체소자(2)가 탑재되는 베이스층(6)의 접속패드(11)와, 다른 반도체소자 탑재용 패키지용 기판과 접속되는 접속단자Ａ(14)와의 전기적 접속을 행하는 기판이다. 캐비티층(5)은, 절연층을 가지는 캐비티재(7)와, 그 표면에 형성되는 접속단자Ａ(14) 및 내층회로(19)와, 캐비티재(7) 위에 마련되는 접착제(8)와, 캐비티부(9) 형성을 위한 개구(25)와, 층간접속(31)을 위한 관통구멍Ａ(24)을 가진다. 캐비티층(5)의 접착제(8)를 도포하는 측에 내층회로(19)를 설치함으로써, 베이스층(6)의 접속패드(11)와 금속피복(18)과의 접속부분에 가까운 위치에, 관통구멍Ａ(24) 안의 금속피복(18)과의 내층접속(20)을 형성할 수 있고, 이 경우는, 열(熱) 사이클 시험에 있어서의 수명이 개선되며, 신뢰성을 향상할 수 있다. 내층회로(19)는, 관통구멍Ａ(24)의 주위를 완전히 둘러싸고 있는 이른바 고리형 링으로 하는 것이, 신뢰성의 점에서 더 바람직하다. 또한, 캐비티층(5)과 베이스층(6)을 접착제(8)를 사이에 두고 가열·가압하여 적층접착(積層接着)할 때에, 접착제(8)가 유동해도, 관통구멍Ａ(24)의 주위를 완전히 둘러싼 댐으로서 작용하므로, 관통구멍Ａ(24) 안으로 유동한 접착제(8)가 스며들어, 신뢰성이 저하하는 것을 억제할 수 있다. 또한, 예를 들면, 접착제(8)로서 엘라스토머재를 사용하는 경우, 캐비티재(7)로 사용하는 유리 에폭시 등의 절연재에 비해, 일반적으로 열팽창 계수가 크다. 이 때문에, 바닥을 가진 비아(13)의 내벽의 사이에서 접착제(8)가 내벽이 되는 부분에서는, 스루홀 도금인 금속피복(18)이, 배럴 크랙을 생기게 함과, 바닥을 가진 비아(13)의 저부(底部)에서는, 스루홀 도금 박리를 생기게 함이 염려된다. 그러나 도 2의 확대도로부터 알 수 있는 바와 같이, 내층회로(19)가 두께를 가지기 때문에, 내층회로(19)에 대응하는 부분의 접착제(8)는, 그 이외의 부분에 비해, 두께가 얇게 형성된다. 즉, 캐비티재(7) 위의 내층회로(19)와 베이스층(6)의 감광성 수지(10) 사이에 끼워지는 부분의 접착제의 두께는, 이들에 끼워져 있지 않은 부분에 비해 얇아진다. 이와 같이, 바닥을 가진 비아(13)의 주위에서는, 접착제(8)의 두께를 얇게 할 수 있으므로, 접착제(8)의 열팽창 계수가 큼에 따른 영향을 작게 할 수 있어, 신뢰성을 확보하는 것이 가능하게 된다. 이와 같은 작용을 생기게 하기 위해서는, 접착제의 두께가 10㎛∼50㎛이고 내층회로의 두께가 9㎛∼18㎛인 경우, 내층회로(19)에 대응하는 부분(내층회로(19)와 감광성 수지층(10)에 끼워진 부분)의 접착제(8)의 두께는, 0.5㎛∼7㎛인 것이 바람직하다. 따라서 내층회로(19)가, 관통구멍Ａ(24)의 주위를 완전히 둘러싸고 있는 이른바 고리형 링으로 함으로써, 열팽창 계수가 비교적 큰 엘라스토머재를 접착제(8)로서 이용하는 경우라도, 바닥을 가진 비아(13)의 접속 신뢰성을 확보하는 것이 가능하게 된다. 내층회로(19)의 두께는, 9∼18㎛인 것이 바람직하다. 이에 의해, 도금으로 형성되는 금속피복(18)과의 접속 면적을 얻을 수 있고, 또한, 관통구멍Ａ(24)의 주위를 완전히 둘러싼 댐으로서의 효과도 커지므로, 접속 신뢰성이 향상한다. 도 3에 나타내는 바와 같이, 캐비티재(7)는, 반도체소자 탑재용 패키지 기판(1)의 제조에 이용되는 일반적인 동(銅) 피복 적층판이나 빌드업재, 필름재를 이용할 수 있다. 또한, 이들 동 피복 적층판이나 빌드업재, 필름재를 조합하여 다층화한 것도 사용할 수 있다. 캐비티재(7)의 두께는, 캐비티부(9)에 수납하는 반도체소자(2)를 포개어 쌓는 높이에 따라 선택된다. 접속단자Ａ(14)와 내층회로(19)를 형성하는 패턴은, 서브트랙티브법(法) 등에 의해 제작할 수 있다. 개구(25)와 관통구멍Ａ(24)은, 루터가공이나 펀치가공 등으로 형성할 수 있다.The cavity layer 5 is a substrate which is stacked with the base layer 6 to form the cavity part 9 for accommodating the semiconductor element 2, and the base layer 6 on which the semiconductor element 2 is mounted. It is a board | substrate which makes electrical connection with the connection pad 11 and the connection terminal A14 connected with the other board | substrate for package mounting of semiconductor elements. The cavity layer 5 includes a cavity material 7 having an insulating layer, a connection terminal A 14 and an inner layer circuit 19 formed on the surface thereof, an adhesive 8 provided on the cavity material 7, and An opening 25 for forming the cavity 9 and a through hole A 24 for the interlayer connection 31. By providing the inner layer circuit 19 on the side where the adhesive 8 of the cavity layer 5 is applied, at a position close to the connection portion between the connection pad 11 and the metal coating 18 of the base layer 6, The inner layer connection 20 with the metal coating 18 in the through hole A 24 can be formed. In this case, the life in the thermal cycle test can be improved and the reliability can be improved. The inner layer circuit 19 is more preferably a so-called annular ring that completely surrounds the periphery of the through hole A 24 in view of reliability. In addition, even when the adhesive agent 8 flows when the cavity layer 5 and the base layer 6 are laminated and bonded by heating and pressing with the adhesive agent 8 interposed therebetween, Since it acts as a dam completely encircling the periphery, the adhesive agent 8 which flowed into the through hole A 24 penetrates, and it can suppress that reliability falls. For example, when an elastomer material is used as the adhesive agent 8, a thermal expansion coefficient is generally large compared with insulation materials, such as glass epoxy used for the cavity material 7, and the like. For this reason, in the part where the adhesive agent 8 becomes an inner wall between the inner wall of the bottomed via 13, the metal coating 18 of through-hole plating produces a barrel crack, and the bottomed via 13 In the bottom part of ()), there is a concern that through-hole plating peeling will occur. However, as can be seen from the enlarged view of FIG. 2, since the inner layer circuit 19 has a thickness, the adhesive 8 in the portion corresponding to the inner layer circuit 19 is thinner than the other portions. Is formed. In other words, the thickness of the adhesive at the portion sandwiched between the inner layer circuit 19 on the cavity material 7 and the photosensitive resin 10 of the base layer 6 becomes thinner than the portion not sandwiched therebetween. Thus, since the thickness of the adhesive agent 8 can be made thin around the bottomed via 13, the influence by which the thermal expansion coefficient of the adhesive agent 8 is large can be made small, and reliability can be ensured. Done. In order to produce such an effect, when the thickness of the adhesive is 10 m to 50 m and the thickness of the inner layer circuit is 9 m to 18 m, the portion corresponding to the inner layer circuit 19 (inner layer circuit 19 and photosensitive resin layer) It is preferable that the thickness of the adhesive agent 8 of the part (inserted by (10)) is 0.5 micrometer-7 micrometers. Therefore, when the inner layer circuit 19 is a so-called annular ring that completely surrounds the periphery of the through hole A 24, the bottomed via 13 is used even when an elastomer material having a relatively high thermal expansion coefficient is used as the adhesive agent 8. It is possible to secure the connection reliability. It is preferable that the thickness of the inner layer circuit 19 is 9-18 micrometers. Thereby, the connection area with the metal coating 18 formed by plating can be obtained, and also the effect as a dam which completely enclosed the periphery of the through hole A 24 becomes large, and connection reliability improves. As shown in FIG. 3, the cavity material 7 can use the general copper clad laminated board used for manufacture of the package substrate 1 for semiconductor element mounting, a buildup material, and a film material. Moreover, what laminated | stacked the combination of these copper clad laminated boards, a buildup material, and a film material can also be used. The thickness of the cavity material 7 is selected according to the height which piles up the semiconductor element 2 accommodated in the cavity part 9. The pattern for forming the connection terminal A 14 and the inner layer circuit 19 can be produced by a subtractive method or the like. The opening 25 and the through-hole A 24 can be formed by luther processing, punch processing, or the like.

캐비티층(5)과 베이스층(6)의 적층에 이용하는 접착제(8)는, 반도체소자 탑재용 패키지 기판(1)의 제조에 이용되는 에폭시나 폴리이미드계의 다층화 접착용의 접착제(8)를 사용할 수 있고, 프레스나 라미네이트 등에 의해 캐비티층(5)이나 베이스층(6)에 임시로 부착할 수 있는 것이 바람직하다. 접착제(8)는, 캐비티층(5)과 베이스층(6) 중 어느 하나에 임시로 부착해도 되고, 미리 임시 부착은 하지 않고, 캐비티층(5)과 베이스층(6)을 적층하여 접착할 때에, 양자 사이에 끼워넣어 사용해도 된다. 이와 같은 접착제(8)로서, 예를 들면, 강화 섬유에 열경화성 수지를 함침하고, 가열·건조하여, 반경화 형상으로 한 프리프레그나, 폴리에틸렌 테레프탈레이트 필름 위에 열경화성 수지를 도포하고, 가열·건조하여 드라이 필름 형상으로 한 접착시트를 사용할 수 있다. 열경화 수지로서는, 에폭시 수지, 페놀 수지, 폴리이미드 수지, 비스말레이미드 수지 등을 사용할 수 있고, 강화 섬유로서는, 유리포, 유리지, 아미드포, 아미드지를 사용할 수 있다.The adhesive agent 8 used for laminating the cavity layer 5 and the base layer 6 is an epoxy or polyimide-based multilayer adhesive agent 8 used for the manufacture of the package substrate 1 for semiconductor element mounting. It is preferable to be able to use, and to be able to temporarily adhere to the cavity layer 5 and the base layer 6 by press, a laminate, etc. The adhesive 8 may be temporarily attached to any one of the cavity layer 5 and the base layer 6, and may be laminated and adhered to the cavity layer 5 and the base layer 6 without being temporarily attached in advance. At this time, you may sandwich it and use it. As such an adhesive 8, for example, a reinforcing fiber is impregnated with a thermosetting resin, heated and dried to apply a semi-cured prepreg or a thermosetting resin onto a polyethylene terephthalate film, followed by heating and drying to dry. An adhesive sheet in the form of a film can be used. As the thermosetting resin, an epoxy resin, a phenol resin, a polyimide resin, a bismaleimide resin, or the like can be used. As the reinforcing fibers, glass cloth, glass paper, amide cloth, and amide paper can be used.

또한, 접착제(8)는, 엘라스토머재인 것이 바람직하다. 엘라스토머재로서 사용하는 접착제(8)로서는, 충분한 접착강도를 가지고 또 캐비티층(5)과 베이스층(6)의 치수 변화 거동의 차이에 의해 생기는 변형을 흡수할 수 있는 것이라면 사용할 수 있다. 예를 들면, 에폭시 수지 및 경화제 성분 100 질량부에 대해, 고무 변성 에폭시 수지 20 질량부∼50 질량부, 분자량이 1만 이상의 에폭시 골격의 고분자 성분 10 질량부∼40 질량부, 분자량 5만 이상의 고무 성분 50 질량부∼150 질량부, 경화촉진제 0.3 질량부∼2.5 질량부로 구성되는 접착제 조성물을, 기재(基材) 필름에 도포하여, 반경화 상태로 열처리해서 되는 열경화성 접착시트를, 기재 필름으로부터 박리하여, 진공 프레스 등으로 가열·가압함으로써 형성할 수 있다. 접착제(8)는, 캐비티층(5)이나 베이스층(6)에 라미네이터 등으로 임시로 접착 가능한 것이, 작업성의 점에서 바람직하다. 가열·가압 후의 접착제(8)의 탄성률은, 50℃에서 100㎫∼500㎫인 것을 사용할 수 있고, 특히 500㎫ 정도가 바람직하다. 또한, 탄성률은, 가부시키가이샤 유비엠제(製), Rheogel E－4000형 점탄성 측정장치를 사용하여, DVE법으로, 인장 모드, 주파수 10㎐, 승온 속도 5℃/분의 조건으로 측정했다. 수지 플로우량(가열·가압 후의 단부로부터의 수지 흐름량)은, 50㎛∼1500㎛인 것을 사용할 수 있고, 성형성과 바닥을 가진 비아 안으로의 배어나옴량의 밸런스로부터 100㎛∼500㎛가 바람직하며, 특히 300㎛ 정도인 것이 바람직하다. 또한, 수지 플로우량은, 가열·가압 전의 시트 상태의 접착제(8)를 직경 10㎜의 원형으로 타발(打拔)한 것을 샘플로 하여, 이것을 PET(폴리에틸렌 테레프탈레이트) 필름으로 끼워넣어, 프레스(100℃, 3㎫, 5분)를 행한 후, 샘플의 직경을 3군데 측정하여 평균하고, 프레스 전의 치수와의 차이를 계산에 의해 구함으로써 측정했다. 고무 변성 에폭시 수지로서는, CTBN(카르복실기 말단 부타디엔 니트릴 고무) 변성품이고 또 변성율이 30%∼60%인 것을 들 수 있다. 고무 성분으로서는, 분자량 5만 이상의 에폭시기(基) 함유 아크릴로니트릴 부타디엔 고무를 들 수 있다. 반경화 상태는, 기재 필름에 도포한 후의 열처리에 의해, 10%∼60%의 경화율로 함으로써 얻을 수 있다. 이와 같은 엘라스토머로서의 작용을 가지는 접착제(8)를 사용함으로써, 엘라스토머재로서의 접착제(8)가, 캐비티층(5)과 베이스층(6)의 치수 변화 거동의 차이에 의해 생기는 변형을 흡수하므로, 반도체소자 탑재용 패키지 기판(1)의 휨을 억제할 수 있다. 특히, 캐비티층(5)과 베이스층(6)에 사용되는 재료나 층 구성이 다르거나, 캐비티부(9)용의 개구(25)를 가지기 때문에 개구율이 다른 경우는, 제조시나 사용시의 캐비티층(5)과 베이스층(6)의 치수 변화 거동이 다르기 때문에, 적층에 이용하는 접착제(8)로서 엘라스토머재를 사용하는 것이 유효하다. 이와 같은 접착제(8)로서는, 예를 들면, AS2600, AS3000, GF3500, GF3600(모두 히다치 가세 고교 가부시키가이샤제 제품명)을 들 수 있다. 접착제(8)의 두께로서는, 10㎛∼50㎛를 사용할 수 있으며, 20㎛∼50㎛가 바람직하고, 특히, 25㎛∼40㎛가 바람직하다. 이보다 얇은 경우는, 캐비티층(5)의 내층회로(19)의 두께에 의한 단차(段差) 등을 메울 수 없고, 또한, 캐비티층(5)과 베이스층(6)의 치수 변화 거동의 차이 등에 의한 변형을 흡수하기 어려워진다. 이보다 두꺼운 경우는, 엘라스토머재라도 접착제(8)의 움직임이 커져, 접속 신뢰성이 저하할 가능성이 있다.Moreover, it is preferable that the adhesive agent 8 is an elastomer material. As the adhesive agent 8 used as the elastomer material, any adhesive agent having sufficient adhesive strength and capable of absorbing the deformation caused by the difference in the dimensional change behavior of the cavity layer 5 and the base layer 6 can be used. For example, 20 mass parts-50 mass parts of rubber-modified epoxy resins, 10 mass parts-40 mass parts of high molecular weight components of an epoxy skeleton of 10,000 or more epoxy resin, and molecular weight 50,000 or more rubber | gum with respect to 100 mass parts of epoxy resins and a hardening | curing agent component. An adhesive composition composed of 50 parts by mass to 150 parts by mass of components and 0.3 parts by mass to 2.5 parts by mass of a curing accelerator is applied to a substrate film, and the thermosetting adhesive sheet formed by heat treatment in a semi-cured state is peeled from the substrate film. It can form by heating and pressurizing by a vacuum press etc. It is preferable that the adhesive agent 8 can be temporarily bonded to the cavity layer 5 or the base layer 6 with a laminator or the like from the viewpoint of workability. As the elasticity modulus of the adhesive agent 8 after a heating and pressurization, the thing of 100 Mpa-500 Mpa can be used at 50 degreeC, Especially about 500 Mpa is preferable. In addition, the elasticity modulus was measured on the conditions of the tension mode, the frequency of 10 Hz, and the temperature increase rate of 5 degree-C / min by DVE method using the Ubim Corporation make, Rheogel E-4000 type viscoelasticity measuring apparatus. The resin flow amount (the resin flow amount from the end part after heating and pressurization) can use 50 micrometers-1500 micrometers, 100 micrometers-500 micrometers are preferable from balance of the moldability and the amount of bleeding into the bottomed via, It is preferable that it is about 300 micrometers especially. In addition, the resin flow amount made the sample which punched out the adhesive agent 8 of the sheet state before heating and pressurization in circular shape of diameter 10mm, and put this into a PET (polyethylene terephthalate) film, 100 degreeC, 3 Mpa, and 5 minutes), and measured and averaged the diameter of the sample 3 places, and calculated | required the difference with the dimension before a press by calculation. Examples of the rubber-modified epoxy resin include CTBN (carboxyl group-butadiene nitrile rubber) modified products and modification rates of 30% to 60%. As a rubber component, the epoxy group containing acrylonitrile butadiene rubber of molecular weight 50,000 or more is mentioned. A semi-hardened state can be obtained by making it the hardening rate of 10%-60% by the heat processing after apply | coating to a base film. By using the adhesive agent 8 which has such an effect | action as an elastomer, since the adhesive agent 8 as an elastomer material absorbs the deformation | transformation which arises by the difference in the dimensional change behavior of the cavity layer 5 and the base layer 6, it is a semiconductor. The curvature of the package board | substrate 1 for element mounting can be suppressed. In particular, when the aperture ratio is different because the materials and layer configurations used for the cavity layer 5 and the base layer 6 are different, or because the opening 25 for the cavity part 9 is different, the cavity layer at the time of manufacture or use is different. Since the dimensional change behavior of (5) and the base layer 6 differs, it is effective to use an elastomeric material as the adhesive agent 8 used for lamination. As such an adhesive agent 8, AS2600, AS3000, GF3500, GF3600 (all are the Hitachi Kasei Kogyo Co., Ltd. product names) are mentioned, for example. As thickness of the adhesive agent 8, 10 micrometers-50 micrometers can be used, 20 micrometers-50 micrometers are preferable, and 25 micrometers-40 micrometers are especially preferable. In the case of thinner than this, the step due to the thickness of the inner circuit 19 of the cavity layer 5 cannot be filled, and also the difference in the dimensional change behavior of the cavity layer 5 and the base layer 6, and the like. It becomes difficult to absorb deformation by When thicker than this, even if it is an elastomer material, the movement of the adhesive agent 8 may become large and connection reliability may fall.

베이스층(6)은, 캐비티층(5)과 적층되어 캐비티부(9)를 형성함과 아울러, 반도체소자(2)를 탑재하기 위한 기판이다. 베이스층(6)은, 절연층인 베이스재(21)의 캐비티층(5) 측의 면에, 반도체와 전기적으로 접속되는 와이어 본드 단자(12)와, 이 와이어 본드 단자(12)와 인출선(도시하지 않음.)에 의해 전기적으로 접속되는 접속패드(11)를 가지며, 베이스재(21)의 캐비티층(5)과 반대측의 면에, 다른 기판 등과 접속하기 위한 접속단자Ｂ(15)를 가지며, 이들 접속패드(11)와 접속단자Ｂ(15)를 전기적으로 접속하는 층간접속(42)을 가진다. 와이어 본드 단자(12), 인출선(도시하지 않음.), 접속패드(11) 및 접속단자Ｂ(15)를 형성하는 패턴은, 서브트랙티브법 등에 의해 제작할 수 있다. 베이스재(21)는, 반도체소자 탑재용 패키지 기판(1)의 제조에 이용되는 일반적인 동 피복 적층판이나 빌드업재를 이용하여 제작할 수 있다. 또한, 도 4에 나타내는 바와 같이, 이들 동 피복 적층판을 베이스재ａ(28)로 하고, 빌드업재를 베이스재ｂ(29) 및 베이스재ｃ(30)로 하여, 이들을 조합해서 다층화한 베이스재(21)도 사용할 수 있다. 층간접속(42)은, 드릴가공이나 레이저가공을 이용하여 관통구멍이나 비(非)관통구멍을 형성하고, 이들 구멍 안에 도금을 형성하는 것 등에 의해 제작할 수 있다. 또한, 상기는, 반도체소자(2)와 접속패드(11)의 전기적 접속이, 와이어 본드 단자(12)만으로 행해지는 경우에 대해 설명했지만, 도 6에 나타내는 바와 같이, 와이어 본드 단자(12)에 더해, 접속단자Ｃ(27)에 의해 전기적으로 접속되는 경우도 마찬가지로 하여, 베이스층(6)을 형성할 수 있다.The base layer 6 is a substrate for stacking the cavity layer 5 to form the cavity 9 and mounting the semiconductor element 2 thereon. The base layer 6 is a wire bond terminal 12 electrically connected to a semiconductor on the surface of the cavity layer 5 side of the base material 21, which is an insulating layer, the wire bond terminal 12, and a leader line. (Not shown) has a connection pad 11 electrically connected thereto, and a connection terminal 15 15 for connecting another substrate or the like to a surface on the side opposite to the cavity layer 5 of the base material 21. And an interlayer connection 42 for electrically connecting these connection pads 11 and the connection terminals 1515. The pattern which forms the wire bond terminal 12, the lead wire (not shown), the connection pad 11, and the connection terminal # 15 can be produced by the subtractive method etc. The base material 21 can be manufactured using the general copper clad laminated board and buildup material used for manufacture of the package substrate 1 for semiconductor element mounting. In addition, as shown in FIG. 4, these copper clad laminated boards are made into the base material a28, and the buildup material is made into the base material # 29 and the base material c30, and the base material which combined and multilayered these ( 21) can also be used. The interlayer connection 42 can be produced by forming through-holes or non-through-holes by using drill processing or laser processing, and forming plating in these holes. In addition, although the case where the electrical connection of the semiconductor element 2 and the connection pad 11 is performed only by the wire bond terminal 12 was demonstrated, as shown in FIG. 6, it connected to the wire bond terminal 12. FIG. In addition, the base layer 6 can be formed similarly also in the case where it is electrically connected by the connection terminal C27.

접속패드(11)는, 베이스층(6)의 캐비티층(5) 측의 면의 캐비티부(9)에 대응하는 영역 이외의 영역에 설치되며, 이 접속패드(11)를 저면으로 한 바닥을 가진 비아(13)가 캐비티층(5)에 형성된다. 이 바닥을 가진 비아(13)의 형성은, 일례로서는, 도 3에 나타내는 바와 같이, 캐비티재(7)에 드릴가공, 레이저가공, 펀치가공, 루터가공 등으로 관통구멍Ａ(24)를 형성해 두고, 접착제(8)를 임시로 부착하여, 관통구멍Ａ(24)에 대응하는 부분의 접착제(8)를 드릴가공, 레이저가공, 펀치가공, 루터가공 등으로 제거한 후, 도 5에 나타내는 바와 같이, 이 관통구멍Ａ(24)의 위치와, 접속패드(11)의 위치가 대응하도록, 캐비티층(5)과 베이스층(6)을 적층함으로써 이루어질 수 있다. 다른 예로서는, 캐비티재(7)와 접착제(8) 둘 다에 드릴가공, 레이저가공, 펀치가공, 루터가공 등으로 관통구멍Ａ(24)를 형성해 두고, 캐비티재(7)와 접착제(8)의 관통구멍Ａ(24)의 위치를 맞추어 캐비티재(7)에 접착제(8)를 임시로 부착하고, 이 관통구멍Ａ(24)의 위치와, 접속패드(11)의 위치가 대응하도록, 캐비티층(5)과 베이스층(6)을 적층함으로써 이루어질 수 있다. 또 다른 예로서는, 캐비티층(5)과 베이스층(6)을 적층한 후에, 접속패드(11)에 대응하는 부분의 캐비티층(5)을 제거하는 방법이 있다. 이 경우는, 제거를 카운터보링가공이나 레이저가공으로 행하는 방법, 혹은 캐비티층(5)으로서 감광성 재료를 사용하는 방법을 이용할 수 있다.The connection pad 11 is provided in an area | region other than the area | region corresponding to the cavity part 9 of the surface by the side of the cavity layer 5 of the base layer 6, and has the bottom which made this connection pad 11 the bottom surface. An excitation via 13 is formed in the cavity layer 5. For example, as shown in FIG. 3, the through hole A 24 is formed in the cavity material 7 by drilling, laser processing, punching, luthering, and the like. After temporarily attaching the adhesive 8 and removing the adhesive 8 of the portion corresponding to the through hole A 24 by drilling, laser processing, punching, luther processing, or the like, as shown in FIG. This can be achieved by laminating the cavity layer 5 and the base layer 6 so that the position of the through hole A 24 and the position of the connection pad 11 correspond. As another example, the through hole A 24 is formed in both the cavity material 7 and the adhesive 8 by drilling, laser processing, punching, luther processing, and the like. The adhesive layer 8 is temporarily attached to the cavity material 7 by adjusting the position of the through hole A 24, and the cavity layer so that the position of the through hole A 24 and the position of the connection pad 11 correspond to each other. It can be achieved by laminating (5) and the base layer 6. As another example, after laminating the cavity layer 5 and the base layer 6, there is a method of removing the cavity layer 5 in the portion corresponding to the connection pad 11. In this case, the removal may be performed by counterboring or laser processing, or the photosensitive material may be used as the cavity layer 5.

도 2에 나타내는 바와 같이, 베이스층(6)의 캐비티층(5)과 적층되는 측에, 감광성 수지층(10)이 형성되는 것이 바람직하다. 그리고 바닥을 가진 비아(13)에 의한 층간접속(31)을 형성할 목적으로, 접속패드(11)는 적어도 일부가 노출된 상태로 되어, 캐비티층(5)과 베이스층(6)을 적층할 때는, 캐비티층(5)의 접착제(8)와 베이스층(6)의 감광성 수지층(10)이 접착하도록 하는 것이 바람직하다. 이에 의해, 접착제(8)가 베이스층(6)의 접속패드(11)에 직접 접착하지 않도록 할 수 있고, 적층시에 접착제(8)가 접속패드(11) 위에 퍼져서, 접속면적을 축소시켜, 접속저항이 커지거나, 접속 신뢰성이 저하하는 것을 억제할 수 있다. 즉, 감광성 수지층(10)이, 접속패드(11)와 접착제(8) 사이에 배치됨으로써, 적층시에 접착제(8)가 접속패드(11) 위에 유동하는 것을 방해하는 작용을 가진다. 또한, 베이스층(6)의 캐비티층(5)과의 접착면에 있는 접속패드(11) 등에 의한 단차를 평탄하게 할 수 있고, 캐비티층(5)과의 접착에 이용하는 접착제(8)가 얇아, 유동성이 낮은 것을 이용해도, 접착제(8)의 추종을 확보할 수 있다.As shown in FIG. 2, it is preferable that the photosensitive resin layer 10 is formed in the side laminated | stacked with the cavity layer 5 of the base layer 6. As shown in FIG. And for the purpose of forming the interlayer connection 31 by the bottomed vias 13, the connection pad 11 is at least partially exposed, whereby the cavity layer 5 and the base layer 6 can be laminated. In this case, it is preferable that the adhesive 8 of the cavity layer 5 and the photosensitive resin layer 10 of the base layer 6 adhere to each other. Thereby, the adhesive agent 8 can be prevented from adhering directly to the connection pad 11 of the base layer 6, the adhesive agent 8 spreads on the connection pad 11 at the time of lamination, and the connection area is reduced, It can suppress that connection resistance becomes large or connection reliability falls. That is, since the photosensitive resin layer 10 is arrange | positioned between the connection pad 11 and the adhesive agent 8, it has an effect which prevents the adhesive agent 8 from flowing on the connection pad 11 at the time of lamination | stacking. Moreover, the level | step difference by the connection pad 11 etc. which are in the adhesion surface with the cavity layer 5 of the base layer 6 can be made flat, and the adhesive agent 8 used for adhesion | attachment with the cavity layer 5 is thin Even if the fluidity | liquidity is used, the following of the adhesive agent 8 can be ensured.

감광성 수지층(10)으로서는, 배선판이나 실장 기판의 제조에 이용되는 감광성 솔더 레지스트를 이용할 수 있다. 감광성 솔더 레지스트로서는, 반도체소자 탑재용 패키지 기판이나 배선판으로 일반적으로 사용되는 것을 이용할 수 있다. 이와 같은 것으로서는, 액상 타입의 PSR4000(타이요 잉키 가부시키가이샤제 상품명)이나, 드라이 필름 타입의 포테크 SR3000G(히다치 가세 고교 가부시키가이샤제, 상품명)을 사용할 수 있다.As the photosensitive resin layer 10, the photosensitive soldering resist used for manufacture of a wiring board or a mounting board | substrate can be used. As a photosensitive soldering resist, what is generally used for the package board | substrate or wiring board for semiconductor element mounting can be used. As such a liquid, PSR4000 (trade name manufactured by Taiyo Inky Industries Co., Ltd.) of the liquid type or Potech SR3000G (trade name, manufactured by Hitachi Kasei Kogyo Co., Ltd.) of the dry film type can be used.

도 5에 나타내는 바와 같이, 바닥을 가진 비아(13) 안에는 도전수지(17)가 충전된다. 도전수지(17)의 바닥을 가진 비아(13)로의 충전은, 도전수지(17)를 인쇄로 도포함으로써 행할 수 있다. 바닥을 가진 비아(13)의 어스펙트비가 큰 경우는, 예를 들면, 진공 인쇄장치를 이용함으로써, 바닥을 가진 비아(13) 안으로의 기포의 잔류를 억제할 수 있어, 충전성을 확보할 수 있다. 또한, 도전수지(17)를 충전하기 전에, 바닥을 가진 비아(13) 안에, 금속피복(18)을 형성하는 것이 바람직하다. 금속피복(18)은, 예를 들면, 전기 동도금이나 무전해 동도금에 의해 형성할 수 있다. 이에 의해, 바닥을 가진 비아의 내벽이 매끄럽게 되어, 도전수지(17)가 바닥을 가진 비아(13) 안에 들어가기 쉬워지기 때문에, 도전수지(17)가 충전하기 쉬워진다. 또한, 도금에 의한 금속피복(18)과 도전수지(17) 둘 다로 층간접속(31)을 형성하기 때문에, 층간접속 신뢰성이 향상한다.As shown in FIG. 5, the conductive resin 17 is filled in the bottomed via 13. Filling the via 13 with the bottom of the conductive resin 17 can be performed by applying the conductive resin 17 by printing. When the aspect ratio of the bottomed vias 13 is large, for example, by using a vacuum printing apparatus, residual air bubbles in the bottomed vias 13 can be suppressed, and filling can be ensured. have. In addition, it is preferable to form the metal coating 18 in the bottomed via 13 before filling the conductive resin 17. The metal coating 18 can be formed, for example, by electroplating or electroless copper plating. As a result, the inner wall of the bottomed via becomes smooth, and the conductive resin 17 easily enters the bottomed via 13, so that the conductive resin 17 can be easily filled. In addition, since the interlayer connection 31 is formed of both the metal coating 18 and the conductive resin 17 by plating, the interlayer connection reliability is improved.

이와 같이, 접속패드(11)와 접속단자Ａ(14)의 층간접속(31)이, 바닥을 가진 비아(13) 안에 도전수지(17)를 충전함에 의해 형성되므로, 이른바 필드 비아 도금에 의한 도금 충전에 비해, 급전을 위한 도금 리드를 설치할 필요가 없기 때문에, 설계의 자유도가 크고, 또한 그만큼, 고밀도화를 도모할 수 있다. 또한, 필드 비아 도금에 비해, 어스펙트비가 더 큰 경우(예를 들면, 층간접속(31)을 위한 바닥을 가진 비아(13)의 지름이 φ 0.2㎜, 깊이 0.2㎜∼0.55㎜)라도, 접속패드(11)와 접속단자Ａ(14)의 층간접속(31)을 형성할 수 있다. 이 때문에, 캐비티부(9) 안에 복수의 반도체소자(2)를 포개어 수납하는 것이 가능해진다. 또한, 이 때문에, 복수의 반도체소자(2)를 포개어 수납한 경우라도, 봉지제(3)의 최상부가, 접속단자Ａ(14)와 동등 이하의 높이가 되도록 하는 것이 가능하다. 따라서 본 발명의 반도체소자 탑재용 패키지 기판(1)이 ＰｏＰ에 있어서의 하부 기판(33)으로서 이용되는 경우, 또는 본 발명의 반도체 패키지(36)가 ＰｏＰ에 있어서의 하부 패키지(35)로서 이용되는 경우는, 접속단자Ａ(14)보다 상방으로 봉지제(3)가 튀어나오는 경우가 없으므로, 상부 기판(32) 또는 상부 패키지(34)와의 접속시에, 봉지제(3)의 높이를 고려한 땜납 볼 지름을 이용할 필요성이 없어, 땜납 볼 지름의 소경화(小徑化)가 가능해진다. 또한, 이에 따라, 접속단자Ａ(14)의 지름(사이즈)과 피치의 미세화가 가능해진다.In this way, since the interlayer connection 31 of the connection pad 11 and the connection terminal A 14 is formed by filling the conductive resin 17 in the via 13 having a bottom, plating by so-called field via plating is performed. In comparison with the charging, since there is no need to provide a plating lead for power feeding, the degree of freedom in design is large, and the density can be increased accordingly. Further, even when the aspect ratio is larger than the field via plating (for example, the diameter of the bottomed via 13 for the interlayer connection 31 is φ 0.2 mm, depth 0.2 mm to 0.55 mm), the connection is made. The interlayer connection 31 of the pad 11 and the connection terminal A 14 can be formed. For this reason, it becomes possible to pile up several semiconductor element 2 in the cavity part 9, and to receive it. For this reason, even when the some semiconductor element 2 is piled up and accommodated, it is possible to make the uppermost part of the sealing agent 3 become a height equal to or less than the connection terminal A14. Therefore, when the semiconductor element mounting package substrate 1 of the present invention is used as the lower substrate 33 in the PI, or the semiconductor package 36 of the present invention is used as the lower package 35 in the PI In this case, since the encapsulant 3 does not protrude upward from the connection terminal A 14, the solder in consideration of the height of the encapsulant 3 in connection with the upper substrate 32 or the upper package 34 is considered. There is no need to use the ball diameter, so that a small diameter of the solder ball diameter can be achieved. In this way, the diameter (size) and the pitch of the connection terminal A 14 can be reduced.

도 7에 나타내는 바와 같이, 일반적으로, ＰｏＰ용 하부 기판(33)이나 하부 패키지(35)에서는, 상부 기판(32) 또는 상부 패키지(34)와 접속되는 접속단자Ａ(14) 쪽이 땜납 볼(38) 지름이 크므로(예를 들면, φ 0.6㎜), 반대측의 면의 접속단자Ｂ(15)보다, 단자의 지름(사이즈)이 크고(예를 들면, φ 0.5㎜), 피치도 크게(예를 들면, 0.8㎜) 형성되어 있다. 그러나 도 6에 나타내는 바와 같이, 본 발명에서는, 상부 기판(32) 또는 상부 패키지(34)와 접속되는 접속단자Ａ(14) 쪽이, 반대측의 면의 접속단자Ｂ(15)보다, 단자의 지름(사이즈)이 작고(예를 들면, φ 0.25㎜), 피치도 작게(예를 들면, φ 0.4㎜) 형성하는 것이 가능해진다. 이 때문에, 단자 수가 더 많은 상부 기판(32) 또는 상부 패키지(34)와의 고밀도인 접속이 가능해진다.As shown in FIG. 7, generally, in the lower substrate 33 or the lower package 35 for the PU, the connection terminal A 14 connected to the upper substrate 32 or the upper package 34 has a solder ball ( 38) Since the diameter is large (for example, φ 0.6 mm), the diameter (size) of the terminal is larger (for example, φ 0.5 mm) and the pitch is larger than the connection terminal Ｂ 15 on the opposite side ( For example, 0.8 mm) is formed. However, as shown in FIG. 6, in this invention, the connection terminal A14 connected with the upper board 32 or the upper package 34 has the diameter of a terminal rather than the connection terminal # 15 of the surface on the opposite side. It is possible to form (size) small (for example, (phi) 0.25 mm), and small pitch (for example, (phi) 0.4 mm). For this reason, high density connection with the upper board 32 or the upper package 34 which has more terminals is attained.

또한, 종래의 스루홀 도금에 의한 층간접속(31)의 형성에서는, 바닥을 가진 비아(13)의 바로 위에 접속단자를 설치할 수 없지만, 본 발명에 의하면, 바닥을 가진 비아(13) 위에 금속피복(18)을 행하는 것도 가능하므로, 바닥을 가진 비아(13)의 바로 위에 외부 접속단자(접속단자Ａ(14))를 설치할 수 있어, 고밀도화를 도모할 수 있다.Further, in the formation of the interlayer connection 31 by conventional through-hole plating, the connection terminal cannot be provided directly on the bottomed via 13, but according to the present invention, the metal coating on the bottomed via 13 is performed. Since it is also possible to perform (18), an external connection terminal (connection terminal A 14) can be provided directly above the bottomed via 13, and the density can be increased.

도전수지(17)는, 도전성분으로서 은, 동, 카본 등을, 바인더로서 에폭시 수지, 페놀 수지 등의 열경화성 수지를 포함하는 것을 이용할 수 있다. 또한, 충전 후의 도전수지(17)를 경화시킨다. 도전수지(17)가 충분히 경화되어 있지 않으면, 그 후의 가열로 도전수지(17)의 가교 밀도가 증가해서, 체적 수축에 의한 보이드나 크랙, 계면 파괴가 발생하여, 접속 신뢰성이 저하한다. 도전수지(17)의 바인더는 재(再)경화하지 않는 것이 바람직하다.As the conductive resin 17, one containing silver, copper, carbon, or the like as the conductive powder, and a thermosetting resin such as an epoxy resin or a phenol resin can be used as the binder. In addition, the conductive resin 17 after curing is cured. If the conductive resin 17 is not sufficiently cured, the crosslinking density of the conductive resin 17 is increased by subsequent heating, voids, cracks, and interface breakage due to volume shrinkage occur, and connection reliability is lowered. It is preferable that the binder of the conductive resin 17 is not hardened again.

바닥을 가진 비아(13) 안에 도전수지(17)가 충전되어, 경화됨으로써, 바닥을 가진 비아(13) 전체의 강성이 향상한다. 상술한 바와 같이, 접착제(8)로서 엘라스토머재를 사용한 경우, 캐비티층(5)과 베이스층(6)의 치수 변화 거동이 다른 경우라도, 접착제(8)가 그 뒤틀림을 흡수하여, 휨이나 비틀림 등의 발생을 억제한다. 한편으로, 이 뒤틀림을 흡수할 때에, 접착제(8)에 뒤틀림 응력이 집중하여 변형한다. 이 때문에, 예를 들면, 일반적인 스루홀 도금만으로 바닥을 가진 비아(13)의 층간접속을 형성한 경우, 접착제(8) 부분에서 크랙이 발생하여, 접속불량이 생기게 함이 염려된다. 그러나 바닥을 가진 비아(13) 안에는, 도전수지(17)가 충전되어, 경화되어 있으므로, 바닥을 가진 비아(13) 전체의 강성이 향상되어 있기 때문에, 도전수지(17)에 의해 층간접속(31)이 형성된 부위는, 접착제(8)의 변형이 억제된다. 도전수지(17)를 충전하기 전에, 바닥을 가진 비아(13) 안에, 도금에 의해 금속피복(18)을 형성하는 것이, 도전수지(17)의 충전성이나 층간접속 신뢰성의 점에서 더 바람직하다. 층간접속(31)이 형성되어 있지 않고, 도전수지(17)가 없는 부분에서는, 접착제(8)가 변형하여 뒤틀림을 흡수한다. 이와 같이 하여, 접착제(8)로서 엘라스토머재를 이용한 경우라도, 바닥을 가진 비아(13) 안에 도전수지(17)가 충전되어, 경화됨으로써, 접속 신뢰성을 확보하면서, 휨이나 변형을 억제 가능한 반도체소자 탑재용 패키지 기판을 제공할 수 있다.The conductive resin 17 is filled and cured in the bottomed vias 13 to improve the rigidity of the entire bottomed vias 13. As described above, when an elastomeric material is used as the adhesive 8, even when the dimensional change behavior of the cavity layer 5 and the base layer 6 is different, the adhesive 8 absorbs the distortion and warns or twists. Suppress the occurrence of On the other hand, when absorbing this distortion, distortion stress concentrates on the adhesive agent 8, and deforms. For this reason, for example, when the interlayer connection of the bottomed via 13 is formed only by general through-hole plating, a crack may occur in the adhesive 8 part, which may cause connection failure. However, since the conductive resin 17 is filled and hardened in the bottomed vias 13, the rigidity of the entire bottomed vias 13 is improved, so that the interlayer connection 31 is formed by the conductive resins 17. The deformation | transformation of the adhesive agent 8 is suppressed in the site | part in which () was formed. Before filling the conductive resin 17, it is more preferable to form the metal coating 18 in the bottomed via 13 by plating in terms of the filling property of the conductive resin 17 and the reliability of the interlayer connection. . In the part where the interlayer connection 31 is not formed and the conductive resin 17 is not provided, the adhesive agent 8 deforms and absorbs distortion. In this way, even when an elastomeric material is used as the adhesive agent 8, the conductive resin 17 is filled and cured in the bottomed vias 13 so that the semiconductor element can suppress warpage and deformation while ensuring connection reliability. A mounting package substrate can be provided.

도전성분은, 평균 입경 30㎛ 이하의 동분(銅粉) 또는 동분의 표면에 은도금한 것(이하, 「은도금 동분」이라 함) 또는 동분의 표면에 금도금한 것(이하, 「금도금 동분」이라 함)을 포함하는 금속분(粉)을 이용하는 것이 바람직하다. 이들 중에서도, 무전해 니켈도금이나 무전해 금도금의 석출성이 우수하다는 점에서, 주요 도전성분이, 은도금 동분이나 금도금 동분인 것이 바람직하다. 금속분의 평균 입경이 30㎛를 넘으면, 인쇄시에 스크린이 막히거나, 페이스트의 연신이 나빠져, 인쇄성이 떨어진다. 금속분의 형상은, 플레이크 형상 또는 수지(樹枝) 형상이면, 금속분끼리의 접촉이 좋아져, 도전성이 향상하므로 바람직하다. 또한, 다른 형상의 금속분을 스탬핑 등의 처리를 해서 플레이크 형상으로 하여 이용해도 된다. 은도금 동분에 있어서의 은도금이나 금도금 동분에 있어서의 금도금은, 전해 도금법, 무전해 도금법, 치환 도금법 등 어떠한 방법으로 도금한 것이라도 되고 특별히 제한은 없다. 도전수지(17) 중의 도전성분의 함유량으로서는, 65 질량%∼80 질량%가 바람직하고, 특히 76 질량% 정도가 바람직하다. 이보다 적은 경우는, 무전해 도금의 석출성이 저하하여, 도전수지(17) 위가 금속피막(16)에 의해 피복되지 않는 경우가 있고, 이보다 많은 경우는, 도전수지(17)의 페이스트 상태에 있어서의 점도가 높아져서, 인쇄성이 저하하여, 바닥을 가진 비아(13)로의 충전이 곤란해진다.The conductive powder is silver plated with an average particle diameter of 30 μm or less or silver plated (hereinafter referred to as “silver plated copper powder”) or gold plated on the surface of the copper powder (hereinafter referred to as “gold plated copper powder”). It is preferable to use a metal powder containing). Among these, it is preferable that the main electroconductive powder is silver plating copper powder or gold plating copper powder from the point which is excellent in the precipitation property of an electroless nickel plating and an electroless gold plating. If the average particle diameter of metal powder exceeds 30 micrometers, a screen may be clogged at the time of printing, or extending | stretching of a paste will worsen and printability will fall. If the shape of a metal powder is a flake shape or a resin shape, since the contact of metal powder will improve and electroconductivity improves, it is preferable. In addition, you may use metal powder of another shape as a flake shape by processing, such as stamping. The silver plating in silver plating copper powder or gold plating in gold plating copper powder may be plated by any method, such as an electroplating method, an electroless plating method, a substitution plating method, and there is no restriction | limiting in particular. As content of the electroconductive powder in the conductive resin 17, 65 mass%-80 mass% are preferable, and about 76 mass% is especially preferable. When less than this, the precipitation property of electroless plating falls, and the conductive resin 17 may not be coat | covered by the metal film 16, and when more than this, the paste state of the conductive resin 17 The viscosity in it becomes high, printability falls, and the filling to the bottomed via 13 becomes difficult.

이와 같이, 도전성분으로서, 동분, 은도금 동분, 금도금 동분을 포함하는 것을 이용하면, 도전수지(17) 위에 금속피막(16)을 형성할 때에는, 도전수지(17) 위에 촉매를 부여하는 처리를 행함이 없이, 도전성분을 노출시키는 것만으로, 무전해 도금 또는 전기 도금에 의해 직접 금속피막(16)을 형성할 수 있다는 점에서 바람직하다. 이들 중에서도, 주요 도전성분이, 은도금 동분, 금도금 동분인 것이, 무전해 니켈도금이나 무전해 금도금 또는 전기 니켈도금이나 전기 금도금, 전기 동도금의 석출성이 우수하다는 점에서 바람직하다. 이 경우는, 도전수지(17) 중의 도전성분을 노출시키는 것만으로, 무전해 도금이, 도전수지(17) 중에 포함되는 도전성분의 도금 촉매 활성에 의해, 직접 도전성분 위에 석출하므로, 무전해 도금을 소정 두께까지 형성함에 의해, 도전수지(17) 위의 전체가 무전해 도금에 의해 완전히 피복되고, 결과적으로 도전수지(17) 위에 직접 금속피막(16)이 형성된다. 또한, 도전수지(17) 중의 도전성분을 노출시키는 것만으로, 이 도전성분으로부터의 급전에 의해, 전기 도금이 직접 도전성분 위에 석출하므로, 전기 도금을 소정 두께까지 형성함에 의해, 도전수지(17) 위의 전체가 전기 도금에 의해 완전히 피복되고, 결과적으로 도전수지(17) 위에 직접 금속피막(16)이 형성된다. 또한, 도전수지(17)를 충전한 후에는, 바닥을 가진 비아(13)의 입구측 표면을 평활화하기 위해 버프 연마 등의 물리적 연마를 행하나, 이 물리적 연마에 의해, 도전수지(17) 중의 도전성분이 노출된 상태로 바닥을 가진 비아(13)의 입구측에 배치되므로, 과망간산이나 황산을 이용한 디스미어 처리를 이용해서 도전수지(17)를 에칭하여 도전성분을 노출시키는 것을 필요로 하지 않고, 무전해 도금 또는 전기 도금에 의해, 도전성분 위에 금속피막(16)을 직접 형성할 수 있다는 점에서 바람직하다. 또한, 디스미어 처리를 필요로 하지 않기 때문에, 도전수지(17) 이외의 부분(예를 들면, 접착제(8)나 감광성 수지층(10) 등)에 디스미어 처리에 의한 영향이 없도록, 마스킹한다거나 하는 공정이 불필요해진다는 점에서 바람직하다. 또한, 도전수지(17)에 대해 디스미어 처리를 행한 경우는, 도전수지(17)의 도전성분을 보유하는 수지성분까지도 에칭되어 버려, 도전성분이 탈락하는 결과, 도전수지(17) 위에 무전해 도금 또는 전기 도금의 석출성이 저하하여, 완전히 금속피막(16)으로 피복할 수 없는 문제나, 도전수지(17) 위의 금속피막(16)의 밀착이 얻어지기 어려운 문제가 있지만, 본 발명에서는, 물리적 연마만으로 도전수지(17) 중의 도전성분을 노출시키므로, 이와 같은 문제가 없기 때문에, 도전수지(17) 위를 금속피막(17)으로 완전히 피복할 수 있고, 또한, 도전수지(17)와 금속피막(16)의 밀착을 확보할 수 있다. 또한, 물리적 연마에 의해 도전수지(17) 위에 형성된 요철이, 투묘(投錨)효과에 의해 금속피막(16)과의 밀착을 향상시키는 효과를 가진다. 또한, 이와 같이, 본 발명에서는, 도전수지(17) 위에 금속피막(16)을 형성할 때에는, 도전수지(17) 위에 촉매를 부여하는 처리나 디스미어 처리를 어느 것도 행함이 없이, 물리적 연마로 도전성분을 노출시키는 것만으로, 무전해 도금 또는 전기 도금에 의해 직접 금속피막(16)을 형성할 수 있다. 이 때문에, 금속피막(16)을 형성하는 부분 이외에 대해, 보호를 위한 마스킹을 행하는 공정이나 촉매를 제거하는 공정이 불필요하고, 또한, 도전수지(17) 위 이외에, 금속피막(16)을 형성하는 부분이 있을 경우(예를 들면, 캐비티부(9) 안에 노출된 베이스층(6) 위의 와이어 본드 단자(12) 등)라도, 도전수지(17) 위와 이것 이외의 금속피막(16)을 형성하고 싶은 부분 둘 다를, 일괄처리에 의해, 동시에 금속피막(16)을 형성할 수 있다. 따라서 대폭으로 공정 수 저감을 도모할 수 있다.In this way, when the conductive powder includes copper powder, silver plated copper powder, and gold plated copper powder, when the metal film 16 is formed on the conductive resin 17, a process of applying a catalyst on the conductive resin 17 is performed. Without exposing the conductive powder, the metal film 16 can be formed directly by electroless plating or electroplating. Among these, it is preferable that the main electroconductive powder is silver plating copper powder and gold plating copper powder from the point which is excellent in the precipitation property of electroless nickel plating, an electroless gold plating, or electro nickel plating, electroplating, and electrocopper plating. In this case, electroless plating is performed only by exposing the conductive powder in the conductive resin 17 and electroless plating precipitates directly on the conductive powder by the plating catalyst activity of the conductive powder contained in the conductive resin 17. Is formed to a predetermined thickness, the entirety over the conductive resin 17 is completely covered by electroless plating, and as a result, a metal film 16 is formed directly on the conductive resin 17. In addition, since the electroplating directly precipitates on the conductive powder only by exposing the conductive powder in the conductive resin 17, the electroplating precipitates directly on the conductive powder, thereby forming the electroplating to a predetermined thickness. The entirety of the above is completely covered by electroplating, resulting in the formation of a metal film 16 directly on the conductive resin 17. In addition, after the conductive resin 17 is filled, physical polishing such as buff polishing is performed to smooth the inlet side surface of the bottomed via 13, and by this physical polishing, the conductive resin 17 Since the conductive powder is exposed at the inlet side of the bottomed via 13, the conductive resin 17 is etched by using a desmear treatment using permanganic acid or sulfuric acid, thereby eliminating the need to expose the conductive powder. It is preferable at the point that the metal film 16 can be directly formed on electroconductive powder by electroless plating or electroplating. In addition, since the desmear process is not necessary, parts other than the conductive resin 17 (for example, the adhesive 8 or the photosensitive resin layer 10, etc.) are masked so that the desmear treatment does not have an effect. It is preferable at the point that the process to make is unnecessary. In addition, when the desmear process is performed with respect to the conductive resin 17, even the resin component which holds the conductive powder of the conductive resin 17 is etched, and as a result, the conductive powder falls off, resulting in electroless electrolysis on the conductive resin 17. Although the precipitation property of plating or electroplating falls and it cannot fully coat | cover with the metal film 16, and the adhesiveness of the metal film 16 on the conductive resin 17 is difficult to be obtained, in this invention, Since the conductive powder in the conductive resin 17 is exposed only by physical polishing, there is no such problem. Therefore, the conductive resin 17 can be completely covered with the metal film 17, and the conductive resin 17 and The adhesion of the metal film 16 can be ensured. In addition, the unevenness formed on the conductive resin 17 by physical polishing has an effect of improving the adhesion to the metal film 16 by the anchoring effect. As described above, in the present invention, when the metal film 16 is formed on the conductive resin 17, the electropolishing is conducted by physical polishing without performing any of the process of applying the catalyst on the conductive resin 17 or the desmear treatment. Only by exposing the components, the metal film 16 can be formed directly by electroless plating or electroplating. For this reason, the process of masking for protection and the process of removing a catalyst are unnecessary for parts other than the part which forms the metal film 16, and the metal film 16 other than the conductive resin 17 is formed. Even if there is a portion (for example, the wire bond terminal 12 on the base layer 6 exposed in the cavity portion 9), the metal film 16 other than the conductive resin 17 is formed. Both of the portions to be desired can be formed at the same time by the batch processing. Therefore, the number of processes can be reduced significantly.

도전수지(17) 위에 형성하는 무전해 도금으로서는, 도전수지(17) 중에 포함되는 도전성분의 도금 촉매 활성에 의해 석출하는 것이라면, 사용하는 것이 가능하지만, 석출성이 좋다는 점에서 무전해 니켈도금이나 무전해 금도금이 바람직하다. 무전해 니켈도금을 행한 후에 치환 금도금이나 무전해 금도금을 더 행하면, 이 금속피막(16)에 의해 형성되는 접속단자Ａ(14) 표면의 산화가 억제되기 때문에, 접속시의 접촉저항의 상승을 억제하고, 또한, 땜납 젖음성을 유지할 수 있다는 점에서 바람직하다. 또한, 본 발명에서, 무전해 금도금이란, 이른바 환원형(還元型) 무전해 금도금을 말하며, 치환형 금도금과는 구별되는 것을 말한다. 무전해 니켈도금의 두께는, 4㎛∼6㎛가 바람직하다. 무전해 니켈도금의 두께가 이보다 얇으면 도전수지(17) 위의 금속피막(16)에 의한 피복이 불충분하게 되어 신뢰성 저하의 가능성이 있다. 무전해 니켈도금의 두께가 이보다 두꺼우면, 비용 상승으로 이어지고, 또한, 도금 응력이 커져 금속피막(16)의 밀착이 저하할 가능성이 있다. 또한, 종래의 스루홀 도금과 구멍 메움 수지의 충전에 의한 층간접속(31)의 형성에서는, 구멍 메움 수지가 무전해 도금에 대해 촉매 활성을 가지지 않기 때문에, 도금 촉매의 부여가 필요하고, 이 경우는, 도금이 불필요한 영역에는, 도금 촉매가 부착되지 않도록 마스크할 필요가 있기 때문에, 공정 수가 많아지는 문제가 있었다. 본 발명에 의하면, 무전해 도금에 대해 촉매 활성을 가지는 도전수지(17)를 사용하고, 도전수지(17) 중의 도전성분의 노출을 버프 연마 등의 물리적 연마로 행하므로, 무전해 도금의 석출성이나 밀착성을 확보할 수 있다. 이 때문에, 무전해 도금으로서, 종래와 같이 바탕 도금으로서 무전해 동도금을 행하고 나서 무전해 니켈도금과 치환 금도금이나 무전해 금도금 등을 행할 필요가 없어, 적은 공정 수에 의해, 바닥을 가진 비아(13)의 바로 위에, 땜납 젖음성을 확보한 접속단자를 형성할 수 있다.The electroless plating formed on the conductive resin 17 can be used as long as it is precipitated by the plating catalyst activity of the conductive powder contained in the conductive resin 17. However, electroless nickel plating and Electroless gold plating is preferred. Substituting gold plating or electroless gold plating after electroless nickel plating further inhibits oxidation of the surface of the connection terminal A 14 formed by the metal film 16, thus suppressing an increase in contact resistance during connection. In addition, it is preferable in that solder wettability can be maintained. In addition, in this invention, an electroless gold plating means what is called a reduced type electroless gold plating, and is distinguished from a substituted gold plating. As for the thickness of an electroless nickel plating, 4 micrometers-6 micrometers are preferable. If the thickness of the electroless nickel plating is thinner than this, the coating by the metal film 16 on the conductive resin 17 becomes insufficient, which may lead to a decrease in reliability. If the thickness of the electroless nickel plating is thicker than this, it may lead to an increase in cost, and the plating stress may increase, resulting in a decrease in the adhesion of the metal film 16. In addition, in the formation of the interlayer connection 31 by conventional through-hole plating and filling of the hole filling resin, since the hole filling resin does not have catalytic activity against electroless plating, provision of a plating catalyst is necessary, in this case Since it is necessary to mask so that a plating catalyst may not adhere to the area | region which plating is unnecessary, there existed a problem that the number of processes increases. According to the present invention, since the conductive resin 17 having catalytic activity against electroless plating is used, and the conductive powder in the conductive resin 17 is exposed by physical polishing such as buff polishing, the precipitation property of the electroless plating And adhesiveness can be secured. For this reason, it is not necessary to perform electroless nickel plating, electroless nickel plating, substitution gold plating, electroless gold plating, etc. after electroless copper plating as background plating as in the prior art. The connection terminal which ensured solder wettability can be formed directly on ().

도전수지(17) 위에 형성하는 전기 도금으로서는, 도전수지(17) 중에 포함되는 도전성분의 도전성을 이용하여 급전함으로써, 직접 도전성분 위에 석출하는 것이라면, 사용하는 것이 가능하지만, 석출성이 좋다는 점에서 전기 니켈도금이나 전기 금도금, 전기 동도금이 바람직하다. 도전수지(17)의 도전성분 위에 직접 전기 동도금을 행한 후에 무전해 니켈도금 혹은 전기 니켈도금을 행하고, 치환 금도금 혹은 무전해 금도금 혹은 전기 금도금을 더 행하는 경우, 또는 도전수지(17)의 도전성분 위에 직접 전기 니켈도금을 행한 후에, 치환 금도금 혹은 무전해 금도금 혹은 전기 도금을 더 행하는 경우는, 이 금속피막(16)에 의해 형성되는 접속단자Ａ(14) 표면의 산화가 억제되기 때문에, 접속시의 접촉저항의 상승을 억제하고, 또한, 땜납 젖음성을 유지할 수 있다는 점에서 바람직하다. 특히, 후자와 같이, 도전수지(17)의 도전성분 위에 직접 전기 니켈도금을 행하면, 전자와 같이, 전기 니켈도금의 바탕 도금으로서 전기 동도금을 행할 필요가 없어, 적은 공정 수로, 바닥을 가진 비아(13)의 바로 위에, 땜납 젖음성을 확보한 접속단자를 형성할 수 있다. 이와 같이, 도전수지(17)의 도전성분 위에 직접 전기 니켈도금을 행하는 경우, 전기 니켈도금의 두께는, 4㎛∼16㎛가 바람직하다. 전기 니켈도금의 두께가 이보다 얇으면 도전수지(17) 위의 금속피막(16)에 의한 피복이 불충분하게 되어 신뢰성 저하의 가능성이 있다. 전기 니켈도금의 두께가 이보다 두꺼우면, 비용 상승으로 이어지고, 또한, 도금 응력이 커져 금속피막(16)의 밀착이 저하할 가능성이 있다. 또한, 전기 니켈도금 위에 전기 금도금을 행하는 경우, 전기 금도금의 두께는, 0.5㎛∼1.5㎛가 바람직하다. 전기 금도금의 두께가 이보다 얇으면, 표면 산화를 억제하는 효과가 저하하고, 한편, 전기 금도금의 두께가 이보다 두꺼우면, 비용 상승으로 이어진다.As the electroplating formed on the conductive resin 17, it can be used as long as it is deposited directly on the conductive powder by feeding power using the conductivity of the conductive powder contained in the conductive resin 17, but in that it has good precipitation properties. Electro nickel plating, electro gold plating and electro copper plating are preferable. When electrocopper plating is performed directly on the conductive powder of the conductive resin 17, electroless nickel plating or electro-nickel plating is performed, and further substitution gold plating or electroless gold plating or electrogold plating is performed, or on the conductive powder of the conductive resin 17. In the case of performing substitution gold plating, electroless gold plating, or electroplating further after direct electroplating, the oxidation of the surface of the connection terminal A 14 formed by the metal film 16 is suppressed. It is preferable at the point which can suppress the raise of a contact resistance, and can maintain solder wettability. Particularly, when the latter is subjected to electro-nickel plating directly on the conductive powder of the conductive resin 17, it is not necessary to conduct electro-copper plating as the base plating of the electro-nickel plating like the former, so that a via having a bottom having a low process number ( Just above 13), a connection terminal which ensures solder wettability can be formed. As described above, when electro-nickel plating is directly performed on the conductive powder of the conductive resin 17, the thickness of the electro-nickel plating is preferably 4 µm to 16 µm. If the thickness of the electro-nickel plating is thinner than this, the coating by the metal film 16 on the conductive resin 17 becomes insufficient and there is a possibility that the reliability is lowered. If the thickness of the electro-nickel plating is thicker than this, it leads to an increase in the cost, and there is a possibility that the adhesion of the metal film 16 decreases due to an increase in the plating stress. In addition, when electroplating is performed on electroplating nickel, the thickness of electroplating is preferably 0.5 µm to 1.5 µm. If the thickness of the electro-gold plating is thinner than this, the effect of suppressing the surface oxidation decreases, while if the thickness of the electro-gold plating is thicker than this, the cost is increased.

도전수지(17) 위에는, 접속단자Ａ(14)가 설치된다. 접속단자Ａ(14)는, 외부 기판과 전기적으로 접속하기 위한 것이며, 본 발명의 반도체소자 탑재용 패키지 기판(1)이 ＰｏＰ에 있어서의 하부 기판(33)으로서 이용되는 경우, 또는 본 발명의 반도체 패키지(36)가 ＰｏＰ에 있어서의 하부 패키지(35)로서 이용되는 경우는, 상부 기판(32)(다른 반도체소자 탑재용 패키지 기판(1)) 또는 상부 패키지(34)(다른 패키지 기판)와의 접속을 위한 접속단자로서 이용된다.The connection terminal A 14 is provided on the conductive resin 17. The connection terminal A 14 is for electrically connecting with an external substrate, and when the semiconductor element mounting package substrate 1 of the present invention is used as the lower substrate 33 in the PI, or the semiconductor of the present invention. When the package 36 is used as the lower package 35 in the PI, it is connected to the upper substrate 32 (package substrate 1 for mounting another semiconductor element) or the upper package 34 (other package substrate). It is used as a connection terminal for.

도전수지(17)를 충전하여 경화한 후에, 바닥을 가진 비아(13)보다 상방으로 튀어나온 도전수지(17)에 대해 행하는 연마로서는, 예를 들면 버프 연마나 벨트 샌더 등을 이용하는 물리적 연마를 사용할 수 있다. 그 중에서도 버프 롤에 의한 기계 연마가 바람직하며, 버프의 번수(番手)는, 600번, 800번, 1000번, 혹은 그들을 조합하여 사용한다. 버프 롤로서는, 예를 들면, 구멍 메움 수지 연마용 ＪＰ버프 몬스터 V3/V3－D2(쟈부로 고교제 상품명)을 사용할 수 있다. 또한, 연마 전류는 0.1Ａ∼2.OＡ 정도로 연마를 행하지만, 깎아내는 도전수지(17)의 양에 따라 전류 값도 조정한다. 바람직하게는 1.OＡ∼1.4Ａ 정도이다.After the conductive resin 17 is filled and cured, the polishing performed on the conductive resin 17 protruding upward from the bottomed via 13 may be, for example, buffing or physical polishing using a belt sander. Can be. Among them, mechanical polishing by a buff roll is preferable, and the number of times of buffing is used 600 times, 800 times, 1000 times, or a combination thereof. As the buff roll, for example, a hole filling resin polishing WP buff monster V3 / V3-D2 (trade name, manufactured by Jaburo Kogyo Co., Ltd.) can be used. The polishing current is polished at about 0.1A to 2.0A, but the current value is also adjusted in accordance with the amount of the conductive resin 17 to be scraped off. Preferably they are about 1.OA-1.4A.

접속단자Ａ(14)의 형성의 일례로서는, 우선, 바닥을 가진 비아(13) 안에 충전한 도전수지(17) 위에, 금속피막(16)을 형성함으로써 행해진다. 예를 들면, 바닥을 가진 비아(13) 안에 도전수지(17)를 충전한 후, 연마하고, 도전수지(17) 표면을 캐비티재(7)와 같은 높이로 함과 아울러, 미리 캐비티재(7) 위에 구비하는 동박(銅箔)(40)을 노출시킨다(여기서, 도전수지(17)를 충전하기 전에 바닥을 가진 비아(13) 안에 금속피복(18)을 행한 경우는, 금속피복(18)을 노출시킴.). 그리고 노출된 동박(40)(또는 금속피복(18))과 도전수지(17) 위에 도금 레지스트(도시하지 않음.)를 형성한 후, 무전해 도금 또는 전기 도금으로 금속피막(16)을 형성하고, 이것을 에칭 레지스트로 하여 에칭함으로써, 불필요한 부분의 동박(40)을 제거하여 접속단자Ａ(14)를 형성한다. 무전해 도금은, 무전해 동도금, 무전해 니켈도금, 무전해 금도금 등을 이용할 수 있으며, 전기 도금은, 전기 동도금, 전기 니켈도금, 전기 금도금 등을 이용할 수 있다. 이 경우의 무전해 도금으로서는, 촉매 부여를 행하지 않아도 도전수지(17) 위로의 석출성이 좋다는 점에서, 무전해 니켈도금이나 무전해 금도금이 바람직하다. 전기 도금으로서는, 도전수지(17) 위로의 석출성이 좋다는 점에서, 전기 니켈도금이나 전기 금도금이 바람직하다. 이와 같이, 도전수지(17)와 랜드 패턴에만 선택적으로 직접 금속피막(16)을 형성할 수 있음에 의해, 캐비티재(7) 위의 다른 부분의 도체 두께를 얇게 할 수 있으므로, 미세한 피치의 단자가 형성되기 쉬워, 고밀도화를 도모하는 것이 가능하게 된다.As an example of the formation of the connection terminal A 14, first, the metal film 16 is formed on the conductive resin 17 filled in the bottomed via 13. For example, after filling the conductive resin 17 into the bottomed via 13, the conductive resin 17 is polished, and the surface of the conductive resin 17 is flush with the cavity material 7, and the cavity material 7 is previously formed. The copper foil 40 provided on the upper surface of the metal sheet is exposed. (In the case where the metal coating 18 is performed in the bottomed via 13 before the conductive resin 17 is filled, the metal coating 18 is applied.) Exposure.). After forming a plating resist (not shown) on the exposed copper foil 40 (or the metal coating 18) and the conductive resin 17, the metal coating 16 is formed by electroless plating or electroplating. By etching this as an etching resist, the copper foil 40 of an unnecessary part is removed and the connection terminal A14 is formed. Electroless plating may use electroless copper plating, electroless nickel plating, electroless gold plating, etc., and electroplating may use electro copper plating, electro nickel plating, electroplating, and the like. As the electroless plating in this case, electroless nickel plating or electroless gold plating is preferable in that the precipitation property on the conductive resin 17 is good even without applying the catalyst. As electroplating, electroplating nickel plating and electroplating are preferable at the point that the precipitation property on the conductive resin 17 is good. As described above, since the metal film 16 can be selectively formed directly only on the conductive resin 17 and the land pattern, the conductor thickness of other portions on the cavity material 7 can be made thin. Is easily formed, and the density can be increased.

반도체소자(2)는, 캐비티층(5)측의 면의 캐비티부(9)에 대응하는 영역에 탑재된다. 반도체소자(2)의 탑재는, 예를 들면 다이 본드 필름으로 베이스층(6) 위에 접착되고, 와이어 본드 단자(12)와 본딩 와이어(4)에 의해 반도체소자(2)와 전기적으로 접속된다. 이 반도체소자(2)의 베이스층(6)으로의 탑재는, 접속단자Ｃ(27)(도 6)를 이용하여, 플립 칩 접속이나 도전성 접착제에 의한 접속을 이용할 수도 있다.The semiconductor element 2 is mounted in a region corresponding to the cavity portion 9 on the surface of the cavity layer 5 side. The semiconductor element 2 is mounted on the base layer 6 with a die bond film, for example, and is electrically connected to the semiconductor element 2 by the wire bond terminal 12 and the bonding wire 4. Mounting of the semiconductor element 2 on the base layer 6 may use flip chip connection or connection with a conductive adhesive, using the connection terminal C 27 (FIG. 6).

반도체소자(2)는, 습기 등의 환경으로부터 보호하기 위해, 봉지제(3)에 의해 봉지된다. 이와 같은 봉지제(3)로서, 에폭시 수지, 폴리이미드 수지, 실리콘, 우레탄페녹시계 수지, 폴리에스테르계 수지, 아크릴계 수지 외에, 열경화성 수지, 열가소성 수지 등을 이용할 수 있다.The semiconductor element 2 is sealed by the sealing agent 3 in order to protect it from the environment, such as moisture. As such a sealing agent 3, a thermosetting resin, a thermoplastic resin, etc. can be used besides an epoxy resin, a polyimide resin, silicone, a urethane phenoxy resin, a polyester resin, an acrylic resin.

실시예Example

이하에, 본 발명의 실시예를 설명하지만, 본 발명은 본 실시예에 한정되지 않는다.EMBODIMENT OF THE INVENTION Although the Example of this invention is described below, this invention is not limited to this Example.

(실시예 1)(Example 1)

[캐비티층의 제작][Production of cavity layer]

도 3에 나타내는 바와 같이, 캐비티재(7)로서, 양면에 두께 12㎛의 동박을 붙인 두께 0.2㎜의 에폭시 수지 유리포 동 피복 적층판인 MCL－E679F(히다치 가세 고교 가부시키가이샤제, 상품명)를 준비했다. NC 드릴머신인 MARK－100(히다치 세이코 가부시키가이샤제, 상품명)에 의해, 가이드구멍(도시하지 않음.)과 관통구멍Ａ(24)를 뚫었다.As shown in FIG. 3, MCL-E679F (made by Hitachi Kasei Kogyo Co., Ltd. brand name) which is the epoxy resin glass cloth clad laminated board of thickness 0.2mm which stuck the copper foil of thickness 12micrometer on both surfaces as the cavity material 7 was used. Ready. The guide hole (not shown) and the through-hole A24 were drilled by MARK-100 (made by Hitachi Seiko Co., Ltd.) which is an NC drill machine.

다음으로, 캐비티재(7)의 동박 표면에, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W425(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 위에 네거티브형(型) 마스크를 붙이고, 자외선으로 노광하여, 회로를 소부(燒付)하고, 1 질량%의 탄산 나트륨 수용액으로 현상하고, 에칭 레지스트를 형성한 후, 동박(40) 위의 에칭 레지스트가 없는 부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2㎫, 속도 3.5m/분의 조건으로 행하고, 또한, 3 질량% 수산화 나트륨 수용액을 분무하여 에칭 레지스트를 박리제거해서, 동(銅) 패턴을 형성했다. 이에 의해, 한쪽 면에 대해서는, 관통구멍Ａ(40)의 둘레에 고리형 링이 되는 내층회로(19)를 형성했다. 다른쪽 면, 즉 접속단자Ａ(14)를 형성하는 면에 대해서는, 거의 전면(全面)에 동박(40)을 남겼다.Next, on the copper foil surface of the cavity material 7, dry film H-W425 (made by Hitachi Chemical Co., Ltd., brand name) for ultraviolet curing type etching resists by a laminator, pressure 0.2 Mpa, temperature 110 degreeC, speed 1.5 m / It is temporarily crimped under the conditions of minutes, and then a negative mask is attached thereon, and it is exposed by ultraviolet-ray, the circuit is baked, it develops with 1 mass% sodium carbonate aqueous solution, and an etching resist is carried out. After forming, by spray-spraying the part without the etching resist on the copper foil 40 with the cupric chloride etching liquid which consists of a cupric chloride, hydrochloric acid, and a sulfuric acid fruit water, it is 0.2 Mpa pressure, 3.5 m / min. It carried out on condition of, and also sprayed 3 mass% sodium hydroxide aqueous solution, peeling off the etching resist, and the copper pattern was formed. Thereby, the inner layer circuit 19 which becomes an annular ring was formed in the circumference | surroundings of the through-hole A40 about one surface. About the other surface, ie, the surface which forms the connection terminal A14, the copper foil 40 was left in almost the whole surface.

다음으로, 접착제(8)로서, 두께 25㎛의 에폭시계 드라이 필름 형상의 접착시트 AS2600(히다치 가세 고교 가부시키가이샤제, 상품명)을 이용하여, 라미네이터에 의해, 90℃의 온도에서, 압력을 0.4㎫로 하고, 이송속도 0.4m/분으로, 가열·가압하여, 캐비티재(7)에 임시로 부착했다. 다음으로, 접착시트에는, 캐비티재(7)에 형성된 관통구멍Ａ(24)에 맞추어, 개구부를 타발금형으로 형성했다. 다음으로, NC 루터기(機)를 이용하여, 12㎜×12㎜ 크기의 개구(25)를 형성했다. 접착제로서 이용한 접착시트의 저장 탄성률은, 50℃에서 약 300㎫, 수지 플로우량은 약 300㎛였다.Next, using an adhesive sheet AS2600 (made by Hitachi Kasei Kogyo Co., Ltd., brand name) of the epoxy type dry film shape of thickness 25 micrometers as an adhesive agent 8, by a laminator, the pressure was 0.4 at the temperature of 90 degreeC. It was set as MPa, and it heated and pressed at the feed rate of 0.4 m / min, and adhered temporarily to the cavity material 7. Next, in the adhesive sheet, an opening was formed in a punching die in accordance with the through hole A 24 formed in the cavity material 7. Next, the opening 25 of 12 mm x 12 mm size was formed using NC stump. The storage elastic modulus of the adhesive sheet used as the adhesive was about 300 MPa and the resin flow amount was about 300 µm at 50 ° C.

[베이스층의 제작][Production of base layer]

도 4에 나타내는 바와 같이, 베이스재ａ(28)로서, 양면에 두께 12㎛의 동박을 붙인 두께 0.06㎜의 에폭시 수지 유리포 동 피복 적층판인 MCL－E679F(히다치 가세 고교 가부시키가이샤제, 상품명)에 NC 드릴머신인 MARK－100(히다치 세이코 가부시키가이샤제, 상품명)에 의해, 관통구멍Ｂ(39)을 뚫었다.As shown in FIG. 4, MCL-E679F (made by Hitachi Chemical Co., Ltd., brand name) which is an epoxy resin glass-clad laminated board of thickness 0.06mm which stuck 12-micrometer-thick copper foil on both surfaces as the base material a28. The through hole # 39 was drilled by MARK-100 (trade name, manufactured by Hitachi Seiko Co., Ltd.), which is an NC drill machine.

다음으로, 이 관통구멍Ｂ(39)의 디스미어 처리를 과망간산 나트륨 수용액에 온도 85℃에서 6분간의 조건으로 행하고, 무전해 동도금인 CUST201(히다치 가세 고교 가부시키가이샤제, 상품명), 황산구리 10g/L, EDTA 40g/L, 포르말린 10㎖/L, pH 12.2)에 온도 24℃, 시간 30분의 조건으로, 관통구멍Ｂ(39) 안을 포함하는 베이스재ａ(28)의 전면(全面)에 0.5㎛의 바탕 동도금을 행했다. 다음으로, 황산 동도금으로 온도 30℃, 전류 밀도 1.5Ａ/d㎡, 시간 60분의 조건으로, 관통구멍Ｂ(39) 안을 포함하는 베이스재ａ(28)의 전면(全面)에, 도금 두께 20㎛의 전기 동도금(41)을 형성했다.Next, the desmear process of this through hole 39 is performed to the sodium permanganate aqueous solution on the conditions of the temperature of 85 degreeC for 6 minutes, CUST201 (made by Hitachi Chemical Co., Ltd., brand name) which is electroless copper plating, 10 g / of copper sulfates L, EDTA 40 g / L, formalin 10 mL / L, pH 12.2) at a temperature of 24 ° C. and a time of 30 minutes, 0.5 on the entire surface of the base material a 28 including the through hole 39. Background copper plating was performed. Next, a plating thickness of 20 was applied to the entire surface of the base material a 28 including the through hole 39 in the conditions of 30 ° C., a current density of 1.5 A / dm 2, and a time of 60 minutes with copper sulfate. An electrocopper plating 41 having a thickness was formed.

다음으로, 베이스재ａ(28)의 동박(40) 표면에, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W425(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 상면에 네거티브형 마스크를 붙이고, 자외선으로 노광하여, 회로를 소부하고, 1 질량%의 탄산 나트륨 수용액으로 현상하고, 에칭 레지스트를 형성하고, 그 에칭 레지스트가 없는 동박(40) 부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2㎫, 속도 3.5m/분의 조건으로 행하며, 또한, 3 질량% 수산화 나트륨 수용액을 분무해서 에칭 레지스트를 박리제거하여, 베이스재ａ(28)의 표리(表裏)에 회로를 형성했다.Next, on the copper foil 40 surface of the base material a28, dry film H-W425 (made by Hitachi Chemical Co., Ltd., brand name) for ultraviolet curing type etching resists by a laminator, pressure 0.2 Mpa, temperature 110 degreeC, It is temporarily crimped under the condition of a speed of 1.5 m / min, and then a negative mask is attached to the upper surface thereof, exposed with ultraviolet light, the circuit is baked, developed with an aqueous solution of 1% by mass sodium carbonate, and an etching resist is formed. The copper foil 40 without the etching resist was spray-sprayed with a cupric chloride etching solution composed of cupric chloride, hydrochloric acid, and sulfuric acid fruit water under a condition of 0.2 MPa pressure and a speed of 3.5 m / min. Furthermore, the etching resist was peeled off by spraying 3 mass% sodium hydroxide aqueous solution, and the circuit was formed in the front and back of the base material a28.

다음으로, 베이스재ｂ(29), 베이스재ｃ(30)로서, 두께 0.06㎜의 에폭시 수지 유리직물포 프리프레그인 GEA－679NUJY(히다치 가세 고교 가부시키가이샤제, 상품명)를 준비했다. 또한, 동박(40)으로서, 두께 12㎛의 동박인 3EC－VLP－12(미츠이 긴조쿠 고교 가부시키가이샤제, 상품명)를 준비했다. 이들 에폭시 수지 유리직물포 프리프레그를, 먼저, 준비한 베이스재ａ(28)의 양면의 회로 위에 겹치고, 또한, 두께 12㎛의 동박(40)을 그 위에 겹치고, 진공 프레스를 이용해서, 압력 3㎫, 온도 175℃, 유지 시간 1.5시간의 조건으로 가압·가열하여 일체로 적층했다. 이와 같이, 베이스재ａ(28)의 한쪽 면에 베이스재ｂ(29)와 동박(40)을, 다른쪽 면에 베이스재ｃ(30)와 동박(40)을 일체로 적층함으로써, 베이스재(21)를 제작했다.Next, GEA-679NUJY (made by Hitachi Chemical Co., Ltd., brand name) which is an epoxy resin glass fabric prepreg of thickness 0.06mm was prepared as base material # 29 and base material c30. Moreover, as the copper foil 40, 3EC-VLP-12 (Mitsui Kinzoku Kogyo Co., Ltd. brand name) which is copper foil of thickness 12micrometer was prepared. These epoxy resin glass fabric prepregs are first superimposed on the circuits on both sides of the prepared base material a28, and the copper foil 40 having a thickness of 12 µm is superimposed thereon, and the pressure is 3 MPa using a vacuum press. Pressurized and heated on the conditions of the temperature of 175 degreeC and holding time of 1.5 hours, and it laminated | stacked integrally. In this way, the base material (29) and the copper foil 40 are laminated on one surface of the base material a28, and the base material c 30 and the copper foil 40 are integrally laminated on the other surface. 21).

다음으로, 베이스재(21)의 동박(40) 표면에, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W425(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 상면에 네거티브형 마스크를 붙이고, 자외선으로 노광하여, 회로를 소부하고, 1 질량%의 탄산 나트륨 수용액으로 현상하고, 에칭 레지스트를 형성하고, 그 에칭 레지스트가 없는 동(銅) 부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2㎫, 속도 3.5m/분의 조건으로 행하고, 또한, 3 질량% 수산화 나트륨 수용액을 분무해서 에칭 레지스트를 박리제거하여, 컨포멀 마스크(22)를 형성했다.Next, on the copper foil 40 surface of the base material 21, dry film H-W425 (made by Hitachi Kasei Kogyo Co., Ltd., brand name) for ultraviolet curable etching resists by a laminator, pressure 0.2 Mpa, temperature 110 degreeC, speed Temporarily crimped under the condition of 1.5 m / min, then a negative mask was attached to the upper surface thereof, exposed with ultraviolet light, the circuit was baked, developed with an aqueous solution of 1% by mass sodium carbonate, and an etching resist was formed. The copper part without the etching resist is spray-sprayed with a cupric chloride etching solution composed of cupric chloride, hydrochloric acid, and sulfuric acid fruit water under conditions of a pressure of 0.2 MPa and a speed of 3.5 m / min, Furthermore, the etching resist was peeled off by spraying 3 mass% sodium hydroxide aqueous solution, and the conformal mask 22 was formed.

다음으로, 베이스재(21)에, NC 레이저가공기 MARK－20(히다치 세이코 가부시키가이샤제, 상품명)를 이용해서, 구멍 지름 φ 0.26, 출력 5OOＷ, 펄스 폭 15㎲, 발사 수 15의 조건으로 가공하여 레이저구멍(26)을 형성하고, 이어서, 이 레이저구멍(26)의 디스미어 처리를 과망간산 나트륨 수용액에 온도 85℃로 6분간의 조건으로 행하고, 무전해 동도금인 CUST201(히다치 가세 고교 가부시키가이샤제, 상품명), 황산구리 10g/L, EDTA 40g/L, 포르말린 10㎖/L, pH 12.2)으로 온도 24℃, 시간 30분의 조건으로, 레이저구멍(26) 안을 포함하는 베이스재(21)의 전면(全面)에 0.5㎛의 바탕 동도금을 행했다.Next, the base material 21 is processed under the conditions of a hole diameter φ 0.26, an output of 50 kHz, a pulse width of 15 s, and the number of shots 15 using an NC laser processing machine MARK-20 (manufactured by Hitachi Seiko Co., Ltd.). The laser hole 26 was formed, and then the desmear process of this laser hole 26 was performed in the sodium permanganate aqueous solution on condition of 6 minutes at the temperature of 85 degreeC, CUST201 (Hitachi Kasei Kogyo Co., Ltd. which is an electroless copper plating) First, a brand name), copper sulfate 10 g / L, EDTA 40 g / L, formalin 10 ml / L, pH 12.2) of the base material 21 contained in the laser hole 26 under conditions of temperature 24 ℃, time 30 minutes Background copper plating of 0.5 micrometer was performed on the whole surface.

다음으로, 황산 동도금으로 온도 30℃, 전류 밀도 1.5Ａ/d㎡, 시간 60분의 조건으로, 레이저구멍(26) 안을 포함하는 베이스재ｂ(29), 베이스재ｃ(30)의 전면(全面)에, 도금 두께 20㎛의 전기 동도금을 형성했다.Next, the entire surface of the base material 29 and the base material 30 including the inside of the laser hole 26 under conditions of a temperature of 30 ° C., a current density of 1.5 A / dm 2 and a time of 60 minutes with copper sulfate. ), An electroplated copper plating having a plating thickness of 20 µm was formed.

다음으로, 베이스재(21)의 전기 동도금 표면에, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W475(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 상면에 네거티브형 마스크를 붙이며, 자외선으로 노광하여, 회로를 소부하고, 1 질량%의 탄산 나트륨 수용액으로 현상하며, 에칭 레지스트를 형성하고, 그 에칭 레지스트가 없는 동 부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2㎫, 속도 3.5m/분의 조건으로, 회로를 형성하고, 이어서, 3 질량% 수산화 나트륨 수용액을 분무하여 에칭 레지스트 박리제거를 행했다. 이에 의해, 접속패드(11), 접속단자Ｂ(15) 등을 포함하는 회로를 형성했다. 이때의 접속단자Ｂ(15)의 지름은 φ 0.3㎜, 피치는 0.5㎜였다.Next, dry film H-W475 (made by Hitachi Kasei Kogyo Co., Ltd., brand name) for ultraviolet curing etching resists is laminated by the laminator on the surface of the electrical copper plating of the base material 21 with a pressure of 0.2 Mpa, temperature 110 degreeC, and speed 1.5 m. Temporarily crimped under the conditions of / min, and then a negative mask was attached to the upper surface thereof, followed by exposure to ultraviolet light to bake the circuit, develop with an aqueous solution of 1% by mass sodium carbonate, form an etching resist, and etch the same. The copper part without a resist was spray-sprayed, and a circuit was formed by the cupric chloride etching liquid which consists of a cupric chloride, hydrochloric acid, and sulfuric acid fruit water on the conditions of a pressure of 0.2 Mpa and a speed of 3.5 m / min, and then And 3 mass% sodium hydroxide aqueous solution were sprayed to remove the etching resist. Thereby, the circuit containing the connection pad 11, the connection terminal # 15, etc. was formed. At this time, the diameter of the connection terminal Ｂ 15 was φ 0.3 mm and the pitch was 0.5 mm.

다음으로, 회로 형성을 행한 베이스재(21)의 표면에, 액상 레지스트인 PSR－4000(타이요 잉키 세이조오 가부시키가이샤제, 상품명)를 인쇄하고, 80℃에서 20분간 건조한 후, 그 상면에 네거티브형 마스크를 붙여, 자외선으로 노광하고, 또한, 1.5 질량% 탄산 나트륨 수용액으로 현상하며, 자외선 1J/㎠의 조사에 의해 더욱더 경화를 행하고, 150℃에서 60분간 건조한 후, 감광성 수지층(10)으로서의 솔더 레지스트(23)를 형성하여, 베이스층(6)을 제작했다. 또한, 이 솔더 레지스트(23)(감광성 수지층(10))의 형성은, 베이스재(21)의 접속패드(11)를 형성한 면측에만 형성하고, 다른쪽 면에는 형성하지 않았다.Next, PSR-4000 (Taiyo Inky Seizo Co., Ltd. brand name) which is a liquid resist was printed on the surface of the base material 21 which performed circuit formation, and after drying at 80 degreeC for 20 minutes, it is negative to the upper surface. After attaching a type | mold mask, exposing with ultraviolet-ray, developing with 1.5 mass% sodium carbonate aqueous solution, hardening further by irradiation of 1J / cm <2> of ultraviolet rays, and drying at 150 degreeC for 60 minutes, and then as a photosensitive resin layer 10 The soldering resist 23 was formed and the base layer 6 was produced. In addition, formation of this soldering resist 23 (photosensitive resin layer 10) was formed only in the surface side in which the connection pad 11 of the base material 21 was formed, and was not formed in the other surface.

[반도체소자 탑재용 패키지 기판의 제작][Production of Package Substrate for Semiconductor Device Loading]

다음으로, 도 5에 나타내는 바와 같이, 캐비티층(5)의 접착제(8)를 임시로 부착한 면과, 베이스층(6)의 감광성 수지층(10)(솔더 레지스트(23))을 형성한 면이 서로 마주보도록 겹치고, 진공 프레스를 이용해서, 압력 3㎫, 온도 175℃, 유지 시간 1.5시간의 조건으로 가압·가열해 일체로 적층하여, 반도체소자 탑재용 패키지 기판(1)으로 했다. 이때, 캐비티층(5)에 형성된 관통구멍Ａ(24)이, 베이스층(6)에 설치된 접속패드(11)에 의해 막히도록 적층되어, 접속패드(11)를 저면으로 한 바닥을 가진 비아(13)가, 캐비티층(5)에 형성된다.Next, as shown in FIG. 5, the surface which temporarily attached the adhesive agent 8 of the cavity layer 5, and the photosensitive resin layer 10 (solder resist 23) of the base layer 6 were formed. The surfaces were stacked so as to face each other, and were pressurized and heated under a condition of a pressure of 3 MPa, a temperature of 175 ° C, and a holding time of 1.5 hours using a vacuum press to be integrally stacked to form a package substrate 1 for mounting a semiconductor element. At this time, the through hole A 24 formed in the cavity layer 5 is laminated so as to be blocked by the connection pad 11 provided in the base layer 6, and has a bottom having a bottom having the connection pad 11 at the bottom ( 13 is formed in the cavity layer 5.

다음으로, 이 바닥을 가진 비아(13) 안에, 베이스재(21)의 경우와 마찬가지로 하여, 바닥을 가진 비아(13) 안의 디스미어 처리를 행하고, 바닥을 가진 비아(13) 안을 포함하는 반도체소자 탑재용 패키지 기판(1)의 전면(全面)에 0.5㎛의 바탕 동도금을 행했다.Next, in the bottomed via 13, a desmear process is performed in the bottomed via 13 in the same manner as in the case of the base material 21, and the semiconductor element including the bottomed via 13. 0.5 µm of ground copper plating was performed on the entire surface of the package substrate 1 for mounting.

다음으로, 바탕 동도금 표면에, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W475(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 상면에 네거티브형 마스크를 붙이며, 자외선으로 노광하여, 도금이 불필요한 부분(캐비티부(9) 안 및 베이스층(6)의 접속단자Ｂ(15)를 가지는 면)에 도금 레지스트(43)를 형성했다. 또한, 캐비티부(9)는, 전기 동도금이 되지 않도록, 도금 레지스트(43)로 완전히 피복했다. 다음으로, 황산 동도금으로, 온도 30℃, 전류 밀도 1.5Ａ/d㎡, 시간 60분의 조건으로, 도금 두께 20㎛의 전기 동도금(41)에 의해 금속피복(18)을 형성하고, 이어서, 3 질량% 수산화 나트륨 수용액을 분무하여 도금 레지스트(43)의 박리제거를 행했다.Next, dry film H-W475 (made by Hitachi Kasei Kogyo Co., Ltd., brand name) for UV cure etching resist is temporarily applied to a base copper plating surface on condition of pressure 0.2 Mpa, temperature 110 degreeC, and speed 1.5 m / min. After that, a negative mask is attached to the upper surface, and exposed to ultraviolet rays, and plating is performed on a portion where plating is unnecessary (a surface having connection terminals 15 15 in the cavity 9 and the base layer 6). The resist 43 was formed. In addition, the cavity part 9 was completely covered with the plating resist 43 so that it might not become an electroplating. Next, with copper sulfate, a metal coating 18 is formed by electroplating 41 having a plating thickness of 20 μm under conditions of a temperature of 30 ° C., a current density of 1.5 A / dm 2, and a time of 60 minutes, followed by 3 The mass% sodium hydroxide aqueous solution was sprayed, and the plating resist 43 was peeled off.

다음으로, 황산과수 에칭 조성으로 이루어지는 코브라 에칭액(에바라유지라이트 가부시키가이샤제, 상품명)을 이용하여, 캐비티부(9) 안에 석출한 바탕 동도금(도시하지 않음.)을, 온도 50℃, 스프레이 압력 0.2㎫, 속도 1.0m/분의 조건으로 에칭하고, 이어서, 과망간산 나트륨 수용액, 온도 85℃로 15분간의 조건으로 촉매 제거를 행했다.Next, the base copper plating (not shown) which precipitated in the cavity part 9 using the Cobra etching liquid (made by Ebara Yujilite Co., Ltd., brand name) which consists of a sulfuric acid fruit water etching composition is temperature 50 degreeC, Etching was carried out under the conditions of a spray pressure of 0.2 MPa and a speed of 1.0 m / min, and then the catalyst was removed under conditions of 15 minutes at an aqueous sodium permanganate solution and a temperature of 85 ° C.

다음으로, 반도체소자 탑재용 패키지 기판(1)의 바닥을 가진 비아(13)(구멍 지름 φ 약 0.2㎜, 깊이 약 0.25㎜) 안에, 도전수지(17)로서 AE1244(타츠타 덴센 가부시키가이샤제, 상품명)을 스크린 인쇄법으로 충전했다. 스크린 인쇄에는, 바닥을 가진 비아(13) 안으로의 기포 잔류를 없애기 위해, 진공 인쇄장치 VE500(토레 엔지니어링 가부시키가이샤제 상품명)를 이용했다. 충전한 도전수지(17)를 완전 경화하기 위해, 반도체소자 탑재용 패키지 기판(1) 전체를 110℃로 15분간 가열하고, 170℃로 60분간 더 가열했다. 이때, 도전수지(17)는, 바닥을 가진 비아(13)의 입구의 랜드 패턴보다 튀어나온 상태였다.Next, in the via 13 (hole diameter phi about 0.2 mm, depth about 0.25 mm) having a bottom of the package substrate 1 for mounting a semiconductor element, AE1244 (manufactured by Tatsuta Densen Co., Ltd.) as the conductive resin 17 was formed. , Brand name) were filled by screen printing. For screen printing, vacuum printing apparatus VE500 (trade name manufactured by Tore Engineering Co., Ltd.) was used to eliminate bubble residues in the bottomed vias 13. In order to completely harden the filled conductive resin 17, the whole semiconductor substrate mounting package substrate 1 was heated at 110 degreeC for 15 minutes, and was further heated at 170 degreeC for 60 minutes. At this time, the conductive resin 17 protruded more than the land pattern of the inlet of the bottomed via 13.

다음으로, 버프 연마기(가부시키가이샤 이시이효키제)를 사용하여, 바닥을 가진 비아(13) 입구의 전기 동도금(41)의 표면이 노출되고, 도전수지(17)와 전기 동도금(41)이 평활하게 될 때까지 연마했다. 사용한 버프 롤의 번수는, 600번, 800번, 1000번을 조합하여 사용했다. 버프 롤로서는, 구멍 메움 수지 연마용 ＪＰ버프 몬스터 V3/V3－D2(쟈부로 고교제 상품명)를 사용했다. 또한, 연마 전류는 1.2Ａ였다.Next, using a buffing grinder (manufactured by Ishihi Hyoki Co., Ltd.), the surface of the electroplated copper 41 at the inlet 13 having the bottom is exposed, and the conductive resin 17 and the electroplated copper 41 are smoothed. Polished until done. The number of times of the used buff roll was used combining 600, 800, and 1000 times. As the buff roll, JP Buff monster V3 / V3-D2 (product of Jaburo Kogyo Co., Ltd.) for hole filling resin polishing was used. In addition, the polishing current was 1.2 A.

다음으로, 전기 동도금(41) 표면에, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W475(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 상면에 네거티브형 마스크를 붙이며, 자외선으로 노광하여, 도금이 불필요한 부분에 도금 레지스트(43)를 형성했다. 또한, 캐비티부(9) 안의 와이어 본드 단자(12)와 접속단자Ｂ(15)는, 도금되도록 하기 때문에, 도금 레지스트(43)로는 피복하지 않았다.Next, dry film H-W475 (made by Hitachi Kasei Kogyo Co., Ltd., brand name) for UV cure etching resists was applied to the surface of the copper copper plating 41 by a laminator, and the pressure was 0.2 Mpa, temperature 110 degreeC, and the speed of 1.5 m / min. It was temporarily crimped under the conditions, and then a negative mask was attached to the upper surface thereof, followed by exposure to ultraviolet rays to form a plating resist 43 in a portion where plating was unnecessary. In addition, since the wire bond terminal 12 and the connection terminal 15 15 in the cavity 9 were plated, they were not covered with the plating resist 43.

다음으로, 연마 후의 도전수지(17) 위에 촉매를 부여하거나, 디스미어 처리를 행함이 없이, 직접 무전해 도금에 의해 금속피막(16)을 형성했다(도전수지(17) 이외의 부분은, 도시를 생략함.). 구체적으로는, 일반적으로 무전해 도금의 전(前)처리로 행해지는 탈지(脫脂)와 소프트 에칭, 산(酸)세정을 행한 후, 무전해 니켈도금액 NiPS100(히다치 가세 고교 가부시키가이샤제, 상품명)을 이용해서, 액온도 85℃로, 시간 20분의 조건으로, 침지처리를 행해, 니켈도금을 5㎛ 석출시키고, 또한, 치환 금도금액(液) HGS－500(히다치 가세 고교 가부시키가이샤제, 상품명)에 액체 온도 80℃로, 시간 10분의 조건으로 침지처리하며, 환원형 금도금액인 HGS－2000(히다치 가세 고교 가부시키가이샤제, 상품명)에, 액체 온도 65℃로, 시간 20분의 조건으로, 금도금을 0.5㎛의 두께로 석출시켰다. 이에 의해, 반도체소자 탑재용 패키지 기판(1)의 한쪽 면에 설치된 접속단자Ａ(14), 다른쪽 면에 설치된 접속단자Ｂ(15) 및 캐비티부(9) 안의 와이어 본드 단자(12)(접속단자Ｃ(27)를 가지는 경우는 접속단자Ｃ(27)를 포함.)의 표면에, 땜납 볼 접속이나 와이어 본드 접속을 위한 니켈·금도금층을 형성했다. 또한, 이와 같이 도전수지(17) 위에 금속피막(16)을 형성함과 동시에, 캐비티부(9) 안에 노출된 베이스층(6) 위의 와이어 본드 단자(12)가 되는 전기 동도금(41) 위, 및 접속단자Ｂ(15) 위에도, 도전수지(17) 위와 마찬가지로, 니켈도금과 금도금을 행했다(도시하지 않음.).Next, the metal film 16 was formed by electroless plating directly without applying a catalyst or performing a desmear treatment on the conductive resin 17 after polishing (parts other than the conductive resin 17 are shown in FIG. Omitted.). Specifically, after performing degreasing, soft etching, and acid washing generally performed by pretreatment of electroless plating, an electroless nickel plating solution NiPS100 (manufactured by Hitachi Chemical Co., Ltd.), Immersion treatment was carried out at a liquid temperature of 85 ° C. under a condition of 20 minutes for a nickel plating solution to precipitate 5 μm of nickel plating solution, and the replacement gold plating solution HGS-500 (Hitachi Kasei Kogyo Co., Ltd.). And immersion treatment at a liquid temperature of 80 ° C. under a condition of 10 minutes, and at a liquid temperature of 65 ° C. for HGS-2000 (trade name, manufactured by Hitachi Chemical Co., Ltd.), which is a reduced gold plating solution. Under the condition of minutes, gold plating was deposited to a thickness of 0.5 mu m. Thereby, the connection terminal A 14 provided in one side of the package substrate 1 for semiconductor element mounting, the connection terminal X 15 provided in the other side, and the wire bond terminal 12 in the cavity 9 (connection) In the case of having the terminal C 27, a nickel-gold plated layer for solder ball connection or wire bond connection was formed on the surface of the connection terminal C 27. In addition, as described above, the metal film 16 is formed on the conductive resin 17, and at the same time, on the electric copper plating 41 that becomes the wire bond terminal 12 on the base layer 6 exposed in the cavity 9. Nickel plating and gold plating were carried out on the connection terminal # 15 and the conductive terminal 17 as well as on the conductive resin 17 (not shown).

다음으로, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W475(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 상면에 네거티브형 마스크를 붙이며, 자외선으로 노광하여, 회로를 소부하고, 1 질량%의 탄산 나트륨 수용액으로 현상하며, 에칭 레지스트를 형성하고, 그 에칭 레지스트가 없는 동 부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2㎫, 속도 3.5m/분의 조건으로, 회로를 형성하며, 이어서, 3 질량% 수산화 나트륨 수용액을 분무하여 에칭 레지스트 박리제거를 행했다. 이에 의해, 접속단자Ａ(14)를 포함하는 회로를 형성했다. 이 캐비티층(5)의 접속단자Ａ(14)의 지름은 0.25㎜, 피치는 0.4㎜이며, 베이스층(6)의 접속단자Ｂ(15)의 지름 0.3㎜, 피치 0.5㎜보다 작다.Next, the dry film H-W475 (made by Hitachi Chemical Co., Ltd., brand name) for UV cure etching resists is temporarily crimped on condition of a pressure of 0.2 Mpa, a temperature of 110 degreeC, and a speed of 1.5 m / min with a laminator. A negative mask was attached to the upper surface, exposed to ultraviolet light, the circuit was baked, developed with an aqueous solution of 1% by mass of sodium carbonate, an etching resist was formed, and a copper portion without the etching resist was sprayed by spraying, A cupric chloride etching solution composed of cupric chloride, hydrochloric acid, and sulfuric acid fruit water is used to form a circuit under conditions of a pressure of 0.2 MPa and a speed of 3.5 m / min, followed by spraying with a 3 mass% sodium hydroxide aqueous solution. Resist stripping was performed. As a result, a circuit including the connection terminal A 14 was formed. The diameter of the connection terminal A14 of this cavity layer 5 is 0.25 mm, and the pitch is 0.4 mm, and is smaller than 0.3 mm in diameter and 0.5 mm of pitch of the connection terminal # 15 of the base layer 6.

다음으로, 반도체소자 탑재용 패키지 기판(1)의 양면에, 액상 레지스트인 PSR－4000(타이요 잉키 세이조오 가부시키가이샤제, 상품명)을 인쇄하여, 80℃, 20분간 건조한 후, 그 상면에 네거티브형 마스크를 붙여, 자외선으로 노광하고, 또한, 1.5 질량% 탄산 나트륨 수용액으로 현상하며, 자외선 1J/㎠의 조사에 의해 더욱더 경화를 행하고, 150℃로 60분간 건조하여 솔더 레지스트(23)를 형성했다. 이 솔더 레지스트(23)는, 캐비티층(5)의 표면측(상면측)에 있어서는, 접속단자Ａ(14)와 동등한 높이이며, 베이스층(6)의 표면측(하면측)에 있어서는, 접속단자Ｂ(15)와 동등한 높이였다.Next, PSR-4000 (Taiyo Inky Seizo Co., Ltd. make, brand name) which is a liquid resist was printed on both surfaces of the package board | substrate 1 for semiconductor element mounting, and dried at 80 degreeC for 20 minutes, and was then negative on the upper surface. A mold mask was affixed, and it was exposed to ultraviolet-ray, developed by 1.5 mass% sodium carbonate aqueous solution, it hardened further by irradiation of 1J / cm <2> of ultraviolet rays, it dried at 150 degreeC for 60 minutes, and the soldering resist 23 was formed. . This soldering resist 23 is the height equivalent to the connection terminal A14 in the surface side (upper surface side) of the cavity layer 5, and is connected in the surface side (lower surface side) of the base layer 6 It was the same height as the terminal # 15.

[반도체 패키지의 제작][Production of Semiconductor Package]

다음으로, 도 5에 나타내는 바와 같이, 반도체소자(2)를, 반도체소자 탑재용 패키지 기판(1)의 캐비티부(9) 안에, 다이 본딩 필름(도시하지 않음.)을 이용하여 고정한 후, 이 반도체소자(2) 위에, 또 하나의 반도체소자(2)를 다이 본드 필름을 이용하여 고정했다. 그 후, 상단 및 하단의 반도체소자(2)와 반도체소자 탑재용 패키지 기판(1)의 와이어 본드 단자(12)를 본딩 와이어(4)로 접속했다. 이때, 본딩 와이어(4)를 포함하는 상단의 반도체소자(2)의 최상부는, 반도체소자 탑재용 패키지 기판(1)의 접속단자Ａ(14)와 동등 이하의 높이였다.Next, as shown in FIG. 5, after fixing the semiconductor element 2 in the cavity part 9 of the package substrate 1 for semiconductor element mounting using a die bonding film (not shown), On the semiconductor element 2, another semiconductor element 2 was fixed using a die bond film. Thereafter, the upper and lower semiconductor elements 2 and the wire bond terminals 12 of the semiconductor element mounting package substrate 1 were connected with the bonding wires 4. At this time, the uppermost part of the semiconductor element 2 of the upper end containing the bonding wire 4 was a height equal to or less than the connection terminal A 14 of the package element 1 for semiconductor element mounting.

다음으로, 트랜스퍼 몰드에 의해, 캐비티부(9) 안에 봉지제(3)를 충전해서 성형하여, 반도체 패키지(36)를 제작했다. 이때, 봉지제(3)의 최상부는, 반도체소자 탑재용 패키지 기판(1)의 접속단자Ａ(14)와 동등 이하의 높이(접속단자Ａ(14)보다 약 0.1㎜ 상방으로 튀어나오는 정도)였다.Next, the sealing agent 3 was filled in the cavity part 9 by the transfer mold, and it shape | molded, and the semiconductor package 36 was produced. At this time, the uppermost part of the encapsulant 3 was at a height equal to or less than the connection terminal A 14 of the package substrate 1 for mounting a semiconductor element (a degree that protrudes approximately 0.1 mm above the connection terminal A 14). .

[ＰｏＰ의 제작][Production of PFP]

다음으로, 접속단자Ａ(14)에 땜납 페이스트를 인쇄하고, 도 6에 나타내는 바와 같이, 상기 실시예의 반도체 패키지(36)를 하부 패키지(35)로서 사용하여, 상부 패키지(34)의 접속단자와 위치맞춤 한 후, 리플로우에 의해 반도체 패키지끼리를 접합했다. 이때, 반도체소자 탑재용 패키지 기판(1)의 캐비티부(9) 안에 봉지제(3)의 거의 전체가 수납되어, 거의 튀어나와 있지 않으므로, 반도체 패키지끼리의 접합을 위한 땜납 볼 지름은, 봉지제(3)의 높이를 고려할 필요가 없다. 이 때문에, 땜납 볼 지름은 φ 0.3㎜ 이하로 접합이 가능했다. 이 결과, 하부 패키지(35)의 봉지제(3)의 최상부가, 접속단자Ａ(14) 위에 설치된 땜납 볼(φ 0.3㎜)의 1/3 이하의 높이가 되는 상태로(즉, 단자 사이 거리(44)의 1/3 이하의 높이인 0.1㎜ 이하 정도로), 상부 패키지(34)와 접합하는 것이 가능했다.Next, a solder paste is printed on the connection terminal A 14, and as shown in FIG. 6, the semiconductor package 36 of the embodiment is used as the lower package 35, and the connection terminal of the upper package 34 is connected. After the alignment, the semiconductor packages were bonded to each other by reflow. At this time, almost all of the encapsulant 3 is accommodated in the cavity 9 of the package substrate 1 for semiconductor element mounting and hardly protrudes. Therefore, the solder ball diameter for joining the semiconductor packages is encapsulated. It is not necessary to consider the height of (3). For this reason, the solder ball diameter was able to join by 0.3 mm or less. As a result, the uppermost part of the sealing agent 3 of the lower package 35 has a height equal to or less than 1/3 of the solder ball φ 0.3 mm provided on the connection terminal A 14 (that is, the distance between the terminals). 0.1 mm or less, which is a height equal to or less than 1/3 of 44), and the upper package 34 can be joined.

(실시예 2)(Example 2)

[캐비티층의 제작][Production of cavity layer]

접착제로서 이용한 접착시트의 두께는 25㎛이고, 접착제의 저장 탄성률을 50℃에서 약 100㎫, 수지 플로우량을 약 300㎛로 조정한 것을 사용하였다. 이 이외는, 실시예 1과 마찬가지로 하여, 캐비티층을 제작했다.The thickness of the adhesive sheet used as an adhesive agent was 25 micrometers, and the thing which adjusted the storage elastic modulus of an adhesive agent at 50 degreeC about 100 Mpa, and resin flow amount to about 300 micrometers was used. A cavity layer was produced in the same manner as in Example 1 except for this.

[베이스층의 제작][Production of base layer]

실시예 1과 마찬가지로 하여 제작했다.It produced in the same manner as in Example 1.

[반도체소자 탑재용 패키지 기판의 제작][Production of Package Substrate for Semiconductor Device Loading]

실시예 1과 마찬가지로 하여 제작했다.It produced in the same manner as in Example 1.

(실시예 3)(Example 3)

[캐비티층의 제작][Production of cavity layer]

접착제로서 이용한 접착시트의 두께는 25㎛이고, 접착제의 저장 탄성률을 50℃에서 약 500㎫, 수지 플로우량을 약 300㎛로 조정한 것을 사용하였다. 이 이외는, 실시예 1과 마찬가지로 하여, 캐비티층을 제작했다.The thickness of the adhesive sheet used as an adhesive agent was 25 micrometers, and what adjusted the storage elastic modulus of an adhesive agent at 50 degreeC about 500 Mpa, and the resin flow amount to about 300 micrometers was used. A cavity layer was produced in the same manner as in Example 1 except for this.

[베이스층의 제작][Production of base layer]

실시예 1과 마찬가지로 하여 제작했다.It produced in the same manner as in Example 1.

[반도체소자 탑재용 패키지 기판의 제작][Production of Package Substrate for Semiconductor Device Loading]

실시예 1과 마찬가지로 하여 제작했다.It produced in the same manner as in Example 1.

(실시예 4)(Example 4)

[캐비티층의 제작][Production of cavity layer]

접착제로서 이용한 접착시트의 두께는 10㎛이고, 접착제의 저장 탄성률을 50℃에서 약 500㎫, 수지 플로우량을 약 100㎛로 조정한 것을 사용하였다. 이 이외는, 실시예 1과 마찬가지로 하여, 캐비티층을 제작했다.The thickness of the adhesive sheet used as an adhesive agent was 10 micrometers, and what adjusted the storage elastic modulus of an adhesive agent at 50 degreeC about 500 Mpa, and the resin flow amount to about 100 micrometers was used. A cavity layer was produced in the same manner as in Example 1 except for this.

[베이스층의 제작][Production of base layer]

실시예 1과 마찬가지로 하여 제작했다.It produced in the same manner as in Example 1.

[반도체소자 탑재용 패키지 기판의 제작][Production of Package Substrate for Semiconductor Device Loading]

실시예 1과 마찬가지로 하여 제작했다.It produced in the same manner as in Example 1.

(실시예 5)(Example 5)

[캐비티층의 제작][Production of cavity layer]

접착제로서 이용한 접착시트의 두께는 50㎛이고, 접착제의 저장 탄성률을 50℃에서 약 500㎫, 수지 플로우량을 약 1000㎛로 조정한 것을 사용하였다. 이 이외는, 실시예 1과 마찬가지로 하여, 캐비티층을 제작했다.The thickness of the adhesive sheet used as an adhesive agent was 50 micrometers, and what adjusted the storage elastic modulus of an adhesive agent at 50 degreeC about 500 Mpa, and the resin flow amount to about 1000 micrometers was used. A cavity layer was produced in the same manner as in Example 1 except for this.

[베이스층의 제작][Production of base layer]

실시예 1과 마찬가지로 하여 제작했다.It produced in the same manner as in Example 1.

[반도체소자 탑재용 패키지 기판의 제작][Production of Package Substrate for Semiconductor Device Loading]

실시예 1과 마찬가지로 하여 제작했다.It produced in the same manner as in Example 1.

(비교예 1)(Comparative Example 1)

[캐비티층의 제작][Production of cavity layer]

접착제(8)로서, 두께 30㎛의 GEN679N(히다치 가세 고교 가부시키가이샤제 제품명)을 이용하여, 캐비티재(7)와의 임시 접착을, 프레스를 이용해 온도 80℃, 압력 0.5㎫로 5분간 가열·가압하여 행한 이외는, 실시예 1과 마찬가지로 하여 캐비티층(5)을 제작했다. 그 이외는, 실시예와 마찬가지로 하여 캐비티층을 제작했다. 접착제의 저장 탄성률은 50℃에서 ＞1000㎫, 수지 플로우량은 ＞3000㎛였다.As the adhesive agent 8, temporary bonding with the cavity material 7 was heated at a temperature of 80 ° C. and a pressure of 0.5 MPa for 5 minutes using a GEN679N (product name manufactured by Hitachi Kasei Kogyo Co., Ltd.) having a thickness of 30 μm. The cavity layer 5 was produced like Example 1 except having performed by pressurization. Otherwise, a cavity layer was produced in the same manner as in the example. The storage elastic modulus of the adhesive was> 1000 MPa and the resin flow amount was> 3000 µm at 50 ° C.

[베이스층의 제작][Production of base layer]

실시예 1과 마찬가지로 하여 베이스층(6)을 제작했다.In the same manner as in Example 1, the base layer 6 was produced.

[반도체소자 탑재용 패키지 기판의 제작][Production of Package Substrate for Semiconductor Device Loading]

실시예 1과 마찬가지로 하여 제작했다.It produced in the same manner as in Example 1.

(비교예 2)(Comparative Example 2)

[캐비티층의 제작][Production of cavity layer]

접착제로서 이용한 접착시트의 두께는 25㎛이고, 접착제의 저장 탄성률을 50℃에서 ＞1000㎫, 수지 플로우량을 약 300㎛로 조정한 것을 사용하였다. 이 이외는, 실시예 1과 마찬가지로 하여, 캐비티층을 제작했다.The thickness of the adhesive sheet used as an adhesive agent was 25 micrometers, and what adjusted the storage elastic modulus of adhesive agent to> 1000 Mpa, and resin flow amount to about 300 micrometers at 50 degreeC was used. A cavity layer was produced in the same manner as in Example 1 except for this.

[베이스층의 제작][Production of base layer]

실시예 1과 마찬가지로 하여 제작했다.It produced in the same manner as in Example 1.

[반도체소자 탑재용 패키지 기판의 제작][Production of Package Substrate for Semiconductor Device Loading]

실시예 1과 마찬가지로 하여 제작했다.
It produced in the same manner as in Example 1.

실시예 및 비교예에 대한, 휨의 판정, 접속 신뢰성 시험은, 이하와 같이 행했다.Determination of curvature and the connection reliability test of the Example and the comparative example were performed as follows.

[휨의 판정]Judgment of Warp

반도체소자 탑재용 패키지 기판(1)의 시트 사이즈(230㎜×62㎜)에서의 휨이, 2㎜ 이하를 합격(○)으로 하고, 2㎜를 넘는 것을 불합격(×)으로 했다.The curvature in the sheet size (230 mm x 62 mm) of the package board | substrate 1 for semiconductor element mounting made 2 mm or less pass ((circle)), and made it more than 2 mm into reject (x).

[접속 신뢰성 시험][Connection reliability test]

각 실시예 및 비교예에서 제작한 반도체소자 탑재용 패키지 기판(1)을 사용하여, ―55∼125℃의 냉열(冷熱) 사이클 시험(각각 15분)을 행하고, 100 사이클마다 바닥을 가진 비아(13)의 층간접속(31)을 통과한 접속저항을 측정하여, 1000 사이클 후의 접속불량의 유무를 확인했다. 접속저항이, 초기값에 비해 10% 이상 증가한 것을 불합격(×)으로 했다.Using the semiconductor device mounting package substrate 1 produced in each of Examples and Comparative Examples, a cold-heat cycle test (15 minutes each) of -55 to 125 ° C was performed, and a via having a bottom every 100 cycles ( The connection resistance which passed the interlayer connection 31 of 13) was measured, and the presence or absence of the connection failure after 1000 cycles was confirmed. It was set as reject (x) that connection resistance increased more than 10% compared with the initial value.

표 1에 그 결과를 나타낸다. 실시예 1∼5에서는, 휨 및 접속 신뢰성 모두 합격(○)이었다. 캐비티층(5)과 베이스층(6)의 접착제(8)로 프리프레그를 이용한 비교예 1 및 탄성률이 큰 접착시트를 이용한 비교예 2는, 휨 및 접속 신뢰성이 불합격(×)이었다.The results are shown in Table 1. In Examples 1-5, both curvature and connection reliability passed ((circle)). In Comparative Example 1 using a prepreg and Comparative Example 2 using an adhesive sheet having a large modulus of elasticity, the curvature and the connection reliability were unsuccessful (x) in the adhesive layer 8 of the cavity layer 5 and the base layer 6.

Figure pct00001
Figure pct00001

1…반도체소자 탑재용 패키지 기판 2…반도체소자
3…봉지제 4…본딩 와이어
5…캐비티층 6…베이스층
7…캐비티재 8…접착제
9…캐비티부 10…감광성 수지층
11…접속패드 12…와이어 본드 단자
13…바닥을 가진 비아 14…접속단자Ａ
15…접속단자Ｂ 16…금속피막
17…도전수지 18…금속피복
19…내층회로 20…내층접속
21…베이스재 22…컨포멀 마스크
23…솔더 레지스트 24…관통구멍Ａ
25…개구 26…레이저구멍
27…접속단자Ｃ 28…베이스재ａ
29…베이스재ｂ 30…베이스재ｃ
31…층간접속 32…상부 기판
33…하부 기판 34…상부 패키지
35…하부 패키지 36…반도체 패키지
37…접속단자 38…땜납 볼
39…관통구멍Ｂ 40…동박
41…도금 42…층간접속
43…도금 레지스트 44…단자 사이 거리One… Package substrate 2. Semiconductor device
3 ... Sealing agent 4.. Bonding wire
5... Cavity layer 6... Base layer
7 ... Cavity material 8.. glue
9 ... Cavity part 10... Photosensitive resin layer
11 ... Connection pad 12... Wire bond terminals
13... Via 14 with bottom… Connection terminal A
15... Connecting terminal Ｂ 16. Metal film
17... Conductive resin 18.. Metal cladding
19 ... Inner circuit 20. Inner Layer Connection
21 ... Base material 22.. Conformal mask
23 ... Solder resist 24... Through Hole A
25... Opening 26.. Laser hole
27 ... Connection terminal C 28.. Base material a
29... Base ash 30... Base material
31... Interlayer connection 32... Upper substrate
33 ... Lower substrate 34... Upper package
35 ... Bottom package 36... Semiconductor package
37... Connection terminal 38... Solder ball
39... Through-hole 40. Copper foil
41... Plating 42... Interlayer connection
43 ... Plating resist 44... Distance between terminals

Claims (5)

개구(開口) 및 관통구멍을 가지는 접착제 부착 캐비티층과, 상기 접착제에 의해 상기 캐비티층에 적층된 베이스층과, 상기 개구에 의해 형성된 캐비티부와, 상기 관통구멍에 의해 형성된 바닥을 가진 비아를 가지는 반도체 패키지 기판에 있어서,
상기 접착제가 엘라스토머재이고, 상기 바닥을 가진 비아의 내벽이 금속피복 되며, 그 위에 도전수지(導電樹脂)가 충전되는 반도체소자 탑재용 패키지 기판.A cavity layer with an adhesive having an opening and a through hole, a base layer laminated to the cavity layer by the adhesive, a cavity portion formed by the opening, and a via having a bottom formed by the through hole. In the semiconductor package substrate,
A package substrate for mounting a semiconductor device, wherein the adhesive is an elastomer material, and the inner wall of the via having the bottom is covered with metal, and a conductive resin is filled thereon. 제1항에 있어서,
상기 바닥을 가진 비아의 내벽에 금속피복이 도금에 의해 형성된 반도체소자 탑재용 패키지 기판.The method of claim 1,
A package substrate for mounting a semiconductor device, wherein a metal coating is formed on the inner wall of the via via. 제1항 또는 제2항에 있어서,
캐비티층의 베이스층 측의 표면에 내층회로(內層回路)가 설치되어, 바닥을 가진 비아 내벽의 금속층과 상기 내층회로와의 내층접속(內層接續)이 형성된 반도체소자 탑재용 패키지 기판.The method according to claim 1 or 2,
A package substrate for mounting a semiconductor element, wherein an inner layer circuit is provided on a surface of the cavity layer's base layer side, and an inner layer connection is formed between a metal layer on a bottom inner via wall and the inner layer circuit. 개구와 관통구멍과 내층회로를 가지는 캐비티층을 형성하는 공정과, 이 캐비티층에 엘라스토머재의 접착제를 형성하는 공정과, 이 접착제를 이용해서 상기 캐비티층과 베이스층을 적층하여, 상기 개구에 의해 캐비티부를, 상기 관통구멍에 의해 바닥을 가진 비아를 형성하는 공정을 가지는 반도체소자 탑재용 패키지 기판의 제조방법.Forming a cavity layer having an opening, a through-hole, and an inner layer circuit; forming an adhesive of an elastomeric material in the cavity layer; laminating the cavity layer and the base layer using the adhesive; A method of manufacturing a package substrate for mounting a semiconductor device, comprising the step of forming a via having a bottom portion through the through hole. 제4항에 있어서,
바닥을 가진 비아의 내벽에 금속피복을 형성하여, 이 금속피복과 상기 내층회로와의 내층접속을 형성하는 공정과, 상기 금속피복을 바탕으로 하여 상기 바닥을 가진 비아에 도전수지를 충전하는 공정을 가지는 반도체소자 탑재용 패키지 기판의 제조방법.The method of claim 4, wherein
Forming a metal coating on an inner wall of the bottomed via, forming an inner layer connection between the metal coating and the inner layer circuit, and filling a conductive via into the bottomed via based on the metal coating. A manufacturing method of a package substrate for mounting a semiconductor element.
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