JP2007116185A - Semiconductor module - Google Patents
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Abstract
Description
本発明は、絶縁性樹脂基材に設けた配線パターン上にICチップ等の半導体チップを実装するのに好適な実装用基板と層間部材とを交互に積層してなる半導体モジュールに関する。 The present invention relates to a semiconductor module obtained by alternately stacking a mounting substrate and an interlayer member suitable for mounting a semiconductor chip such as an IC chip on a wiring pattern provided on an insulating resin base material.
近年、ICチップの高密度実装化に対応するために、ICチップを積層した半導体モジュールを製造する技術が開発されている。例えば、特許文献1、特許文献2、特許文献3には、そのような積層パッケージが開示されている。
In recent years, a technique for manufacturing a semiconductor module in which IC chips are stacked has been developed in order to cope with high-density mounting of IC chips. For example, Patent Document 1,
このような従来の技術では、TSOP(Thin Small Outline Package)、TCP(Tape Carrier Package)、BGA(Ball Grid Array)等のICパッケージを一層毎に組み立てた後に、複数のICパッケージを積層する。このとき、各層間は、予め各パッケージに設けられた外部接続用の端子を介して接続される。このように従来技術では、多くの製造工程を経なければならないことから、加工コストが増加していた。 In such a conventional technique, IC packages such as TSOP (Thin Small Outline Package), TCP (Tape Carrier Package), and BGA (Ball Grid Array) are assembled for each layer, and then a plurality of IC packages are stacked. At this time, the respective layers are connected via external connection terminals provided in advance in each package. Thus, in the prior art, since many manufacturing steps have to be performed, the processing cost has increased.
ところで、図16および図17には、上記のような従来技術により製造された積層パッケージを示した。図16に示すものは、樹脂でモールドされたパッケージを積層したものである。また、図17は、図16のパッケージを搭載したモジュール基板の側面図および平面図である。このICパッケージ100A、100Bには、IC実装部106と、その上面に実装されたICチップ102と、ICチップ102と外部部品とを接続するリード101と、ICチップ102とリード101とを樹脂内部で接続するボンディングワイヤ103とが設けられている。また、ICチップ102を含む所定の領域は、樹脂体104により被覆されている。
このような構造のICパッケージ100Aの上側には、他のICパッケージ100Bが積層された状態とされて、基板105に実装されている。
On the upper side of the IC package 100A having such a structure, another IC package 100B is stacked and mounted on the
上記のICパッケージ100A、100Bを厚さ方向に積み重ねて、基板105に実装しようとすると、樹脂体104の厚みのために総モジュール厚が厚くなってしまうという問題がある。また、ICパッケージ100A、100Bを横方向に基板105に実装する場合には、総モジュールが大きくなるという問題がある。さらに、上下のパッケージ100A、100Bは、それぞれのリード101によって基板105に接続されているので、パッケージ100A、100Bの積層時に位置ずれが生じると、リード101間が短絡してしまう可能性があった。
If the IC packages 100A and 100B are stacked in the thickness direction and mounted on the
今後は、例えばICカードや携帯電話等の電子機器の小型化に伴い、ICパッケージに対しても、更なる高密度化と薄型化が要求されると考えられているが、従来技術では、そのような高密度・薄型化を図ることは困難である。 In the future, it is considered that with the miniaturization of electronic devices such as IC cards and mobile phones, further increase in density and thickness will be required for IC packages. It is difficult to achieve such high density and thinning.
本発明は、従来技術が抱える上記問題点に鑑みてなされたものであり、その主たる目的は、半導体チップとの電気的接続を確実に行うことができるとともに、半導体チップから引き出された配線をさらに積層化することができるような半導体チップ実装用の回路基板と、層間部材とを交互に積層し、加熱プレスすることによって得られる、高密度・薄型化が可能な接続信頼性に優れた半導体モジュールを提供することにある。 The present invention has been made in view of the above-described problems of the prior art, and the main object of the present invention is to ensure electrical connection with the semiconductor chip and to further provide wiring drawn from the semiconductor chip. A semiconductor module with excellent connection reliability that can be made high density and thin, obtained by alternately laminating circuit boards for mounting semiconductor chips and interlayer members that can be laminated, and heat pressing. Is to provide.
本発明者らは、上掲の目的を実現するために鋭意研究した結果、半導体チップを樹脂体でモールドするような従来技術の構成に代えて、半導体チップを予め実装した回路基板と、半導体チップを収容可能な開口部を有する層間部材とを接着剤層を介して交互に積層し、その積層体を加熱プレスすることによって、半導体チップを層間部材の開口部内に埋設し、層間部材に形成させた導体ポストを介して半導体チップ間の電気的接続を確実に行うように構成すれば、半導体チップ間の距離の短縮化を図り、配線抵抗やインダクタンスに起因する不具合を低減することができ、その結果、高速で遅延なく電気信号を伝達することができ、配線基板の高密度化、高機能化および薄型化を図ることができることを知見し、以下の内容を要旨構成とする本発明に想到した。 As a result of diligent research to achieve the above-mentioned object, the present inventors have replaced a configuration of a conventional technique in which a semiconductor chip is molded with a resin body, a circuit board on which a semiconductor chip is mounted in advance, and a semiconductor chip By alternately laminating interlayer members having openings capable of accommodating the substrate through adhesive layers, and heat-pressing the laminate, the semiconductor chip is embedded in the openings of the interlayer member and formed on the interlayer member. If it is configured to ensure electrical connection between the semiconductor chips via the conductive posts, the distance between the semiconductor chips can be shortened, and defects caused by wiring resistance and inductance can be reduced. As a result, it has been found that electrical signals can be transmitted at high speed without delay, and that the wiring board can be increased in density, functionality and thickness, and the following contents are summarized. It was conceived in the invention.
本発明の半導体モジュールは、硬質の絶縁性樹脂基材の一面のほぼ中央部において、半導体チップを実装する第1の導電性バンプが形成されるとともに、その導電性バンプから硬質の絶縁性樹脂基材の周辺部に延設された配線パターンが形成され、一方、前記硬質の絶縁性樹脂基材の他面から前記配線パターンに達する開口に充填された導電性物質からなるバイアホールが形成されるとともに、そのバイアホールの直上に位置して前記硬質の絶縁性樹脂基材の他面上に第2の導電性バンプまたは導体パッドが形成されてなる半導体チップ実装用基板と、絶縁性樹脂基材のほぼ中央部において、前記半導体チップを収納する開口部が形成されているとともに、前記絶縁性樹脂基材を貫通した貫通孔内に導電性物質を充填させ、かつ絶縁性樹脂基材の両面から突出させてなる導体ポストが形成されてなる層間部材とを、接着剤を介して交互に積層し、かつその積層体を加熱プレスすることによって製造される半導体モジュールである。 In the semiconductor module of the present invention, a first conductive bump for mounting a semiconductor chip is formed at a substantially central portion of one surface of a hard insulating resin substrate, and a hard insulating resin base is formed from the conductive bump. A wiring pattern extending in the periphery of the material is formed, while a via hole made of a conductive material filled in an opening reaching the wiring pattern from the other surface of the hard insulating resin substrate is formed. And a semiconductor chip mounting substrate on which the second conductive bump or conductor pad is formed on the other surface of the hard insulating resin base material, which is located immediately above the via hole, and the insulating resin base material An opening for accommodating the semiconductor chip is formed in a substantially central portion of the substrate, and a conductive material is filled in a through-hole penetrating the insulating resin substrate, and an insulating resin base is formed. An interlayer member conductive post formed by projecting from both sides, which are formed of, are alternately laminated through an adhesive, and a semiconductor module manufactured by heat-pressing the laminate.
上記半導体モジュールにおいて、層間部材は、硬質の絶縁性樹脂基材または未硬化のプリプレグから形成されていることが望ましい。 In the semiconductor module, the interlayer member is preferably formed of a hard insulating resin base material or an uncured prepreg.
また、上記硬質の絶縁性樹脂基材の周辺部に向かって延設される配線パターンの一部は、導体パッドの形態に形成されることが望ましい。積層時に、層間部材の導体ポストとの接触による位置ずれ誤差を吸収して接続信頼性を高めることができるからである。 In addition, it is desirable that a part of the wiring pattern extending toward the periphery of the hard insulating resin base material is formed in the form of a conductor pad. This is because, at the time of stacking, it is possible to absorb the misalignment error due to the contact of the interlayer member with the conductor post and improve the connection reliability.
上記半導体チップ実装用基板の他面には、導体パッドに接続される配線パターンが形成されていることが望ましい。配線密度を高めるためである。 It is desirable that a wiring pattern connected to the conductor pad is formed on the other surface of the semiconductor chip mounting substrate. This is to increase the wiring density.
上記半導体チップ実装用基板の両面に配線パターンを形成する場合には、バイアホールは、銅よりも融点が低い金属を少なくとも含んで形成されることが望ましく、特に、開口底部寄りに充填された電解銅めっきと、開口端寄りに充填された銅よりも融点が低い金属の電解めっきとの2層から形成されることがより好ましい。 When forming a wiring pattern on both surfaces of the semiconductor chip mounting substrate, the via hole is preferably formed including at least a metal having a melting point lower than that of copper, and in particular, an electrolytic solution filled near the bottom of the opening. It is more preferable to form two layers of copper plating and electrolytic plating of a metal having a melting point lower than that of copper filled near the opening end.
上記第1および第2の導電性バンプは、Sn、Pb、Ag、Au、Cu、Zn、In、Bi、半田またはスズ合金から選ばれる少なくとも1種の金属で形成されることが望ましく、特に、それらの金属の電解めっきまたは無電解めっきによって形成されることが好ましい。 The first and second conductive bumps are preferably formed of at least one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, or a tin alloy. It is preferably formed by electrolytic plating or electroless plating of those metals.
上記層間部材に設けた貫通孔は、ほぼ円錐台形状に形成され、その貫通孔から突出形成された導体ポストは、その一方の口径が他方の口径よりも小さく形成されていることが望ましい。 The through hole provided in the interlayer member is formed in a substantially truncated cone shape, and it is desirable that the conductor post projecting from the through hole is formed such that one of its apertures is smaller than the other aperture.
また、上記層間部材に設けた貫通孔は、小径の円柱と大径の円柱とが同軸に接合したような形状に形成され、その貫通孔から突出形成された導体ポストは、その一方の口径が他方の口径よりも小さく形成されていることが望ましい。 The through hole provided in the interlayer member is formed in a shape in which a small-diameter cylinder and a large-diameter cylinder are joined coaxially, and a conductor post protruding from the through-hole has one of its diameters. It is desirable that it be formed smaller than the other diameter.
上記導体ポストの一方の口径と他方の口径との比は、1:2〜1:3であることが望ましい。上記比率の範囲内では、導電性ペーストに空隙がないように充填させることが可能であり、それによって、半導体チップを実装した回路基板との積層時に、プレスによる接触個所の位置ずれを抑制して接続信頼性を高めることができるためである。 The ratio of one aperture of the conductor post to the other aperture is preferably 1: 2 to 1: 3. Within the range of the above ratio, it is possible to fill the conductive paste so that there is no gap, thereby suppressing the displacement of the contact point due to the press when laminating with the circuit board on which the semiconductor chip is mounted. This is because the connection reliability can be improved.
さらに、上記層間部材の少なくとも片面に、半硬化状態の接着剤層が予め形成されていることが望ましい。半導体実装回路基板の配線パターンと層間部材の導体ポストとの接続信頼性を高めるためである。 Furthermore, it is desirable that a semi-cured adhesive layer is formed in advance on at least one surface of the interlayer member. This is to improve the connection reliability between the wiring pattern of the semiconductor mounting circuit board and the conductor post of the interlayer member.
本発明によれば、実装用回路基板の導電性バンプ上に半導体チップを確実に実装した状態で、その半導体チップを収納する開口部を有する層間部材とともに多層化できるので、半導体チップ間の距離の短縮化と電気的接続性の向上を図り、配線抵抗やインダクタンスに起因する不具合を低減することができ、高速で遅延なく電気信号を伝達することができる。また、高密度化、高機能化および薄型化が可能な接続信頼性に優れた半導体モジュールを提供することができる。 According to the present invention, the semiconductor chip can be multilayered together with the interlayer member having the opening for storing the semiconductor chip in a state where the semiconductor chip is securely mounted on the conductive bump of the mounting circuit board. Shortening and improvement of electrical connectivity can be achieved, defects caused by wiring resistance and inductance can be reduced, and electrical signals can be transmitted at high speed without delay. In addition, it is possible to provide a semiconductor module excellent in connection reliability that can be densified, highly functionalized, and thinned.
本発明にかかる半導体モジュールの特徴は、ICチップ等の半導体チップを導電性バンプによって実装した半導体チップ実装用回路基板を、半導体チップを収納可能な開口を有する層間部材と共に積層・プレスすることによって製造され、半導体チップ間の信号伝達を速やかに行うことができる高密度・薄型化が可能で、接続信頼性に優れた点にある。 The semiconductor module according to the present invention is characterized by being manufactured by laminating and pressing a semiconductor chip mounting circuit board on which a semiconductor chip such as an IC chip is mounted with conductive bumps, together with an interlayer member having an opening capable of accommodating the semiconductor chip. In addition, it is possible to reduce the signal density between semiconductor chips and to achieve high density and thinness, and to have excellent connection reliability.
すなわち、本発明に用いる半導体チップ実装用回路基板は、硬質の絶縁性樹脂基板の一方の表面のほぼ中央部に半導体チップを実装する領域を有し、その実装領域を取り囲んで多数の実装用の導電性バンプ(以下、「第1の導電性バンプ」という)が形成されるとともに、それらの第1の導電性バンプに電気的接続され、かつ実装領域から基板周辺部に向かって配線パターンが延設されている。一方、硬質の絶縁性基板の他方の表面から配線パターンに達する開口が設けられ、その開口内に導電性物質が充填されてなる充填バイアホールが形成されると共に、そのバイアホールの真上には、層間部材に電気的に接続される接続用の導電性バンプ(以下、「第2の導電性バンプ」という)または導体パッドが形成されている。 That is, the circuit board for mounting a semiconductor chip used in the present invention has a region for mounting a semiconductor chip in the substantially central portion of one surface of a hard insulating resin substrate, and surrounds the mounting region for a number of mountings. Conductive bumps (hereinafter referred to as “first conductive bumps”) are formed, electrically connected to the first conductive bumps, and a wiring pattern extends from the mounting region toward the periphery of the substrate. It is installed. On the other hand, an opening reaching the wiring pattern from the other surface of the hard insulating substrate is provided, and a filled via hole filled with a conductive material is formed in the opening, and immediately above the via hole is formed. In addition, conductive bumps for connection (hereinafter referred to as “second conductive bumps”) or conductor pads electrically connected to the interlayer member are formed.
このような半導体チップを実装した回路基板は、半導体チップを収納可能な開口を有する層間部材と交互に積層されて多層化されると共に、必要に応じてマザーボードとの接続端子となる半田ボールやTピンを設けた他の回路基板(I/O配線板等)と共に更に積層されて、高密度化、高機能化、薄型化を図ることができる半導体モジュールが形成される。 A circuit board on which such a semiconductor chip is mounted is laminated with an interlayer member having an opening capable of accommodating the semiconductor chip to be multilayered, and a solder ball or T serving as a connection terminal with the mother board as necessary. A semiconductor module that can be further laminated with another circuit board (I / O wiring board or the like) provided with pins to achieve high density, high functionality, and thinning is formed.
そのような多層化に際しては、例えば、その表層側には、演算機能を主として有する半導体チップを実装した回路基板を配置させ、内層側には、メモリー機能を主として有する半導体チップを実装した回路基板を配置させ、それらの半導体チップ実装回路基板間には、絶縁性樹脂基材のほぼ中央部に半導体チップを収容可能な開口部を有するとともに、半導体チップ実装用回路基板のバイアホール位置に対応して、絶縁性樹脂基材を貫通して設けた貫通孔内に充填された導電性ペーストを、絶縁性樹脂基材の両方の表面から外側に突出させて形成した導体ポストを有してなる層間部材を配置させた状態で、それらの回路基板を積層し加熱プレスすることによって行われる。 In such multilayering, for example, a circuit board on which a semiconductor chip mainly having an arithmetic function is mounted is disposed on the surface layer side, and a circuit board on which a semiconductor chip mainly having a memory function is mounted on the inner layer side. Between these semiconductor chip mounting circuit boards, there is an opening that can accommodate the semiconductor chip in the substantially central part of the insulating resin base material, and corresponds to the via hole position of the circuit board for mounting the semiconductor chip. An interlayer member having a conductive post formed by projecting a conductive paste filled in a through hole provided through an insulating resin base material outward from both surfaces of the insulating resin base material In such a state, the circuit boards are stacked and heated and pressed.
そのようにして得られた半導体モジュールにおいて、回路基板の第1の導電性バンプを介して実装された半導体チップは、隣接する層間部材の開口内に収納埋設され、基板外周部に向かって延設された配線パターン、バイアホールおよび第2の導電性バンプを介して層間部材の第1および第2の導電性バンプに接続され、さらに隣接する他の回路基板の半導体チップに接続されているので、半導体チップ間の距離が短縮され、配線抵抗やインダクタンスに起因する不具合が低減されるので、その結果、電気信号の伝達を高速で遅延なく行うことができる。 In the semiconductor module thus obtained, the semiconductor chip mounted via the first conductive bumps of the circuit board is housed and embedded in the opening of the adjacent interlayer member and extends toward the outer periphery of the board. Since it is connected to the first and second conductive bumps of the interlayer member via the formed wiring pattern, via hole and second conductive bump, and further connected to the semiconductor chip of another adjacent circuit board, Since the distance between the semiconductor chips is shortened and defects due to wiring resistance and inductance are reduced, electrical signals can be transmitted at high speed without delay.
本発明の半導体チップ実装用の回路基板に使用する絶縁性樹脂基材は、有機系絶縁性基材であれば使用でき、具体的には、アラミド不織布−エポキシ樹脂基材、ガラス布エポキシ樹脂基材、アラミド不織布−ポリイミド基材、ビスマレイミドトリアジン樹脂基材、FR−4、FR−5から選ばれるリジッド(硬質)の積層基材、から選ばれる1種であることが望ましい。 The insulating resin base material used for the circuit board for mounting the semiconductor chip of the present invention can be used as long as it is an organic insulating base material, specifically, an aramid nonwoven fabric-epoxy resin base material, a glass cloth epoxy resin base. It is desirable that the material is an aramid nonwoven fabric-polyimide substrate, a bismaleimide triazine resin substrate, and a rigid (hard) laminated substrate selected from FR-4 and FR-5.
特に、硬質の絶縁性樹脂基材(以下、単に「絶縁性樹脂基材」という)は、従来のような半硬化状態のプリプレグではなく、完全に硬化した樹脂材料から形成されるので、このような材料を用いることによって、絶縁性基材上へ銅箔を加熱プレスによって圧着させる際に、プレス圧による絶縁性基材の最終的な厚みの変動がなくなるので、ビアホールの位置ずれを最小限度に抑えて、ビアランド径を小さくできる。したがって配線ピッチを小さくして配線密度を向上させることができる。また、基材の厚みを実質的に一定に保つことができるので、後述する充填ビアホール形成用の開口をレーザ加工によって形成する場合には、そのレーザ照射条件の設定が容易となる。 In particular, a hard insulating resin base material (hereinafter simply referred to as “insulating resin base material”) is not a semi-cured prepreg as in the prior art, but is formed from a completely cured resin material. By using a simple material, the final thickness of the insulating substrate due to the pressing pressure is eliminated when the copper foil is crimped onto the insulating substrate with a hot press, minimizing misalignment of via holes. By suppressing, the via land diameter can be reduced. Therefore, the wiring pitch can be reduced and the wiring density can be improved. In addition, since the thickness of the base material can be kept substantially constant, when an opening for forming a filled via hole, which will be described later, is formed by laser processing, it is easy to set the laser irradiation conditions.
上記絶縁性樹脂基材の一方の表面には、適切な樹脂接着剤を介して銅箔が貼り付けられ、後述するエッチング処理によって配線パターンが形成される。
このような絶縁性基材上への銅箔の貼付に代えて、絶縁性基材上に予め銅箔が貼付られた片面銅張積層板を用いることもでき、その銅箔は密着性改善のために
マット処理されていることが好ましい。片面銅張積層板を使用することが最も好ましい実施の形態である。
A copper foil is attached to one surface of the insulating resin base material via an appropriate resin adhesive, and a wiring pattern is formed by an etching process described later.
Instead of sticking the copper foil on such an insulating substrate, a single-sided copper clad laminate in which the copper foil is previously stuck on the insulating substrate can also be used, and the copper foil improves adhesion. Therefore, it is preferable that the mat treatment is performed. The most preferred embodiment is to use a single-sided copper clad laminate.
上記片面銅張積層板は、エポキシ樹脂基材、フェノール樹脂、ビスマレイミド−トリアジン樹脂などの熱硬化性樹脂をガラスクロスに含浸させてBステージとしたプリプレグと銅箔を積層して加熱加圧プレスすることにより得られる基板である。この片面銅張積層板は、リジッドな基板であり、扱いやすくコスト的にも最も有利である。また、絶縁性樹脂基材の表面に、金属を蒸着した後、電解めっきを用いて、金属層を形成することもできる。 The above-mentioned single-sided copper-clad laminate is made by laminating a prepreg made of B-stage by impregnating a glass cloth with a thermosetting resin such as an epoxy resin base material, phenol resin, bismaleimide-triazine resin, etc., and heating and pressing. It is a board | substrate obtained by doing. This single-sided copper-clad laminate is a rigid substrate, is easy to handle, and is most advantageous in terms of cost. Moreover, after depositing a metal on the surface of the insulating resin base material, a metal layer can be formed by electrolytic plating.
上記絶縁性樹脂基材の厚さは、10〜200μm、好ましくは15〜100μmであり、20〜80μmが最適である。これらの範囲より薄くなると強度が低下して取扱が難しくなり、逆に厚すぎると微細な開口の形成およびその開口内への導電性物質の充填が難しくなり、積層形成された半導体モジュールの薄型化が図れなくなるからである。 The insulating resin base material has a thickness of 10 to 200 μm, preferably 15 to 100 μm, and optimally 20 to 80 μm. If it is thinner than these ranges, the strength will be reduced and handling will be difficult. Conversely, if it is too thick, it will be difficult to form fine openings and to fill the openings with conductive materials, making the stacked semiconductor modules thinner. Because it becomes impossible to plan.
一方、配線パターンを形成する銅箔の厚さは、5〜36μm、好ましくは8〜30μmであり、12〜25μmがより好適である。その理由は、後述するようにバイアホール形成用の開口をレーザ加工によって設ける際に、薄すぎると貫通してしまうからであり、逆に厚すぎるとエッチングにより、ファインパターンを形成し難いからである。 On the other hand, the thickness of the copper foil forming the wiring pattern is 5 to 36 μm, preferably 8 to 30 μm, and more preferably 12 to 25 μm. The reason is that, as will be described later, when a via hole forming opening is provided by laser processing, if it is too thin, it will penetrate, and conversely if it is too thick, it is difficult to form a fine pattern by etching. .
上記バイアホール形成用の開口(開口)は、絶縁性樹脂基材の銅箔貼付面と反対側の表面に、光透過性樹脂フィルムを粘着させ、その樹脂フィルム上からレーザ照射を行って形成される。 The via hole forming opening (opening) is formed by adhering a light-transmitting resin film to the surface of the insulating resin substrate opposite to the copper foil sticking surface and irradiating the resin film with laser. The
上記レーザ照射によって開口が設けられた樹脂フィルムは、絶縁性基材の表面から銅箔に達する開口内に導電性ペーストを充填してバイアホールを形成する際には印刷用マスクとして機能し、またその開口内に導電性物質を充填した後、バイアホール表面の直上に導電性バンプを形成する際には、そのバンプの突出高さを調整する機能を果たすものであり、所定の工程を経た後に、接着剤層から剥離されるような粘着剤層を有するものが望ましい。 The resin film provided with openings by the laser irradiation functions as a printing mask when a conductive paste is filled in the openings reaching the copper foil from the surface of the insulating base material to form via holes, and When a conductive bump is formed directly on the via hole surface after filling the opening with a conductive substance, it functions to adjust the protruding height of the bump. After a predetermined process, It is desirable to have a pressure-sensitive adhesive layer that can be peeled off from the adhesive layer.
上記樹脂フィルムは、たとえば、粘着剤層の厚みが1〜20μmであり、フィルム自体の厚みが10〜50μmであるポリエチレンテレフタレート樹脂フィルム(以下、「PETフィルム」と言う)から形成されるのが好ましい。
その理由は、PETフィルムの厚さに依存して、導電性バンプの絶縁性基材表面からの突出量が決まるので、10μm未満の厚さでは突出量が小さすぎて接続不良になりやすく、逆に50μmを超えた厚さでは、溶融した導電性バンプが接続界面において拡がりすぎるので、ファインパターンの形成ができないからである。
The resin film is preferably formed of, for example, a polyethylene terephthalate resin film (hereinafter referred to as “PET film”) having a pressure-sensitive adhesive layer thickness of 1 to 20 μm and a film thickness of 10 to 50 μm. .
The reason is that depending on the thickness of the PET film, the protruding amount of the conductive bumps from the surface of the insulating base material is determined. Therefore, if the thickness is less than 10 μm, the protruding amount is too small and connection failure tends to occur. This is because if the thickness exceeds 50 μm, the melted conductive bumps spread too much at the connection interface, so that a fine pattern cannot be formed.
上記レーザ加工機としては、炭酸ガスレーザ加工機や、UVレーザ加工機、エキシマレーザ加工機等を使用できる。特に、炭酸ガスレーザ加工機は、加工速度が速く、安価に加工できるため工業的に用いるには最も適しており、本発明に最も望ましいレーザ加工機である。 As the laser processing machine, a carbon dioxide laser processing machine, a UV laser processing machine, an excimer laser processing machine, or the like can be used. In particular, the carbon dioxide laser processing machine is most suitable for industrial use because it has a high processing speed and can be processed at low cost, and is the most desirable laser processing machine for the present invention.
このような炭酸ガスレーザによって、上記範囲の厚さを有する絶縁性樹脂基材に形成される開口の口径は、50〜200μmの範囲であることが望ましく、その際のレーザ照射条件は、パルスエネルギーが0.5〜100mJ、パルス幅が1〜100μs、パルス間隔が0.5ms以上、ショット数が3〜50であることが望ましい。
上記開口径に制限を設けた理由は、50μm未満では開口内に導電性ペーストを充填し難くなると共に、接続信頼性が低くなるからであり、200μmを超えると、高密度化が困難になるからである。
The aperture diameter of the opening formed in the insulating resin substrate having the thickness in the above range by such a carbon dioxide gas laser is desirably in the range of 50 to 200 μm. It is desirable that 0.5-100 mJ, the pulse width is 1-100 μs, the pulse interval is 0.5 ms or more, and the number of shots is 3-50.
The reason why the opening diameter is limited is that if it is less than 50 μm, it is difficult to fill the opening with the conductive paste and the connection reliability is lowered, and if it exceeds 200 μm, it is difficult to increase the density. It is.
上記開口内に導電性物質を充填してバイアホールを形成する前に、開口内壁面に残留する樹脂残滓を取り除くためのデスミア処理、例えば、酸や過マンガン酸、クロム酸などの酸化剤などに浸漬する化学的除去方法、あるいは、プラズマ放電やコロナ放電などを用いた物理的除去方法によって処理することが接続信頼性確保の点から望ましい。 Before forming a via hole by filling the opening with a conductive material, desmear treatment for removing resin residue remaining on the inner wall surface of the opening, for example, an oxidizing agent such as acid, permanganic acid, chromic acid, etc. From the viewpoint of securing connection reliability, it is desirable to perform treatment by a chemical removal method of immersion or a physical removal method using plasma discharge or corona discharge.
特に、絶縁性基材上に接着剤層や保護フィルムが貼付けられた状態で行う場合には、たとえば、プラズマ放電やコロナ放電等を用いたドライデスミア処理によることが望ましい。ドライデスミア処理のうち、プラズマクリーニング装置を使用したプラズマクリーニングがとくに好ましい。
この実施態様では、バイアホール形成用の開口をレーザ加工で形成したが、ドリル加工、パンチング加工等の機械的方法で穴開けすることも可能である。
In particular, when it is performed in a state where an adhesive layer or a protective film is stuck on an insulating substrate, for example, dry desmear treatment using plasma discharge or corona discharge is desirable. Among dry desmear treatments, plasma cleaning using a plasma cleaning device is particularly preferable.
In this embodiment, the opening for forming the via hole is formed by laser processing, but it is also possible to make a hole by a mechanical method such as drilling or punching.
上記デスミア処理を行った開口内に導電性物質を充填してバイアホールを形成する方法には、めっき処理によるめっき充填方法や導電性ペーストの充填による方法がある。特に、めっき充填による場合には、絶縁性基材上の銅箔にめっきが析出しないように、予め保護フィルムを貼付してめっき液との接触を阻止する措置を取り、その上で開口内にめっきを充填してバイアホールとする。 As a method for forming a via hole by filling a conductive material in the opening subjected to the desmear treatment, there are a plating filling method by plating treatment and a method by filling conductive paste. In particular, in the case of plating filling, in order to prevent plating from depositing on the copper foil on the insulating substrate, a measure is taken in advance to prevent contact with the plating solution by applying a protective film, and then in the opening. Fill the plating to make a via hole.
上記めっき充填は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理が望ましい。 The plating filling can be performed by either an electrolytic plating process or an electroless plating process, but an electrolytic plating process is desirable.
電解めっきとしては、例えば、Sn、Pb、Ag、Au、Cu、Zn、In、Bi、半田またはスズ合金から選ばれる少なくとも1種の金属を使用でき、特に、電解銅めっきが好ましい。
この電解めっきの充填は、単一の金属でも良いが、開口内にまず電解銅めっきを充填して開口端近くまで充填した後、開口内の残りの空間に銅よりも低融点の金属からなる、例えば、電解スズめっきを充填することもできる。
このようにバイアホール開口端近くに、銅よりも融点の低い金属めっきを充填することによって、絶縁性樹脂基材の他方の表面に銅箔を圧着して、基板両面に配線パターンを形成する場合、銅箔との接着性を高めることができる。
As the electrolytic plating, for example, at least one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, or a tin alloy can be used, and electrolytic copper plating is particularly preferable.
This electrolytic plating may be filled with a single metal, but after filling the opening with electrolytic copper plating and close to the end of the opening, the remaining space in the opening is made of a metal having a lower melting point than copper. For example, electrolytic tin plating can be filled.
When filling a metal plating with a melting point lower than that of copper near the opening end of the via hole in this manner, a copper foil is pressure-bonded to the other surface of the insulating resin base material to form a wiring pattern on both surfaces of the substrate Adhesiveness with copper foil can be improved.
電解めっき処理により充填する場合は、絶縁性基材に形成された銅箔をめっきリードとして電解めっきを行う。この銅箔(金属層)は、絶縁性基材の一方の表面の全域に亘って形成されているため、電流密度が均一となり、開口を電解めっきにて均一な高さで充填することができる。
ここで、電解めっき処理の前に、開口内の金属層の表面を酸などで活性化処理しておくとよい。
When filling by electrolytic plating, electrolytic plating is performed using the copper foil formed on the insulating substrate as a plating lead. Since this copper foil (metal layer) is formed over the entire area of one surface of the insulating substrate, the current density becomes uniform, and the opening can be filled at a uniform height by electrolytic plating. .
Here, before the electrolytic plating process, the surface of the metal layer in the opening may be activated with an acid or the like.
また、電解めっき処理の後、絶縁性樹脂基板の表面から外側に盛り上がった電解めっき(金属)をベルトサンダーやバフ研磨等により研磨除去して、平坦化したり、絶縁性樹脂基板の表面よりも若干高くなるように残しておくこともできる。
特に、絶縁性樹脂基板の表面から外側に盛り上がった電解めっき(金属)を、プレスにより押し広げて平坦化すると、バイアホール形成用開口よりも面積が広い導体パッド(ランド)に形成される。このような実施形態は、後述する層間部材の導電性バンプとの接続信頼性を高める点で有利である。
In addition, after electrolytic plating, the electrolytic plating (metal) that swells outward from the surface of the insulating resin substrate is polished and removed by belt sander or buffing, etc., and is flattened or slightly larger than the surface of the insulating resin substrate. It can also be left high.
In particular, when the electroplating (metal) bulging outward from the surface of the insulating resin substrate is spread and flattened by pressing, a conductive pad (land) having a larger area than the via hole forming opening is formed. Such an embodiment is advantageous in that the connection reliability with a conductive bump of an interlayer member described later is improved.
また、めっき処理による導電性物質充填の代わりに、導電性ペーストを充填する方法、あるいは電解めっき処理又は無電解めっき処理によって開口の一部を充填し、残存部分に導電ペーストを充填して行うこともできる。
上記導電性ペーストとしては、銀、銅、金、ニッケル、各種はんだから選ばれる1種または2種以上の金属粒子からなる導電性ペーストを使用できる。
Also, instead of filling the conductive material by plating, fill the opening part with a method of filling with conductive paste, or electrolytic plating or electroless plating, and fill the remaining part with conductive paste. You can also.
As the conductive paste, a conductive paste made of one or more metal particles selected from silver, copper, gold, nickel, and various solders can be used.
また、上記金属粒子としては、金属粒子の表面に異種金属をコーティングしたものも使用できる。具体的には銅粒子の表面に金または銀のような貴金属を被覆した金属粒子を使用することができる。
なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂や、ポリフェニレンスルフィド(PPS)樹脂を加えた有機系導電性ペーストが望ましい。
なお、レーザ加工によって形成されたバイアホール形成用開口は、その孔径が50〜200μmの微細孔であり、導電ペーストを充填する場合には、気泡が残り易いので、電解めっきによる充填が実用的である。
In addition, as the metal particle, a metal particle whose surface is coated with a different metal can be used. Specifically, metal particles obtained by coating the surfaces of copper particles with a noble metal such as gold or silver can be used.
The conductive paste is preferably an organic conductive paste in which a thermosetting resin such as an epoxy resin or a polyphenylene sulfide (PPS) resin is added to metal particles.
In addition, the via hole forming opening formed by laser processing is a fine hole having a hole diameter of 50 to 200 μm, and when the conductive paste is filled, bubbles are likely to remain, so filling by electrolytic plating is practical. is there.
上記バイアホールの露出表面上に形成される導電性バンプは、層間部材との電気的接続を確保するバンプであり(以下、「第2の導電性バンプ」という)、めっき処理または導電性ペーストを印刷することによって形成されるが、レーザ照射によって保護フィルムに形成された開口内に、めっき処理によって、保護フィルムの厚さに関連する高さを有するめっきを充填することによって形成されることが望ましい。 The conductive bump formed on the exposed surface of the via hole is a bump that secures electrical connection with the interlayer member (hereinafter referred to as “second conductive bump”), and plating treatment or conductive paste is used. Although formed by printing, it is desirable that the opening formed in the protective film by laser irradiation is formed by filling a plating having a height related to the thickness of the protective film by plating. .
上記めっき充填は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理が望ましい。
電解めっきとしては、例えば、Sn、Pb、Ag、Au、Cu、Zn、In、Bi、半田またはスズ合金から選ばれる少なくとも1種の金属を使用でき、電解すずめっきが最も好ましい。
The plating filling can be performed by either an electrolytic plating process or an electroless plating process, but an electrolytic plating process is desirable.
As the electrolytic plating, for example, at least one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, or a tin alloy can be used, and electrolytic tin plating is most preferable.
上記第2の導電性バンプの高さとしては、3〜60μmの範囲が望ましい。その理由は、3μm未満では、バンプの変形により、バンプの高さのばらつきを許容することができず、また、60μmを越えると抵抗値が高くなる上、バンプを形成した際に横方向に拡がってショートの原因となるからである。 The height of the second conductive bump is preferably in the range of 3 to 60 μm. The reason is that if the thickness is less than 3 μm, variation in the height of the bump cannot be allowed due to the deformation of the bump, and if it exceeds 60 μm, the resistance value becomes high and spreads in the lateral direction when the bump is formed. This causes a short circuit.
また、第2の導電性バンプは、めっき処理の代わりに、レーザ照射によって保護フィルムに形成された開口内に、導電性ペーストを充填することによって形成することもできる。
この場合には、電解めっきの高さのばらつきは、充填される導電性ペースト量を調整することにより是正され、多数の導電性バンプの高さをそろえることができる。
この導電性ペーストからなるバンプは、半硬化状態であることが望ましい。導電性ペーストは、半硬化状態でも硬く、熱プレス時に軟化した有機接着剤層を貫通させることができるからである。また、熱プレス時に変形して接触面積が増大し、導通抵抗を低くすることができるだけでなく、バンプの高さのばらつきを是正することができるからである。
In addition, the second conductive bump can be formed by filling a conductive paste into an opening formed in the protective film by laser irradiation instead of the plating treatment.
In this case, variations in the height of the electrolytic plating can be corrected by adjusting the amount of the conductive paste to be filled, and the heights of a large number of conductive bumps can be made uniform.
It is desirable that the bump made of this conductive paste is in a semi-cured state. This is because the conductive paste is hard even in a semi-cured state and can penetrate the organic adhesive layer softened during hot pressing. Moreover, it is deformed at the time of hot pressing, so that the contact area increases, the conduction resistance can be lowered, and the variation in bump height can be corrected.
この他に、例えば、導電性ペーストを、所定位置に開口の設けられたメタルマスクを用いてスクリーン印刷する方法、低融点金属であるはんだペーストを印刷する方法の他、はんだめっきを行う方法、あるいははんだ溶融液に浸漬する方法によって導電性バンプを形成することができる。
上記低融点金属としては、Pb−Sn系はんだ、Ag−Sn系はんだ、インジウムはんだ等を使用することができる。
In addition to this, for example, a method of screen-printing a conductive paste using a metal mask having openings at predetermined positions, a method of printing a solder paste which is a low melting point metal, a method of performing solder plating, or Conductive bumps can be formed by a method of immersing in a solder melt.
As the low melting point metal, Pb—Sn solder, Ag—Sn solder, indium solder and the like can be used.
一方、絶縁性樹脂基材の銅箔貼付面(金属層)に形成される、ICチップ等の半導体チップを実装するための導電性バンプ(以下、「第1の導電性バンプ」という)は、Sn、Pb、Ag、Au、Cu、Zn、In、Bi、半田またはスズ合金から選ばれる少なくとも1種の金属から形成される。この第1の導電性バンプの形成は、めっき処理や、導電性ペーストの印刷によって行うことができるが、めっき処理によることが好ましい。 On the other hand, conductive bumps (hereinafter referred to as “first conductive bumps”) for mounting a semiconductor chip such as an IC chip, formed on the copper foil bonding surface (metal layer) of the insulating resin base, It is formed from at least one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, or a tin alloy. The first conductive bump can be formed by plating or conductive paste printing, but preferably by plating.
特に、絶縁性樹脂基材の銅箔貼付面に、まず感光性ドライフィルムを貼付するか、あるいは液状感光性レジストを塗布した後、マスク露光、現像処理によって半導体チップとの電気的接続を行うバンプを形成するための開口部を有するめっきレジスト層を形成し、その開口部内にめっき処理によってバンプを形成させることが最も好ましい実施形態である。 In particular, bumps that first apply a photosensitive dry film to a copper foil application surface of an insulating resin base material, or apply a liquid photosensitive resist, and then electrically connect to a semiconductor chip by mask exposure and development processing. In the most preferred embodiment, a plating resist layer having an opening for forming a bump is formed, and a bump is formed in the opening by plating.
上記めっきによるバンプ形成は、電解めっき処理または無電解めっき処理のいずれによっても行うことができるが、電解めっき処理が望ましい。
電解めっきとしては、例えば、Sn、Pb、Ag、Au、Cu、Zn、In、Bi、半田またはスズ合金から選ばれる少なくとも1種の金属を使用することができるが、電解すずめっきが最も好ましい実施形態である。
The bump formation by the plating can be performed by either electrolytic plating treatment or electroless plating treatment, but electrolytic plating treatment is desirable.
As the electrolytic plating, for example, at least one metal selected from Sn, Pb, Ag, Au, Cu, Zn, In, Bi, solder, or tin alloy can be used, but electrolytic tin plating is the most preferable implementation. It is a form.
上記第1の導電性バンプの形状としては、円柱、楕円柱、直方体、または立方体を採用することができ、その高さとしては、1〜30μmの範囲が望ましい。
その理由は、1μm未満では、導電性バンプを均一に形成することができないからであり、また、30μmを越えるとマイグレーションやウイスカーの発生が増加するからである。特に、5μmの高さとすることが最も好ましい。
As the shape of the first conductive bump, a cylinder, an elliptic cylinder, a rectangular parallelepiped, or a cube can be adopted, and the height is preferably in the range of 1 to 30 μm.
The reason is that if the thickness is less than 1 μm, the conductive bumps cannot be formed uniformly, and if it exceeds 30 μm, the occurrence of migration and whiskers increases. In particular, the height is most preferably 5 μm.
上記第1の導電性バンプを円柱形または楕円柱とした場合には、その口径は、50〜200μmの範囲であることが望ましく、80μmであることが最も好ましい。
上記第1の導電性バンプを形成した後、NaOHやKOH等のアルカリ、硫酸、硝酸、酢酸等の酸、アルコール等の溶剤等を用いてめっきレジスト層を完全に除去する。
When the first conductive bump is a cylindrical or elliptical column, the diameter is desirably in the range of 50 to 200 μm, and most preferably 80 μm.
After forming the first conductive bump, the plating resist layer is completely removed using an alkali such as NaOH or KOH, an acid such as sulfuric acid, nitric acid or acetic acid, or a solvent such as alcohol.
上記絶縁性樹脂基材の銅箔貼付面に形成される配線パターンは、銅箔面に感光性ドライフィルムを貼付するか、液状感光性レジストを塗布した後、所定の配線パターンを有するマスクを載置し、露光・現像処理することによってめっきレジスト層を形成した後、エッチングレジスト非形成部分の銅箔をエッチング処理することによって形成される。 The wiring pattern formed on the copper foil bonding surface of the insulating resin substrate is mounted with a mask having a predetermined wiring pattern after a photosensitive dry film is applied to the copper foil surface or a liquid photosensitive resist is applied. After the plating resist layer is formed by placing and exposing / developing, the copper foil in the portion where the etching resist is not formed is etched.
上記配線パターンは、基板のほぼ中央部に実装される半導体チップの端子に対応して形成された多数の導体パッド(ランド)と、そこから基板の外周部に向かって延設された微細な線幅のアウターリードと、そのアウターリードの終端近くにバイアホール位置に対応して形成された多数の導体パッド(ランド)とを有しており、前者のパッド上には半導体チップ実装用の第1の導電性バンプが形成され、後者のパッドには、後述するように、積層される層間部材の導電性バンプが接続されるようになっている。 The wiring pattern includes a large number of conductor pads (lands) formed corresponding to the terminals of the semiconductor chip mounted on the substantially central portion of the substrate, and fine lines extending from the conductor pads to the outer peripheral portion of the substrate. An outer lead having a width and a large number of conductor pads (lands) formed corresponding to the via hole positions near the terminal end of the outer lead, and a first for mounting a semiconductor chip on the former pad. The conductive bumps of the interlayer members to be laminated are connected to the latter pad, as will be described later.
上記配線パターンは、その厚みが5〜30μmであることが望ましく、12μmであることが好ましい。また、線幅と線間距離との比(L/D)は、50μm/50μm〜100μm/100μmであることが望ましい。さらに、配線パターン上に形成されるランドは、その口径が150〜500μmであることが望ましく、特に、350μmであることが好ましい。 The wiring pattern preferably has a thickness of 5 to 30 μm, and preferably 12 μm. Further, the ratio (L / D) between the line width and the distance between the lines is desirably 50 μm / 50 μm to 100 μm / 100 μm. Furthermore, the land formed on the wiring pattern preferably has a diameter of 150 to 500 μm, and more preferably 350 μm.
上記パターン形成のためのエッチングは、硫酸−過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種により行われる。
上記配線パターン表面には、必要に応じて、粗化層を形成することもでき、半導体実装用回路基板と層間部材とを接着する接着剤層との密着性を改善し、剥離(デラミネーション)の発生を防止することができる。
The etching for forming the pattern is performed by at least one selected from an aqueous solution of sulfuric acid-hydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
If necessary, a roughened layer can be formed on the surface of the wiring pattern to improve the adhesion between the circuit board for semiconductor mounting and the adhesive layer that bonds the interlayer member, and peeling (delamination) Can be prevented.
上記粗化処理は、例えばソフトエッチング処理や、黒化(酸化)−還元処理、銅−ニッケル−リンからなる針状合金めっき(荏原ユージライト製 商品名インタープレート)の形成、メック社製の商品名「メック エッチボンド」なるエッチング液による表面粗化が望ましい。 The roughening treatment includes, for example, soft etching treatment, blackening (oxidation) -reduction treatment, formation of needle-like alloy plating made of copper-nickel-phosphorus (trade name Interplate made by Ebara Eugene), product made by MEC Surface roughening with an etchant named “MEC Etchbond” is desirable.
また、必要に応じて、粗化層が形成された配線パターン上にさらに金属層を被覆してもよい。形成される金属としては、チタン、アルミニウム、亜鉛、鉄、インジウム、タリウム、コバルト、ニッケル、スズ、鉛、ビスマスの中から選ばれるいずれかの金属で被覆してもよい。 Moreover, you may coat | cover a metal layer further on the wiring pattern in which the roughening layer was formed as needed. The metal to be formed may be coated with any metal selected from titanium, aluminum, zinc, iron, indium, thallium, cobalt, nickel, tin, lead, and bismuth.
上記被覆金属層の厚みは、0.01〜3μmの範囲が望ましい。その理由は、0.01μm未満では、粗化層を完全に被覆できないことがあり、3μmを越えると、形成した粗化層の凹部に被覆金属が充填されてしまい、粗化層を相殺してしまうことがあるからである。特に望ましい範囲は、0.03〜1μmの間である。その一例として、ホウフッ化スズとチオ尿素からなるスズ置換液を用いて、粗化層を被覆してもよい。 The thickness of the coating metal layer is preferably in the range of 0.01 to 3 μm. The reason is that if the thickness is less than 0.01 μm, the roughened layer may not be completely covered. If the thickness exceeds 3 μm, the concave portion of the formed roughened layer is filled with the coating metal, and the roughened layer is offset. It is because it may end up. A particularly desirable range is between 0.03 and 1 μm. As an example, the roughening layer may be coated with a tin replacement solution composed of tin borofluoride and thiourea.
上記絶縁性樹脂基材の銅箔貼付面と反対側の面には、必要に応じて、接着剤層を形成してもよいが、基板表面に樹脂を塗布し、乾燥させて、未硬化状態としたものであることが望ましい。 If necessary, an adhesive layer may be formed on the surface of the insulating resin substrate opposite to the copper foil sticking surface, but the resin is applied to the surface of the substrate, dried, and uncured. It is desirable that
上記接着剤層は、有機系接着剤から形成することが望ましく、その有機系接着剤としては、エポキシ樹脂、ポリイミド樹脂、熱硬化型ポリフェニレンエーテル(PPE:Polyphenylen ether)、エポキシ樹脂と熱可塑性樹脂との複合樹脂、エポキシ樹脂とシリコーン樹脂との複合樹脂、BTレジンから選ばれる少なくとも1種の樹脂であることが望ましい。
ここで、有機系接着剤の溶剤としては、NMP、DMF、アセトン、エタノールを用いることができる。
The adhesive layer is preferably formed from an organic adhesive. Examples of the organic adhesive include epoxy resin, polyimide resin, thermosetting polyphenylene ether (PPE), epoxy resin, and thermoplastic resin. It is desirable that the resin be at least one resin selected from a composite resin of the above, a composite resin of an epoxy resin and a silicone resin, and a BT resin.
Here, NMP, DMF, acetone, and ethanol can be used as the solvent for the organic adhesive.
上記有機系接着剤である未硬化樹脂の塗布方法は、カーテンコータ、スピンコータ、ロールコータ、スプレーコータ、スクリーン印刷などを使用できる。
また、樹脂の塗布後、減圧・脱泡を行って、粗化層と樹脂との界面の気泡を完全に除去することも可能である。なお、接着剤層の形成は、接着剤シートをラミネートすることによって行うこともできる。
As a method for applying the uncured resin as the organic adhesive, a curtain coater, a spin coater, a roll coater, a spray coater, screen printing, or the like can be used.
It is also possible to completely remove bubbles at the interface between the roughened layer and the resin by applying pressure reduction and defoaming after applying the resin. The adhesive layer can also be formed by laminating an adhesive sheet.
上記接着剤層の厚さは、5〜50μmが望ましい。接着剤層は、取扱が容易になるため、予備硬化(プレキュア)しておくことが好ましい。 As for the thickness of the said adhesive bond layer, 5-50 micrometers is desirable. Since the adhesive layer is easy to handle, it is preferable to pre-cure the adhesive layer.
上記回路基板に実装される半導体チップは、第1の導電性バンプを介して配線パターン上に表面実装される。バンプとチップとの接続方法としては、半導体チップと回路基板との位置合わせをした状態でリフローする方法や、予めバンプを加熱、溶解させておいた状態でチップと回路基板とを接合させる方法などがある。 The semiconductor chip mounted on the circuit board is surface-mounted on the wiring pattern via the first conductive bump. As a method of connecting the bump and the chip, a method of reflowing with the semiconductor chip and the circuit board aligned, a method of bonding the chip and the circuit board with the bumps heated and dissolved in advance, etc. There is.
その際に加える温度は、60〜220℃の範囲が望ましい。60℃未満では導電性金属が溶融しないし、220℃を越えると、バンプをなす導電性金属が隣り合うバンプとの間で短絡を引き起こしたりするからである。
特に、導電性金属にスズを用いた実施形態では、80〜200℃の範囲の温度がより好ましい。その温度内であれば、バンプの形状保持性が保たれつつも、溶解して接続を行えるからである。
The temperature applied at that time is preferably in the range of 60 to 220 ° C. If the temperature is lower than 60 ° C., the conductive metal does not melt, and if it exceeds 220 ° C., the conductive metal forming the bump may cause a short circuit between adjacent bumps.
In particular, in the embodiment using tin as the conductive metal, a temperature in the range of 80 to 200 ° C. is more preferable. This is because if the temperature is within that temperature, the bump can be melted and connected while maintaining the shape retention of the bumps.
なお、上記第1の導電性バンプは、第2の導電性バンプと同様に電解すずめっきで形成することが最も好ましいが、第1の導電性バンプを第2の導電性バンプよりも低い融点の金属で形成する、たとえば、第1の導電性バンプを融点が185℃であるSn/Pbから形成し、第2の導電性バンプを融点が235℃であるSnから形成することもでき、この場合は、半導体チップを実装する際に、第1の導電性バンプだけを溶融させ、第2の導電性バンプの形状は保持されるという点で有利である。 The first conductive bump is most preferably formed by electrolytic tin plating in the same manner as the second conductive bump, but the first conductive bump has a melting point lower than that of the second conductive bump. For example, the first conductive bump may be formed of Sn / Pb having a melting point of 185 ° C., and the second conductive bump may be formed of Sn having a melting point of 235 ° C. This is advantageous in that only the first conductive bumps are melted and the shape of the second conductive bumps is maintained when the semiconductor chip is mounted.
上記半導体チップと層間部材との間の隙間には、必要に応じて、封止樹脂が充填され、半導体チップと層間部材の熱膨張率のミスマッチを防止することができる。このような封止樹脂としては、熱硬化性樹脂や、熱可塑性樹脂、紫外硬化樹脂、感光性樹脂等を用いることができる。 The gap between the semiconductor chip and the interlayer member is filled with a sealing resin as necessary, and mismatch between the thermal expansion coefficients of the semiconductor chip and the interlayer member can be prevented. As such a sealing resin, a thermosetting resin, a thermoplastic resin, an ultraviolet curable resin, a photosensitive resin, or the like can be used.
具体的には、エポキシ樹脂、シリコン樹脂、ポリイミド樹脂、フェノール樹脂、フッ素樹脂等を含んだ液状の樹脂や、それらの樹脂をシート状に形成した非導電性樹脂フィルム(例えば、NCF)等を用いることができる。 Specifically, a liquid resin containing an epoxy resin, a silicon resin, a polyimide resin, a phenol resin, a fluorine resin, or the like, or a non-conductive resin film (for example, NCF) in which those resins are formed in a sheet shape is used. be able to.
上記半導体チップが実装された回路基板とともに積層される層間部材は、絶縁性樹脂基材のほぼ中央部に半導体チップを収容可能な開口部を有するとともに、半導体チップ実装用回路基板のバイアホール位置に対応して、絶縁性樹脂基材を貫通して設けた貫通孔内に充填された導電性ペーストを、絶縁性樹脂基材の両方の表面から外側に突出させて形成した導体ポストを有してなる。 The interlayer member that is laminated together with the circuit board on which the semiconductor chip is mounted has an opening that can accommodate the semiconductor chip in the substantially central portion of the insulating resin base material, and is located at the via hole position of the circuit board for mounting the semiconductor chip. Correspondingly, it has a conductive post formed by projecting the conductive paste filled in the through hole provided through the insulating resin base material outward from both surfaces of the insulating resin base material. Become.
すなわち、層間部材は、半導体チップよりわずかにサイズが大きい開口を、そのほぼ中央部に有し、積層時に半導体チップがその開口内に収納されるように構成されるとともに、絶縁性樹脂基材を貫通する貫通孔に充填された導電性ペーストを、絶縁性樹脂基材の表面から外側に突出形成させてなる導体ポストを有し、それぞれ半導体チップ実装用回路基板の導体パッドまたは第2の導電性バンプに電気的接続されるように構成される。 That is, the interlayer member has an opening that is slightly larger in size than the semiconductor chip at the substantially central portion thereof, and is configured so that the semiconductor chip is accommodated in the opening when stacked, and the insulating resin base material is provided. A conductive post formed by projecting a conductive paste filled in a through-hole penetrating from the surface of the insulating resin base material to the outside, and a conductive pad or second conductive material on a circuit board for mounting a semiconductor chip, respectively. It is configured to be electrically connected to the bump.
上記層間部材に使用する絶縁性樹脂基材は、上記半導体チップ実装用基板と同様な有機系絶縁性基材であれば使用でき、硬質の絶縁性樹脂基材だけでなく、半硬化状態のプリプレグも使用することができる。 The insulating resin base material used for the interlayer member can be any organic insulating base material similar to the semiconductor chip mounting substrate, and is not only a hard insulating resin base material but also a semi-cured prepreg. Can also be used.
上記絶縁性樹脂基材は、半導体チップ実装用回路基板の上面から、実装された半導体チップの上面までの高さよりもやや厚く、その形状は、半導体チップ実装用回路基板と同一に形成される。
上記絶縁性樹脂基材の厚さは、10〜500μm、好ましくは50〜200μmであり、さらに100〜150μmが最適である。これらの範囲より薄くなると強度が低下して取扱が難しくなり、逆に厚すぎると微細な貫通孔の形成およびその貫通孔内への導電性ペーストの充填が難しくなるからである。
The insulating resin base material is slightly thicker than the height from the upper surface of the semiconductor chip mounting circuit board to the upper surface of the mounted semiconductor chip, and the shape thereof is the same as that of the semiconductor chip mounting circuit board.
The thickness of the insulating resin substrate is 10 to 500 μm, preferably 50 to 200 μm, and more preferably 100 to 150 μm. This is because if the thickness is smaller than these ranges, the strength is lowered and handling becomes difficult, and if it is too thick, formation of fine through holes and filling of the conductive paste into the through holes becomes difficult.
上記層間部材に形成される貫通孔は、バイアホール形成用開口と同様に、絶縁性樹脂基材の両面に、光透過性樹脂フィルムを粘着させ、その樹脂フィルム上からレーザ照射を行って形成される。 The through-hole formed in the interlayer member is formed by adhering a light-transmitting resin film to both surfaces of the insulating resin base material and irradiating the resin film with a laser, similarly to the opening for forming the via hole. The
上記レーザ照射によって開口が設けられた樹脂フィルムは、貫通孔内に導電性ペーストを充填して絶縁性樹脂基材の表面から突出させて導体ポストを形成する際に、その突出高さを調整する機能を果たすものであり、所定の工程を経た後に、接着剤層から剥離されるような粘着剤層を有するものが望ましい。 The resin film provided with openings by the laser irradiation adjusts the protruding height when a conductive post is formed by filling the through hole with a conductive paste and protruding from the surface of the insulating resin substrate. It is desirable to have a pressure-sensitive adhesive layer that fulfills the function and is peeled off from the adhesive layer after a predetermined process.
上記樹脂フィルムは、たとえば、粘着剤層の厚みが1〜20μmであり、フィルム自体の厚みが10〜50μmであるPETフィルムから形成されるのが好ましい。
その理由は、導体ポストの絶縁性基材表面からの突出量が、このPETフィルムの厚さに依存して決まるためであり、10μm未満の厚さでは突出量が小さすぎて接続不良になりやすく、逆に50μmを超えた厚さでは、溶融した導体ポストが接続界面において拡がりすぎるので、ファインパターンの形成ができないからである。
The resin film is preferably formed from a PET film having a pressure-sensitive adhesive layer thickness of 1 to 20 μm and a film thickness of 10 to 50 μm, for example.
The reason is that the protruding amount of the conductor post from the surface of the insulating base material is determined depending on the thickness of the PET film. If the thickness is less than 10 μm, the protruding amount is too small and connection failure tends to occur. Conversely, if the thickness exceeds 50 μm, the melted conductor post spreads too much at the connection interface, so that a fine pattern cannot be formed.
上記レーザ加工機としては、炭酸ガスレーザが最も適しており、上記範囲の厚さを有する絶縁性樹脂基材に形成される貫通孔の口径は、50〜250μm(バイアホールは50〜200μmである)の範囲であることが望ましく、その際のレーザ照射条件は、パルスエネルギーが0.5〜100mJ、パルス幅が1〜100μs、パルス間隔が0.5ms以上、ショット数が3〜50であることが望ましい。 As the laser processing machine, a carbon dioxide laser is most suitable, and the diameter of the through hole formed in the insulating resin base material having the thickness in the above range is 50 to 250 μm (the via hole is 50 to 200 μm). In this case, the laser irradiation conditions are that the pulse energy is 0.5 to 100 mJ, the pulse width is 1 to 100 μs, the pulse interval is 0.5 ms or more, and the number of shots is 3 to 50. desirable.
上記貫通孔の口径に制限を設けた理由は、50μm未満では開口内に導電性ペーストを充填し難くなると共に、接続信頼性が低くなるからであり、250μmを超えると、高密度化が困難になるからである。 The reason why the diameter of the through hole is limited is that if it is less than 50 μm, it becomes difficult to fill the opening with the conductive paste and the connection reliability is lowered, and if it exceeds 250 μm, it is difficult to increase the density. Because it becomes.
上記貫通孔は、その形状が上下の開口の口径が等しい円柱形である場合であり、そのような貫通孔に導電性ペーストが充填されて導体ポストが形成される。絶縁性樹脂基材の表面から上側と下側にそれぞれ突出した導体ポストの口径は同一となる。 The through hole is a case where the shape of the through hole is a columnar shape having the same aperture diameter, and a conductive post is formed by filling the through hole with a conductive paste. The diameters of the conductor posts protruding upward and downward from the surface of the insulating resin base material are the same.
さらに、貫通孔の形状を、上下の開口の口径が異なるように形成することもできる。たとえば、断面がテーパ形状を有する円錐台形状の貫通孔や、小径の円柱と大径の円柱とが同軸に接合された形状に形成される。 Furthermore, the shape of the through hole can be formed so that the diameters of the upper and lower openings are different. For example, a truncated cone-shaped through-hole having a tapered cross section, or a small-diameter cylinder and a large-diameter cylinder are formed in a coaxial shape.
そのような貫通孔に導電性ペーストを充填形成した導体ポストは、その上側と下側に突出する部分の口径比は、1:2〜1:3であること好ましく、1:2〜1:2.5であることがより好ましい。
その理由は、上記比率の範囲内では、導電性ペーストに空隙がないように充填させることが可能であり、半導体実装回路基板との積層時に、プレスによる接触個所の位置ずれを抑制して接続信頼性を高めることができるためである。
In such a conductor post having a through hole filled with a conductive paste, the aperture ratio of the portion protruding upward and downward is preferably 1: 2 to 1: 3, preferably 1: 2 to 1: 2. .5 is more preferable.
The reason is that, within the above range, the conductive paste can be filled so that there are no gaps, and when laminating with the semiconductor mounting circuit board, the displacement of the contact point due to the press is suppressed and the connection reliability is reduced. This is because the sex can be enhanced.
上記層間部材が未硬化状態のプリプレグから形成される場合には、上記貫通孔内に導電性ペーストを充填して導体ポストを形成する前に、デスミア処理をする必要がない場合もあるが、層間部材がガラス布基材エポキシ樹脂のような硬質の樹脂基材から形成される場合には、例えば、酸や過マンガン酸、クロム酸などの酸化剤などに浸漬する化学的除去方法、あるいは、プラズマ放電やコロナ放電などを用いた物理的除去方法によってデスミア処理することが接続信頼性確保の点から望ましい。 When the interlayer member is formed from an uncured prepreg, it may not be necessary to perform a desmear treatment before filling the through hole with a conductive paste to form a conductor post. When the member is formed of a hard resin base material such as a glass cloth base epoxy resin, for example, a chemical removal method in which the member is immersed in an oxidizing agent such as acid, permanganic acid or chromic acid, or plasma From the viewpoint of securing connection reliability, it is desirable to perform desmear treatment by a physical removal method using discharge or corona discharge.
特に、硬質の絶縁性樹脂基材上に接着剤層や保護フィルムが貼付けられた状態で行う場合には、たとえば、プラズマ放電やコロナ放電等を用いたドライデスミア処理によることが望ましい。ドライデスミア処理のうち、プラズマクリーニング装置を使用したプラズマクリーニングがとくに好ましい。
この実施態様では、貫通孔をレーザ加工で形成したが、ドリル加工、パンチング加工等の機械的方法で穴開けすることも可能である。
In particular, when it is performed in a state where an adhesive layer or a protective film is stuck on a hard insulating resin base material, it is desirable to use dry desmear treatment using, for example, plasma discharge or corona discharge. Among dry desmear treatments, plasma cleaning using a plasma cleaning device is particularly preferable.
In this embodiment, the through hole is formed by laser processing, but it is also possible to make a hole by a mechanical method such as drilling or punching.
上記レーザ加工によって形成され、必要に応じてデスミア処理を行った貫通孔内への導電性ペーストの充填は、絶縁性樹脂基材の両面に貼付された保護フィルム上から、例えばスクリーン印刷によって行われる。 Filling the through-holes formed by the above laser processing and desmeared as necessary is performed by, for example, screen printing from the protective film affixed on both surfaces of the insulating resin substrate. .
上記導電性ペーストとしては、銀、銅、金、ニッケル、各種はんだから選ばれる1種または2種以上の金属粒子からなる導電性ペーストを使用できる。 As the conductive paste, a conductive paste made of one or more metal particles selected from silver, copper, gold, nickel, and various solders can be used.
また、上記金属粒子としては、金属粒子の表面に異種金属をコーティングしたものも使用できる。具体的には銅粒子の表面に金または銀のような貴金属を被覆した金属粒子を使用することができる。
なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂や、ポリフェニレンスルフィド(PPS)樹脂を加えた有機系導電性ペーストが望ましい。
In addition, as the metal particle, a metal particle whose surface is coated with a different metal can be used. Specifically, metal particles obtained by coating the surfaces of copper particles with a noble metal such as gold or silver can be used.
The conductive paste is preferably an organic conductive paste in which a thermosetting resin such as an epoxy resin or a polyphenylene sulfide (PPS) resin is added to metal particles.
上記層間部材に設けた導体ポストの高さ、すなわち、絶縁性基材表面からの突出量は、前記PETフィルムの厚さに依存して決まり、10〜50μmの範囲が望ましい。
その理由は、10μm未満の厚さでは突出量が小さすぎて接続不良になりやすく、逆に50μmを超えた厚さでは、溶融した導体ポストが接続界面において拡がりすぎるので、ファインパターンの形成ができないからである。
The height of the conductor post provided on the interlayer member, that is, the amount of protrusion from the surface of the insulating substrate is determined depending on the thickness of the PET film, and is preferably in the range of 10 to 50 μm.
The reason is that if the thickness is less than 10 μm, the protruding amount is too small and connection failure tends to occur. Conversely, if the thickness exceeds 50 μm, the melted conductor post spreads too much at the connection interface, so a fine pattern cannot be formed. Because.
なお、上記導電性ペーストから形成される導体ポストは、半硬化状態であることが望ましい。導電性ペーストは、半硬化状態でも硬く、熱プレス時に軟化した有機接着剤層を貫通させることができるからである。また、熱プレス時に変形して接触面積が増大し、導通抵抗を低くすることができるだけでなく、バンプの高さのばらつきを是正することができるからである。 The conductor post formed from the conductive paste is desirably in a semi-cured state. This is because the conductive paste is hard even in a semi-cured state and can penetrate the organic adhesive layer softened during hot pressing. Moreover, it is deformed at the time of hot pressing, so that the contact area increases, the conduction resistance can be lowered, and the variation in bump height can be corrected.
上記半導体チップ実装回路基板と層間部材とを交互に積層し、その後、最外層にI/O配線基板等の他の回路基板を積層し、それらを一括プレスすることによって半導体モジュールが形成される。 The semiconductor chip-mounted circuit board and the interlayer member are alternately laminated, and then another circuit board such as an I / O wiring board is laminated on the outermost layer, and a semiconductor module is formed by collectively pressing them.
その際、半導体チップ実装回路基板と層間部材との積層形態としては、種々の形態が可能であるが、たとえば、最上層には、バイアホールが形成されていない半導体チップ実装回路基板を、その半導体チップ実装面を下方に向けて配置し、その下方には層間部材を配置する。層間部材は、その中央開口部内に実装回路基板に実装した半導体チップを収容する。そして、その下方には、更に実装回路基板と層間部材とが同様に重ね合わせられ、最下層にはI/O配線基板が配置される。 At that time, various forms are possible as a laminated form of the semiconductor chip mounting circuit board and the interlayer member. For example, a semiconductor chip mounting circuit board in which no via hole is formed in the uppermost layer is used as the semiconductor. The chip mounting surface is disposed downward, and an interlayer member is disposed below the chip mounting surface. The interlayer member accommodates the semiconductor chip mounted on the mounting circuit board in the central opening. Below that, the mounting circuit board and the interlayer member are similarly overlapped, and the I / O wiring board is disposed in the lowermost layer.
このように最下層に配置されるI/O配線基板としては、絶縁性樹脂基材の両面に配線パターンが形成されるとともに、絶縁性樹脂基材を貫通する貫通孔内に充填されためっきまたは導電性ペーストからなるバイアホールによって、絶縁性樹脂基材の両面に形成された配線パターンが電気的に接続されてなる両面回路基板が採用され、層間部材の導電性バンプの位置に対応する配線パターンの一部は、導体パッドの形態に形成されている。 As the I / O wiring board arranged in the lowest layer in this way, a wiring pattern is formed on both surfaces of the insulating resin base material, and plating or filling filled in through holes penetrating the insulating resin base material A double-sided circuit board in which wiring patterns formed on both sides of the insulating resin base material are electrically connected by via holes made of conductive paste is adopted, and wiring patterns corresponding to the positions of the conductive bumps of the interlayer member Is formed in the form of a conductor pad.
上記実装回路基板、層間部材およひI/O配線基板の重ね合わせは、各基板に予め設けた位置決め用孔をCCDカメラ等で光学的に検出し、その位置合わせを行いながら進める。 The mounting circuit board, the interlayer member, and the I / O wiring board are overlapped by optically detecting a positioning hole provided in advance in each board with a CCD camera or the like and performing the alignment.
このような積層体は、50〜250℃の温度で加熱されながら、0.5〜5MPaの圧力でプレスされて、すべての回路基板が、1度のプレス成形により一体化される。加熱温度の範囲としては、160〜200℃が好ましい。 Such a laminate is pressed at a pressure of 0.5 to 5 MPa while being heated at a temperature of 50 to 250 ° C., and all circuit boards are integrated by one press molding. As a range of heating temperature, 160-200 degreeC is preferable.
そして、最下層のI/O配線基板のバイアホールランド上には、たとえば、ニッケル−金層を形成し、その金−ニッケル層上に半田ボールまたはTピンを接合して、外部基板、たとえばマザーボードへの接続端子とすることができる。 Then, for example, a nickel-gold layer is formed on the via hole land of the lowermost I / O wiring board, and a solder ball or T pin is joined on the gold-nickel layer, so that an external board, for example, a mother board is formed. It can be a connection terminal to.
以下、本発明にかかる半導体モジュールを具体化した種々の実施形態について、添付図面を参照にして説明する。
各実施形態における半導体モジュール1は、半導体チップ3を実装した半導体チップ実装用回路基板2と層間部材20とを交互に重ね合わせ、最下層にI/O配線基板30を重ねて一括して加熱プレスすることにより一体化された構造となっている。
Hereinafter, various embodiments embodying a semiconductor module according to the present invention will be described with reference to the accompanying drawings.
In the semiconductor module 1 in each embodiment, the semiconductor chip mounting
(1) 本発明にかかる半導体チップ実装用回路板2を製造するに当たって、絶縁性樹脂基材5の片面に銅箔6が貼付けられたものを出発材料として用いる。
この絶縁性樹脂基材5は、たとえば、ガラス布エポキシ樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材から選ばれるリジッド(硬質)な積層基材が使用され得るが、ガラス布エポキシ樹脂基材が最も好ましい。
(1) In manufacturing the
This insulating
上記絶縁性樹脂基材5の厚さは、10〜200μmであり、20〜80μmであることが最も好ましく、また銅箔6の厚さは、5〜25μmであることが最も好ましい。
The thickness of the insulating
上記絶縁性基材5および銅箔6としては、特に、エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板4を用いることが好ましい。
その理由は、銅箔6が後述するようにエッチングされた後の取扱中に、配線パターンやビアホールの位置がずれることがなく、位置精度に優れるからである。
As the insulating
The reason is that the position of the wiring pattern and the via hole is not shifted during handling after the
(2) このような絶縁性基材5の銅箔6が貼付された表面と反対側の表面に、保護フィルム7を貼付する(図1(a)参照)。
この保護フィルム7は、後述する導電性バンプの高さ調整用に使用され、たとえば、表面に粘着層を設けたポリエチレンテレフタレート(PET)フィルムが使用され得る。
(2) A
This
前記PETフィルム7は、粘着剤層の厚みが1〜20μm、フィルム自体の厚みが10〜50μmであるようなものが使用される。
The
(3) 絶縁性樹脂基材5上に貼付けられたPETフィルム7の上方からレーザ照射を行って、PETフィルム7を貫通して、絶縁性樹脂基材5の表面から銅箔6に達する開口8を形成する(図1(b)参照)。
(3)
このレーザ加工は、パルス発振型炭酸ガスレーザ加工装置によって行われ、そのレーザ照射条件は、パルスエネルギーが0.5〜100mJ、パルス幅が1〜100μs、パルス間隔が0.5ms以上、ショット数が3〜50の範囲内であることが望ましい。
このような加工条件のもとで形成され得る開口8の口径は、50〜200μmであることが望ましい。
This laser processing is performed by a pulse oscillation type carbon dioxide laser processing apparatus. The laser irradiation conditions are as follows: pulse energy is 0.5 to 100 mJ, pulse width is 1 to 100 μs, pulse interval is 0.5 ms or more, and the number of shots is 3 It is desirable to be within the range of ˜50.
The diameter of the
(4) 前記(3)の工程で形成された開口8の内壁面に残留する樹脂残滓を取り除くために、デスミア処理を行う。このデスミア処理としては、プラズマ放電、コロナ放電等を用いたドライデスミア処理が、接続信頼性の確保の点から望ましい。
(4) A desmear process is performed in order to remove the resin residue remaining on the inner wall surface of the
(5) 次に、絶縁性樹脂基材5の銅箔6が貼付された表面に、保護フィルム7を貼付けた後、電解銅めっき処理を施して、デスミア処理された開口8内に、電解銅めっき膜を充填してバイアホール9を形成する(図1(c)参照)。
(5) Next, after affixing the
(6) その後、電解すずめっき処理を施して、レーザ照射によってPETフィルム7に形成された開口内に、電解すずめっき膜を充填し、バイアホール9の真上に位置して、他の回路基板との接続用の第2の導電性バンプ13を形成する。
(6) After that, electrolytic tin plating treatment is performed, an electrolytic tin plating film is filled in the opening formed in the
(7) 次いで、絶縁性樹脂基材5の導箔6上に貼付けられたPETフィルム7を剥離させた後、絶縁性樹脂基材5の銅箔6貼付面と反対側の表面に貼付したPETフィルム7上に更にPETフィルム7を貼付し、絶縁性樹脂基材5の銅箔6貼付面に感光性ドライフィルムを貼付し、マスク露光、現像処理によって半導体チップとの電気的接続を行うバンプを形成するための開口部11を有するめっきレジスト層10を形成する(図1(d)参照)。
(7) Next, after peeling the
(8) 上記めっきレジスト層10に形成した開口部11内に、電解すずめっき処理によって、電解すずめっき膜を充填して、銅箔6上に半導体チップ実装用の第1の導電性バンプ12を形成する(図1(e)参照)。その後、めっきレジスト層10を形成するドライフィルムを剥離させる(図2(f)参照)。
(8) The
(9) 次に、銅箔6の不要な部分をエッチング処理によって除去して、配線パターン(配線パターン)15を形成する。この処理工程においては、先ず、半導体チップ実装用の第1の導電性バンプ12および銅箔6を覆って、例えば、電着法によってフォトレジスト層14を形成した(図2(g)参照)後、所定の回路パターンに沿って露光、現像処理する。その後、フォトレジスト層14によって保護されていない銅箔6部分をエッチング処理することによって、所定の配線パターンを有する配線パターン15を形成した(図2(h)参照)後、フォトレジスト層14を除去する。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
(9) Next, unnecessary portions of the
The etching solution is preferably at least one aqueous solution selected from aqueous solutions of sulfuric acid monohydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
上記配線パターン15の一部は、後述する層間部材20の導電性バンプ26と接続するための導体パッドまたは接続用ランド15aに形成され、その内径はバイアホール口径とほぼ同様であるが、その外径は、50〜250μmの範囲に形成されることが好ましい。
A part of the
(10) 次に、必要に応じて、前記(9)の工程で形成した配線パターン15の表面を粗化処理して粗化層(図示を省略する)を形成し、その後、絶縁性樹脂基材の銅箔貼付面と反対側の表面からPETフィルム7を剥離させて、半導体チップ実装用回路基板2の製造が完了する((図2(i)参照)。
この粗化処理は、多層化する際に、接着剤層との密着性を改善し、剥離(デラミネーション)を防止するためである。
(10) Next, if necessary, the surface of the
This roughening treatment is to improve adhesion with the adhesive layer and prevent peeling (delamination) when multilayering.
粗化処理方法としては、例えば、ソフトエッチング処理や、黒化(酸化)−還元処理、銅−ニッケルーリンからなる針状合金めっき(荏原ユージライト製:商品名インタープレート)の形成、メック社製の商品名「メックエッチボンド」なるエッチング液による表面粗化がある。 Examples of the roughening treatment method include soft etching treatment, blackening (oxidation) -reduction treatment, formation of needle-like alloy plating made of copper-nickel-phosphorus (manufactured by Sugawara Eugleite: trade name Interplate), manufactured by MEC There is surface roughening with an etchant named “MEC Etch Bond”.
この実施形態においては、上記粗化層の形成は、エッチング液を用いて形成されるのが好ましく、たとえば、配線パターンの表面を第二銅錯体と有機酸の混合水溶液からエッチング液を用いてエッチング処理することによって形成することができる。かかるエッチング液は、スプレーやバブリングなどの酸素共存条件下で、銅配線パターンを溶解させることができ、反応は、次のように進行するものと推定される。 In this embodiment, the roughening layer is preferably formed using an etching solution. For example, the surface of the wiring pattern is etched using an etching solution from a mixed aqueous solution of a cupric complex and an organic acid. It can be formed by processing. Such an etchant can dissolve the copper wiring pattern under oxygen coexisting conditions such as spraying and bubbling, and the reaction is estimated to proceed as follows.
Cu+Cu(II)An →2Cu(I)An/2
2Cu(I)An/2 +n/4O2 +nAH (エアレーション)
→2Cu(II)An +n/2H2O
式中、Aは錯化剤(キレート剤として作用)、nは配位数を示す。
Cu + Cu (II) An → 2Cu (I) An / 2
2Cu (I) An / 2 + n / 4O 2 + nAH (aeration)
→ 2Cu (II) An + n / 2H 2 O
In the formula, A represents a complexing agent (acts as a chelating agent), and n represents a coordination number.
この式に示されるように、発生した第一銅錯体は、酸の作用で溶解し、酸素と結合して第二銅錯体となって、再び銅の酸化に寄与する。本発明で用いられる第二銅錯体は、アゾール類の第二銅錯体がよい。この有機酸−第二銅錯体からなるエッチング液は、アゾール類の第二銅錯体および有機酸(必要に応じてハロゲンイオン)を、水に溶解して調製することができる。 As shown in this formula, the generated cuprous complex dissolves by the action of an acid, and combines with oxygen to form a cupric complex, which again contributes to the oxidation of copper. The cupric complex used in the present invention is preferably an azole cupric complex. The etching solution comprising the organic acid-cupric complex can be prepared by dissolving a cupric complex of an azole and an organic acid (halogen ions as required) in water.
このようなエッチング液は、たとえば、イミダゾール銅(II)錯体 10重量部、グリコール酸 7重量部、塩化カリウム 5重量部を混合した水溶液から形成される。 Such an etching solution is formed, for example, from an aqueous solution in which 10 parts by weight of imidazole copper (II) complex, 7 parts by weight of glycolic acid, and 5 parts by weight of potassium chloride are mixed.
本発明で用いる半導体チップ実装用の回路基板2は、上記(1)〜(10)の工程にしたがって製造されるが、半導体チップ3は、図2(j)に示すように、回路基板2の中央部において、接着剤16により固着され、半導体チップ3の出力端子(図示せず)が第1の導電性バンプ12に埋め込まれることにより、配線パターン15に電気的に接続される。
The
すなわち、半導体チップ3を第1の導電性バンプ12上に実装するには、回路基板2と半導体チップ3との間に、シート状の封止用樹脂を介在させ、例えば、加熱雰囲気下で半導体チップ3の出力端子を第1の導電性バンプ12に接合させることによって、端子−バンプ間の電気的接続がなされるとともに、半導体チップ3と回路基板2との隙間が樹脂封止されて、半導体チップ3の表面実装が行われ、半導体チップが実装された回路基板が製造される。
That is, in order to mount the
次に、このような半導体チップ実装回路基板に積層される層間部材20の製造方法について、図3を参照にして説明する。
Next, a method of manufacturing the
(1) 層間部材20の出発材料としては、半導体チップ実装用回路基板2と同様に、硬質の絶縁性樹脂基材21を板状に形成したものを用いる。
この絶縁性樹脂基材21の厚さは、後述する開口部27内に半導体チップ3を収容する必要性から、半導体チップ実装用回路基板2の上面から半導体チップ3の上面までの高さよりもやや厚く、例えば130μmとし、また、絶縁性樹脂基材21の上面および下面の面積は、積層の際に対向配置されるプリント基板2の面積とほぼ等しくされている。
(1) As a starting material for the
The thickness of the insulating
(2) 次いで、上記絶縁性樹脂基材21の両面に接着層22を形成し、さらにその上面にPETフィルム23を貼付して保護する(図3(b)参照)。その後、PETフィルム23の上から、半導体チップ実装用回路基板22の接続用ランド15aおよび第2の導電性バンプ13に対応する位置に、例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、絶縁性樹脂基材21の厚さ方向に貫通する貫通孔24を形成する(図3(c)参照)。
(2) Next, the
(3) 上記貫通孔24内に、導電性ペースト25を充填する(図3(d)参照)。この導電性ペーストの充填は、例えばスクリーン印刷によってそれぞれ表側と裏側とから行われる。その後、PETフィルム23を剥離すると、導電性ペースト25は、PETフィルム23の厚さ分だけ、接着層22の表面および裏面からそれぞれ突出した導体ポスト26が形成される(図3(e)参照)。
(3) The through-
(4) そして最後に、絶縁性樹脂基材21の中央部分に、例えばレーザ照射によって、半導体チップ3を収容可能なサイズの開口部27を形成させて、層間部材20の製造が完了する(図3(f)参照)。
(4) Finally, an
上記のように製造された半導体チップ実装回路基板2と層間部材20とを交互に重ね合わせる(図5(a)参照)。このとき、最上層には、バイアホールが形成されていない半導体チップ実装回路基板2が、半導体チップ3を実装した面を下方に向けて配置され、その下方には層間部材20が配置され、さらにその下方にはバイアホールが形成された半導体チップ実装回路基板2および層間部材20が配置され、最下層にはI/O配線基板30が配置される。
The semiconductor chip mounting
上記最上層の半導体チップ実装用基板2に対面する層間部材20は、その開口部27内に半導体チップ実装用回路基板2に実装・固定された導体チップ3を収容し、また、その導体ポスト26の上側の突出端が、半導体チップ実装用回路基板2の接続用ランド15aに対面し、導体ポスト26の下側の突出端が、その下方において隣接する半導体チップ実装用回路基板2の導電性バンプ13に対面するように重ね合わせられる。そして、さらに下方には、層間部材20が、その導体ポスト26の上側の突出端が、上方において隣接する半導体チップ実装用回路基板2の接続用ランド15aに対面し、導体ポスト26の下側の突出端が、その下方に位置する最下層のI/O配線基板30の導体パッド31に対面するように重ね合わせられる。
なお、I/O配線基板30は、絶縁性樹脂基板33の所定の位置にバイアホール34が形成され、その上下に所定の配線回路(図示せず)および導体パッド31が形成されたものである。
The
The I /
次いで、 記のような位置関係で重ね合わせられた半導体チップ実装用基板2、層間部材20およびI/O配線基板30を、一括して真空加熱プレスすることによって、層間部材20の接着剤層22が硬化して、半導体チップ実装用回路基板2およびI/O配線基板30と接着され、半導体モジュール1が形成される(図5(b)参照)。
Next, the semiconductor
このとき、最上層の半導体チップ実装用基板2の配線パターン5は、隣接する層間部材20に形成された導体ポスト26を介して、下方の半導体チップ実装用回路基板2の配線パターンに電気的接続され、さらに下方の層間部材20に形成された導体ポスト26を介して、I/O配線基板30の配線パターンに電気的接続される。
また、I/O配線基板30の下面側のランド31には、外部基板との接続用の半田ボール32が形成される。
At this time, the
A
以上のように実施形態によれば、層間部材20に導体ポスト26を形成する際には、まず絶縁性樹脂基板21の両面に接着剤層22を形成させ、この接着剤層22の表面に保護フィルム23を貼りつけておく。その後、所定の位置にレーザ加工によって貫通孔24を形成させ、この貫通孔24に導電性ペースト25を充填した後に、保護フィルム23を剥離する。このため、導体ポスト26は、保護フィルム23の厚さ分だけ接着剤層22の表面から突出するように形成され、これにより、層間部材20を半導体チップ実装用基板2およびI/O配線基板30とともに積層する際に、半導体チップ実装用回路基板2の導体パッド15aと層間部材20の導体ポスト26との間の接触、およびI/O配線基板30の導体パッド31と層間部材20の導体ポスト26との間の接触が、それぞれ接着剤層22の存在によって阻害されることがないので、導体パッド−導体ポスト間の接続信頼性を高めることができる。
As described above, according to the embodiment, when the
上述した実施形態では、2枚の半導体チップ実装回路基板2と2枚の層間部材20とを積層し、さらにI/O配線基板30を積層して5層に多層化したが、これに限らず、実装する半導体チップのサイズや数量、絶縁性樹脂基材の種類、厚さ等に応じて、6層以上に多層化した半導体モジュールを製造することができることは勿論のことである。
In the embodiment described above, the two semiconductor chip mounting
さらに、本発明による半導体モジュールは、上記積層状態に限定されるものではなく、本発明による半導体チップ実装用基板2と層間部材20とを少なくとも積層し、それに加えて、他の形態のI/O配線基板を組み合わせてもよい。
以下、本発明による半導体モジュールの具体的な実施例について説明する。
Furthermore, the semiconductor module according to the present invention is not limited to the above-described stacked state, and at least the semiconductor
Hereinafter, specific embodiments of the semiconductor module according to the present invention will be described.
(実施例1)
(1)エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板4を、半導体チップ実装用回路基板2の出発材料として用いる。絶縁性樹脂基材5の厚さは75μm、銅箔12の厚さは、12μmとした(図1(a)参照)。
Example 1
(1) A single-sided copper clad
(2)このような絶縁性基材5の銅箔6が貼付けられた表面と反対側の表面に、厚さ22μmのPETフィルム7を貼付ける。上記PETフィルム7は、厚みが10μmの粘着剤層と、厚みが12μmのPETフィルムベースとからなる。
(2) A
(3)次いで、PETフィルム7の上方から、以下のようなレーザ加工条件でパルス発振型炭酸ガスレーザを照射して、ビアホール形成用の開口8を形成した後、その開口8の開口内壁に残留する樹脂を取り除くために、プラズマクリーニング処理を施した(図1(b)参照)。
(3) Next, a pulsed carbon dioxide laser is irradiated from above the
〔レーザ加工条件〕
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
[Laser processing conditions]
Pulse energy 0.5-100mJ
Pulse width 1 ~ 100μs
Pulse interval 0.5 ms or more 3 to 50 shots
(4)次いで、絶縁性樹脂基材5の銅箔6が貼付けられた表面に、エッチング保護フィルムとしてのPETフィルム7を貼付けた後、下記組成の電解めっき水溶液で下記めっき条件にて電解銅めっき処理を施して、開口8の内部に電解銅めっきを充填して、口径150μm、バイアホール間距離500μmのバイアホール9を形成した。
(4) Next, after pasting a
〔電解めっき水溶液〕
硫酸 180 g/l
硫酸銅 80 g/l
添加剤(アトテックジャパン製、商品名:カパラシドGL)
1 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 30 分
温度 25 ℃
(Electrolytic plating aqueous solution)
Sulfuric acid 180 g / l
Copper sulfate 80 g / l
Additive (product name: Kaparaside GL, manufactured by Atotech Japan)
1 ml / l
[Electrolytic plating conditions]
Current density 2 A / dm 2
(5)次に、下記組成の電解めっき水溶液を用いて、下記めっき条件にて電解すずめっき処理を施して、PETフィルム7に形成された開口内に、電解すずめっき膜を充填し、バイアホール8上に、直径150μm、高さ5μm、バンプ間距離500μmの第2の導電性バンプ13を形成した(図1(c)参照)。
(5) Next, using an electrolytic plating aqueous solution having the following composition, an electrolytic tin plating treatment is performed under the following plating conditions, and an electrolytic tin plating film is filled in the opening formed in the
〔電解めっき水溶液〕
硫酸 105 ml/l
硫酸すず(SnSO4) 30 g/l
添加剤 40 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 20 分
温度 25 ℃
(Electrolytic plating aqueous solution)
Tin sulfate (SnSO 4 ) 30 g / l
[Electrolytic plating conditions]
Current density 2 A / dm 2
(6) 絶縁性樹脂基材5の導箔6貼付面に貼付されているPETフィルム7を剥離させた後、絶縁性樹脂基材5の銅箔6貼付面と反対側の表面にさらにPETフィルム7を貼付する。そして、絶縁性樹脂基材5の銅箔6貼付面には、開口11を有するめっきレジスト層10を形成した後(図1(d)参照)、下記組成の電解めっき水溶液で下記めっき条件にて電解すずめっき処理を施して、開口11内に電解すずめっき膜を充填し、銅箔6上に、直径(バンプ径)が80μm、高さが20μm、バンプ間距離(ピッチ)が140μmの第1の導電性バンプ12を形成した(図1(e)参照)。
(6) After peeling the
〔電解めっき水溶液〕
硫酸 105 ml/l
硫酸すず(SnSO4) 30 g/l
添加剤 40 ml/l
〔電解めっき条件〕
電流密度 4 A/dm2
時間 50 分
温度 25 ℃
(Electrolytic plating aqueous solution)
Tin sulfate (SnSO 4 ) 30 g / l
[Electrolytic plating conditions]
Current density 4 A / dm 2
Time 50
(7)次いで、めっきレジスト層10を除去した後(図2(a)参照)、銅箔6の不要な部分をエッチング処理によって除去して、所定の配線パターンを有する配線パターン15を形成する。
この処理工程においては、先ず、絶縁性樹脂基材5の銅箔6貼付面を覆って、例えば、電着法によってフォトレジスト層14を形成した(図2(g)参照)後、所定の回路パターンに沿って露光、現像処理する(図2(h)参照)。
その後、フォトレジスト層14によって保護されていない銅箔6部分をエッチング処理することによって、所定の配線パターンを有する配線パターン15を形成した後、フォトレジスト層14を除去する。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
(7) Next, after removing the plating resist layer 10 (see FIG. 2A), unnecessary portions of the
In this processing step, first, a
Thereafter, a portion of the
The etching solution is preferably at least one aqueous solution selected from aqueous solutions of sulfuric acid monohydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
(8)次いで、配線パターン15の表面をエッチング液で粗化して粗化層(図示せず)を形成し、その後、銅箔貼付面と反対側の表面からPETフィルム7を剥離させて、半導体チップ実装用回路基板2を製造した(図2(i)参照)。
(8) Next, the surface of the
(9)前記(8)で得た半導体チップ実装用基板2と半導体チップ3との間に、シート状の封止用樹脂を介在させた状態で、ポッティングにより、第1の導電性バンプ12に対して半導体チップ3を表面実装して、半導体チップ実装回路基板を作製した(図2(j)参照)。
(9) The first
(10)次に、厚さが130μmのガラス布基材エポキシ樹脂を板状に形成してなる絶縁性樹脂基材21の両面に、厚さ15μmの接着剤層22を形成し、さらにその接着剤層22の上に、厚さ23μmの保護フィルム23を貼付し、以下のようなレーザ加工条件でパルス発振型炭酸ガスレーザを照射して、口径が100μmである円柱形の貫通孔24を形成した(図3(a)〜(c)参照)。
(10) Next, an
〔レーザ加工条件〕
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
[Laser processing conditions]
Pulse energy 0.5-100mJ
Pulse width 1 ~ 100μs
Pulse interval 0.5 ms or more 3 to 50 shots
(11) 次に、上記(10)にて形成した貫通孔24内に残留する樹脂をクリーニングするために、プラズマ放電によるデスミア処理を施した後、メタルマスクを用いたスクリーン印刷によって、主としてCu粒子からなる導電性ペースト25を貫通孔24に充填した(図3(d)参照)。
その後、保護フィルム23を剥離させると、その保護フィルム23の厚さ分だけ接着剤層22の表面から突出する導体ポスト26が、絶縁性樹脂基材21の上面および下面に形成される(図3(e)参照)。
(11) Next, in order to clean the resin remaining in the through-
Thereafter, when the
(12) 最後に、絶縁性樹脂基材のほぼ中央部に、半導体チップ3を収容可能な開口部27を同じくレーザ照射によって形成して、層間部材20を作製した(図3(f)参照)。
(12) Finally, an
(13) 次に、2枚の半導体チップ実装回路基板2を、2枚の層間部材20と交互に積層し、さらに下層の層間部材20の外側に、予め作製されたI/O配線基板30を積層して(図5(a)参照)、温度180℃で加熱するとともに、圧力2MPaでプレスして、すべての回路基板を1度のプレス成形により一体化した。
(13) Next, the two semiconductor chip mounting
(14)前記(13)で得た積層体の最下層にあるI/O配線基板30の導体パッド31上に、ニッケル−金層(図示を省略する)を形成し、さらに、そのニッケル−金層上には、マザーボードの端子に接続する半田ボール32を形成して、BGA構造を有する半導体モジュール1を作製した(図4(b)参照)。
(14) A nickel-gold layer (not shown) is formed on the
(実施例2)
(1) 実施例1の(1)〜(9)と同様の処理を行って、半導体実装用回路基板2を作製した(図1〜図2参照)。
(2)次に、ガラス布基材にエポキシ樹脂を含浸させ、加熱半硬化状態として板状に形成してなる、厚さ150μmのプリプレグを層間部材20の絶縁性樹脂基材21として用意した(図5(a)参照)。
(Example 2)
(1) The same processing as (1) to (9) of Example 1 was performed to produce a
(2) Next, a glass cloth base material was impregnated with an epoxy resin, and a prepreg having a thickness of 150 μm, which was formed into a plate shape in a semi-cured state, was prepared as the insulating
上記プリプレグからなる絶縁性樹脂基材21の両面に、厚さが23μmの保護フィルム23を貼付し(図5(b)参照)、以下のようなレーザ加工条件で、パルス発振型炭酸ガスレーザを絶縁性樹脂基材21の下方から照射して、下面側の口径が250μm、上面側の口径が100μmである円錐台形の貫通孔24を形成した(図5(c)参照)。
A
〔レーザ加工条件〕
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
[Laser processing conditions]
Pulse energy 0.5-100mJ
Pulse width 1 ~ 100μs
Pulse interval 0.5 ms or more 3 to 50 shots
(3) 上記(2)にて形成した貫通孔24に、保護膜23上にメタルマスクを載置したスクリーン印刷によって、主としてCu粒子からなる導電性ペースト25を充填した(図5(d)参照)。その後、保護フィルム23を剥離させると、その保護フィルム23の厚さ分だけ接着剤層22の表面から突出する導体ポスト26(突出部26a、26b)が、絶縁性樹脂基材21の上面および下面に形成される(図5(e)参照)。これらの導体ポスト26の突出部26aおよび26bの直径は、上記円錐台形の貫通孔24の口径に対応しており、上部の突出部26aが下部の突出部26bよりも小さく形成されている。
(3) The through-
(4)最後に、絶縁性樹脂基材のほぼ中央部に、半導体チップ3を収容可能な開口部27を、同じくレーザ照射によって形成して、層間部材20を作製した(図5(f)参照)。
(4) Finally, an
(5) その後、実施例1の(13)〜(14)と同様の処理を行って、BGA構造を有する半導体モジュール1を作製した(図6(a)〜(b)参照)。
上記実施例2によれば、層間部材20に形成される貫通孔24は、上面側の開口よりも下面側の開口の内径が大きいテーパ状に形成されるため、導体ポスト26の下面側の突出部26bの口径が、上面側の突出部26aの口径よりも大きく形成される。
(5) Thereafter, the same processing as (13) to (14) of Example 1 was performed to manufacture a semiconductor module 1 having a BGA structure (see FIGS. 6A to 6B).
According to the second embodiment, the through
したがって、導体ポスト26のより小さな口径を有する突出部26aが、上方の半導体チップ実装用基板2の導体パッド15aに接続され、より大きな口径を有する突出部26bが、下方の半導体チップ実装用基板2の第2の導電性バンプ13に接続されるように、層間部材20が積層配置されて加熱プレスされる。これにより、積層の際に、プレスにより位置ずれが生じた場合でも、その位置ずれ誤差を吸収することができ、半導体チップ実装用基板2と層間部材20との間の良好な接続性を確保することができる。
Therefore, the
(実施例3)
(1) 実施例1の(1)〜(9)と同様の処理を行って、半導体実装用回路基板2を作製した。
(2)次に、層間部材20の出発材料として、板状のガラス布基材エポキシ樹脂により形成される絶縁性樹脂基材21を用いた(図7(a)参照)。
まず、厚さが130μmの絶縁性樹脂基材21の両面に、厚さ15μmの接着剤層22を形成し、さらにその接着剤層22の上に、厚さが23μmの保護フィルム23を貼付し(図7(b)参照)、以下のようなレーザ加工条件で、パルス発振型炭酸ガスレーザを絶縁性樹脂基材21の下方から照射して、段付円筒形の貫通孔24を形成した。
この貫通孔24は、下面側においては、口径が250μmの円柱形状の凹部55からなり、上面側においては、凹部55の底面から絶縁性樹脂基材21の厚さ方向に同軸貫通する、口径が100μmの円柱形状の貫通孔56からなり、全体として段付形状をなしている(図7(c)参照)。
(Example 3)
(1) The same processing as in (1) to (9) of Example 1 was performed to manufacture a
(2) Next, as a starting material for the
First, an
The through
〔凹部55のレーザ加工条件〕
パルスエネルギー 5〜15mJ
パルス幅 1〜50μs
パルス間隔 2ms以上
ショット数 1〜2
〔貫通孔56のレーザ加工条件〕
パルスエネルギー 0.5〜5mJ
パルス幅 1〜20μs
パルス間隔 2ms以上
ショット数 3〜10
[
Pulse energy 5-15mJ
Pulse width 1-50μs
Pulse interval 2ms or more Number of shots 1-2
[Laser processing conditions for through-hole 56]
Pulse energy 0.5-5mJ
Pulse width 1-20μs
Pulse interval 2ms or more 3-10 shots
(3) 次に、上記(2)にて形成した段付円筒形状の貫通孔24内に残留する樹脂をクリーニングするために、プラズマ放電によるデスミア処理を施した後、絶縁性樹脂基材21の下面の保護膜23上からスクリーン印刷によって、主としてAg粒子からなる導電性ペースト25を充填し、さらに絶縁性樹脂基材21の上面の保護膜23上からスクリーン印刷によって、同様に導電性ペースト25を充填した(図7(d)参照)。
その後、各保護フィルム23を剥離させると、その保護フィルム23の厚さ分だけ接着剤層22の表面から突出する導体ポスト26(突出端部26a、26b)が、絶縁性樹脂基材21の上面および下面に形成される(図7(e)参照)。
上記導体ポスト26の突出部分26aおよび26bの直径は、上記円錐台形の貫通孔24の口径に対応しており、上部の突出部分26aが下部の突出部分26bよりも小さく形成されている。
(3) Next, in order to clean the resin remaining in the stepped cylindrical through-
Thereafter, when each
The diameters of the protruding
(4)最後に、絶縁性樹脂基材21のほぼ中央部に、半導体チップ3を収容可能な開口部27を、同じくレーザ照射によって形成して、層間部材20を作製した(図7(f)参照)。
(4) Finally, an
(5) その後、実施例1の(13)〜(14)と同様の処理を行って、BGA構造を有する半導体モジュール1を作製した(図8(a)〜(b)参照)。
上記実施例3によれば、層間部材20に形成される貫通孔24は、上面側の開口56よりも下面側の開口55の内径が大きい段付円柱形状に形成されるため、導体ポスト26の下面側の突出部分26bの口径が、上面側の突出部分26aの口径よりも大きく形成される。
(5) Thereafter, the same processing as (13) to (14) of Example 1 was performed to manufacture a semiconductor module 1 having a BGA structure (see FIGS. 8A to 8B).
According to the third embodiment, the through
したがって、実施例2と同様に、導体ポスト26のより小さな口径を有する突出部分26aが、半導体チップ実装用基板2の導体パッド15aに接続され、より大きな口径を突出部分26bが、半導体チップ実装用基板2の第2の導電性バンプ13に接続されるように、層間部材20が積層配置されて加熱プレスされる。これにより、積層の際に、プレスにより位置ずれが生じた場合でも、その位置ずれ誤差を吸収することができ、半導体チップ実装用基板2と層間部材20との間の良好な接続性を確保することができる。
Therefore, as in the second embodiment, the protruding
(実施例4)
(1)エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板4を、半導体チップ実装用回路基板2の出発材料として用いる。絶縁性樹脂基材5の厚さは40μm、銅箔12の厚さは、12μmとした。
Example 4
(1) A single-sided copper clad
(2)このような絶縁性基材5の銅箔6が貼付けられた表面と反対側の表面に、厚さ22μmのPETフィルム7を貼付ける。
上記PETフィルム7は、厚みが10μmの粘着剤層と、厚みが12μmのPETフィルムベースとからなる。
(2) A
The
(3)次いで、PETフィルム7の上方から、以下のようなレーザ加工条件でパルス発振型炭酸ガスレーザを照射して、ビアホール形成用の開口8を形成した後、その開口8の開口内壁に残留する樹脂を取り除くために、プラズマクリーニング処理を施した(図9(a)参照)。
(3) Next, a pulsed carbon dioxide laser is irradiated from above the
〔レーザ加工条件〕
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
[Laser processing conditions]
Pulse energy 0.5-100mJ
Pulse width 1 ~ 100μs
Pulse interval 0.5 ms or more 3 to 50 shots
(4)次いで、絶縁性樹脂基材5の銅箔6が貼付けられた表面に、エッチング保護フィルムとしてのPETフィルム7を貼付けた後、下記組成の電解めっき水溶液で下記めっき条件にて電解半田めっき処理を施して、開口8の内部に電解半田めっきを充填して、口径150μm、バイアホール間距離500μmのバイアホール9を形成した(図9(b)参照)。
(4) Next, after affixing a
(電解半田めっき液)
Sn(BF4)2 25g/l
Pb(BF4)2 12g/l
添加剤 5ml/l
(電解半田めっき条件)
温度 20℃
電流密度 0.4A/dm2
(Electrolytic solder plating solution)
Sn (BF 4 ) 2 25 g / l
Pb (BF 4 ) 2 12 g / l
Additive 5ml / l
(Electrolytic solder plating conditions)
Current density 0.4 A / dm 2
(5) 絶縁性樹脂基材5の銅箔6貼付面と反対側の樹脂面に貼付されているPETフィルム7を剥離させた後、絶縁性樹脂基材5の樹脂面全体に、フェノール樹脂もしくはエポキシ樹脂からなる接着剤層11を形成し、その後、絶縁性樹脂基材5の銅箔6貼付面に貼付されているPETフィルム7を剥離させた(図9(c)参照)。
(5) After peeling off the
(6) 次いで、接着剤層11上に厚さ12μmの銅箔13を圧着させて、基板両面に銅箔13を具備するとともにこれらの銅箔13がビアホール9内のメッキ導体により電気的に導通された両面銅張積層板16とする(図9(d)参照)。
(6) Next, a 12 μm-
(7) 次に、絶縁性樹脂基材5の上面側の銅箔6上に感光性ドライフィルムを貼付し、マスク露光、現像処理によって半導体チップとの電気的接続を行うバンプを形成するための開口部11を有するめっきレジスト層10を形成する(図9(e)参照)。
(7) Next, a photosensitive dry film is pasted on the
(8) 上記絶縁性樹脂基材5の下面側の銅箔6上に保護フィルム7を貼付した状態で、めっきレジスト層10に形成した開口部11内に、以下の電解めっき条件にて、電解すずめっき処理を施して、電解すずめっき膜を充填する。その後、めっきレジスト層10を除去するとともに、保護フィルム7を剥離させと、銅箔6上に半導体チップ実装用の第1の導電性バンプ12が突出形成される(図10(f)参照)。
(8) In a state where the
〔電解めっき水溶液〕
硫酸 105 ml/l
硫酸すず(SnSO4) 30 g/l
添加剤 40 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 20 分
温度 25 ℃
(Electrolytic plating aqueous solution)
Tin sulfate (SnSO 4 ) 30 g / l
[Electrolytic plating conditions]
Current density 2 A / dm 2
(9) 次いで、銅箔6の不要な部分をエッチング処理によって除去して、所定の配線パターンを有する配線パターン15を両面に形成する。
この処理工程においては、先ず、積層板16の両面を覆って、例えば、電着法によってフォトレジスト層14を形成した(図10(g)参照)後、所定の回路パターンに沿って露光、現像処理する(図10(h)参照)。その後、フォトレジスト層14によって保護されていない銅箔6部分をエッチング処理することによって、両面に所定の配線パターンを有する配線パターン15を形成した後、フォトレジスト層14を除去する(図10(i)参照)。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
(9) Next, unnecessary portions of the
In this processing step, first, a
The etching solution is preferably at least one aqueous solution selected from aqueous solutions of sulfuric acid monohydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
上記配線パターン15の一部は、後述する層間部材20の導体ポスト26と接続するための導体パッドまたは接続用ランド15aに形成され、その内径はバイアホール口径とほぼ同様であるが、その外径は、50〜250μmの範囲に形成されることが好ましい。
A part of the
(10) 次に、必要に応じて、前記(9)の工程で形成した配線パターン15の表面を粗化処理して粗化層(図示を省略する)を形成して、両面に配線パターン15を有する半導体チップ実装用回路基板40の製造が完了する。
(10) Next, if necessary, the surface of the
(11) 上記(10)で得た両面回路基板40の第1の導電性バンプ12と半導体チップ3との間に、シート状の封止用樹脂を介在させた状態で、ポッティングにより、第1の導電性バンプ12に対して半導体チップ3を表面実装した。
(11) First potting is performed by placing a sheet-like sealing resin between the first
(12) 次いで、ガラス布基材にエポキシ樹脂を含浸させ、加熱半硬化状態として板状に形成してなる厚さ130μmのプリプレグを絶縁性樹脂基材21として用いて層間部材20を形成し、デスミア処理を施さなかった以外は、実施例1の(10)〜(14)と同様の処理を行って、BGA構造を有する半導体モジュール1を作製した(図11(a)〜(b)参照)。
(12) Next, an
(実施例5)
開口8の内部に電解銅めっきを充填し、その充填深さが絶縁性樹脂基材5の表面と面一になる程度にした後、さらに電解半田めっき処理を施して、電解銅めっきの表面を覆う程度に電解半田めっきで被覆してバイアホール9を形成し、層間部材20として、板状のガラス布基材エポキシ樹脂により形成される絶縁性樹脂基材21を用いたこと以外は、実施例4と同様の処理を行って、BGA構造を有する半導体モジュール1を作製した。
(Example 5)
The inside of the
上記実施例4および5によれば、半導体チップ実装用基板は、その一方の表面に半導体チップ3を実装する第1の導電性バンプ12を含んだ配線パターンを形成し、他方の表面にも配線パターンを形成した構成であるため、積層型の半導体モジュールの大型化を回避することができ、薄型で高密度の半導体モジュールが得られる。
According to the fourth and fifth embodiments, the semiconductor chip mounting substrate has the wiring pattern including the first
また、上記配線パターンを絶縁性樹脂基材の両面に形成する際に、バイアホール形成用開口に充填する導電性物質を銅より低融点の金属としたことによって、その金属を覆って絶縁性樹脂基材表面に貼り付ける銅箔との接着性が高めることができる。 Further, when the wiring pattern is formed on both surfaces of the insulating resin base material, the conductive material filling the via hole opening is made of a metal having a melting point lower than that of copper, so that the insulating resin is covered with the metal. Adhesiveness with the copper foil affixed on the base-material surface can be improved.
(実施例6)
(1)エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板4を、半導体チップ実装用回路基板2の出発材料として用いる。絶縁性樹脂基材5の厚さは40μm、銅箔12の厚さは、12μmとした(図12(a)参照)。
(Example 6)
(1) A single-sided copper clad
(2)次いで、絶縁性樹脂基材5の樹脂面の上方から、以下のようなレーザ加工条件でパルス発振型炭酸ガスレーザを照射して、ビアホール形成用の開口8を形成した後、その開口8の開口内壁に残留する樹脂を取り除くために、プラズマクリーニング処理を施した(図12(b)参照)。
(2) Next, a pulse oscillation type carbon dioxide gas laser is irradiated from above the resin surface of the insulating
〔レーザ加工条件〕
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
[Laser processing conditions]
Pulse energy 0.5-100mJ
Pulse width 1 ~ 100μs
Pulse interval 0.5 ms or more 3 to 50 shots
(3)次いで、銅箔6が貼付けられた表面に、エッチング保護フィルムとして厚さ22μmのPETフィルム7を貼付けた後、下記組成の電解めっき水溶液で下記めっき条件にて電解銅めっき処理を施して、開口8の内部に電解銅めっきを充填して、口径150μm、バイアホール間距離500μmのバイアホール9を形成した。
この電解銅めっきは、絶縁性樹脂基材5の表面からわずかに突出する程度に充填されている(図12(c)参照)。
(3) Next, after affixing a 22 μm
The electrolytic copper plating is filled so as to slightly protrude from the surface of the insulating resin base material 5 (see FIG. 12C).
〔電解めっき水溶液〕
硫酸 180 g/l
硫酸銅 80 g/l
添加剤(アトテックジャパン製、商品名:カパラシドGL)
1 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 35 分
温度 25 ℃
(Electrolytic plating aqueous solution)
Sulfuric acid 180 g / l
Copper sulfate 80 g / l
Additive (product name: Kaparaside GL, manufactured by Atotech Japan)
1 ml / l
[Electrolytic plating conditions]
Current density 2 A / dm 2
Time 35
(4)次に、絶縁性樹脂基材5の面上に突出した電解銅めっきの部分を、0.2〜0.4MPaの圧力でプレスすることにより、バイアホール9の直下に平坦な接続用ランド19を形成する(図12(d)参照)。
(4) Next, the portion of the electrolytic copper plating protruding on the surface of the insulating
(5) その後、絶縁性樹脂基材5の導箔6側に貼付されているPETフィルム7を剥離させた後、絶縁性樹脂基材5の銅箔6貼付面と反対側の表面にさらにPETフィルム7を貼付する(図12(e)参照)。そして、絶縁性樹脂基材5の銅箔6貼付面には、開口11を有するめっきレジスト層10を形成した後、下記組成の電解めっき水溶液で下記めっき条件にて電解すずめっき処理を施して、開口11内に電解すずめっき膜を充填し、銅箔6上に、直径(バンプ径)が80μm、高さが20μm、バンプ間距離(ピッチ)が140μmの第1の導電性バンプ12を形成した(図13(f)参照)。
(5) Thereafter, after the
〔電解めっき水溶液〕
硫酸 105 ml/l
硫酸すず(SnSO4) 30 g/l
添加剤 40 ml/l
〔電解めっき条件〕
電流密度 4 A/dm2
時間 50 分
温度 25 ℃
(Electrolytic plating aqueous solution)
Tin sulfate (SnSO 4 ) 30 g / l
[Electrolytic plating conditions]
Current density 4 A / dm 2
Time 50
(7) 次いで、めっきレジスト層10を除去した後、銅箔6の不要な部分をエッチング処理によって除去して、所定の配線パターンを有する配線パターン15を形成する。
この処理工程においては、先ず、絶縁性樹脂基材5の銅箔6貼付面を覆って、例えば、電着法によってフォトレジスト層14を形成し(図13(g)参照)、その後、所定の回路パターンに沿って露光、現像処理する(図13(h)参照)。ついで、フォトレジスト層14によって保護されていない銅箔6部分をエッチング処理することによって、所定の配線パターンを有する配線パターン15を形成した後、フォトレジスト層14を除去する(図13(i)参照)。
上記エッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
(7) Next, after removing the plating resist
In this processing step, first, a surface of the insulating
The etching solution is preferably at least one aqueous solution selected from aqueous solutions of sulfuric acid monohydrogen peroxide, persulfate, cupric chloride, and ferric chloride.
(8)次いで、配線パターン15の表面をエッチング液で粗化して粗化層(図示せず)を形成し、その後、銅箔貼付面と反対側の表面からPETフィルム7を剥離させて、半導体チップ実装用回路基板2を製造した。
(8) Next, the surface of the
(9)前記(8)で得た回路基板2と半導体チップ3との間に、シート状の封止用樹脂を介在させた状態で、ポッティングにより、第1の導電性バンプ12に対して半導体チップ3を表面実装して、半導体チップ実装回路基板を作製した。
(9) The semiconductor with respect to the first
(10)次に、ガラス布基材にエポキシ樹脂を含浸させ、加熱半硬化状態として板状に形成してなる厚さ130μmのプリプレグを絶縁性樹脂基材21として用いて層間部材20を形成し、デスミア処理を施さなかった以外は、実施例1の(10)〜(14)と同様の処理を行って、BGA構造を有する半導体モジュール1を作製した(図14(a)〜(b)参照)。
(10) Next, an
(実施例7)
(1)エポキシ樹脂をガラスクロスに含浸させてBステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面銅張積層板4を、半導体チップ実装用回路基板2の出発材料として用いる。絶縁性樹脂基材5の厚さは40μm、銅箔12の厚さは、12μmとした。
(Example 7)
(1) A single-sided copper clad
(2)次いで、絶縁性樹脂基材5の樹脂面にPETフィルム7を貼付し(図15(a)参照)、そのPETフィルム7の上方から、以下のようなレーザ加工条件でパルス発振型炭酸ガスレーザを照射して、ビアホール形成用の開口8を形成した後、その開口8の開口内壁に残留する樹脂を取り除くために、プラズマクリーニング処理を施した(図15(b)参照)。
(2) Next, a
〔レーザ加工条件〕
パルスエネルギー 0.5〜100mJ
パルス幅 1〜100μs
パルス間隔 0.5ms以上
ショット数 3〜50
[Laser processing conditions]
Pulse energy 0.5-100mJ
Pulse width 1 ~ 100μs
Pulse interval 0.5 ms or more 3 to 50 shots
(3)次いで、銅箔6が貼付けられた表面に、エッチング保護フィルムとして厚さ22μmのPETフィルム7を貼付けた後、下記組成の電解めっき水溶液で下記めっき条件にて電解銅めっき処理を施して、開口8の内部に電解銅めっきを充填して、口径150μm、バイアホール間距離500μmのバイアホール9を形成するとともに、レーザ照射によって、樹脂面に貼付したPETフィルム7に形成された開口内にも電解銅めっきを充填した(図15(c)参照)。
(3) Next, after affixing a 22 μm
〔電解めっき水溶液〕
硫酸 180 g/l
硫酸銅 80 g/l
添加剤(アトテックジャパン製、商品名:カパラシドGL)
1 ml/l
〔電解めっき条件〕
電流密度 2 A/dm2
時間 35 分
温度 25 ℃
(Electrolytic plating aqueous solution)
Sulfuric acid 180 g / l
Copper sulfate 80 g / l
Additive (product name: Kaparaside GL, manufactured by Atotech Japan)
1 ml / l
[Electrolytic plating conditions]
Current density 2 A / dm 2
Time 35
(4) その後、PETフィルム7を剥離させて、絶縁性樹脂基材5の樹脂面上に突出した電解銅めっきの部分を、0.2〜0.4MPaの圧力でプレスすることにより、バイアホール9の直下に平坦な導体パッドまたは接続用ランド19を形成した(図15(d)参照)。
(4) Thereafter, the
(5) 次いで、実施例7の上記(5)〜(9)と同様の処理を行って、半導体チップ実装用回路基板2を製造し、その第1の導電性バンプ12に対して半導体チップ3を表面実装して、半導体チップ実装回路基板を作製した(図12(e)〜図13(j)参照)。
(5) Next, the same processing as in (5) to (9) of Example 7 is performed to manufacture the
(6) その後、層間部材20として、板状のガラス布基材エポキシ樹脂により形成される絶縁性樹脂基材21を用いたこと以外は、実施例7の(10)と同様の処理を行って、BGA構造を有する半導体モジュール1を作製した(図14(a)〜(b)参照)。
(6) Then, the same treatment as (10) of Example 7 was performed except that the insulating
上記実施例6および7によれば、半導体チップ実装用基板2には比較的接続面積の大きい導体パッド、すなわち接続用ランド15aおよび19が形成され、これらの比較的面積を広く形成できる導体パッドに対して、隣接する層間部材20に形成された導体ポスト26が接続されるとともに、I/O配線基板30の導体パッド31に対して、層間部材20に形成された比較的接続面積の小さい導体ポスト26が接続されるので、積層された複数の半導体チップ実装用基板2の配線パターンとI/O配線基板30の配線パターン間が確実に電気的接続される。したがって、電気的な接続不良を大幅に減少させ、接続信頼性の高い半導体モジュールを製造することができる。
According to the sixth and seventh embodiments, conductor pads having a relatively large connection area, that is, connection lands 15a and 19 are formed on the semiconductor
上記実施例1〜7によって製造された半導体モジュールについて、目視検査と導通検査を行って、物理的および電気的接続性を調べた。
その結果、各層間の電気的接続性および密着性という点では問題がなく、ヒートサイクル条件下においても、1000サイクルまで半導体チップおよび導体接続部分での剥離やクラックなどは確認されず、抵抗値の上昇も確認されなかった。
About the semiconductor module manufactured by the said Examples 1-7, the visual inspection and the conduction | electrical_connection inspection were performed, and physical and electrical connectivity were investigated.
As a result, there is no problem in terms of electrical connectivity and adhesion between the respective layers, and even under heat cycle conditions, no peeling or cracking in the semiconductor chip and conductor connection portion is confirmed up to 1000 cycles, and the resistance value is An increase was not confirmed.
1 半導体モジュール
2 半導体チップ実装用基板
3 半導体チップ
5 絶縁性樹脂基材
6 銅箔
7 PETフィルム
8 バイアホール形成用開口
9 バイアホール
10 めっきレジスト層
12 半導体チップ実装用バンプ(第1の導電性バンプ)
13 接続用バンプ(第2の導電性バンプ)
14 フォトレジスト層
15 配線パターン
15a 導体パッド(ランド)
16 封止樹脂
19 導体パッド
20 層間部材
22 接着剤層
26 導体ポスト
27 開口部
30 I/O配線基板
31 導体パッド
32 半田ボール
DESCRIPTION OF SYMBOLS 1
13 Bump for connection (second conductive bump)
14
16
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