JP4103482B2 - Semiconductor mounting substrate, semiconductor package using the same, and manufacturing method thereof - Google Patents

Semiconductor mounting substrate, semiconductor package using the same, and manufacturing method thereof Download PDF

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Description

【０００１】
【発明が属する技術分野】
本発明は、半導体搭載基板とそれを用いた半導体パッケージ並びにそれらの製造方法に関する。
【０００２】
【従来の技術】
半導体の集積度が向上するに従い、入出力端子数が増加している。これに伴い、多くの入出力端子数を有する半導体パッケージが必要になってきている。一般に、入出力端子はパッケージの周辺に一列配置するタイプと、周辺だけでなく内部まで多列に配置するタイプ（アレイタイプ）がある。前者には、ＱＦＰ（Quad Flat Package）が代表的である。これを多端子化する場合は、端子ピッチを縮小することが必要であるが、０．５ｍｍピッチ以下の領域では、配線板との接続に高度な技術が必要とされる。後者のアレイタイプは比較的大きなピッチで端子配列が可能なため、多ピン化に適している。従来、アレイタイプは接続ピンを有するＰＧＡ（Pin Grid Array）が一般的であるが、配線板との接続は挿入型となり、表面実装には適していない。このため、表面実装可能なＢＧＡ（Ball Grid Array）と称するパッケージが開発されている。
【０００３】
一方、電子機器の小型化に伴って、パッケージサイズの更なる小型化の要求が強くなってきた。この小型化に対応するものとして、半導体チップとほぼ同等サイズの、いわゆるチップサイズパッケージ（ＣＳＰ； Chip Size Package）が提案されている。これは、半導体チップの周辺部でなく、実装領域内に外部配線基板との接続部を有するパッケージである。具体例としては、バンプ付きポリイミドフィルムを半導体チップの表面に接着し、チップと金リード線により電気的接続を図った後、エポキシ樹脂などをポッティングして封止したもの（NIKKEI MATERIALS & TECHNOLOGY 94.4,No.140,p18-19）や、仮基板上に半導体チップ及び外部配線基板との接続部に相当する位置に金属バンプを形成し、半導体チップをフェースダウンボンディング後、仮基板上でトランスファモールドしたもの（Smallest Flip-Chip-Like Package ＣＳＰ； The Second VLSI Packaging Workshop of Japan,p46-50,1994）などがある。
【０００４】
また、本発明者らは、鋭意検討の結果、特開平１０−１８９８２０号に開示するように、絶縁性支持基板の一表面には複数の配線が形成されており、前記配線は少なくとも半導体チップ電極と接続するインナ−接続部及び半導体チップ搭載領域部を有し、前記絶縁性支持基板には、前記絶縁性支持基板の前記配線が形成されている箇所であって前記インナ−接続部と導通するアウタ−接続部が設けらる箇所に、開口が設けられており、前記絶縁性支持基板の前記半導体チップ搭載領域内における前記配線相互間に、少なくとも１個の貫通穴（以下、ベントホールという。）が設けられており、前記配線の半導体チップ搭載領域部を含めて前記半導体チップが搭載される箇所に、絶縁性フィルムが載置形成されており、前記絶縁性フィルムは、前記ベントホール周辺部で前記絶縁性支持基板との間に中空箇所を形成するように構成されている半導体パッケ−ジ用チップ支持基板とその製造方法を提案している（図４参照）。この提案によって、パッケージクラックを防止し信頼性に優れる小型の半導体パッケ−ジの製造が可能になった。
【０００５】
【発明が解決しようとする課題】
ところが、この半導体パッケージについても、小型化、高密度化が進められ、ベントホールを形成する箇所を確保するのが困難であった。また、従来のベントホールを有する半導体パッケージは、ベントホールと、絶縁性支持基板との間に中空箇所を形成するように構成しなければならず、そのために工程が複雑となり、効率が低くコスト高であるという課題があった。また、さらなる半導体パッケージの薄型化の要求が高まり、半導体搭載基板の薄型化が求められている。しかし、半導体搭載基板や半導体パッケージの製造の際には、ある程度半導体搭載基板の剛性が必要であり、従来技術では半導体搭載基板の絶縁基材の厚みは５０μｍ以上必要であった。さらに、従来の半導体搭載基板では、100μm以下の薄い基板に使用する基材としては、ポリイミドフィルムが一般的であるが、ポリイミドフィルムが高価であることから、薄い半導体搭載基板の価格低減が難しいという問題点があった。
【０００６】
本発明は、小型化、薄型化、高密度化、低価格化に優れ、かつ、パッケージクラック防止等の信頼性に優れ、また、ベントホール数を低減または削除することのできる小型の半導体パッケ−ジ及びこれに用いる半導体搭載基板を提供し、併せて生産効率に優れた半導体搭載基板と半導体パッケージ並びにこれらの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、以下のことを特徴とする。
（１）支持体の一方の面に多数の半導体チップが搭載される半導体搭載基板であって、前記支持体は少なくとも１の絶縁層と１のキャリア層を備え、前記絶縁層は前記半導体チップを搭載する側に位置し、前記キャリア層は前記半導体チップ搭載後に除去可能である半導体搭載基板。
（２）支持体の一方の面に多数の半導体チップが搭載される半導体搭載基板であって、前記支持体は少なくとも１の絶縁層と１のキャリア層を備え、前記絶縁層は前記半導体チップを搭載する側に位置し、前記キャリア層は前記半導体チップ搭載後に除去可能であって、前記支持体は前記絶縁層側に多数の配線を備え、後に前記半導体チップが搭載される半導体チップ搭載領域と、前記半導体チップ搭載領域の外側で後に封止樹脂で封止され半導体パッケージとなる半導体パッケージ領域とが複数組行及び列に均等に配置され、前記配線は半導体チップ接続端子と外部接続端子と前記端子同士を繋ぐ展開配線とから構成され、前記外部接続端子部の前記支持体には、前記外部接続端子に達する開口が形成された半導体搭載基板。
（３）前記キャリア層の除去が機械的に剥離可能な（１）または（２）に記載の半導体搭載基板。
（４）前記絶縁層と前記キャリア層の接着力が１０〜５００Ｎ／ｍである（３）に記載の半導体搭載基板。
（５）前記絶縁層の厚みが１〜５０μmである（１）〜（４）のいずれかに記載の半導体搭載基板。
（６）前記絶縁層が絶縁性の接着剤である（１）〜（５）のいずれかに記載の半導体搭載基板。
（７）前記キャリア層の厚みが３０〜５００μmである（１）〜（６）のいずれかに記載の半導体搭載基板。
（８）前記キャリア層が絶縁性フィルムである（１）〜（７）のいずれかに記載の半導体搭載基板。
（９）前記絶縁性フィルム及び前記絶縁層は、イミド基、アミド基、フェノール基、フェニレン基、エステル基、エーテル基、サルホン基、カーボネート基、カルボニル基、シリコーン結合を少なくとも１つ以上含む樹脂、または液晶ポリマ、含フッ素樹脂、エポキシ樹脂のいずれかを含有するである（１）〜（８）のいずれかに記載の半導体搭載基板。
（１０）支持体の一方の面に多数の半導体チップが搭載される半導体搭載基板の製造方法であって：前記半導体チップを搭載する側に位置する少なくとも１の絶縁層と、前記半導体チップ搭載後に除去可能な少なくとも１のキャリア層とを備える支持体を形成する工程；後に外部接続端子が形成される箇所の前記支持体に開口を形成する工程；前記支持体の前記絶縁層側に金属箔を貼り合わせた後、前記金属箔をエッチングして露出した部分に少なくともニッケル及び金めっきして配線を形成する工程；及び、後に半導体チップを搭載する半導体チップ搭載領域と、前記半導体チップ搭載領域の外側であって後に封止樹脂で封止され半導体パッケージの一部となる半導体パッケージ領域が複数組行及び列に均等に配置形成される工程を備える半導体搭載基板の製造方法。
（１１）前記支持体を形成する工程は、前記キャリア層にワニス状の前記絶縁層を塗布し乾燥させることからなる（１０）に記載の半導体搭載基板の製造方法。
（１２）前記支持体を形成する工程は、前記キャリア層にフィルム状の前記絶縁層を貼り合わせることからなる（１０）に記載の半導体搭載基板の製造方法。
（１３）支持体の一方の面に多数の半導体チップが搭載される半導体搭載基板の製造方法であって：少なくとも１の絶縁層及び前記絶縁層の一方の面に前記半導体チップ搭載後に除去可能な少なくとも１のキャリア層からなる支持体と、前記絶縁層の他方の面に金属箔とを備える積層体を形成する工程；後に外部接続端子が形成される箇所の前記支持体に前記金属箔に達するまで開口を形成する工程；及び前記金属箔をエッチングして露出した部分に少なくともニッケル及び金めっきして配線を形成する工程；及び、後に半導体チップを搭載する半導体チップ搭載領域と、前記半導体チップ搭載領域の外側であって後に封止樹脂で封止され半導体パッケージの一部となる半導体パッケージ領域が複数組行及び列に均等に配置形成される工程を備える半導体搭載基板の製造方法。
（１４）前記積層体を形成する工程は、前記絶縁層の一方の面に前記キャリア層が位置するよう支持体を形成した後、前記絶縁層の他方の面に金属箔を形成することからなる（１３）に記載の半導体搭載基板の製造方法。
（１５）前記積層体を形成する工程は、金属箔の一方の面に前記絶縁層を形成した後、前記絶縁層の他方の面に前記キャリア層を形成することからなる（１３）に記載の半導体搭載基板の製造方法。
（１６）（１）〜（９）のいずれかに記載の半導体搭載基板、または（１０）〜（１５）のいずれかに記載の製造方法による半導体搭載基板の前記半導体チップ搭載領域に前記半導体チップを搭載する工程、前記半導体搭載基板の前記半導体チップ接続端子と前記半導体チップを電気的に接続する工程、少なくとも前記半導体チップの必要な箇所を封止樹脂で封止する工程、前記半導体搭載基板の前記キャリア層を除去する工程、前記半導体搭載基板の前記外部接続端子に外部接続バンプを形成する工程を有する半導体パッケージの製造方法。
（１７）前記キャリア層の除去を、機械的な剥離で行う工程を有する（１６）記載の半導体パッケージの製造方法。
（１８）前記機械的な剥離を行う前に、前記キャリア層と前記絶縁層の接着力を低下させる手段を行う工程を有する（１７）に記載の半導体パッケージの製造方法。
（１９）半導体チップの搭載をダイボンドフィルムで行う（１６）〜（１８）のいずれかに記載の半導体パッケージの製造方法。
（２０）前記半導体チップの搭載を、前記半導体チップの少なくとも一辺以上からはみ出させたダイボンドフィルムで行う工程を有する（１６）〜（１９）のいずれかに記載の半導体パッケージの製造方法。
（２１）前記ダイボンドフィルムが半硬化の状態で前記樹脂封止を行う工程を有する（１９）又は（２０）記載の半導体パッケージの製造方法。
（２２）前記半導体搭載基板の前記半導体チップ接続端子と前記半導体チップの電気的な接続をワイヤボンドで行う工程を有する（１６）〜（２１）のいずれかに記載の半導体パッケージの製造方法。
（２３）多数の前記半導体チップを一体に繋がった前記封止樹脂で同時に封止する工程、前記一体となった封止樹脂と前記半導体搭載基板の前記絶縁層を同時に切断する工程を有する（１６）〜（２２）のいずれかに記載の半導体パッケージの製造方法。
（２４）前記封止樹脂と前記半導体搭載基板の前記絶縁層の切断をダイサーで行う工程を有する（２３）に記載の半導体パッケージの製造方法。
（２５）前記封止樹脂と前記半導体搭載基板の前記絶縁層の切断を、前記外部接続バンプ形成後に行う工程を有する（２３）または（２４）に記載の半導体パッケージの製造方法。
（２６）前記外部接続バンプをはんだボールを融着して行う工程を有する（１６）〜（２５）のいずれかに記載の半導体パッケージの製造方法。
（２７）（１６）〜（２６）のいずれかに記載の製造方法で製造された半導体パッケージ。
（２８）絶縁層とその一方の面に形成された複数の配線からなり、前記配線は半導体チップ接続端子と外部接続端子とそれらを繋ぐ展開配線から構成され、前記外部接続端子部の前記絶縁層に前記外部接続端子に達する開口が形成された半導体搭載基板と、前記半導体搭載基板の半導体チップ搭載領域に搭載された半導体チップと、前記半導体チップ接続端子と前記半導体チップを電気的に接続する手段と、少なくとも前記半導体チップの必要な箇所を封止する封止樹脂と、前記絶縁層の前記開口部に露出した外部接続端子に融着されたはんだボールから構成された半導体パッケージにおいて、前記絶縁層開口の直径をｄ（ｍｍ）、前記はんだボールの直径をＤ（ｍｍ）としたとき、Ｄ＞ｄ＋０．０５（ｍｍ）なる関係が成立するはんだボールを融着した半導体パッケージ。
（２９）少なくとも絶縁層とキャリア層からなる支持体の絶縁層側に形成された複数の配線からなり、前記配線は半導体チップ接続端子と外部接続端子とそれらを繋ぐ展開配線から構成され、前記外部接続端子部の前記絶縁層及び前記キャリア層に前記外部接続端子に達する開口が形成された半導体搭載基板を製造する工程、前記半導体搭載基板の半導体チップ搭載領域に半導体チップを搭載する工程、前記半導体チップ接続端子と前記半導体チップを電気的に接続する工程、少なくとも前記半導体チップの必要な箇所を封止樹脂で封止する工程、前記キャリア層を除去する工程、前記絶縁層の前記開口部に露出した外部接続端子にはんだボールを融着する工程を有する半導体パッケージの製造方法において、前記はんだボール融着工程が、前記絶縁層開口の直径をｄ（ｍｍ）、前記はんだボールの直径をＤ（ｍｍ）としたとき、Ｄ＞ｄ＋０．０５（ｍｍ）なる関係が成立するはんだボールを用いる工程である半導体パッケージの製造方法。
（３０）前記キャリア層の除去を、機械的な剥離で行う工程を有する（２９）記載の半導体パッケージの製造方法。
（３１）前記機械的な剥離を行う前に、前記キャリア層と前記絶縁層の接着力を低下させる手段を行う工程を有する（３０）に記載の半導体パッケージの製造方法。
（３２）前記キャリア層の除去工程を、前記はんだボールの融着工程の前に行うことを特徴とする（２９）〜（３１）のいずれかに記載の半導体パッケージの製造方法。
【０００８】
本発明者らは、鋭意検討の結果、半導体搭載基板が少なくとも絶縁層とキャリア層から構成され、半導体パッケージの封止後にキャリア層を除去することにより、小型、薄型、高密度化、低価格化が可能で、かつパッケージクラック性や温度サイクル性に優れた信頼性の高い薄型半導体パッケージを製造できるという知見を得た結果、本発明をなすに至った。これは、半導体搭載基板の絶縁層が薄いほど基板の透湿度（測定方法：ＪＩＳ Ｚ０２０８）が高くなり、リフロー時の水分放出が容易になるためである。したがって、従来水分放出のために設けていたベントホールの低減や削除が可能になり、高密度実装が可能になる。また、最終的に半導体搭載基板のキャリア層を除去することで、絶縁層だけの薄い基板の使用が可能になり、薄型半導体パッケージを効率よく組み立てることが可能になる。さらに、絶縁層が薄いことから、従来では搭載できなかった大きなはんだボールを搭載することが可能になり、これによって、マザーボード実装時の温度サイクル性を著しく向上させることができる。
【０００９】
また、本発明は、半導体チップを搭載するためのダイボンドフィルムを半導体チップの少なくとも一辺以上からはみ出させること及び半導体チップと半導体搭載基板の空隙をダイボンドフィルムで充填することを満たした半導体パッケージとして、パッケージクラックの防止と良好な温度サイクル性を実現することができる。この場合には、半導体チップを実装するためのダイボンドフィルムを半導体チップの少なくとも一辺以上からはみ出させることによって、半導体チップの下に封止樹脂が侵入することを防ぎ、半導体チップと半導体搭載基板の空隙をダイボンドフィルムで充填することで気泡を排除でき、パッケージ内部の気密性と配線の保護作用を高めることができるため、耐リフロー性、温度サイクル性に優れると考えられる。
さらに、本発明は、半導体チップと半導体搭載用基板の空隙をダイボンドフィルムで充填することを満たした半導体パッケージは、ダイボンドフィルムが半硬化の状態で樹脂封止を行う工程を有する、即ち、半導体チップを搭載する工程において、ダイボンドフィルムを半硬化の状態で止めておき、樹脂封止の工程において、封止時の熱と圧力によって半導体チップと半導体搭載基板の空隙部分をダイボンドフィルムでほぼ完全に充填した後、本硬化させる工程を有する。これによると、半導体チップと半導体搭載基板の間に気泡のない半導体パッケージを得ることができる。
本発明のダイボンドフィルムが半硬化の状態で樹脂封止を行う工程を有する半導体パッケージの製造方法によれば、半導体搭載基板とその少なくとも一方の面に形成された配線が、半導体チップ搭載領域に少なくとも１本以上形成されたファン−インタイプ（図１参照）の半導体パッケージに対して、半導体チップと半導体搭載基板の間にダイボンドフィルムを効果的に充填することができ、良好な耐リフロー性、温度サイクル性を確保できる。これは、半導体チップ搭載領域１８に配線のないファン−アウトタイプ（図２参照）の半導体パッケージにおいても同様の効果が期待でき、特に半導体チップ搭載領域１８にダミーパターン２１を設けた場合は、ファン−インタイプと同様の効果が得られる。
【００１０】
【発明の実施の形態】
（半導体搭載基板の支持体）
従来の半導体搭載基板では、使用する絶縁基材は、基板製造工程及び半導体パッケージ組立て工程での耐熱性、剛性、寸法安定性、耐薬品性等の特性と、半導体パッケージとしての耐リフロー性、ＰＣＴ性（プレッシャクッカテスト）、ＴＨＢ性（高温高湿バイアス）、ＴＣＴ性（温度サイクルテスト）等の信頼性試験の全てを満足しなければならなかった。これらの特性を全て満足できる基材としてはポリイミドフィルムやガラスエポキシ基材を用いるのが一般的であったが、ポリイミドフィルムは非常に高価であることや、薄いガラスエポキシ基材が入手困難であること等の問題点があった。
本発明の半導体搭載基板の支持体は、少なくとも絶縁層とキャリア層から構成され、必要に応じて夫々の層はさらに複数の層から構成されていても良い。このため、絶縁層としては、半導体搭載基板としての剛性や寸法安定性などの特性は必ずしも必要ではなくなり、またキャリア層は封止後に除去されるため、半導体パッケージの信頼性を満足する必要がなく、従来使用できなかった安価な材料が使用可能になる。
絶縁層の材料には、耐熱性のエンジニアリングプラスチックフィルムやそれらの樹脂を含む接着剤であることが好ましい。例えば、イミド基、アミド基、フェノール基、フェニレン基、エステル基、エーテル基、サルホン基、カーボネート基、カルボニル基、シリコーン結合を少なくとも単位構造中に１つ以上含む樹脂、または液晶ポリマ、含フッ素樹脂、エポキシ樹脂が挙げられる。さらに具体的には、イミド基を少なくとも１つ以上含む樹脂としては、ポリイミドやポリアミドイミドがあり、アミド基を少なくとも１つ以上含む樹脂としては、ポリアミドやアラミドがあり、フェニレン基を少なくとも１つ以上含む樹脂としては、ポリフェニレンサルファイドがあり、エステル基を少なくとも１つ以上含む樹脂としては、ポリエチレンテレフタレート、ポリエチレンナフタレートやポリアリレートがあり、エーテル基を少なくとも１つ以上含む樹脂としては、ポリエーテルエーテルケトンやポリエーテルイミドがあり、サルホン基を少なくとも１つ以上含む樹脂としては、ポリサルホンやポリエーテルサルホンがあり、カーボネート基を少なくとも１つ以上含む樹脂としては、ポリカーボネートがあり、シリコーン結合を少なくとも１つ以上含む樹脂としては、シロキサン変性ポリアミドイミドがある。
キャリア層の材料は、半導体搭載基板製造、および半導体パッケージ組立て工程の特性を満足できれば特に制限するものではない。ただし、樹脂封止後に除去するため、除去しやすいものを選択するのが好ましい。例えば、キャリア層としても絶縁層と同様のエンジニアリングプラスチックフィルムが使用できる他に、銅、アルミニウム、鉄、ニッケル、またはそれらを含む合金などの金属、紙、布、ガラスクロス、またはそれらを組み合わせたものも使用できる。ただし、金属を使用する場合は、配線の金めっき工程でキャリア層に金めっきが析出するのを防止するために、レジストやその他めっきの析出しない材料で表面を被覆することが好ましい。また、キャリア層の材料は、除去後は不要になるため、環境負荷低減のためには、リサイクル可能な材料であることが好ましい。例えば、銅やアルミニウムなどの金属、熱可塑性樹脂を使用したエンジニアリングプラスチックフィルム、紙などはリサイクルが容易で好ましい。
絶縁層およびキャリア層の材料は、透湿度が高いものを用いるのが好ましく、この透湿度が１(ｇ/ｍ2・２４ｈ)以上の材料を用いるのが好ましく、さらに、１０(ｇ/ｍ2・２４ｈ)以上のものがより好ましい。なお、材料の入手容易性の観点から、１０００(ｇ/ｍ2・２４ｈ)以下が好ましい。
透湿度は、絶縁層およびキャリア層の厚みに反比例するため、厚みを薄くすることによって透湿性は上がる。したがって、絶縁層は薄いほうが好ましく、１〜５０μｍが好ましく、さらに５〜２０μｍがより好ましい。絶縁層が1μｍ以下ではＴＨＢ性やＰＣＴ性に問題が発生し、５０μｍより厚いと薄型パッケージには適用が困難になる傾向にある。また、キャリア層の厚みは、半導体搭載基板の剛性及び寸法安定性を確保するために、３０〜５００μｍが好ましく、さらに５０〜２００μｍがより好ましい。但し、使用する材料の熱膨張率、湿度膨張率、弾性率、搬送性等を考慮し、最適な厚みを実験的にあらかじめ求めておくのが好ましい。
絶縁層およびキャリア層は、吸水性の低いものであることが好ましく、ＪＩＳＫ７２０９による吸水率が、１．５ｗｔ％未満であることが好ましく、１．０％未満であると更に好ましい。この吸水率が１．５ｗｔ％を超えると、半導体搭載基板や半導体パッケージの製造工程で水分が蒸発して、その圧力で剥離やふくれまたは発泡等の不良が発生しやすくなる。
【００１１】
（キャリア層の除去方法）
本発明の半導体搭載基板に半導体チップを搭載後、半導体搭載基板のキャリア層を除去する。
キャリア層の除去方法としては、機械的な力で剥離する方法、機械的な研磨による方法、薬液によるウエットエッチング、プラズマ等によるドライエッチングによる方法、レーザによる方法等があり、使用する材料の組合せによって選択でき、必要に応じて組み合わせて行うこともできる。
【００１２】
（機械的な力で剥離する方法）
機械的に剥離するためには、絶縁層とキャリア層の接着力が１０〜５００Ｎ／ｍであることが好ましく、更に５０〜２００Ｎ／ｍであることがより好ましい。接着力が１０Ｎ／ｍ未満であると、半導体搭載基板や半導体パッケージの製造工程で剥離してしまう恐れが有り、また、５００Ｎ／ｍより大きいと、キャリア層の除去工程で剥離が困難になる傾向にある。しかし、キャリア層の除去工程で以下に示す接着力低下手段を用いて、接着力を５００Ｎ／ｍ以下、より好ましくは２００Ｎ／ｍ以下にできる場合は、接着力の初期値は５００Ｎ／ｍより大きくてもよい。
【００１３】
（接着力低下手段）
接着力の低下は、以下に示す温度処理、光照射、吸湿、液処理のいずれかもしくは組合わせで行うことができ、絶縁層やキャリア層材質等により効率的な方法を選択することが好ましい。また、接着力低下手段は、キャリア層の剥離前または剥離工程と同時に行うことができる。更に、キャリア層の絶縁層形成側に、予め離型処理を施すことにより、キャリア層と絶縁層間の接着力を調節することもできる。離型処理の方法は特に問わないが、一般的なシリコーン系または非シリコーン系材料による表面処理が使用できる。また、逆に接着力が弱い場合は、プラズマ処理やコロナ放電処理を行い、好ましい接着力に調整することもできる。
【００１４】
（温度処理による接着力の低下）
温度処理としては、剥離工程前に行う恒温放置と、剥離工程と同時に行う加熱処理および冷却処理に大別される。剥離工程前に行う恒温放置の温度としては、接着力が充分に低下してキャリア層が残らず、かつ絶縁層や半導体パッケージに熱によるダメージを与えない必要があり、５０〜２５０℃が好ましく、８０〜１５０℃がより好ましい。剥離工程前に行う恒温放置は、封止樹脂の加熱・硬化と同時に行うことが効率的で好ましい。但し、ある温度以上で急激に熱収縮する材料をキャリア層に用いれば、剥離工程前に恒温放置しなくても、熱処理だけで簡単に剥離できる場合があるため、より好ましい。この温度としては、１８０℃〜２５０℃が好ましく、使用する材料としてはポリエチレンテレフタレート、ポリエチレンナフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン等が使用できる。
剥離工程と同時に行う加熱処理としては、接着力が充分に低下して絶縁層表面に汚染物質が残らず、かつ半導体パッケージに熱によるダメージを与えない温度である必要があり、例えば、４０〜２００℃が好ましく、４０〜１００℃がより好ましい。また、冷却処理としては、半導体パッケージにダメージを与えない必要があり、-２０〜３０℃が好ましく、０〜３０℃がより好ましい。
【００１５】
（光照射による接着力の低下）
キャリア層の剥離前に、光を照射することで、接着力を低下することができる。そのような光としては、紫外線を用いることが好ましく、一般的な配線板製造工程で用いられる紫外線露光機を用いることができる。その露光量は、キャリア層の光透過量、種類、厚みにより適切な量を実験的に求めることが好ましい。使用する波長も材料によって最適の波長を選択すればよい。
【００１６】
（吸湿による接着力の低下）
キャリア層の剥離前に、吸湿処理を行うことで接着力を低下できる。その条件は、例えば、６０％ＲＨ以上が好ましく、必要であれば同時に加熱することもできる。吸湿を行う雰囲気としては、汚染などの防止のために純水が好ましいが、必要に応じて有機溶剤を用いることもできる。
【００１７】
（液処理による接着力の低下）
キャリア層の剥離前に、液処理を行うことで接着力を低下できる。そのような液としては、水、アルコール、有機溶剤、アルカリ水溶液などを用いることができ、キャリア層の種類・厚みにより効果的なものを選択でき、さらに、組み合わせることもできる。例えば、アルコールとしては、メタノール、エタノール、プロパノールがあり、有機溶剤としては、アセトン、テトラヒドロフラン、ジメチルホルムアミド、ジメトキシエタン、トルエンなどがある。さらに、アルカリ水溶液のアルカリ成分としては、モノエタノールアミン、エチレンジアミンなどのアミン系材料や水酸化カリウム、水酸化ナトリウム、水酸化テトラメチルアンモニウムなどがある。また、液処理方法としては、液中への浸漬やスプレー噴霧があり、長時間の処理が必要な場合、液中への浸漬が好ましい。スプレー噴霧はスプレー圧によりキャリア層を剥離することができる場合に、効率的でより好ましい。
【００１８】
(半導体搭載基板の製造)
半導体搭載基板を、絶縁層とキャリア層とから成る支持体の絶縁層側に金属層を設け、この金属層の不要な箇所をエッチング除去して配線を形成する方法によって製造することができる。また、絶縁層とキャリア層から成る支持体の絶縁層側の必要な箇所にのみ、めっきにより配線を形成する方法によっても製造することができる。
【００１９】
(接着剤による貼り合わせ)
キャリア層と絶縁層と金属層を有する積層材は、キャリア層と絶縁層から成る支持体を形成しこれに金属箔を貼り合わせる方法、または金属箔に絶縁層を形成し、さらにキャリア層を貼り合わせる方法、キャリア層と絶縁層と金属箔とを同時に貼り合わせる方法によって製造することができる。この場合は、絶縁層が接着剤であれば効率がよく好ましい。その方法としては、キャリア層と金属箔を接着剤で貼り合わせる方法や、半硬化した絶縁層を直接金属箔と貼り合わせる方法がある。絶縁層として接着剤を使用する場合は、上記したように透湿性の高いものを用いるのが好ましいが、キャリア層及び絶縁層のトータルでの透湿度が１(ｇ/ｍ2・２４ｈ)以上であることが好ましく、さらに１０(ｇ/ｍ2・２４ｈ)以上であることがより好ましい。また、接着剤は、金属箔との接着力、特に熱衝撃下での接着力が重要であり、この値が３００(Ｎ/ｍ)以下であると、配線を接着する力が弱く、実用的でない場合がある。
また、絶縁層として使用する接着剤には、上記したように、例えば、イミド基、アミド基、フェノール基、フェニレン基、エステル基、エーテル基、サルホン基、カーボネート基、カルボニル基、シリコーン結合を少なくとも単位構造中に１つ以上含む樹脂、または液晶ポリマ、含フッ素樹脂、エポキシ樹脂のいずれかを含む接着剤を用いることができる。中でも、ポリイミド系やシリコーン変性ポリアミドイミド系接着剤は、耐熱性が高く好ましい。
このような接着剤は、樹脂ワニスを別の支持フィルムや支持金属に、キスコータ、ロールコータ、コンマコータなどを用いて塗布し、５０〜２００℃で１０〜１００分間加熱・乾燥し、半硬化状態にした後、支持フィルムや支持金属から剥離して接着フィルムを形成する方法がある。また、金属箔やキャリア層に同様の方法で直接塗布する方法でもよい。加熱は使用する樹脂によって、それぞれ適切な条件で行うことが好ましい。
また、例えば、厚み１０μｍのポリイミド系接着剤は、この透湿度や耐熱性が高いなど、半導体搭載基板としての他の特性にも優れるので好ましい。
【００２０】
上記の接着剤を絶縁層として用いて、キャリア層と金属箔を貼り合わせた積層体を作製する。これは、この後の工程にて金属箔の不要な箇所をエッチング除去して、配線を形成するためである。この金属箔の厚みは、５〜５０μｍの範囲であることが好ましく、５μｍ未満の金属箔は貼り合わせることが困難で、５０μｍを超えると回路をエッチング形成する時に微細な形状に形成することが困難になるおそれがある。金属箔としては、銅箔を用いるのが一般的である。
【００２１】
支持体の金属箔側の面には、前述のように接着剤などの第１の絶縁層が形成されるが、このような非対称の構成にすると、すなわち、キャリア層の一方にのみ絶縁層を形成すると、半導体搭載基板としたときに基板に反りが発生する場合がある。その場合は、キャリア層の他方の面にも反りを抑制するための第２の絶縁層を形成することができる。第２の絶縁層の材質は特に問わないが第１の絶縁層と同様のものが使用でき、第１の絶縁層と同じ接着剤を用いるのが好ましい。また、第２の絶縁層の厚みは、半導体搭載基板としたときに反りが発生しないように、実験的に最適の厚みを選定するのが好ましく、形成方法も第１の絶縁層と同様に行うことができる。
【００２２】
（キャスティングによる絶縁層及びキャリア層の形成）
また、金属箔に、絶縁層となる絶縁ワニスをキャスティングし、加熱硬化後に更にキャリア層となる絶縁ワニスを絶縁層上にキャスティングして加熱硬化さて製造することもできる。この場合、金属箔の表面が適切な粗さを持つように調整されていれば、絶縁層との接着力が向上し効果的である。例えば、銅箔に、絶縁層用ワニスとして、ポリアミドイミドをキャスティングする場合、銅箔の表面粗さは、２〜１５μｍであることが好ましく、そのような粗さに調整するには、一般に知られている酸化剤による表面処理があり、例えば、亜塩素酸ナトリウム、過硫酸アルカリ、塩素酸カリウム、過塩素酸カリウム、又はペルオキソ硫酸アルカリのアルカリ性水溶液等の酸化剤を含む処理液に浸漬又はその処理液を吹き付けて行う。
【００２３】
(蒸着またはめっきによる金属層の形成)
また、絶縁層及びキャリア層からなる支持体の絶縁層側に、蒸着またはめっきによって金属層を形成してもよく、例えば、ポリイミド系接着剤とポリエチレンナフタレートフィルムに銅を蒸着する場合には、まず、絶縁層側に接着金属となるニッケルやクロムを５〜１００ｎｍ蒸着し、その上に銅を１０〜６００ｎｍ蒸着する。さらに銅を電気めっきすることによって、総厚み５〜５０μｍの銅層を形成することができる。
また、絶縁層及びキャリア層からなる支持体の絶縁層側に銅を０．５〜３μｍ無電解めっきし、さらに銅を電気めっきすることによって、総厚み５〜５０μｍの銅層を形成することもできる。
【００２４】
（エッチングによる配線の形成）
このようにして作製した積層体の、金属箔の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属箔をエッチング除去し、配線を形成することができる。金属箔として銅箔を用いる場合は、エッチングレジストは、通常のプリント配線板に用いることのできるエッチングレジスト材料を用いることができ、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを銅箔の上にラミネートして、その上に配線の形状に光を透過するフォトマスクを重ね、紫外線を露光し、露光しなかった箇所を現像液で除去して形成する。化学エッチング液には、例えば、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常のプリント配線板に用いる化学エッチング液を用いることができる。
【００２５】
（めっきによる配線の形成）
また、配線は、前記したように、絶縁層及びキャリア層からなる支持体の絶縁層側の必要な箇所にのみ無電解めっきを行うことで形成することもでき、通常の無電解めっきによる配線形成技術を用いることができる。
例えば、支持体の絶縁層側に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成して、無電解めっき液に浸漬し、めっきレジストに覆われていない箇所にのみ無電解めっきを行う。その後、必要があればめっきレジストを除去して半導体搭載用基板とする。このときの無電解めっき用触媒は、通常パラジウムを用いることが多く、支持体の絶縁層側に無電解めっき触媒を付着させるには、パラジウムを錯体の状態で水溶液に含ませ、支持体を浸漬して絶縁層表面にパラジウム錯体を付着させ、そのまま、還元剤を用いて、金属パラジウムに還元することによって支持体の絶縁層表面にめっきを開始するための核を形成することができる。通常は、このような操作をするために、被めっき物を、アルコールや酸で洗浄し、表面に付着した人体の指からの脂肪分や加工機械からの油分を除去し、表面にめっき用触媒を付着させやすくするクリーナ−コンディショナー工程、金属パラジウムを付着させる増感工程、めっき金属の密着力を高めあるいはめっきを促進する密着促進工程、めっき金属を析出させる無電解めっき工程、そして、必要な場合に、中和などの後処理工程を行う。
【００２６】
（配線の形状）
配線の形状は特に問わないが、図１及び２に示すような、少なくとも半導体チップと電気的に接続される半導体チップ接続端子１６（ワイヤボンド端子等）、マザーボードと電気的に接続される外部接続端子１９（はんだボール等が搭載される箇所）及びそれらを繋ぐ展開配線２０から構成される。また、配線の配置も特に問わないが、図１に示すように、後に半導体チップが搭載される半導体チップ搭載領域１５又は１８に外部接続端子１９を形成し、半導体搭載領域の外側で後に封止樹脂で封止される半導体パッケージ領域１３に半導体チップ接続端子１６を形成したファン−インタイプや、図２に示すような半導体チップ接続端子１６の外側に外部接続端子１９を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。なお、ダイボンドフィルム接着領域は、１４または１７で示される。さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン２１を半導体搭載領域及び半導体パッケージ領域に形成することもできる。ダミーパターンの形状や配置も特には問わないが、半導体チップ搭載領域に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなる。
【００２７】
(貫通穴)
支持体には、外部接続端子の裏面に達する貫通穴を設けることができる。この貫通穴は、パッケージ内部の配線から、はんだボールのような接続導体で他のプリント配線板の接続ランドとの電気的な接続を行うために、接続端子を設けるためのものである。貫通穴を設ける方法としては、パンチやドリルなどの機械加工、レーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがある。
接続端子を設けるための貫通穴をあける工程と金属箔を重ね積層一体化する工程は、必要に応じてどちらを先に行ってもよい。
また、貫通穴の金属箔が露出した部分には、金属めっきや導電性ペーストなどの導電性物質を充填させることもできる。これは、パッケージを組み立てる際に、はんだボールを搭載させやすいことや、外部接続端子の接続信頼性を向上させるなどの効果がある。
金属箔を重ね積層一体化するときの加熱・加圧の条件は、用いる接着剤の種類によっても異なるが、例えば、好ましいポリイミド系の接着剤を用いるときには、加熱温度を１２０〜２８０℃、圧力を０．５〜５ＭＰａ、加熱・加圧時間を２０〜１８０分くらいとするのが好ましく、加熱温度が１２０℃未満では硬化速度が極端に遅くなり加熱時間を１８０分以上にしても完全に硬化せず、圧力が０．５ＭＰａ未満では、接着剤と金属箔の密着が不足し、気泡が残ったり接着しない箇所が発生するおそれがある。加熱・加圧時間が２０分未満では、硬化が不足し、未硬化の部分が残っていると、後の工程での加熱によって配線との位置精度が低下したり、あるいはリフローなどの加熱で変形するおそれがある。加熱温度が２８０℃を超えると、金属箔の酸化が激しくなる場合があり、後の工程で酸化物を除去するなどの手間がかかることがある。圧力が５ＭＰａを超えたり、加熱・加圧時間が１８０分を超えても特性に大きく影響することはないが、生産にかかるコストが大きくなり、生産効率が低下するおそれがある。また、接着剤によってはラミネートによって積層することもでき、効率的で好ましい。
【００２８】
（配線のめっき）
前述した方法で形成した配線の露出部分にニッケル、金めっきを順次施すことができる。これらのめっきは、配線の露出部分全体に施すことも可能であるが、必要に応じて半導体チップと電気的に接続される半導体チップ接続端子（ワイヤボンド端子等）や、マザーボードと電気的に接続される外部接続続端子（はんだボール等が搭載される箇所）などに選択的に施すこともできる。また、このめっきは、無電解めっき、または電解めっきのどちらを用いてもよく、必要に応じてニッケル、パラジウム、金という構成にしてもよく、さらに、錫めっきを用いることもできる。
【００２９】
（半導体搭載基板の形状）
半導体搭載基板の形状は、特に問わないが、図３に示すようなフレーム形状にすることが好ましい。半導体搭載基板の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。
図３に示す半導体搭載基板２２のように、半導体パッケージ領域１３（１個の半導体パッケージとなる部分）を行及び列に各々複数個等間隔で格子状に配置したブロック（封止領域）を形成する。さらに、このような封止領域を複数個行及び列に形成する。図３では、２個の封止領域しか記載していないが、必要に応じて、封止領域も格子状に配置してもよい。ここで、半導体パッケージ領域間のスペース部の幅は、５０〜５００μｍが好ましく、１００〜３００μｍがより好ましい。さらに、後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。このように半導体パッケージ領域を配置することで、半導体搭載基板の有効利用が可能になる。また、半導体搭載基板の端部には、位置決めのマーク等１１を形成することが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。さらに、前記半導体パッケージ領域間のスペース部や前記封止領域の外側には補強パターン２４を形成することが好ましい。補強パターンは、別途作製し半導体搭載基板と貼り合わせてもよいが、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきが施されるのがより好ましい。補強パターンが、このような金属の場合は、電解めっきのときのめっきリードとして利用することも可能である。また、封止領域の外側には、ダイサーで切断する際の切断位置合わせマーク２５を形成することが好ましい。
【００３０】
このようにして、少なくともキャリア層と絶縁層と配線とからなる基板であって、後にキャリア層を除去可能な半導体搭載基板を作製することができる。
【００３１】
(半導体チップ搭載)
このように作製された半導体搭載基板の半導体チップ搭載領域に、半導体チップを搭載することができ、この半導体チップを搭載する接着剤には、ダイボンド用接着剤を用いる。ダイボンド用接着剤は、特にどんなものを用いてもよいが、絶縁性で接着力の強いものであることが好ましく、例えば、ＤＦ−１００(日立化成工業株式会社製、商品名)のような、ダイボンドフィルムを用いるのがより好ましい。さらに、ダイボンドフィルムは、先に半導体チップ側または半導体搭載基板側のどちらに仮固定してもよい。特に、半導体チップ側に先に仮固定する場合は、ウエハの状態で裏面にダイボンドシートを貼り付け、ダイシングの際に同時にカットすると効率よく好ましい。また、ダイボンド用接着剤も高透湿性で、透湿度が１(ｇ/ｍ2・２４ｈ)以上のものを用いるのが好ましく、さらに、１０(ｇ/ｍ2・２４ｈ)以上のものがより好ましい。なお、透湿度は高ければ高い程よいが、入手困難性の観点から２０００(ｇ/ｍ2・２４ｈ)以下が好ましい。
【００３２】
この半導体チップと金めっきを施した半導体チップ接続端子との電気的な接続は、ワイヤボンドで行うことができ、その場合に、半導体チップの固定には、前述のダイボンド用接着剤を用いることができる。ワイヤとしては、金線を用いるのが一般的である。また、異方導電性フィルムやチップまたは半導体チップ接続端子上に設けたバンプを用いて、配線に対向するように半導体チップを重ねて、加熱・加圧して、搭載することもできる。このようなフリップチップ接続を行う場合は、さらに超音波を併用することもできる。
半導体チップと半導体搭載基板の接着は、フィルム状接着剤が半硬化の状態で樹脂封止を行うことが好ましい。この場合における半硬化の程度については、フィルム状接着剤の実施例であるダイボンドフィルム或いは異方導電性フィルムは、樹脂封止時にダイボンドフィルム或いは異方導電性フィルムが流動して配線と半導体チップの空隙部分のほぼ全域を埋める程度に未硬化の状態を有していればよく、半導体チップに貼り付けるとき或いは半導体チップ搭載時に多少硬化が進んでもよい。実際の硬化状態はものによって異なるので、実験によって適当な条件を求めて使用すればよい。
フィルム状接着剤の実施例であるダイボンドフィルム或いは異方導電性フィルムが半導体チップの少なくとも１辺以上からはみ出るように実装する場合には、ダイボンドフィルム或いは異方導電性フィルムの端部の辺が半導体チップ端部の辺から少なくとも５μｍ以上はみ出ることが好ましく、半導体チップの全辺ではみ出るように実装することがより好ましい。図１及び図２にワイヤボンド実装及びフリップチップ実装の場合の半導体チップ、ダイボンドフィルム、半導体チップ接続端子の位置関係を示す。
【００３３】
(半導体パッケージの封止)
半導体チップは、封止樹脂によって封止されていることが耐湿性の点で好ましく、このような封止樹脂としては、フェノール樹脂、メラミン樹脂、エポキシ樹脂、あるいはポリエステル樹脂などの熱硬化性樹脂を用いることができ、封止方法としては、半導体チップを包み込むように樹脂ワニスで固めるポッティングやコンパウンドによるトランスファモールドなどを用いることができる。また、半導体チップを半導体チップ接続端子と対向するように搭載したフリップチップ実装の場合は、チップと半導体搭載基板の間にアンダーフィル材などを用いて封止することもできる。また、封止樹脂に熱硬化性樹脂を用いた場合は、トランスファモールド後またはポッティング後に樹脂を完全硬化させるための熱処理を行うのが一般的である。熱処理条件は使用する封止樹脂により異なるが、１４０〜２００℃で３〜６時間程度である。さらに、ダイボンドフィルム等を半硬化状態で封止した場合は、封止樹脂とダイボンドフィルム等を同時に完全硬化することも可能であり、効率的である。また、封止は半導体パッケージ１個分を個々に封止する個別モールドで行ってもよいが、図３に示すように、複数の半導体パッケージ領域（図３の封止領域２３）を一体で封止し、後に封止樹脂と半導体搭載基板を同時にダイサー等で切断する方法が効率的で好ましい。さらに、格子状に配置された封止領域を複数ブロックに分けて封止することにより、半導体パッケージの反りを低減することが可能になり好ましい。
【００３４】
（キャリア層の除去）
樹脂封止後に、キャリア層を除去する。キャリア層の除去方法は、前述のように、機械的な力で剥離する方法、機械的な研磨による方法、薬液によるウエットエッチング、プラズマ等によるドライエッチングによる方法、レーザによる方法等があり、必要に応じて最良の方法を選択すればよい。キャリア層と絶縁層間の接着力を最適化できれば、機械的な力で剥離する方法が効率的で好ましい。さらに、除去されたキャリア層はリサイクル可能な材料であれば、リサイクルすることも可能である。
【００３５】
（はんだボールの搭載）
半導体搭載用基板の外部接続端子裏面に設けられた貫通穴に、はんだボール等を融着できる。使用するはんだボールは、鉛・錫の共晶はんだが一般的であるが、接続信頼性を向上させるために、銀、アンチモン等を添加した高強度はんだや、環境対応として、錫・銀系、錫・ビスマス系などの脱鉛はんだを使用することもできる。特に、脱鉛はんだを使用した場合は、リフロー温度を従来より２０℃程度高温にする必要があり、リフロー時のパッケージクラックは、より一層発生しやすくなる。また、必要に応じて、はんだペーストを印刷して溶融し、ボール状にすることもできる。
また、マザーボード実装時の温度サイクル性を向上させるためには、融着するはんだボールは大きいものが好ましい。図５に従来の半導体パッケージにはんだボールを融着する図を示す。半導体搭載基板は接着剤２６及び絶縁基材２７を備え、接着剤２６の上に配線５が配設されている。また、半導体搭載基板の貫通穴（直径 ｄ）にははんだボール１０（直径 Ｄ１）が融着される場合を考える。図５に示すような従来の厚い基板（５０〜１００μm）では、はんだボールを融着するときにはんだボールが基板開口部の先端に接触してしまうため、融着可能なはんだボールの大きさには大きな制限があった。開口の直径をｄ（ｍｍ）、従来融着可能なはんだボールの直径をＤ１（ｍｍ）、本発明で融着可能なはんだボールの直径をＤ２（ｍｍ）としたとき、従来基板を用いた場合は、Ｄ１＜＝ｄ＋０・０５（ｍｍ）であるのが一般的である。本発明では、図６に示すように、薄い絶縁層１であるため、Ｄ２＞ｄ＋０．０５（ｍｍ）のはんだボールの融着が可能になり、好ましくはＤ２＞ｄ＋０．０８（ｍｍ）、更に好ましくはＤ２＞ｄ＋０．１２（ｍｍ）のはんだボールを融着することも可能であり、温度サイクル性を向上できる。融着するはんだボール径の上限は、外部接続端子のピッチ以下であり、ピッチとしては１．０、０．８、０．７５、０．６５、０．５ｍｍなどがよく使われる。
【００３６】
（半導体パッケージの分離）
図３のようなフレーム状半導体搭載基板で組み立てられた複数の半導体パッケージは、切断し個々の半導体パッケージに分離できる。複数の半導体パッケージ領域を一体で封止した場合は、封止樹脂と半導体搭載基板を同時にダイサーで切断する方法が効率よく、半導体パッケージ領域間のスペースがブレード幅と同じに設計されていれば、さらに効率よく好ましい。
【００３７】
このようにして、前述の製造方法で作製された半導体搭載基板に、半導体チップを搭載した半導体パッケージ、配線と半導体チップとを電気的に接続した半導体パッケージ、半導体チップの搭載にダイボンド用接着剤を用いた半導体パッケージ、半導体チップを封止樹脂で封止した半導体パッケージ、さらに、貫通穴にはんだボールを搭載した半導体パッケージを製造することができる。このとき、キャリア層の剥離工程、はんだボールの搭載工程、半導体パッケージの分離工程を行う順序は特に問わないが、この順番で行うのが最も効率よく好ましい。
【００３８】
【実施例】
以下、本発明の具体的実施例及び比較例を説明する。なお、この実施例は本発明の内容を制限するものではなく、前述の説明通り、必要に応じて最良の組み合わせ及び条件を選択することができる。
（実施例１）
キャリア層２として、厚み５０μｍのポリエチレンテレフタレートフィルムを用い、図7（ａ）に示すように、その一方の面にシリコーン系離型処理を行った後、離型処理面側に接着剤である絶縁層１としてポリイミド系接着剤を１０μｍの厚みに塗布し、１２０℃で１０分間、加熱・乾燥して、半硬化状にした。次に、図7（ｂ）に示すように、厚み１８μｍの銅箔４を重ね、１５０℃で、２ＭＰａの条件で加熱・加圧して、６０分間保持することで積層一体化した。さらに、図7（ｃ）に示すように、外部接続端子となる箇所に、炭酸ガスレーザを用いて直径０．２７ｍｍの貫通穴３をあけた後、図7（ｄ）に示すように、不要な銅箔の箇所をエッチング除去して配線５を形成し、配線表面に無電解のニッケル、パラジウム、金めっきを順次施した。
このようにして製造した半導体搭載基板の半導体チップ搭載領域に、図7（ｅ）に示すように、半導体チップ６の裏面に半導体チップより大きいダイボンドフィルムＤＦ−１００（日立化成工業株式会社製 商品名）８を仮固定した後、図１のファン−インタイプの位置関係で半導体チップ搭載領域に接着固定し、ワイヤボンダＵＴＣ２３０（株式会社新川製、商品名）で、半導体チップ上の端子と半導体搭載基板の半導体チップ接続端子（ワイヤボンド端子）と、直径２５μｍの金ワイヤ７で電気的に接続した。この状態では、ダイボンドフィルムと半導体搭載基板の接着剤との間には空隙２９がある。さらに、図7（ｆ）に示すように、半導体チップ６を封止樹脂９であるＣＥＬ９２００（日立化成工業株式会社製、商品名）を用いて、圧力１０ＭＰａ、温度１８０℃、時間９０秒でトランスファモールドした。このとき、ダイボンドフィルムと半導体搭載基板の接着剤との間にあった空隙２９は完全になくなった。次に、図7（ｇ）に示すように、キャリア層２であるポリエチレンテレフタレートフィルムを機械的に剥離した後、温度１８０℃のオーブンで５時間の熱処理を行い、封止樹脂及びダイボンドフィルムを完全硬化した。最後に、外部接続端子部の貫通穴３に、直径０．３６ｍｍの鉛・錫の共晶はんだボールをＮ2リフロー装置を用いて２４０℃で融着し、半導体パッケージとした。キャリア層剥離時の、キャリア層と絶縁層との接着力は、別途作製した接着力測定用サンプルで測定し、１５０Ｎ／ｍであった。
このようにして作製した半導体パッケージを、吸湿処理を行った後、到達温度２４０℃、長さ２ｍのリフロー炉に０．５ｍ／分の条件で流し、サンプル数２２個をリフローし、クラックの発生を調べた。結果を表１に示す。また、同様にサンプル数２２個を厚さ０．８ｍｍのマザーボードに実装し、−５５〜１２５℃ 各３０分の条件で温度サイクル試験を行い、はんだボールの接続信頼性を調べた。結果を表２に示す。
【００３９】
（実施例２）
キャリア層２として、厚み７５μｍのポリエチレンナフタレートフィルムを用い、図８（ａ）に示すように、その一方の面に厚み１５μmのフィルム状ポリアミドイミド系接着剤１を、温度１２０℃でラミネートした。次に、図８（ｂ）に示すように、ドリルを用いて外部接続端子となる箇所に直径０．３２ｍｍの貫通穴３、及び直系１．５ｍｍの位置合わせ用ガイド穴１１を開口した。次に、図８（ｃ）に示すように、厚さ１８μmの銅箔４を加熱・加圧して一体化し、さらに、図８（ｄ）に示すように、不要な銅箔の箇所をエッチング除去して図１に示すようなファン−インタイプの配線５及び補強パターン１２を形成し、配線及び補強パターン表面に無電解のニッケル、パラジウム、金めっきを順次施した。以上の工程で製造された半導体搭載基板の平面図を図３に示す。また、必要に応じて図３のように切断位置合わせマークを設けてもよい。さらに、本実施例では、半導体パッケージ領域を４行８列の格子状に配列したブロックを２ブロック配置し、半導体パッケージ領域間のスペースは２００μmとした。
このようにして製造した半導体搭載基板の半導体チップ搭載領域に、図８（ｅ）に示すように、半導体チップ６の裏面に半導体チップより大きいダイボンドフィルムＤＦ−１００（日立化成工業株式会社製 商品名）８を、図１の位置関係で貼ったものを接着固定し、ワイヤボンダＵＴＣ２３０（株式会社新川製、商品名）で、半導体チップ上の端子と半導体搭載基板の半導体チップ接続端子とを、直径２５μｍの金ワイヤ７で電気的に接続した。さらに、図８（ｆ）に示すように、半導体チップ６を封止樹脂９であるＣＥＬ９２００（日立化成工業株式会社製、商品名）を用いて、圧力１０ＭＰａ、温度１８０℃、時間９０秒で、図３に示す封止領域を一体にトランスファモールドした。次に、８５℃／８５％ＲＨの吸湿処理を２４時間行った後、図８（ｇ）に示すように、キャリア層２を機械的に剥離した。吸湿処理後のキャリア層と接着剤の接着力は１００Ｎ／ｍであった。さらに、温度１８０℃のオーブンで５時間の熱処理を行い、封止樹脂及びダイボンドフィルムを完全硬化して、図８（ｈ）に示すように、外部接続端子の貫通穴３に、直径０．４５ｍｍの鉛・錫共晶はんだボール１０をＮ2リフロー装置で融着した。最後に、図８（ｉ）に示すように、幅２００μmのブレードを装着したダイサーで切断し、個々の半導体パッケージとした。
このようにして作製した半導体パッケージを、吸湿処理を行った後、到達温度２４０℃、長さ２ｍのリフロー炉に０．５ｍ／分の条件で流し、サンプル数２２個をリフローし、クラックの発生を調べた。結果を表１に示す。また、同様にサンプル数２２個を厚さ０．８ｍｍのマザーボードに実装し、−５５〜１２５℃ 各３０分の条件で温度サイクル試験を行い、はんだボールの接続信頼性を調べた。結果を表２に示す。
【００４０】
（比較例１）
比較例１として、図7に示すように、キャリア層にポリイミドフィルム、絶縁層にエポキシ系接着剤を用い、図7（ａ）で離型処理を行わず、さらに図7（ｆ）でポリイミドフィルムを剥離しないで直径０．３０ｍｍの鉛・錫の共晶はんだボールを融着した半導体パッケージを作製し、実施例１と同じ試験を行った。このときのポリイミドフィルムと接着剤との接着力は９００Ｎ／ｍであった。結果を表1及び表２に示す。
【００４１】
（比較例２）
比較例２として、比較例１と同様で基板にベントホール２８を設けた図４に示す半導体パッケージを作製し、実施例１と同じ試験を行った。このときのポリイミドフィルムと接着剤との接着力は９００Ｎ／ｍであった。結果を表1及び表２に示す。
【００４２】
【表１】

Figure 0004103482
【表２】
Figure 0004103482
【００４３】
【発明の効果】
以上に説明したとおり、本発明によって、小型化、薄型化、高密度化、低価格化に優れ、かつ、パッケージクラック性及び温度サイクル性等の信頼性に優れ、また、ベントホール数を低減または削除できる小型の半導体パッケ−ジ、並びにそれに用いる半導体搭載基板と、生産効率に優れた半導体搭載基板と半導体パッケージ並びにそれらの製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明のファン−インタイプ半導体搭載基板の平面図である。
【図２】本発明のファン−アウトタイプ半導体搭載基板の平面図である。
【図３】本発明の半導体搭載基板のフレーム形状を表す平面図である。
【図４】従来半導体パッケージ例を示す断面図である。
【図５】従来半導体パッケージにはんだボールを融着する場合の断面図である。
【図６】本発明の半導体パッケージにはんだボールを融着する場合の断面図である。
【図７】本発明の第１の実施例を説明するための各工程における断面図である。
【図８】本発明の第２の実施例を説明するための各工程における断面図である。
【符号の説明】
１．絶縁層（接着剤）
２．キャリア層
３．外部接続端子用貫通穴
４．金属箔（銅箔）
５．配線
６．半導体チップ
７．金ワイヤ
８．ダイボンドフィルム
９．封止樹脂
１０．はんだボール
１１．位置合わせ用ガイド穴
１２．補強パターン
１３．半導体パッケージ領域
１４．ダイボンドフィルム接着領域（フリップチップタイプ）
１５．半導体チップ搭載領域（フリップチップタイプ）
１６．半導体チップ接続端子
１７．ダイボンドフィルム接着領域（ワイヤボンドタイプ）
１８．半導体チップ搭載領域（ワイヤボンドタイプ）
１９．外部接続端子
２０．展開配線
２１．ダミーパターン
２２．半導体搭載基板
２３．封止領域
２４．補強パターン
２５．切断位置合わせマーク
２６．接着剤
２７．絶縁基材（ポリイミドフィルム）
２８．ベントホール
２９．空隙[0001]
[Technical field to which the invention belongs]
The present invention relates to a semiconductor mounting substrate, a semiconductor package using the same, and a manufacturing method thereof.
[0002]
[Prior art]
As the degree of integration of semiconductors has improved, the number of input / output terminals has increased. Accordingly, a semiconductor package having a large number of input / output terminals has become necessary. Generally, there are a type in which input / output terminals are arranged in a single row around the package and a type in which the input / output terminals are arranged in multiple rows not only in the periphery but also inside (array type). The former is typically QFP (Quad Flat Package). In order to increase the number of terminals, it is necessary to reduce the terminal pitch. However, in a region having a pitch of 0.5 mm or less, advanced technology is required for connection to the wiring board. The latter array type is suitable for increasing the number of pins because terminals can be arranged with a relatively large pitch. Conventionally, PGA (Pin Grid Array) having connection pins is generally used as an array type, but connection with a wiring board is an insertion type and is not suitable for surface mounting. For this reason, a package called BGA (Ball Grid Array) that can be mounted on the surface has been developed.
[0003]
On the other hand, with the downsizing of electronic devices, the demand for further downsizing of the package size has increased. In order to cope with this downsizing, a so-called chip size package (CSP) having a size almost equal to that of a semiconductor chip has been proposed. This is a package having a connection portion with an external wiring board in the mounting region, not in the peripheral portion of the semiconductor chip. As a specific example, a polyimide film with bumps is bonded to the surface of a semiconductor chip, and after electrical connection is made between the chip and a gold lead wire, epoxy resin is potted and sealed (NIKKEI MATERIALS & TECHNOLOGY 94.4, No.140, p18-19) and metal bumps are formed on the temporary substrate at positions corresponding to the connection parts between the semiconductor chip and the external wiring substrate, and the semiconductor chip is face-down bonded and then transfer molded on the temporary substrate. (Smallest Flip-Chip-Like Package CSP; The Second VLSI Packaging Workshop of Japan, p46-50, 1994).
[0004]
In addition, as a result of intensive studies, the present inventors have formed a plurality of wirings on one surface of an insulating support substrate as disclosed in JP-A-10-189820, and the wirings are at least semiconductor chip electrodes. The insulating support substrate is a portion where the wiring of the insulating support substrate is formed and is electrically connected to the inner connection portion. An opening is provided at a location where the outer connection portion is provided, and at least one through hole (hereinafter referred to as a vent hole) is provided between the wirings in the semiconductor chip mounting region of the insulating support substrate. ) Is provided, and an insulating film is placed and formed at a location where the semiconductor chip is mounted including the semiconductor chip mounting region portion of the wiring, and the insulating film is Serial semiconductor package is configured to form a hollow portion between the insulating substrate at a vent hole periphery - proposes di chip supporting substrate and a manufacturing method thereof (see FIG. 4). This proposal made it possible to manufacture a small semiconductor package that prevents package cracks and has excellent reliability.
[0005]
[Problems to be solved by the invention]
However, this semiconductor package has also been reduced in size and increased in density, and it has been difficult to secure a portion for forming a vent hole. In addition, a conventional semiconductor package having a vent hole must be configured so that a hollow portion is formed between the vent hole and the insulating support substrate, which complicates the process, reduces efficiency, and increases cost. There was a problem of being. In addition, the demand for further thinning of the semiconductor package has increased, and the thinning of the semiconductor mounting substrate has been demanded. However, when manufacturing a semiconductor mounting substrate or a semiconductor package, the rigidity of the semiconductor mounting substrate is required to some extent, and in the conventional technique, the thickness of the insulating base material of the semiconductor mounting substrate is required to be 50 μm or more. Furthermore, in the conventional semiconductor mounting substrate, a polyimide film is generally used as a base material used for a thin substrate of 100 μm or less, but it is difficult to reduce the price of the thin semiconductor mounting substrate because the polyimide film is expensive. There was a problem.
[0006]
The present invention is excellent in miniaturization, thinning, high density, low price, excellent reliability such as prevention of package cracks, etc., and a small semiconductor package that can reduce or eliminate the number of vent holes. It is an object of the present invention to provide a semiconductor mounting substrate and a semiconductor package which are excellent in production efficiency, and a manufacturing method thereof.
[0007]
[Means for Solving the Problems]
The present invention is characterized by the following.
(1) A semiconductor mounting substrate on which a large number of semiconductor chips are mounted on one surface of a support, wherein the support includes at least one insulating layer and one carrier layer, and the insulating layer includes the semiconductor chip. A semiconductor mounting substrate located on a mounting side, wherein the carrier layer is removable after mounting the semiconductor chip.
(2) A semiconductor mounting substrate on which a large number of semiconductor chips are mounted on one surface of a support, wherein the support includes at least one insulating layer and one carrier layer, and the insulating layer includes the semiconductor chip. Located on the mounting side, the carrier layer can be removed after mounting the semiconductor chip, and the support includes a plurality of wirings on the insulating layer side, and a semiconductor chip mounting region on which the semiconductor chip is mounted later. A semiconductor package region which is later sealed with a sealing resin and becomes a semiconductor package outside the semiconductor chip mounting region is uniformly arranged in a plurality of rows and columns, and the wiring includes a semiconductor chip connection terminal, an external connection terminal, A semiconductor mounting substrate that is composed of developed wiring that connects terminals, and the support body of the external connection terminal portion has an opening that reaches the external connection terminal.
(3) The semiconductor mounting substrate according to (1) or (2), wherein the carrier layer can be removed mechanically.
(4) The semiconductor mounting substrate according to (3), wherein an adhesive force between the insulating layer and the carrier layer is 10 to 500 N / m.
(5) The semiconductor mounting substrate according to any one of (1) to (4), wherein the insulating layer has a thickness of 1 to 50 μm.
(6) The semiconductor mounting substrate according to any one of (1) to (5), wherein the insulating layer is an insulating adhesive.
(7) The semiconductor mounting substrate according to any one of (1) to (6), wherein the carrier layer has a thickness of 30 to 500 μm.
(8) The semiconductor mounting substrate according to any one of (1) to (7), wherein the carrier layer is an insulating film.
(9) The insulating film and the insulating layer include a resin containing at least one imide group, amide group, phenol group, phenylene group, ester group, ether group, sulfone group, carbonate group, carbonyl group, and silicone bond, Or the semiconductor mounting substrate in any one of (1)-(8) which is any one of a liquid crystal polymer, a fluorine-containing resin, and an epoxy resin.
(10) A method for manufacturing a semiconductor mounting substrate in which a large number of semiconductor chips are mounted on one surface of a support, comprising: at least one insulating layer positioned on a side on which the semiconductor chip is mounted; Forming a support including at least one removable carrier layer; forming an opening in the support where an external connection terminal is to be formed later; and providing a metal foil on the insulating layer side of the support After bonding, etching the metal foil and plating at least nickel and gold on the exposed portion to form a wiring; and a semiconductor chip mounting area for mounting a semiconductor chip later, and an outside of the semiconductor chip mounting area The semiconductor package region which is later sealed with a sealing resin and becomes a part of the semiconductor package is provided with a step of evenly arranging and forming a plurality of rows and columns. Method for producing a conductive mounting board.
(11) The method of manufacturing a semiconductor mounting substrate according to (10), wherein the step of forming the support includes applying the varnish-like insulating layer to the carrier layer and drying.
(12) The method for manufacturing a semiconductor mounting substrate according to (10), wherein the step of forming the support includes attaching the film-like insulating layer to the carrier layer.
(13) A method of manufacturing a semiconductor mounting substrate in which a large number of semiconductor chips are mounted on one surface of a support, which can be removed after mounting the semiconductor chip on at least one insulating layer and one surface of the insulating layer. Forming a laminate comprising a support comprising at least one carrier layer and a metal foil on the other surface of the insulating layer; reaching the metal foil on the support at a location where external connection terminals are to be formed later A step of forming openings until the metal foil is etched and at least nickel and gold are plated to form a wiring; and a semiconductor chip mounting region on which a semiconductor chip is mounted later, and the semiconductor chip mounting A step in which semiconductor package regions which are outside the region and later sealed with a sealing resin and become a part of the semiconductor package are uniformly arranged and formed in a plurality of sets and columns A method of manufacturing a semiconductor mounting substrate to obtain.
(14) The step of forming the laminated body includes forming a support so that the carrier layer is positioned on one surface of the insulating layer and then forming a metal foil on the other surface of the insulating layer. (13) The manufacturing method of the semiconductor mounting substrate as described in (13).
(15) The step of forming the laminated body includes forming the carrier layer on the other surface of the insulating layer after forming the insulating layer on one surface of the metal foil. Manufacturing method of semiconductor mounting substrate.
(16) The semiconductor chip in the semiconductor chip mounting region of the semiconductor mounting substrate according to any one of (1) to (9) or the semiconductor mounting substrate according to the manufacturing method according to any one of (10) to (15) A step of electrically connecting the semiconductor chip connection terminal of the semiconductor mounting substrate and the semiconductor chip, a step of sealing at least a necessary portion of the semiconductor chip with a sealing resin, A method for manufacturing a semiconductor package, comprising: removing the carrier layer; and forming external connection bumps on the external connection terminals of the semiconductor mounting substrate.
(17) The method for manufacturing a semiconductor package according to (16), which includes a step of removing the carrier layer by mechanical peeling.
(18) The method for manufacturing a semiconductor package according to (17), further including a step of performing means for reducing an adhesive force between the carrier layer and the insulating layer before the mechanical peeling.
(19) The semiconductor package manufacturing method according to any one of (16) to (18), wherein the semiconductor chip is mounted with a die bond film.
(20) The method for manufacturing a semiconductor package according to any one of (16) to (19), which includes a step of mounting the semiconductor chip with a die bond film protruding from at least one side of the semiconductor chip.
(21) The method for manufacturing a semiconductor package according to (19) or (20), including a step of performing the resin sealing in a state where the die bond film is semi-cured.
(22) The method for manufacturing a semiconductor package according to any one of (16) to (21), including a step of performing an electrical connection between the semiconductor chip connection terminal of the semiconductor mounting substrate and the semiconductor chip by wire bonding.
(23) A step of simultaneously sealing a number of the semiconductor chips with the sealing resin integrally connected, and a step of simultaneously cutting the integrated sealing resin and the insulating layer of the semiconductor mounting substrate (16) )-(22) The manufacturing method of the semiconductor package in any one of.
(24) The method for manufacturing a semiconductor package according to (23), including a step of cutting the insulating layer of the sealing resin and the semiconductor mounting substrate with a dicer.
(25) The method for manufacturing a semiconductor package according to (23) or (24), further including a step of cutting the insulating resin and the insulating layer of the semiconductor mounting substrate after forming the external connection bump.
(26) The method of manufacturing a semiconductor package according to any one of (16) to (25), including a step of performing the external connection bump by fusing a solder ball.
(27) A semiconductor package manufactured by the manufacturing method according to any one of (16) to (26).
(28) The insulating layer includes a plurality of wirings formed on one surface thereof, and the wirings include semiconductor chip connection terminals, external connection terminals, and developed wirings connecting them, and the insulating layers of the external connection terminal portions A semiconductor mounting substrate in which an opening reaching the external connection terminal is formed; a semiconductor chip mounted in a semiconductor chip mounting region of the semiconductor mounting substrate; and means for electrically connecting the semiconductor chip connection terminal and the semiconductor chip A semiconductor package comprising: a sealing resin that seals at least a necessary portion of the semiconductor chip; and a solder ball fused to an external connection terminal exposed in the opening of the insulating layer. Solder bow satisfying a relationship of D> d + 0.05 (mm), where d (mm) is the diameter of the opening and D (mm) is the diameter of the solder ball. Semiconductor package that was fused.
(29) A plurality of wirings formed on the insulating layer side of the support body including at least an insulating layer and a carrier layer, wherein the wirings are constituted by semiconductor chip connection terminals, external connection terminals, and developed wirings connecting them, and the external A step of manufacturing a semiconductor mounting substrate in which an opening reaching the external connection terminal is formed in the insulating layer and the carrier layer of the connection terminal portion; a step of mounting a semiconductor chip in a semiconductor chip mounting region of the semiconductor mounting substrate; A step of electrically connecting the chip connection terminal and the semiconductor chip, a step of sealing at least a necessary portion of the semiconductor chip with a sealing resin, a step of removing the carrier layer, and being exposed to the opening of the insulating layer In the method of manufacturing a semiconductor package including the step of fusing solder balls to the external connection terminals, the solder ball fusing step includes: Manufacturing of a semiconductor package, which is a process using a solder ball satisfying a relationship of D> d + 0.05 (mm), where d (mm) is the diameter of the insulating layer opening and D (mm) is the diameter of the solder ball. Method.
(30) The method of manufacturing a semiconductor package according to (29), further including a step of removing the carrier layer by mechanical peeling.
(31) The method for manufacturing a semiconductor package according to (30), further including a step of performing means for reducing an adhesive force between the carrier layer and the insulating layer before performing the mechanical peeling.
(32) The method of manufacturing a semiconductor package according to any one of (29) to (31), wherein the carrier layer removing step is performed before the solder ball fusion step.
[0008]
As a result of intensive studies, the present inventors have made a semiconductor mounting substrate composed of at least an insulating layer and a carrier layer, and removed the carrier layer after sealing the semiconductor package, thereby reducing the size, thickness, density, and price. As a result of obtaining the knowledge that a highly reliable thin semiconductor package having excellent package cracking property and temperature cycle property can be manufactured, the present invention has been made. This is because the thinner the insulating layer of the semiconductor mounting substrate, the higher the moisture permeability of the substrate (measurement method: JIS Z0208), and the easier the moisture release during reflow. Therefore, it is possible to reduce or eliminate the vent holes that have been conventionally provided for moisture release, and high-density mounting is possible. Further, by finally removing the carrier layer of the semiconductor mounting substrate, it becomes possible to use a thin substrate having only an insulating layer, and it becomes possible to efficiently assemble a thin semiconductor package. Furthermore, since the insulating layer is thin, it is possible to mount a large solder ball that could not be mounted conventionally, and this can significantly improve the temperature cycle performance when the motherboard is mounted.
[0009]
The present invention also provides a package as a semiconductor package satisfying that a die bond film for mounting a semiconductor chip protrudes from at least one side of the semiconductor chip and a gap between the semiconductor chip and the semiconductor mounting substrate is filled with the die bond film. Prevention of cracks and good temperature cycle performance can be realized. In this case, the die bonding film for mounting the semiconductor chip is protruded from at least one side of the semiconductor chip, thereby preventing the sealing resin from entering under the semiconductor chip, and the gap between the semiconductor chip and the semiconductor mounting substrate. Is filled with a die-bonding film, so that bubbles can be eliminated, and the airtightness inside the package and the protective action of the wiring can be improved.
Furthermore, the present invention provides a semiconductor package that fills a gap between a semiconductor chip and a semiconductor mounting substrate with a die bond film, and includes a step of performing resin sealing in a state where the die bond film is semi-cured. In the process of mounting, the die bond film is stopped in a semi-cured state, and in the resin sealing process, the gap between the semiconductor chip and the semiconductor mounting substrate is almost completely filled with the die bond film by the heat and pressure at the time of sealing. Then, there is a step of main curing. According to this, a semiconductor package without bubbles can be obtained between the semiconductor chip and the semiconductor mounting substrate.
According to the method of manufacturing a semiconductor package including the step of resin-sealing in a semi-cured state of the die bond film of the present invention, the semiconductor mounting substrate and the wiring formed on at least one surface thereof are at least in the semiconductor chip mounting region. One or more fan-in type semiconductor packages (see FIG. 1) can be effectively filled with a die bond film between the semiconductor chip and the semiconductor mounting substrate, and have good reflow resistance and temperature. Cycle performance can be secured. The same effect can be expected even in a fan-out type semiconductor package (see FIG. 2) in which no wiring is provided in the semiconductor chip mounting area 18. In particular, when a dummy pattern 21 is provided in the semiconductor chip mounting area 18, the fan -The same effect as in-type can be obtained.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
(Support for semiconductor mounting substrate)
In the conventional semiconductor mounting substrate, the insulating base material used is such as heat resistance, rigidity, dimensional stability, chemical resistance, etc. in the substrate manufacturing process and semiconductor package assembly process, reflow resistance as a semiconductor package, PCT All reliability tests such as property (pressure cooker test), THB property (high temperature and high humidity bias), and TCT property (temperature cycle test) had to be satisfied. As a base material that can satisfy all of these characteristics, a polyimide film or a glass epoxy base material is generally used, but a polyimide film is very expensive or a thin glass epoxy base material is difficult to obtain. There was a problem such as that.
The support of the semiconductor mounting substrate of the present invention is composed of at least an insulating layer and a carrier layer, and each layer may be composed of a plurality of layers as necessary. For this reason, characteristics such as rigidity and dimensional stability as a semiconductor mounting substrate are not necessarily required for the insulating layer, and the carrier layer is removed after sealing, so that it is not necessary to satisfy the reliability of the semiconductor package. Inexpensive materials that could not be used conventionally can be used.
The material for the insulating layer is preferably a heat-resistant engineering plastic film or an adhesive containing these resins. For example, a resin containing at least one imide group, amide group, phenol group, phenylene group, ester group, ether group, sulfone group, carbonate group, carbonyl group, or silicone bond in a unit structure, or a liquid crystal polymer or a fluorine-containing resin And epoxy resin. More specifically, examples of the resin containing at least one imide group include polyimide and polyamideimide, and examples of the resin containing at least one amide group include polyamide and aramid, and include at least one phenylene group. Examples of the resin containing polyphenylene sulfide include polyethylene terephthalate, polyethylene naphthalate, and polyarylate as resins containing at least one ester group, and polyether ether ketone as a resin containing at least one ether group. And a polyetherimide, a resin containing at least one sulfone group includes a polysulfone and a polyethersulfone, and a resin containing at least one carbonate group includes a polycarbonate and has a silicone bond. The resin comprising one or more even without, there is siloxane-modified polyamideimide.
The material of the carrier layer is not particularly limited as long as the characteristics of the semiconductor mounting substrate manufacturing and the semiconductor package assembly process can be satisfied. However, since it is removed after resin sealing, it is preferable to select one that is easy to remove. For example, the engineering plastic film similar to the insulating layer can be used as the carrier layer, as well as metals such as copper, aluminum, iron, nickel, or alloys containing them, paper, cloth, glass cloth, or combinations thereof Can also be used. However, when using a metal, in order to prevent gold plating from depositing on the carrier layer in the gold plating step of the wiring, it is preferable to cover the surface with a resist or other material that does not deposit plating. Further, since the material of the carrier layer becomes unnecessary after the removal, it is preferable that the material is recyclable in order to reduce the environmental load. For example, metals such as copper and aluminum, engineering plastic films using thermoplastic resins, paper, and the like are preferable because they are easy to recycle.
As the material for the insulating layer and the carrier layer, it is preferable to use a material having high moisture permeability, and the moisture permeability is 1 (g / m 2 It is preferable to use a material of 24 h) or more, and further 10 (g / m 2 -More preferable than 24h). From the viewpoint of easy material availability, 1000 (g / m 2 -24h) or less is preferable.
Since the moisture permeability is inversely proportional to the thickness of the insulating layer and the carrier layer, the moisture permeability is increased by reducing the thickness. Accordingly, the insulating layer is preferably thin, preferably 1 to 50 μm, and more preferably 5 to 20 μm. If the insulating layer is 1 μm or less, a problem occurs in the THB property and PCT property, and if it is thicker than 50 μm, it tends to be difficult to apply to a thin package. The thickness of the carrier layer is preferably 30 to 500 μm, and more preferably 50 to 200 μm, in order to ensure the rigidity and dimensional stability of the semiconductor mounting substrate. However, it is preferable to experimentally obtain the optimum thickness in advance in consideration of the thermal expansion coefficient, humidity expansion coefficient, elastic modulus, transportability, etc. of the material to be used.
The insulating layer and the carrier layer preferably have low water absorption, and the water absorption rate according to JISK7209 is preferably less than 1.5 wt%, and more preferably less than 1.0%. When the water absorption rate exceeds 1.5 wt%, moisture evaporates in the manufacturing process of the semiconductor mounting substrate or semiconductor package, and defects such as peeling, blistering or foaming are likely to occur due to the pressure.
[0011]
(Removal method of carrier layer)
After mounting the semiconductor chip on the semiconductor mounting substrate of the present invention, the carrier layer of the semiconductor mounting substrate is removed.
As a method for removing the carrier layer, there are a method of peeling by mechanical force, a method by mechanical polishing, a wet etching by chemical solution, a method by dry etching by plasma, a method by laser, etc., depending on the combination of materials used They can be selected and combined as necessary.
[0012]
(Method of peeling with mechanical force)
In order to mechanically peel, the adhesive force between the insulating layer and the carrier layer is preferably 10 to 500 N / m, and more preferably 50 to 200 N / m. If the adhesive force is less than 10 N / m, there is a risk of peeling in the manufacturing process of the semiconductor mounting substrate or semiconductor package. If it is greater than 500 N / m, peeling tends to be difficult in the carrier layer removing step. It is in. However, when the adhesive force can be reduced to 500 N / m or less, more preferably 200 N / m or less by using the adhesive strength lowering means described below in the carrier layer removing step, the initial value of the adhesive force is greater than 500 N / m. May be.
[0013]
(Adhesive strength reduction means)
The adhesive force can be reduced by any one or combination of the following temperature treatment, light irradiation, moisture absorption, and liquid treatment, and it is preferable to select an efficient method depending on the insulating layer and carrier layer materials. Further, the adhesive strength reducing means can be performed before or simultaneously with the peeling of the carrier layer. Furthermore, the adhesive force between the carrier layer and the insulating layer can be adjusted by previously performing a release treatment on the insulating layer forming side of the carrier layer. The method for the release treatment is not particularly limited, and surface treatment with a general silicone-based or non-silicone-based material can be used. Conversely, when the adhesive strength is weak, plasma treatment or corona discharge treatment can be performed to adjust the adhesive strength to a preferable level.
[0014]
(Decrease in adhesive strength due to temperature treatment)
The temperature treatment is roughly divided into a constant temperature standing before the peeling step and a heat treatment and a cooling treatment performed simultaneously with the peeling step. As the temperature of the constant temperature standing before the peeling step, it is necessary that the adhesive force is sufficiently lowered so that the carrier layer does not remain and the insulating layer or the semiconductor package is not damaged by heat, and is preferably 50 to 250 ° C., 80-150 degreeC is more preferable. It is efficient and preferable that the constant temperature standing before the peeling step is performed simultaneously with heating and curing of the sealing resin. However, it is more preferable to use a material that rapidly shrinks at a certain temperature or more for the carrier layer because it may be easily peeled off only by heat treatment without being left at a constant temperature before the peeling step. The temperature is preferably 180 ° C. to 250 ° C., and polyethylene terephthalate, polyethylene naphthalate, polyphenylene sulfide, polyether ether ketone, or the like can be used as the material to be used.
The heat treatment performed at the same time as the peeling step needs to be a temperature at which the adhesive force is sufficiently reduced so that no contaminants remain on the surface of the insulating layer and the semiconductor package is not damaged by heat. ° C is preferred, and 40 to 100 ° C is more preferred. Moreover, as a cooling process, it is necessary to do not damage a semiconductor package, -20-30 degreeC is preferable and 0-30 degreeC is more preferable.
[0015]
(Decrease in adhesive strength due to light irradiation)
The adhesive force can be reduced by irradiating light before peeling off the carrier layer. As such light, ultraviolet rays are preferably used, and an ultraviolet exposure machine used in a general wiring board manufacturing process can be used. It is preferable to experimentally obtain an appropriate exposure amount based on the light transmission amount, type, and thickness of the carrier layer. What is necessary is just to select the optimal wavelength with the wavelength to use according to material.
[0016]
(Decrease in adhesive strength due to moisture absorption)
Adhesion can be reduced by performing a moisture absorption treatment before the carrier layer is peeled off. The condition is preferably, for example, 60% RH or more, and can be heated simultaneously if necessary. As an atmosphere for absorbing moisture, pure water is preferable for preventing contamination and the like, but an organic solvent can be used as necessary.
[0017]
(Decrease in adhesive strength due to liquid treatment)
Adhesive strength can be reduced by performing a liquid treatment before peeling off the carrier layer. As such a liquid, water, alcohol, an organic solvent, an alkaline aqueous solution, or the like can be used, and an effective one can be selected depending on the type and thickness of the carrier layer, and can also be combined. For example, the alcohol includes methanol, ethanol, and propanol, and the organic solvent includes acetone, tetrahydrofuran, dimethylformamide, dimethoxyethane, toluene, and the like. Furthermore, examples of the alkali component of the aqueous alkali solution include amine materials such as monoethanolamine and ethylenediamine, potassium hydroxide, sodium hydroxide, and tetramethylammonium hydroxide. Moreover, as a liquid processing method, there exist immersion in a liquid and spray spraying, and when long-time processing is required, immersion in a liquid is preferable. Spray atomization is more efficient and more preferable when the carrier layer can be peeled off by spray pressure.
[0018]
(Manufacture of semiconductor mounting substrates)
A semiconductor mounting substrate can be manufactured by a method in which a metal layer is provided on the insulating layer side of a support composed of an insulating layer and a carrier layer, and unnecessary portions of the metal layer are removed by etching to form wiring. Further, it can also be manufactured by a method of forming a wiring by plating only at a necessary portion on the insulating layer side of a support composed of an insulating layer and a carrier layer.
[0019]
(Adhesive bonding)
A laminated material having a carrier layer, an insulating layer, and a metal layer is formed by forming a support composed of a carrier layer and an insulating layer and bonding a metal foil to the support, or by forming an insulating layer on the metal foil and further attaching a carrier layer. It can manufacture by the method to match | combine, the method of bonding a carrier layer, an insulating layer, and metal foil simultaneously. In this case, it is preferable that the insulating layer is an adhesive because it is efficient. As the method, there are a method of bonding a carrier layer and a metal foil with an adhesive, and a method of directly bonding a semi-cured insulating layer to a metal foil. When using an adhesive as the insulating layer, it is preferable to use a material having high moisture permeability as described above, but the total moisture permeability of the carrier layer and the insulating layer is 1 (g / m 2 24h) or more, preferably 10 (g / m 2 -More preferably 24h) or more. In addition, the adhesive is important for the adhesive strength with the metal foil, particularly the adhesive strength under thermal shock. If this value is 300 (N / m) or less, the adhesive strength for the wiring is weak and practical. It may not be.
In addition, as described above, the adhesive used as the insulating layer includes, for example, at least an imide group, an amide group, a phenol group, a phenylene group, an ester group, an ether group, a sulfone group, a carbonate group, a carbonyl group, and a silicone bond. A resin containing one or more units in the unit structure, or an adhesive containing any of a liquid crystal polymer, a fluorine-containing resin, and an epoxy resin can be used. Of these, polyimide-based and silicone-modified polyamideimide-based adhesives are preferable because of their high heat resistance.
Such an adhesive is a semi-cured state in which a resin varnish is applied to another support film or metal using a kiss coater, roll coater, comma coater, etc., and heated and dried at 50 to 200 ° C. for 10 to 100 minutes. Then, there is a method of peeling from the support film or the support metal to form an adhesive film. Moreover, the method of apply | coating directly to a metal foil or a carrier layer by the same method may be used. Heating is preferably performed under appropriate conditions depending on the resin used.
Further, for example, a polyimide adhesive having a thickness of 10 μm is preferable because it has excellent other characteristics as a semiconductor mounting substrate such as high moisture permeability and heat resistance.
[0020]
Using the above adhesive as an insulating layer, a laminated body in which a carrier layer and a metal foil are bonded together is manufactured. This is because an unnecessary portion of the metal foil is removed by etching in a subsequent process to form a wiring. The thickness of this metal foil is preferably in the range of 5 to 50 μm, and it is difficult to bond metal foils of less than 5 μm, and if it exceeds 50 μm, it is difficult to form a fine shape when etching a circuit. There is a risk of becoming. In general, a copper foil is used as the metal foil.
[0021]
As described above, the first insulating layer such as an adhesive is formed on the surface of the support on the metal foil side. However, with this asymmetric configuration, that is, the insulating layer is provided only on one of the carrier layers. If formed, the substrate may be warped when used as a semiconductor mounting substrate. In that case, a second insulating layer for suppressing warpage can be formed also on the other surface of the carrier layer. The material of the second insulating layer is not particularly limited, but the same material as the first insulating layer can be used, and it is preferable to use the same adhesive as the first insulating layer. The thickness of the second insulating layer is preferably selected experimentally so as not to warp when it is used as a semiconductor mounting substrate, and the formation method is the same as that of the first insulating layer. be able to.
[0022]
(Formation of insulating layer and carrier layer by casting)
Alternatively, an insulating varnish serving as an insulating layer may be cast on a metal foil, and an insulating varnish serving as a carrier layer may be cast on the insulating layer after heat curing, followed by heat curing. In this case, if the surface of the metal foil is adjusted to have an appropriate roughness, the adhesive force with the insulating layer is improved, which is effective. For example, when casting polyamideimide as an insulating layer varnish on a copper foil, the surface roughness of the copper foil is preferably 2 to 15 μm, and it is generally known to adjust to such a roughness. Surface treatment with an oxidizing agent, such as sodium chlorite, alkali persulfate, potassium chlorate, potassium perchlorate, or an aqueous solution containing an oxidizing agent such as an alkaline aqueous solution of peroxosulfuric acid, or a treatment thereof Spray with liquid.
[0023]
(Metal layer formation by vapor deposition or plating)
In addition, a metal layer may be formed by vapor deposition or plating on the insulating layer side of the support composed of the insulating layer and the carrier layer. For example, when copper is deposited on a polyimide adhesive and a polyethylene naphthalate film, First, nickel or chromium as an adhesive metal is deposited on the insulating layer side by 5 to 100 nm, and copper is deposited thereon by 10 to 600 nm. Furthermore, a copper layer having a total thickness of 5 to 50 μm can be formed by electroplating copper.
Further, a copper layer having a total thickness of 5 to 50 μm may be formed by electrolessly plating copper on the insulating layer side of the support composed of the insulating layer and the carrier layer and further electroplating copper. it can.
[0024]
(Formation of wiring by etching)
In the laminated body thus produced, an etching resist is formed at a location that becomes a wiring of the metal foil, and a chemical etching solution is sprayed and sprayed on a location exposed from the etching resist to remove unnecessary metal foil by etching. Wiring can be formed. When copper foil is used as the metal foil, the etching resist can be an etching resist material that can be used for ordinary printed wiring boards, and can be formed by silk screen printing of resist ink, or photosensitivity for etching resist. A dry film is laminated on a copper foil, and a photomask that transmits light is superimposed on the shape of the wiring thereon, exposed to ultraviolet rays, and unexposed portions are removed with a developer to form. As the chemical etching solution, for example, a chemical etching solution used for an ordinary printed wiring board such as a solution of cupric chloride and hydrochloric acid, a ferric chloride solution, a solution of sulfuric acid and hydrogen peroxide, an ammonium persulfate solution, or the like may be used. it can.
[0025]
(Formation of wiring by plating)
In addition, as described above, the wiring can also be formed by performing electroless plating only on necessary portions on the insulating layer side of the support composed of the insulating layer and the carrier layer. Technology can be used.
For example, after depositing an electroless plating catalyst on the insulating layer side of the support, a plating resist is formed on the surface portion where plating is not performed, and the substrate is immersed in an electroless plating solution, and is not covered with the plating resist Electroless plating is performed only on the points. Thereafter, if necessary, the plating resist is removed to obtain a semiconductor mounting substrate. The electroless plating catalyst at this time usually uses palladium, and in order to attach the electroless plating catalyst to the insulating layer side of the support, palladium is included in an aqueous solution in a complex state, and the support is immersed. Thus, a nucleus for initiating plating can be formed on the surface of the insulating layer of the support by attaching the palladium complex to the surface of the insulating layer and reducing it to metallic palladium using a reducing agent as it is. Usually, in order to perform such operations, the object to be plated is washed with alcohol or acid to remove fat from human fingers or oil from processing machines attached to the surface, and a catalyst for plating on the surface. Cleaner-conditioner process to facilitate adhesion of metal, sensitization process to deposit metallic palladium, adhesion promotion process to increase or promote plating metal adhesion, electroless plating process to deposit plating metal, and if necessary In addition, a post-treatment step such as neutralization is performed.
[0026]
(Wiring shape)
The shape of the wiring is not particularly limited. As shown in FIGS. 1 and 2, at least a semiconductor chip connection terminal 16 (wire bond terminal or the like) that is electrically connected to the semiconductor chip, and an external connection that is electrically connected to the motherboard. A terminal 19 (a place where a solder ball or the like is mounted) and a developed wiring 20 connecting them are configured. The wiring arrangement is not particularly limited. As shown in FIG. 1, an external connection terminal 19 is formed in a semiconductor chip mounting area 15 or 18 where a semiconductor chip will be mounted later, and later sealed outside the semiconductor mounting area. A fan-in type in which a semiconductor chip connection terminal 16 is formed in a semiconductor package region 13 sealed with resin, or a fan-out type in which an external connection terminal 19 is formed outside the semiconductor chip connection terminal 16 as shown in FIG. Or a combination of these. The die bond film adhesion region is indicated by 14 or 17. Furthermore, if necessary, a dummy pattern 21 that is not electrically connected to the semiconductor chip can be formed in the semiconductor mounting region and the semiconductor package region. The shape and arrangement of the dummy pattern are not particularly limited, but it is preferable to arrange the dummy pattern uniformly in the semiconductor chip mounting region. This makes it difficult for voids to occur when a semiconductor chip is mounted with a die bond adhesive.
[0027]
(Through hole)
The support can be provided with a through hole reaching the back surface of the external connection terminal. This through hole is provided for providing a connection terminal for electrical connection with a connection land of another printed wiring board by a connection conductor such as a solder ball from the wiring inside the package. As a method of providing a through hole, there are mechanical processing such as punching and drilling, laser processing, chemical etching processing using a chemical solution, and dry etching using plasma.
Either the step of forming a through hole for providing the connection terminal and the step of stacking and integrating the metal foils may be performed first as necessary.
Further, the exposed portion of the metal foil in the through hole can be filled with a conductive material such as metal plating or conductive paste. This is advantageous in that, when assembling the package, it is easy to mount solder balls and the connection reliability of the external connection terminals is improved.
The conditions of heating and pressurizing when the metal foils are laminated and integrated differ depending on the type of adhesive used. For example, when using a preferred polyimide adhesive, the heating temperature is 120 to 280 ° C. and the pressure is It is preferable that the heating and pressurizing time is about 20 to 180 minutes, and if the heating temperature is less than 120 ° C, the curing rate becomes extremely slow, and even if the heating time is 180 minutes or more, it is completely cured. However, if the pressure is less than 0.5 MPa, the adhesive and the metal foil are not sufficiently adhered, and there is a possibility that a portion where bubbles remain or does not adhere is generated. If the heating / pressurizing time is less than 20 minutes, the curing is insufficient, and if the uncured part remains, the position accuracy with the wiring is lowered by heating in the subsequent process, or deformed by heating such as reflow. There is a risk. When the heating temperature exceeds 280 ° C., the metal foil may be oxidized strongly, and it may take time and effort to remove the oxide in a later step. Even if the pressure exceeds 5 MPa or the heating / pressurizing time exceeds 180 minutes, the characteristics are not greatly affected, but the production cost increases and the production efficiency may decrease. Further, some adhesives can be laminated by lamination, which is efficient and preferable.
[0028]
(Plating of wiring)
Nickel and gold plating can be sequentially applied to the exposed portion of the wiring formed by the above-described method. These platings can be applied to the entire exposed part of the wiring, but if necessary, it is electrically connected to a semiconductor chip connection terminal (wire bond terminal, etc.) that is electrically connected to the semiconductor chip, or to the motherboard. It can also be selectively applied to the external connection connecting terminal (a place where a solder ball or the like is mounted). Moreover, this plating may use either electroless plating or electrolytic plating, and may be made of nickel, palladium, or gold as necessary, and tin plating may also be used.
[0029]
(Shape of semiconductor mounting substrate)
The shape of the semiconductor mounting substrate is not particularly limited, but is preferably a frame shape as shown in FIG. By making the shape of the semiconductor mounting substrate in this way, the semiconductor package can be assembled efficiently. Hereinafter, a preferable frame shape will be described in detail.
As shown in the semiconductor mounting substrate 22 shown in FIG. 3, a block (sealing region) is formed in which a plurality of semiconductor package regions 13 (parts to be a single semiconductor package) are arranged in rows and columns at regular intervals. To do. Further, such a sealing region is formed in a plurality of rows and columns. Although only two sealing regions are shown in FIG. 3, the sealing regions may be arranged in a lattice shape as necessary. Here, the width of the space between the semiconductor package regions is preferably 50 to 500 μm, and more preferably 100 to 300 μm. Furthermore, it is most preferable that the blade width of the dicer used when the semiconductor package is cut later is made the same. By arranging the semiconductor package region in this way, the semiconductor mounting substrate can be effectively used. Further, a positioning mark 11 or the like is preferably formed at the end of the semiconductor mounting substrate, and more preferably a pin hole by a through hole. The shape and arrangement of the pin holes may be selected so as to match the forming method and the semiconductor package assembly apparatus. Furthermore, it is preferable to form a reinforcing pattern 24 in the space between the semiconductor package regions or outside the sealing region. The reinforcing pattern may be prepared separately and bonded to the semiconductor mounting substrate, but is preferably a metal pattern formed at the same time as the wiring formed in the semiconductor package region, and the surface thereof is similar to the wiring. More preferably, nickel, gold or the like is plated. When the reinforcing pattern is such a metal, it can be used as a plating lead for electrolytic plating. Moreover, it is preferable to form the cutting alignment mark 25 at the time of cutting with a dicer outside the sealing region.
[0030]
In this way, it is possible to manufacture a semiconductor mounting substrate that is composed of at least a carrier layer, an insulating layer, and wiring and from which the carrier layer can be removed later.
[0031]
(With semiconductor chip)
A semiconductor chip can be mounted on the semiconductor chip mounting region of the semiconductor mounting substrate thus manufactured, and a die bonding adhesive is used as an adhesive for mounting the semiconductor chip. Any adhesive may be used especially for the die bonding, but it is preferably an insulating and strong adhesive, such as DF-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.) It is more preferable to use a die bond film. Further, the die bond film may be temporarily fixed to either the semiconductor chip side or the semiconductor mounting substrate side first. In particular, in the case where the semiconductor chip is temporarily fixed first, it is preferable that a die bond sheet is attached to the back surface in the state of a wafer and is simultaneously cut during dicing. The die-bonding adhesive is also highly permeable and has a moisture permeability of 1 (g / m 2 It is preferable to use a material of 24h) or more, and further 10 (g / m 2 -More preferable than 24h). The higher the moisture permeability, the better. However, 2000 (g / m 2 -24h) or less is preferable.
[0032]
The electrical connection between the semiconductor chip and the gold-plated semiconductor chip connection terminal can be performed by wire bonding. In this case, the above-described die bonding adhesive can be used for fixing the semiconductor chip. it can. As the wire, a gold wire is generally used. Further, by using an anisotropic conductive film, a chip, or a bump provided on a semiconductor chip connection terminal, the semiconductor chip can be stacked so as to face the wiring, and heated and pressurized to be mounted. When such flip chip connection is performed, ultrasonic waves can be used together.
For bonding the semiconductor chip and the semiconductor mounting substrate, it is preferable to perform resin sealing while the film adhesive is semi-cured. Regarding the degree of semi-curing in this case, the die bond film or the anisotropic conductive film which is an example of the film adhesive is such that the die bond film or the anisotropic conductive film flows at the time of resin sealing, and the wiring and the semiconductor chip. It is only necessary to have an uncured state so as to fill almost the entire space, and the curing may proceed to some extent when it is attached to the semiconductor chip or when the semiconductor chip is mounted. Since the actual curing state varies depending on the object, an appropriate condition may be obtained by experiment and used.
When the die bond film or anisotropic conductive film which is an example of the film adhesive is mounted so as to protrude from at least one side of the semiconductor chip, the end side of the die bond film or anisotropic conductive film is a semiconductor. It is preferable to protrude at least 5 μm or more from the edge of the chip end, and it is more preferable to mount so as to protrude from the entire edge of the semiconductor chip. FIG. 1 and FIG. 2 show the positional relationship of a semiconductor chip, a die bond film, and a semiconductor chip connection terminal in the case of wire bond mounting and flip chip mounting.
[0033]
(Semiconductor package sealing)
The semiconductor chip is preferably sealed with a sealing resin in terms of moisture resistance. As such a sealing resin, a thermosetting resin such as a phenol resin, a melamine resin, an epoxy resin, or a polyester resin is used. As a sealing method, potting that is hardened with a resin varnish so as to enclose the semiconductor chip, transfer molding using a compound, or the like can be used. Further, in the case of flip chip mounting in which a semiconductor chip is mounted so as to face the semiconductor chip connection terminal, an underfill material or the like can be sealed between the chip and the semiconductor mounting substrate. Further, when a thermosetting resin is used as the sealing resin, a heat treatment for completely curing the resin after transfer molding or potting is generally performed. The heat treatment conditions vary depending on the sealing resin used, but are about 140 to 200 ° C. for about 3 to 6 hours. Furthermore, when the die bond film or the like is sealed in a semi-cured state, the sealing resin and the die bond film can be completely cured simultaneously, which is efficient. Further, the sealing may be performed by an individual mold that individually seals one semiconductor package. However, as shown in FIG. 3, a plurality of semiconductor package regions (sealing region 23 in FIG. 3) are integrally sealed. It is efficient and preferable to stop and then cut the sealing resin and the semiconductor mounting substrate simultaneously with a dicer or the like. Furthermore, it is preferable that the sealing region arranged in a lattice shape is divided into a plurality of blocks and the warpage of the semiconductor package can be reduced.
[0034]
(Removal of carrier layer)
After resin sealing, the carrier layer is removed. As described above, the carrier layer can be removed by a mechanical peeling method, a mechanical polishing method, a wet etching method using a chemical solution, a dry etching method using plasma, a laser method, etc. The best method can be selected accordingly. If the adhesive force between the carrier layer and the insulating layer can be optimized, a method of peeling with a mechanical force is efficient and preferable. Furthermore, the removed carrier layer can be recycled if it is a recyclable material.
[0035]
(Mounting of solder balls)
A solder ball or the like can be fused to a through hole provided in the back surface of the external connection terminal of the semiconductor mounting substrate. The solder balls used are generally eutectic solders of lead and tin, but in order to improve connection reliability, high-strength solder added with silver, antimony, etc. It is also possible to use deleaded solder such as tin / bismuth. In particular, when lead-free solder is used, the reflow temperature needs to be about 20 ° C. higher than before, and package cracks during reflow are more likely to occur. If necessary, the solder paste can be printed and melted to form a ball.
Moreover, in order to improve the temperature cycle performance when the mother board is mounted, it is preferable that the solder balls to be fused are large. FIG. 5 shows a view in which solder balls are fused to a conventional semiconductor package. The semiconductor mounting substrate includes an adhesive 26 and an insulating base 27, and the wiring 5 is disposed on the adhesive 26. Consider a case where the solder ball 10 (diameter D1) is fused to the through hole (diameter d) of the semiconductor mounting substrate. In the conventional thick substrate (50 to 100 μm) as shown in FIG. 5, when the solder ball is fused, the solder ball comes into contact with the tip of the substrate opening. There were major limitations. When the diameter of the opening is d (mm), the diameter of the solder ball that can be conventionally fused is D1 (mm), and the diameter of the solder ball that can be fused according to the present invention is D2 (mm), when a conventional substrate is used Is generally D1 <= d + 0 · 05 (mm). In the present invention, as shown in FIG. 6, since the insulating layer 1 is thin, it is possible to fuse solder balls of D2> d + 0.05 (mm), preferably D2> d + 0.08 (mm), Preferably, a solder ball of D2> d + 0.12 (mm) can be fused to improve the temperature cycle performance. The upper limit of the solder ball diameter to be fused is equal to or less than the pitch of the external connection terminals, and 1.0, 0.8, 0.75, 0.65, 0.5 mm, etc. are often used as the pitch.
[0036]
(Separation of semiconductor packages)
A plurality of semiconductor packages assembled with a frame-shaped semiconductor mounting substrate as shown in FIG. 3 can be cut and separated into individual semiconductor packages. When multiple semiconductor package areas are sealed together, the method of cutting the sealing resin and the semiconductor mounting substrate simultaneously with a dicer is efficient, and if the space between the semiconductor package areas is designed to be the same as the blade width, Furthermore, it is preferable efficiently.
[0037]
Thus, a semiconductor package in which a semiconductor chip is mounted on a semiconductor mounting substrate manufactured by the above-described manufacturing method, a semiconductor package in which wiring and a semiconductor chip are electrically connected, and a die bonding adhesive for mounting the semiconductor chip. The semiconductor package used, the semiconductor package in which the semiconductor chip is sealed with the sealing resin, and the semiconductor package in which the solder ball is mounted in the through hole can be manufactured. At this time, the order of performing the carrier layer peeling step, the solder ball mounting step, and the semiconductor package separation step is not particularly limited, but it is most preferable to carry out in this order.
[0038]
【Example】
Specific examples and comparative examples of the present invention will be described below. In addition, this Example does not restrict | limit the content of this invention, The best combination and conditions can be selected as needed as above-mentioned description.
(Example 1)
As a carrier layer 2, a polyethylene terephthalate film having a thickness of 50 μm is used, and as shown in FIG. As a layer 1, a polyimide adhesive was applied to a thickness of 10 μm, and heated and dried at 120 ° C. for 10 minutes to make it semi-cured. Next, as shown in FIG. 7B, the copper foil 4 having a thickness of 18 μm was stacked, heated and pressurized at 150 ° C. under the condition of 2 MPa, and held for 60 minutes for lamination and integration. Further, as shown in FIG. 7C, after a through hole 3 having a diameter of 0.27 mm is formed at a location to be an external connection terminal by using a carbon dioxide gas laser, it is unnecessary as shown in FIG. 7D. A portion of the copper foil was removed by etching to form a wiring 5, and electroless nickel, palladium, and gold plating were sequentially applied to the wiring surface.
In the semiconductor chip mounting region of the semiconductor mounting substrate manufactured as described above, as shown in FIG. 7E, a die bond film DF-100 (manufactured by Hitachi Chemical Co., Ltd.) that is larger than the semiconductor chip on the back surface of the semiconductor chip 6. ) After temporarily fixing 8, it is bonded and fixed to the semiconductor chip mounting area in the fan-in type positional relationship of FIG. 1, and the terminals on the semiconductor chip and the semiconductor mounting substrate are connected by wire bonder UTC230 (trade name, manufactured by Shinkawa Co., Ltd.) The semiconductor chip connection terminal (wire bond terminal) was electrically connected with a gold wire 7 having a diameter of 25 μm. In this state, there is a gap 29 between the die bond film and the adhesive of the semiconductor mounting substrate. Further, as shown in FIG. 7 (f), the semiconductor chip 6 is transferred at a pressure of 10 MPa, a temperature of 180 ° C., and a time of 90 seconds using CEL9200 (trade name, manufactured by Hitachi Chemical Co., Ltd.) which is a sealing resin 9. Molded. At this time, the gap 29 between the die bond film and the adhesive of the semiconductor mounting substrate was completely eliminated. Next, as shown in FIG. 7 (g), after the polyethylene terephthalate film as the carrier layer 2 is mechanically peeled off, heat treatment is performed in an oven at a temperature of 180 ° C. for 5 hours to completely seal the sealing resin and the die bond film. Cured. Finally, a lead-tin eutectic solder ball having a diameter of 0.36 mm is placed in the through hole 3 of the external connection terminal portion. 2 A semiconductor package was obtained by fusing at 240 ° C. using a reflow apparatus. The adhesive force between the carrier layer and the insulating layer at the time of peeling the carrier layer was 150 N / m as measured with a separately prepared adhesive force measurement sample.
After the moisture absorption treatment was performed on the semiconductor package thus produced, it was poured into a reflow furnace having an ultimate temperature of 240 ° C. and a length of 2 m at a rate of 0.5 m / min, and 22 samples were reflowed to generate cracks. I investigated. The results are shown in Table 1. Similarly, 22 samples were mounted on a 0.8 mm thick mother board and subjected to a temperature cycle test at −55 to 125 ° C. for 30 minutes each to examine the connection reliability of the solder balls. The results are shown in Table 2.
[0039]
(Example 2)
As the carrier layer 2, a polyethylene naphthalate film having a thickness of 75 μm was used, and as shown in FIG. 8A, a film-like polyamideimide adhesive 1 having a thickness of 15 μm was laminated on one surface thereof at a temperature of 120 ° C. Next, as shown in FIG. 8B, a drill hole was used to open a through hole 3 having a diameter of 0.32 mm and an alignment guide hole 11 having a straight line of 1.5 mm at a location to be an external connection terminal. Next, as shown in FIG. 8 (c), the copper foil 4 having a thickness of 18 μm is integrated by heating and pressing, and further, unnecessary copper foil portions are removed by etching as shown in FIG. 8 (d). Then, the fan-in type wiring 5 and the reinforcing pattern 12 as shown in FIG. 1 were formed, and electroless nickel, palladium, and gold plating were sequentially applied to the surface of the wiring and the reinforcing pattern. FIG. 3 is a plan view of the semiconductor mounting substrate manufactured through the above steps. Further, if necessary, a cutting position alignment mark may be provided as shown in FIG. Furthermore, in this embodiment, two blocks in which semiconductor package regions are arranged in a 4 × 8 grid are arranged, and the space between the semiconductor package regions is 200 μm.
In the semiconductor chip mounting region of the semiconductor mounting substrate manufactured as described above, as shown in FIG. 8E, a die bond film DF-100 (manufactured by Hitachi Chemical Co., Ltd.), which is larger than the semiconductor chip on the back surface of the semiconductor chip 6. ) 8 is bonded and fixed in the positional relationship of FIG. 1, and the wire bonder UTC230 (trade name, manufactured by Shinkawa Co., Ltd.) is used to connect the terminal on the semiconductor chip and the semiconductor chip connection terminal of the semiconductor mounting substrate to a diameter of 25 μm. The gold wire 7 was electrically connected. Further, as shown in FIG. 8 (f), the semiconductor chip 6 is sealed at a pressure of 10 MPa, a temperature of 180 ° C., and a time of 90 seconds using CEL 9200 (trade name, manufactured by Hitachi Chemical Co., Ltd.). The sealing region shown in FIG. 3 was integrally transfer molded. Next, after performing the moisture absorption process of 85 degreeC / 85% RH for 24 hours, as shown in FIG.8 (g), the carrier layer 2 was peeled mechanically. The adhesive strength between the carrier layer and the adhesive after the moisture absorption treatment was 100 N / m. Further, heat treatment was performed in an oven at 180 ° C. for 5 hours to completely cure the sealing resin and the die bond film, and as shown in FIG. Lead-tin eutectic solder balls 10 of N 2 Fused with a reflow device. Finally, as shown in FIG. 8I, each semiconductor package was cut by a dicer equipped with a blade having a width of 200 μm.
After the moisture absorption treatment was performed on the semiconductor package thus produced, it was poured into a reflow furnace having an ultimate temperature of 240 ° C. and a length of 2 m at a rate of 0.5 m / min, and 22 samples were reflowed to generate cracks. I investigated. The results are shown in Table 1. Similarly, 22 samples were mounted on a 0.8 mm thick mother board and subjected to a temperature cycle test at −55 to 125 ° C. for 30 minutes each to examine the connection reliability of the solder balls. The results are shown in Table 2.
[0040]
(Comparative Example 1)
As Comparative Example 1, as shown in FIG. 7, a polyimide film is used for the carrier layer, an epoxy adhesive is used for the insulating layer, the mold release treatment is not performed in FIG. 7 (a), and the polyimide film is further processed in FIG. 7 (f). A semiconductor package was prepared by fusing lead-tin eutectic solder balls having a diameter of 0.30 mm without peeling off, and the same test as in Example 1 was performed. The adhesive force between the polyimide film and the adhesive at this time was 900 N / m. The results are shown in Tables 1 and 2.
[0041]
(Comparative Example 2)
As Comparative Example 2, a semiconductor package shown in FIG. 4 in which the substrate was provided with a vent hole 28 as in Comparative Example 1 was produced, and the same test as in Example 1 was performed. The adhesive force between the polyimide film and the adhesive at this time was 900 N / m. The results are shown in Tables 1 and 2.
[0042]
[Table 1]
Figure 0004103482
[Table 2]
Figure 0004103482
[0043]
【The invention's effect】
As described above, according to the present invention, the present invention is excellent in downsizing, thinning, high density, and low cost, and is excellent in reliability such as package cracking property and temperature cycle property, and the number of vent holes is reduced or reduced. It is possible to provide a small-sized semiconductor package that can be deleted, a semiconductor mounting substrate used therefor, a semiconductor mounting substrate and a semiconductor package excellent in production efficiency, and a method for manufacturing them.
[Brief description of the drawings]
FIG. 1 is a plan view of a fan-in type semiconductor mounting substrate of the present invention.
FIG. 2 is a plan view of a fan-out type semiconductor mounting substrate according to the present invention.
FIG. 3 is a plan view showing a frame shape of a semiconductor mounting substrate according to the present invention.
FIG. 4 is a cross-sectional view showing an example of a conventional semiconductor package.
FIG. 5 is a cross-sectional view when solder balls are fused to a conventional semiconductor package.
FIG. 6 is a cross-sectional view when solder balls are fused to the semiconductor package of the present invention.
FIG. 7 is a sectional view in each step for explaining the first embodiment of the present invention.
FIG. 8 is a sectional view in each step for explaining a second embodiment of the present invention.
[Explanation of symbols]
1. Insulating layer (adhesive)
2. Carrier layer
3. Through hole for external connection terminal
4). Metal foil (copper foil)
5. wiring
6). Semiconductor chip
7). Gold wire
8). Die bond film
9. Sealing resin
10. Solder balls
11. Alignment guide hole
12 Reinforcement pattern
13. Semiconductor package area
14 Die bond film bonding area (flip chip type)
15. Semiconductor chip mounting area (flip chip type)
16. Semiconductor chip connection terminal
17. Die bond film bonding area (wire bond type)
18. Semiconductor chip mounting area (wire bond type)
19. External connection terminal
20. Expanded wiring
21. Dummy pattern
22. Semiconductor mounting substrate
23. Sealing area
24. Reinforcement pattern
25. Cutting alignment mark
26. adhesive
27. Insulating substrate (polyimide film)
28. Vent hole
29. Void

Claims (8)

支持体の一方の面に多数の半導体チップが搭載される半導体搭載基板であって、前記支持体は少なくとも１の絶縁層と１のキャリア層を備え、前記絶縁層は前記半導体チップを搭載する側に位置し、前記キャリア層は前記半導体チップ搭載後に除去可能であって、前記支持体は前記絶縁層側に多数の配線を備え、後に前記半導体チップが搭載される半導体チップ搭載領域と、前記半導体チップ搭載領域の外側で後に封止樹脂で封止され半導体パッケージとなる半導体パッケージ領域とが複数組行及び列に均等に配置され、前記配線は半導体チップ接続端子と外部接続端子と前記端子同士を繋ぐ展開配線とから構成され、前記外部接続端子部の前記支持体には、前記外部接続端子に達する開口が形成された半導体搭載基板。  A semiconductor mounting substrate on which a large number of semiconductor chips are mounted on one surface of a support, wherein the support includes at least one insulating layer and one carrier layer, and the insulating layer is a side on which the semiconductor chip is mounted. The carrier layer can be removed after mounting the semiconductor chip, the support includes a plurality of wirings on the insulating layer side, and a semiconductor chip mounting region on which the semiconductor chip is mounted later, and the semiconductor A semiconductor package region which is later sealed with a sealing resin and becomes a semiconductor package outside the chip mounting region is uniformly arranged in a plurality of rows and columns, and the wiring includes a semiconductor chip connection terminal, an external connection terminal, and the terminals. A semiconductor mounting substrate comprising: an extended wiring to be connected; and an opening reaching the external connection terminal is formed in the support body of the external connection terminal portion. 前記キャリア層の除去が機械的に剥離可能な請求項１に記載の半導体搭載基板。The semiconductor mounting substrate according to claim 1 , wherein the carrier layer can be removed mechanically. 前記絶縁層と前記キャリア層の接着力が１０〜５００Ｎ／ｍである請求項１又は２に記載の半導体搭載基板。The semiconductor mounting substrate according to claim 1 or 2 adhesion is 10~500N / m of the carrier layer and the insulating layer. 前記絶縁層の厚みが１〜５０μmである請求項１〜３のいずれかに記載の半導体搭載基板。The semiconductor mounting board according to any one of claims 1 to 3 the thickness of the insulating layer is 1 to 50 [mu] m. 前記絶縁層が絶縁性の接着剤である請求項１〜４のいずれかに記載の半導体搭載基板。The semiconductor mounting board according to any one of claims 1 to 4, wherein said insulating layer is an insulating adhesive. 前記キャリア層の厚みが３０〜５００μmである請求項１〜５のいずれかに記載の半導体搭載基板。The semiconductor mounting board according to any one of claims 1 to 5 the thickness of the carrier layer is 30 to 500 m. 前記キャリア層が絶縁性フィルムである請求項１〜６のいずれかに記載の半導体搭載基板。The semiconductor mounting board according to any one of claims 1 to 6, wherein said carrier layer is an insulating film. 前記絶縁性フィルム及び前記絶縁層は、イミド基、アミド基、フェノール基、フェニレン基、エステル基、エーテル基、サルホン基、カーボネート基、カルボニル基、シリコーン結合を単位構造中に少なくとも１つ以上含む樹脂、液晶ポリマ、含フッ素樹脂、またはエポキシ樹脂のいずれかを含有する請求項１〜７のいずれかに記載の半導体搭載基板。The insulating film and the insulating layer each include a resin having at least one imide group, amide group, phenol group, phenylene group, ester group, ether group, sulfone group, carbonate group, carbonyl group, or silicone bond in the unit structure. , liquid crystal polymer, a semiconductor mounting substrate according to any one of claims 1 to 7 containing either fluorinated resin or epoxy resin.
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