JP2011159695A - Semiconductor element-mounting package substrate, and method for manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor element-mounting package substrate including fine wiring necessary to mount a plurality of semiconductor elements in layers in a cavity, and to provide a method for manufacturing the semiconductor element-mounting package substrate. <P>SOLUTION: A semiconductor element-mounting package substrate 1 and a method for manufacturing the semiconductor element-mounting package substrate are provided. The semiconductor element-mounting package substrate has a base layer 6 including a conductor circuit 50, a cavity layer 5 laminated on the base layer 6, and a cavity part 9 formed by an opening 25 provided in the cavity layer 5, wherein the conductor circuit 50 of the base layer 6 is exposed from the opening 25 of the cavity part 9. In the semiconductor element-mounting package substrate, the base layer 6 has a base material 21 having a roughened surface shape on a cavity part 9 side surface and an interlayer connection hole 51 provided in the base material 21, and the conductor circuit 50 of the base layer 6 has thin electroless copper plating directly and integrally provided on both of a surface having the roughened surface shape of the base material 21 and an inner wall of the interlayer connection hole 51, as a base coat. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、高密度化が可能な半導体素子搭載用パッケージ基板及びその製造方法に関する。   The present invention relates to a package substrate for mounting a semiconductor element that can be densified and a method for manufacturing the same.

電子部品の小型化や高密度化に伴い、システム化された半導体素子搭載用パッケージ基板（以下、「パッケージ基板」という。」が求められている。ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）に代表されるＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）では、一つのパッケージ基板に一つの半導体素子を実装する方法が一般的であったが、近年、一つのパッケージ基板に半導体素子を複数積み重ねたパッケージが主流となってきている。   With the downsizing and high density of electronic components, there is a demand for a systemized semiconductor device mounting package substrate (hereinafter referred to as “package substrate”) PoP (typically SiP (System in Package)). In Package on Package, a method of mounting one semiconductor element on one package substrate is generally used, but in recent years, a package in which a plurality of semiconductor elements are stacked on one package substrate has become mainstream.

ＰｏＰ用のパッケージ基板としては、図６に示すように、ボトムパッケージ用の基板（以下、「ボトム基板」という。」に、半導体素子２を２段に積み重ねて搭載し、ボトム基板３３とボンディングワイヤ４で接続したもの（引用文献１、２）が知られている。このように半導体素子２を複数搭載するためには、ボトム基板３３上に、半導体素子２と電気的に接続するための接続端子（ここでは、ワイヤボンド端子１２）を多数、密集して設ける必要があり、そのための微細回路が必要とされる。   As the PoP package substrate, as shown in FIG. 6, the semiconductor element 2 is stacked and mounted on a bottom package substrate (hereinafter referred to as “bottom substrate”), and the bottom substrate 33 and the bonding wire are mounted. 4 (cited documents 1 and 2) is known.To mount a plurality of semiconductor elements 2 in this way, a connection for electrically connecting to the semiconductor elements 2 on the bottom substrate 33 is known. It is necessary to provide a large number of terminals (here, wire bond terminals 12) densely, and a fine circuit for that purpose is required.

このような微細な導体回路を形成する方法として、厚さが２μｍの薄い銅箔を備えた絶縁基材に層間接続孔を設け、薄い銅箔上及び層間接続孔内に厚さ０．１μｍの薄付け無電解銅めっきを行い、その上にめっきレジストを形成して導体回路となる部分をパターン電気めっきで厚付けした後、めっきレジストを除去し、全面をエッチングすることによって、パターン電気めっきしていない部分のみ（即ち、導体の薄い部分のみ）を除去して導体回路を形成する方法がある（特許文献３）。   As a method of forming such a fine conductor circuit, an interlayer connection hole is provided in an insulating substrate provided with a thin copper foil having a thickness of 2 μm, and a thickness of 0.1 μm is formed on the thin copper foil and in the interlayer connection hole. Perform thin electroless copper plating, form a plating resist on it, thicken the part that will become the conductor circuit by pattern electroplating, then remove the plating resist and etch the entire surface to perform pattern electroplating There is a method of forming a conductor circuit by removing only a portion that is not (that is, only a thin portion of the conductor) (Patent Document 3).

特開２００７−２２１１１８号公報JP 2007-221118 A 特開２００８−０１６８１９号公報JP 2008-016819 A 特開２００４−１４０１７６号公報JP 2004-140176 A

しかしながら、半導体素子２とこれを搭載するボトム基板３３との間で、さらに高密度な接続を行うものとして、例えば、図１のように、ボトム基板３３のキャビティ部９内に２段に積み重ねた半導体素子２を収容する場合に、上側の半導体素子２をボンディングワイヤ４で接続し、下側の半導体素子２をはんだバンプ３８を用いたフリップチップ接続で行う接続構造が考えられている。この場合、フリップチップ端子４４は、半導体素子２を搭載する領域内のボトム基板３３上に、フルマトリックス状に配置することが可能であるため、引用文献１、２のように、ボンディングワイヤ４だけによって接続する場合に比べて、接続端子の数を大幅に増加させることができ、より高集積化された半導体素子２を搭載することが可能となる。しかしながら、接続端子の間隙に配置される引出し配線５３も高密度化し、フリップチップ端子４４の間隙に配置される引出し配線５３は、ライン／スペースが、１５μｍ／１５μｍ以下の微細化が要求されるようになっている。   However, in order to achieve a higher density connection between the semiconductor element 2 and the bottom substrate 33 on which the semiconductor element 2 is mounted, for example, as illustrated in FIG. 1, two layers are stacked in the cavity portion 9 of the bottom substrate 33. When housing the semiconductor element 2, a connection structure is considered in which the upper semiconductor element 2 is connected by a bonding wire 4 and the lower semiconductor element 2 is flip-chip connected using a solder bump 38. In this case, since the flip chip terminals 44 can be arranged in a full matrix form on the bottom substrate 33 in the region where the semiconductor element 2 is mounted, only the bonding wires 4 are used as in References 1 and 2. As compared with the case where the connection is performed, the number of connection terminals can be greatly increased, and the highly integrated semiconductor element 2 can be mounted. However, the lead-out wiring 53 arranged in the gap between the connection terminals is also densified, and the lead-out wiring 53 arranged in the gap between the flip chip terminals 44 is required to have a fine line / space of 15 μm / 15 μm or less. It has become.

引用文献３の導体回路形成方法では、図７に示すように、パターン電気銅めっき４７の給電層として、絶縁基材４９上に設けられた薄い銅箔４０と薄付け無電解銅めっき４１とを用いるため、パターン電気銅めっき４７後に全面をエッチングする際には、給電層（銅箔４０と薄付け無電解銅めっき４１とを合わせた層）の厚さ分のエッチングが必要になる。このときのエッチングにより、給電層を除去する際に、アンダーカット４８が生じる傾向がある。このため、形成される引出し配線５３とベース材２１との実質的な密着幅が減少し、ライン／スペースが、１５μｍ／１５μｍ以下のように微細な引出し配線５３の形成は難しい問題があった。   In the conductor circuit forming method of the cited document 3, as shown in FIG. 7, a thin copper foil 40 and a thin electroless copper plating 41 provided on an insulating base material 49 are used as a power feeding layer of the pattern electrolytic copper plating 47. Therefore, when the entire surface is etched after the pattern electrolytic copper plating 47, etching corresponding to the thickness of the power feeding layer (a layer in which the copper foil 40 and the thin electroless copper plating 41 are combined) is required. Etching at this time tends to cause undercut 48 when the power feeding layer is removed. For this reason, the substantial contact width between the formed lead wiring 53 and the base material 21 is reduced, and it is difficult to form the fine lead wiring 53 such that the line / space is 15 μm / 15 μm or less.

本発明は、上記問題点に鑑みなされたものであり、キャビティ内に複数の半導体素子を重ね、ワイヤーボンディング接続とフリップチップ接続とを併用して搭載するときに必要となる微細配線を備えた半導体素子搭載用パッケージ基板及びその製造方法を提供することを目的とする。   The present invention has been made in view of the above problems, and a semiconductor having fine wiring required when a plurality of semiconductor elements are stacked in a cavity and mounted by using both wire bonding connection and flip chip connection. It is an object of the present invention to provide an element mounting package substrate and a manufacturing method thereof.

本発明は、以下のものに関する。
（１） 導体回路を備えるベース層と、このベース層に積層されるキャビティ層と、このキャビティ層に設けられた開口によって形成されるキャビティ部とを有し、このキャビティ部の開口から前記ベース層の導体回路が露出する半導体素子搭載用パッケージ基板において、前記ベース層が、前記キャビティ部側の表面に粗面形状を有するベース材と、このベース材に設けられた層間接続孔と、を有し、前記ベース層の導体回路が、その下地めっきとして、前記ベース材の粗面形状を有する表面及び層間接続孔の内壁の両者に、直接かつ一体的に設けられた薄付け無電解銅めっきを有する半導体素子搭載用パッケージ基板。
（２） 上記（１）において、ベース材表面の粗面形状の表面粗さが、十点平均粗さ１．１μｍ〜５μｍである半導体素子搭載用パッケージ基板。
（３） 上記（１）又は（２）において、ベース材表面の粗面形状が、プロファイルフリー銅箔またはロープロファイル銅箔のマット面の表面形状を転写することにより形成される半導体素子搭載用パッケージ基板。
（４） 上記（１）から（３）の何れかにおいて、粗面形状を有する表面及び層間接続孔の内壁に一括して設けられる薄付け無電解銅めっきが、銅とニッケルの合金めっきである半導体素子搭載用パッケージ基板。
（５） 上記（４）において、薄付け無電解銅めっきの厚さが、０．１μｍ〜１μｍである半導体素子搭載用パッケージ基板。
（６） ベース材の上に銅箔を重ねて加熱・加圧する工程と、前記銅箔に窓孔を形成する工程と、前記窓孔に対応する位置のベース材に層間接続孔を形成する工程と、前記銅箔をベース材上から除去して前記ベース材表面に粗面形状を形成する工程と、前記ベース材の粗面形状を有する表面及び層間接続孔の内壁に薄付け無電解銅めっきを直接かつ一体的に形成する工程と、前記薄付け無電解銅めっき上の導体回路となる部分をパターン電気銅めっきで厚付けする工程と、前記電気銅めっきで厚付けしなかった部分の薄付け無電解銅めっきを除去する工程と、を有する半導体素子搭載用パッケージ基板の製造方法。 The present invention relates to the following.
(1) It has a base layer provided with a conductor circuit, a cavity layer laminated on the base layer, and a cavity part formed by an opening provided in the cavity layer, and the base layer is formed from the opening of the cavity part. In the package substrate for mounting a semiconductor element in which the conductor circuit is exposed, the base layer has a base material having a rough surface shape on the surface on the cavity portion side, and an interlayer connection hole provided in the base material. The conductor circuit of the base layer has thin electroless copper plating directly and integrally provided on both the rough surface of the base material and the inner wall of the interlayer connection hole as the base plating. Package substrate for mounting semiconductor elements.
(2) The semiconductor device mounting package substrate according to (1), wherein the rough surface shape of the base material surface has a ten-point average roughness of 1.1 μm to 5 μm.
(3) The package for mounting a semiconductor element according to (1) or (2), wherein the rough surface shape of the surface of the base material is formed by transferring the surface shape of the mat surface of the profile free copper foil or the low profile copper foil. substrate.
(4) In any one of the above (1) to (3), the thin electroless copper plating provided collectively on the rough surface and the inner wall of the interlayer connection hole is an alloy plating of copper and nickel Package substrate for mounting semiconductor elements.
(5) The package substrate for mounting a semiconductor element according to (4), wherein the thin electroless copper plating has a thickness of 0.1 μm to 1 μm.
(6) A step of heating and pressing the copper foil on the base material, a step of forming a window hole in the copper foil, and a step of forming an interlayer connection hole in the base material at a position corresponding to the window hole Removing the copper foil from the base material to form a rough surface shape on the surface of the base material; and thinning electroless copper plating on the surface having the rough surface shape of the base material and the inner walls of the interlayer connection holes Directly and integrally forming, a step of thickening a portion to be a conductor circuit on the thin electroless copper plating by pattern electrolytic copper plating, and a thinning of a portion not thickened by the electrolytic copper plating And a step of removing the electroless copper plating.

本発明によれば、キャビティ内に複数の半導体素子を重ね、ワイヤーボンディング接続とフリップチップ接続とを併用して搭載するときに必要となる微細配線を備えた半導体素子搭載用パッケージ基板及びその製造方法を提供することができる。   According to the present invention, a semiconductor device mounting package substrate having fine wiring required when a plurality of semiconductor devices are stacked in a cavity and mounted using both wire bonding connection and flip chip connection, and a manufacturing method thereof. Can be provided.

本発明の実施例の半導体素子搭載用パッケージ基板の断面図である。It is sectional drawing of the package substrate for semiconductor element mounting of the Example of this invention. 本発明の実施例の半導体素子搭載用パッケージ基板の一部を拡大し、製造工程を表すフロー図である。It is a flowchart which expands a part of package substrate for semiconductor element mounting of the Example of this invention, and represents a manufacturing process. 本発明の実施例の半導体搭載用パッケージ基板に用いるキャビティ層の製造工程を表すフロー図である。It is a flowchart showing the manufacturing process of the cavity layer used for the package substrate for semiconductor mounting of the Example of this invention. 本発明の実施例の半導体搭載用パッケージ基板に用いるベース層の製造工程を表すフロー図である。It is a flowchart showing the manufacturing process of the base layer used for the package substrate for semiconductor mounting of the Example of this invention. 本発明の実施例の半導体搭載用パッケージ基板の製造工程を表すフロー図である。It is a flowchart showing the manufacturing process of the package substrate for semiconductor mounting of the Example of this invention. 従来の半導体素子搭載用パッケージ基板の断面図である。It is sectional drawing of the conventional semiconductor device mounting package board | substrate. 従来の製造方法を用いて製造した半導体素子搭載用パッケージ基板の配線パターンの断面図である。It is sectional drawing of the wiring pattern of the package substrate for semiconductor element mounting manufactured using the conventional manufacturing method.

本発明の半導体素子搭載用パッケージ基板１としては、図１に示すように、導体回路を備えるベース層６と、このベース層６に積層されるキャビティ層５と、このキャビティ層５に設けられた開口２５によって形成されるキャビティ部９とを有し、このキャビティ部９の開口２５から前記ベース層６の導体回路５０が露出する半導体素子搭載用パッケージ基板１において、前記ベース層６が、前記キャビティ部９側の表面に粗面形状を有するベース材２１と、このベース材２１に設けられた層間接続孔５１と、を有し、前記ベース層６の導体回路５０が、その下地めっきとして、前記ベース材２１の粗面形状を有する表面（図示しない。）及び層間接続孔５１の内壁の両者に、直接かつ一体的に設けられた薄付け無電解銅めっき（図示しない。）を有する半導体素子搭載用パッケージ基板１が挙げられる。   As shown in FIG. 1, the semiconductor device mounting package substrate 1 of the present invention is provided with a base layer 6 having a conductor circuit, a cavity layer 5 laminated on the base layer 6, and the cavity layer 5. In the semiconductor element mounting package substrate 1 having the cavity portion 9 formed by the opening 25, and the conductor circuit 50 of the base layer 6 is exposed from the opening 25 of the cavity portion 9, the base layer 6 includes the cavity A base material 21 having a rough surface shape on the surface on the part 9 side, and an interlayer connection hole 51 provided in the base material 21, and the conductor circuit 50 of the base layer 6 is used as the base plating, Thin electroless copper plating (not shown) provided directly and integrally on both the rough surface of the base material 21 (not shown) and the inner wall of the interlayer connection hole 51. ) And the semiconductor element mounting package substrate 1 having a.

本発明の半導体素子搭載用パッケージ基板１は、キャビティ部９を有しており、このキャビティ部９内に半導体素子２を搭載するものであり、キャビティ部９内に封止材３を充填して封止することにより、半導体パッケージ３６としたときに、その表面が、ほぼフラットとなる。このため、ＰｏＰのボトム基板として用いられる場合には、トップ基板との接続を微小なはんだボール（図示しない。）で行なうことが可能となるため、接続端子も微小化することができ、高密度な接続を行なうことができる。   The semiconductor element mounting package substrate 1 of the present invention has a cavity portion 9 in which the semiconductor element 2 is mounted. The cavity portion 9 is filled with a sealing material 3. By sealing, when the semiconductor package 36 is formed, the surface thereof becomes substantially flat. For this reason, when used as a PoP bottom substrate, it is possible to connect to the top substrate with a small solder ball (not shown), and therefore, the connection terminals can be miniaturized, and the density is high. Connection can be made.

本発明において、導体回路５０とは、ベース材２１の粗面形状を有する表面に形成される配線パターンをいい、例えば、実施例を示す図１においては、ワイヤボンド端子１２、フリップチップ端子４４、層間接続ランド５２及びこれらの間隙に配置されてこれらを電気的に接続する引出し配線５３等を含む。   In the present invention, the conductor circuit 50 refers to a wiring pattern formed on the rough surface of the base material 21. For example, in FIG. 1 showing the embodiment, the wire bond terminal 12, the flip chip terminal 44, Interlayer connection lands 52 and lead wires 53 disposed in the gaps to electrically connect them are included.

本発明において、ベース層６とは、図１に示すように、キャビティ層５と積層されてキャビティ部９を形成するとともに、半導体素子２を搭載するための基板をいう。ベース層６の一例としては、絶縁層であるベース材２１と、このベース材２１の両面に設けられた導体回路５０と、ベース材２１の内層に設けられた内層回路１９と、これらの導体回路５０と内層回路１９とを接続するために層間接続孔５１を設けて形成された層間接続４２とを有するものが挙げられる。ベース層６のキャビティ層５側の面には、導体回路５０として、半導体素子２と電気的に接続されるワイヤボンド端子１２、フリップチップ端子４４、層間接続ランド５２、及びこれらの間隙に配置されてこれらを電気的に接続する引出し配線５３を有する。ベース層６のキャビティ層５と反対側の面には、導体回路として、他の基板等と接続するための接続端子Ｂ１５を有する。これらの導体回路は、サブトラクト法等により形成することができる。また、ベース材２１は、半導体素子搭載用パッケージ基板１の製造に用いられる一般的な銅張り積層板やビルドアップ材を用いて作製できる。例えば、本発明の実施例である図４に示すように、銅張り積層板をベース材ａ２８とし、ビルドアップ材をベース材ｂ２９及びベース材ｃ３０とし、これらを積層して多層化したベース材２１を使用してもよい。層間接続４２は、ドリル加工やレーザ加工を用いて貫通孔や非貫通孔を形成し、これらの孔内にめっきを形成すること等により作製できる。   In the present invention, the base layer 6 is a substrate on which the semiconductor element 2 is mounted as well as forming the cavity portion 9 by being laminated with the cavity layer 5 as shown in FIG. As an example of the base layer 6, a base material 21 that is an insulating layer, a conductor circuit 50 provided on both surfaces of the base material 21, an inner layer circuit 19 provided on an inner layer of the base material 21, and these conductor circuits And an interlayer connection 42 formed by providing an interlayer connection hole 51 in order to connect 50 to the inner layer circuit 19. On the surface of the base layer 6 on the cavity layer 5 side, the conductor circuit 50 is disposed in the wire bond terminal 12 that is electrically connected to the semiconductor element 2, the flip chip terminal 44, the interlayer connection land 52, and the gap therebetween. And a lead-out wiring 53 for electrically connecting them. The surface of the base layer 6 opposite to the cavity layer 5 has a connection terminal B15 for connecting to another substrate or the like as a conductor circuit. These conductor circuits can be formed by a subtract method or the like. In addition, the base material 21 can be manufactured using a general copper-clad laminate or build-up material used for manufacturing the semiconductor device mounting package substrate 1. For example, as shown in FIG. 4 which is an embodiment of the present invention, a copper-clad laminate is used as a base material a28, a buildup material is used as a base material b29 and a base material c30, and these are laminated to form a multilayer base material 21. May be used. The interlayer connection 42 can be manufactured by forming a through hole or a non-through hole using drilling or laser processing and forming plating in these holes.

本発明において、キャビティ層５とは、図１に示すように、ベース層６と積層されて半導体素子２を収納するキャビティ部９を形成する基板であるとともに、半導体素子２が搭載されるベース層６の接続パッド１１と、他の半導体素子搭載用パッケージ用基板（本発明の半導体素子搭載用パッケージ基板がボトム基板として用いられる場合は、トップ基板を示す。）と接続される接続端子Ａ１４との電気的接続を行う基板である。キャビティ層５の一例としては、絶縁層であるキャビティ材７と、その表面に形成される接続端子Ａ１４と、キャビティ材７のベース層６側に設けられる接着剤８と、キャビティ部９形成のための開口２５と、層間接続３１のための貫通孔Ａ（図示しない。）とを有するものが挙げられる。また、キャビティ材７は、半導体素子搭載用パッケージ基板１の製造に用いられる一般的な銅張り積層板やビルドアップ材、フィルム材を用いることができる。キャビティ材７の厚みは、キャビティ部９に収納する半導体素子２を積み重ねる高さに応じて選択される。接続端子Ａ１４を形成するパターンは、サブトラクト法等により作製することができる。開口２５や貫通孔Ａ２４は、ルータ加工やパンチ加工等で形成することができる。   In the present invention, as shown in FIG. 1, the cavity layer 5 is a substrate that is laminated with the base layer 6 to form the cavity portion 9 that houses the semiconductor element 2, and the base layer on which the semiconductor element 2 is mounted. 6 and the connection terminal A14 connected to another semiconductor element mounting package substrate (when the semiconductor element mounting package substrate of the present invention is used as a bottom substrate, the top substrate is shown). This is a substrate for electrical connection. As an example of the cavity layer 5, a cavity material 7 which is an insulating layer, a connection terminal A 14 formed on the surface thereof, an adhesive 8 provided on the base layer 6 side of the cavity material 7, and a cavity portion 9 are formed. And a through hole A (not shown) for the interlayer connection 31. Moreover, the cavity material 7 can use the general copper clad laminated board used for manufacture of the semiconductor device mounting package board | substrate 1, a buildup material, and a film material. The thickness of the cavity material 7 is selected according to the height at which the semiconductor elements 2 housed in the cavity portion 9 are stacked. The pattern for forming the connection terminal A14 can be manufactured by a subtract method or the like. The opening 25 and the through hole A24 can be formed by router processing, punching, or the like.

キャビティ層５の層間接続３１は、例えば、図１に示すように、ベース層６のキャビティ層５側の面に設けられた接続パッド１１と、この接続パッド１１を底面としてキャビティ層５に形成された有底ビア１３と、この有底ビア１３内に充填された導電樹脂１７と、この導電樹脂１７上に設けられた接続端子Ａ１４とにより形成することができる。導電樹脂１７の代わりに、非導電性の樹脂や、いわゆるフィルドビアめっきを用いてもよい。導電樹脂１７や非導電性樹脂、フィルドビアめっきにより、有底ビア１３内を充填することにより、有底ビア１３の直上に接続端子Ａ１４を設けることが可能になり、高密度化を図ることができる。このキャビティ層５上の接続端子Ａ１４は、他の半導体素子搭載用パッケージ基板や半導体パッケージ、配線板（何れも図示しない。）との接続に用いる、いわゆる外部接続端子として用いることができる。また、ベース層６のキャビティ層５側の面に設けられた接続パッド１１は、半導体素子２との接続を行うワイヤボンド端子１２やフリップチップ端子４４等の、いわゆる内部接続端子や、ベース層６のキャビティ層５側とは反対側の面に設けられた接続端子Ｂ１５に電気的に接続される。接続端子Ｂ１５は、接続端子Ａ１４と同様に、他の半導体素子搭載用パッケージ基板や半導体パッケージ、配線板（何れも図示しない。）との接続に用いる、いわゆる外部接続端子として用いることができる。   For example, as shown in FIG. 1, the interlayer connection 31 of the cavity layer 5 is formed in the cavity layer 5 with the connection pad 11 provided on the surface of the base layer 6 on the cavity layer 5 side and the connection pad 11 as a bottom surface. The bottomed via 13, the conductive resin 17 filled in the bottomed via 13, and the connection terminal A 14 provided on the conductive resin 17 can be used. Instead of the conductive resin 17, a non-conductive resin or so-called filled via plating may be used. By filling the inside of the bottomed via 13 with the conductive resin 17, non-conductive resin, or filled via plating, the connection terminal A14 can be provided immediately above the bottomed via 13, and the density can be increased. . The connection terminal A14 on the cavity layer 5 can be used as a so-called external connection terminal used for connection to another semiconductor element mounting package substrate, a semiconductor package, or a wiring board (none is shown). Further, the connection pad 11 provided on the surface of the base layer 6 on the cavity layer 5 side is a so-called internal connection terminal such as a wire bond terminal 12 or a flip chip terminal 44 for connecting to the semiconductor element 2 or the base layer 6. Is electrically connected to a connection terminal B15 provided on the surface opposite to the cavity layer 5 side. Similarly to the connection terminal A14, the connection terminal B15 can be used as a so-called external connection terminal used for connection to another semiconductor element mounting package substrate, a semiconductor package, or a wiring board (both not shown).

本発明において、キャビティ部９は、図１に示すように、半導体素子搭載用パッケージ基板１に設けられた所定の深さの窪みであり、半導体素子２を搭載するためのスペースとして使用される。キャビティ部９は、開口２５を有するキャビティ層５とベース層６とを積層することにより形成することができる。   In the present invention, as shown in FIG. 1, the cavity portion 9 is a recess having a predetermined depth provided in the semiconductor element mounting package substrate 1, and is used as a space for mounting the semiconductor element 2. The cavity portion 9 can be formed by laminating the cavity layer 5 having the opening 25 and the base layer 6.

キャビティ部９の開口２５から、ベース層６の導体回路５０であるワイヤボンド端子１２やフリップチップ端子４４が露出する。このように、キャビティ部９内に、ベース層６のワイヤボンド端子１２やフリップチップ端子４４が露出することにより、半導体素子２のワイヤボンド接続端子（図示しない。）やはんだバンプ３８と、ベース層６のワイヤボンド端子１２やフリップチップ端子４４とを、それぞれ接続することができ、複数の半導体素子２を搭載することが可能になる。   From the opening 25 of the cavity portion 9, the wire bond terminal 12 and the flip chip terminal 44 which are the conductor circuits 50 of the base layer 6 are exposed. As described above, the wire bond terminal 12 and the flip chip terminal 44 of the base layer 6 are exposed in the cavity portion 9, whereby the wire bond connection terminal (not shown) of the semiconductor element 2, the solder bump 38, and the base layer. 6 wire bond terminals 12 and flip chip terminals 44 can be connected to each other, and a plurality of semiconductor elements 2 can be mounted.

キャビティ層５とベース層６の積層に用いる接着剤８は、半導体素子搭載用パッケージ基板１の製造に用いられるエポキシやポリイミド系の多層化接着用の接着剤８を用いることができる。このような接着剤８として、例えば、強化繊維に熱硬化性樹脂を含浸し、加熱・乾燥して、半硬化状にしたプリプレグや、ポリエチレンテレフタレートフィルム上に熱硬化性樹脂を塗布し、加熱・乾燥してドライフィルム状にした接着シートを使用することができる。熱硬化樹脂としては、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ビスマレイミド樹脂等が使用でき、強化繊維としては、ガラス布、ガラス紙、アミド布、アミド紙が使用できる。   As the adhesive 8 used for stacking the cavity layer 5 and the base layer 6, an epoxy or polyimide based adhesive 8 for use in manufacturing the semiconductor device mounting package substrate 1 can be used. As such an adhesive 8, for example, a thermosetting resin is impregnated into a reinforcing fiber, heated and dried, and applied to a semi-cured prepreg or a polyethylene terephthalate film. An adhesive sheet that has been dried to form a dry film can be used. As the thermosetting resin, epoxy resin, phenol resin, polyimide resin, bismaleimide resin or the like can be used, and as the reinforcing fiber, glass cloth, glass paper, amide cloth or amide paper can be used.

ベース層６は、キャビティ部９側の表面に粗面形状を有するベース材２１と、このベース材２１に設けられた層間接続孔５１とを有する。   The base layer 6 includes a base material 21 having a rough surface shape on the surface on the cavity portion 9 side, and an interlayer connection hole 51 provided in the base material 21.

ベース材２１表面の粗面形状は、例えば、図２（ａ）、（ｂ）に示すように、ベース材ａ２８上にベース材ｂ２９及びベース材ｃ３０を形成するためのプリプレグを重ね、このプリプレグ上に銅箔４０のマット面を重ねて加熱積層してベース材２１を形成した後、銅箔４０をエッチング等で除去することにより、形成することができる。この方法によれば、使用した銅箔４０のマット面の形状が、ベース材２１の表面に転写するので、微細な粗面形状を形成することができる。使用する銅箔４０としては、半導体素子搭載用パッケージ基板１の製造に使用される一般銅箔のほか、ロープロファイル銅箔やプロファイルフリー銅箔等を使用できる。一般銅箔としては、ＧＴＳ（古河電気工業株式会社製、商品名、マット面Ｒｚ：８μｍ、）、ロープロファイル銅箔としては、３ＥＣ−ＶＬＰ−１２（三井金属鉱業株式会社製、商品名、マット面Ｒｚ：１．６μｍ〜５μｍ）やＦ３−ＷＳ（古河電気工業株式会社製、商品名、マット面Ｒｚ：２．７μｍ〜３．３μｍ）、プロファイルフリー銅箔としては、ＰＦ−Ｅ−３（日立化成工業株式会社製、商品名、マット面Ｒｚ：１．１μｍ〜１．５μｍ）やＭｕｌｔｉＦｏｉｌ−Ｇ シリーズ（三井金属鉱業株式会社製、商品名、マット面Ｒｚ：１．１μｍ〜１．５μｍ）等が挙げられる。ここで、Ｒｚは、ＪＩＳ Ｂ ０６０１（１９９４）で規定される十点平均粗さである。この後に行なう無電解銅めっきの密着を考慮すると、ある程度の大きさの凹凸を有する必要があり、また、回路形成時のエッチング残りである残銅を考慮すると、凹凸はなるべく小さくする必要がある。このため、ロープロファイル銅箔またはプロファイルフリー銅箔を使用するのが望ましい。なお、密着をより強くするためには、ロープロファイル銅箔を使用するのが望ましく、残銅をより抑制してより微細な配線の形成性を向上するためには、プロファイルフリー銅箔を使用するのが望ましい。   For example, as shown in FIGS. 2A and 2B, the rough surface shape of the surface of the base material 21 is obtained by superimposing a prepreg for forming the base material b29 and the base material c30 on the base material a28. After forming the base material 21 by superimposing the matte surface of the copper foil 40 and heating and laminating, the copper foil 40 can be removed by etching or the like. According to this method, since the shape of the mat surface of the used copper foil 40 is transferred to the surface of the base material 21, a fine rough surface shape can be formed. As the copper foil 40 to be used, a low profile copper foil, a profile free copper foil, or the like can be used in addition to a general copper foil used for manufacturing the semiconductor device mounting package substrate 1. As general copper foil, GTS (Furukawa Electric Co., Ltd., trade name, mat surface Rz: 8 μm), and as low profile copper foil, 3EC-VLP-12 (Mitsui Metal Mining Co., Ltd., trade name, mat) Surface Rz: 1.6 μm to 5 μm), F3-WS (Furukawa Electric Co., Ltd., trade name, mat surface Rz: 2.7 μm to 3.3 μm), and profile-free copper foil include PF-E-3 ( Hitachi Chemical Co., Ltd., trade name, mat surface Rz: 1.1 μm to 1.5 μm) and MultiFoil-G series (Mitsui Metal Mining Co., Ltd., trade name, mat surface Rz: 1.1 μm to 1.5 μm) Etc. Here, Rz is a ten-point average roughness defined by JIS B 0601 (1994). Considering the adhesion of the electroless copper plating performed thereafter, it is necessary to have a certain degree of unevenness, and considering the residual copper that remains after etching at the time of circuit formation, the unevenness needs to be as small as possible. For this reason, it is desirable to use a low profile copper foil or a profile free copper foil. It is desirable to use a low profile copper foil in order to make the adhesion stronger, and in order to improve the formability of finer wiring by further suppressing residual copper, a profile free copper foil is used. Is desirable.

ベース材２１に設けられる層間接続孔５１は、ドリル加工やレーザ加工を用いて貫通孔や非貫通孔を形成することで形成できる。非貫通孔または貫通孔の何れでもよいが、キャビティ層５側の面に開口を有するように設けられる。   The interlayer connection hole 51 provided in the base material 21 can be formed by forming a through hole or a non-through hole using drilling or laser processing. Although it may be either a non-through hole or a through hole, it is provided so as to have an opening on the surface on the cavity layer 5 side.

図２（ｃ）〜（ｆ）に示すように、ベース層６の導体回路５０は、その下地めっきとして、ベース材２１の粗面形状を有する表面５８及び層間接続孔５１の内壁の両者に、直接かつ一体的に設けられた薄付け無電解銅めっき４１を有する。つまり、ベース層６の導体回路５０は、下地めっきとして、薄付け無電解銅めっき４１を有しており、この薄付け無電解銅めっき４１が給電層となって、その上にパターン電気銅めっき４７が形成されている。給電層となる薄付け無電解銅めっき４１は、必要な触媒処理を行った後、ベース材２１の粗面形状を有する表面５８及び層間接続孔５１の内壁に、直接かつ一体的に形成される。ここで、直接かつ一体的に形成とは、薄付け無電解銅めっき４１が、ベース材２１の表面に、銅箔や接着剤（ここでは、いわゆるゴム成分を有する無電解めっき用の接着剤をいう。）を介さずに、触媒のみを介して直接析出しており、しかも、粗面形状を有する表面と層間接続孔５１の内壁とが一括してめっきされることにより、連続して繋がっていることをいう。その後、パターン電気銅めっき４７で厚付けされた部分以外の薄付け無電解銅めっき４１は除去され、ベース材２１が露出することにより、導体回路５０が形成される。このように、給電層となる下地めっきは、薄付け無電解銅めっき４１のみで構成され、銅箔を有しないため、非常に薄く（例えば、０．１μｍ〜１μｍ）形成することが可能である。その結果、下地めっきを除去するためのエッチング量を小さくできるので、アンダーカット量を低減することができる。したがって、ライン／スペースが１５μｍ／１５μｍレベルの微細回路の形成が容易になる。   As shown in FIGS. 2C to 2F, the conductor circuit 50 of the base layer 6 is formed on both the surface 58 having the rough surface shape of the base material 21 and the inner wall of the interlayer connection hole 51 as the base plating. A thin electroless copper plating 41 is provided directly and integrally. That is, the conductor circuit 50 of the base layer 6 has a thin electroless copper plating 41 as a base plating. The thin electroless copper plating 41 serves as a power feeding layer, and a pattern electrolytic copper plating is formed thereon. 47 is formed. The thin electroless copper plating 41 serving as a power feeding layer is formed directly and integrally on the surface 58 having the rough surface shape of the base material 21 and the inner wall of the interlayer connection hole 51 after performing the necessary catalyst treatment. . Here, the direct and integral formation means that the thin electroless copper plating 41 has a copper foil or an adhesive (here, an electroless plating adhesive having a so-called rubber component) applied to the surface of the base material 21. In other words, it is deposited directly only through the catalyst, not through the catalyst, and the surface having the rough surface shape and the inner wall of the interlayer connection hole 51 are plated together so that they are continuously connected. It means being. Thereafter, the thin electroless copper plating 41 other than the portion thickened by the pattern electrolytic copper plating 47 is removed, and the base material 21 is exposed, whereby the conductor circuit 50 is formed. As described above, the base plating serving as the power feeding layer is composed only of the thin electroless copper plating 41 and does not have a copper foil, and thus can be formed very thin (for example, 0.1 μm to 1 μm). . As a result, the amount of etching for removing the base plating can be reduced, so that the amount of undercut can be reduced. Therefore, it becomes easy to form a fine circuit having a line / space level of 15 μm / 15 μm.

ベース材２１表面の粗面形状の表面粗さが、十点平均粗さ（Ｒｚ）１．１μｍ〜５μｍであるのが望ましい。Ｒｚは、ＪＩＳ Ｂ ０６０１（１９９４）で規定される十点平均粗さであり、触針式表面粗さ計などを用いて測定することが可能である。ベース材２１表面に、十点平均粗さ（Ｒｚ）１．６μｍ〜５μｍの平均粗さを有する粗面形状を形成する方法としては、ロープロファイル銅箔のマット面をプリプレグに重ねて加熱積層してベース材２１を形成した後、ロープロファイル銅箔をエッチング等で除去する方法が挙げられる。ロープロファイル銅箔としては、３ＥＣ−ＶＬＰ−１２（三井金属鉱業株式会社製、商品名、マット面Ｒｚ：１．６μｍ〜５μｍ）やＦ３−ＷＳ（古河電気工業株式会社製、商品名、マット面Ｒｚ：２．７μｍ〜３．３μｍ）等が挙げられる。また、ベース材２１表面に、十点平均粗さ（Ｒｚ）１．１μｍ〜１．５μｍの平均粗さを有する粗面形状を形成する方法としては、プロファイルフリー銅箔のマット面をプリプレグに重ねて加熱積層してベース材２１を形成した後、プロファイルフリー銅箔をエッチング等で除去する方法が挙げられる。プロファイルフリー銅箔としては、ＰＦ−Ｅ−３（日立化成工業株式会社製、商品名、マット面Ｒｚ：１．１μｍ〜１．５μｍ）やＭｕｌｔｉＦｏｉｌ−Ｇ シリーズ（三井金属鉱業株式会社製、商品名、マット面Ｒｚ：１．１μｍ〜１．５μｍ）等が挙げられる。十点平均粗さ（Ｒｚ）が１．１μｍ以上であることにより、粗面形状を有するベース材２１表面への無電解銅めっきの密着が得られ、十点平均粗さ（Ｒｚ）が５μｍ以下であることにより、微細回路形成時のエッチング残りを抑制することができる。なお、十点平均粗さ（Ｒｚ）が１．６μｍ以上であれば、より高い密着を得られる点で望ましく、十点平均粗さ（Ｒｚ）が１．５μｍ以下であれば、残銅をより抑制でき、より微細配線の形成性に優れる点で望ましい。   The surface roughness of the rough surface shape of the base material 21 is desirably 10-point average roughness (Rz) of 1.1 μm to 5 μm. Rz is a ten-point average roughness defined by JIS B 0601 (1994), and can be measured using a stylus type surface roughness meter or the like. As a method of forming a rough surface shape having an average roughness of 10 μm to 5 μm on the surface of the base material 21, the mat surface of the low profile copper foil is laminated on the prepreg and heated and laminated. Then, after the base material 21 is formed, a method of removing the low profile copper foil by etching or the like can be mentioned. As low profile copper foil, 3EC-VLP-12 (Mitsui Metal Mining Co., Ltd., trade name, mat surface Rz: 1.6 μm to 5 μm) or F3-WS (Furukawa Electric Co., Ltd., trade name, mat surface) Rz: 2.7 μm to 3.3 μm). Further, as a method of forming a rough surface shape having an average roughness of 10 μm to 1.5 μm on the surface of the base material 21, a mat surface of profile-free copper foil is overlapped on a prepreg. A method of removing the profile-free copper foil by etching or the like after the base material 21 is formed by heat lamination. As profile-free copper foil, PF-E-3 (manufactured by Hitachi Chemical Co., Ltd., trade name, mat surface Rz: 1.1 μm to 1.5 μm) and MultiFoil-G series (trade name, manufactured by Mitsui Kinzoku Mining Co., Ltd.) , Mat surface Rz: 1.1 μm to 1.5 μm). When the 10-point average roughness (Rz) is 1.1 μm or more, adhesion of the electroless copper plating to the surface of the base material 21 having a rough surface shape is obtained, and the 10-point average roughness (Rz) is 5 μm or less. As a result, it is possible to suppress etching residue when forming a fine circuit. In addition, if 10-point average roughness (Rz) is 1.6 μm or more, it is desirable in terms of obtaining higher adhesion, and if the 10-point average roughness (Rz) is 1.5 μm or less, the remaining copper is more removed. This is desirable in that it can be suppressed and the formability of fine wiring is more excellent.

上記のように、ベース材表面の粗面形状が、プロファイルフリー銅箔またはロープロファイル銅箔のマット面の表面形状を転写することにより形成されるのが望ましい。これにより、無電解銅めっきとの密着に適した粗面形状を、ベース材２１表面に形成することができる。一般銅箔では、凹凸が大きいため、微細回路形成時に残銅が生じる可能性があるが、ロープロファイル銅箔やプロファイルフリー銅箔では、凹凸が小さいため残銅は抑制され、一方で、微細な凹凸によって、無電解銅めっきの密着を得ることが可能となる。   As described above, it is desirable that the rough surface shape of the base material surface is formed by transferring the surface shape of the mat surface of the profile-free copper foil or the low profile copper foil. Thereby, the rough surface shape suitable for adhesion | attachment with electroless copper plating can be formed in the base material 21 surface. In general copper foil, there are large irregularities, so there is a possibility that residual copper may be generated during the formation of fine circuits. However, in low profile copper foil and profile-free copper foil, the residual copper is suppressed because the irregularities are small, while fine copper The unevenness makes it possible to obtain adhesion of electroless copper plating.

粗面形状を有する表面５８及び層間接続孔５１の内壁に一括して設けられる薄付け無電解銅めっき４１が、銅とニッケルの合金めっきであるのが望ましい。この場合、一般的な薄付け無電解銅めっきに比べて、めっき粒子が微細化するので、ベース材２１表面に形成された粗面形状の凹凸に対する薄付け無電解銅めっきの追従性が向上し、ベース材２１と薄付け無電解銅めっき４１との密着をより強固にすることができる。また、銅とニッケルとの合金めっきであるため、その上に形成するパターン電気銅めっきと近い組成であることから、回路形成時のエッチング速度も大きく変わらないので、アンダーカットが抑制され、微細回路形成性に優れる。   It is desirable that the thin electroless copper plating 41 provided collectively on the inner surface of the surface 58 having the rough surface shape and the interlayer connection hole 51 is an alloy plating of copper and nickel. In this case, since the plating particles are finer than general thin electroless copper plating, the followability of the thin electroless copper plating to the rough surface irregularities formed on the surface of the base material 21 is improved. The adhesion between the base material 21 and the thin electroless copper plating 41 can be further strengthened. In addition, since it is an alloy plating of copper and nickel, it has a composition close to that of the pattern electrolytic copper plating formed thereon, so the etching rate at the time of circuit formation does not change greatly. Excellent formability.

銅とニッケルの合金めっきは、公知の水溶性銅化合物、水溶性ニッケル化合物、錯化剤、及び還元剤を含有する水溶液からなる無電解銅／ニッケル合金めっき液を用いて形成することができる。例えば、水溶性銅化合物としては、硫酸銅、塩化銅等、水溶性ニッケル化合物としては、硫酸ニッケル、塩化ニッケル等、還元剤としては、次亜リン酸ナトリウム、ホルムアルデヒド等、錯化剤としては、酢酸、蟻酸、エチレンジアミンテトラ酢酸等を用い、ｐＨ８〜１２程度としたものが挙げられる。無電解銅／ニッケルめっき液の液温は、３０〜８０℃程度とするのが通常である。ニッケル塩の含有量を変えることによって、形成されるめっき皮膜中のニッケル含有率を調整することができる。このような無電解銅／ニッケルめっき液としては、ＣＵＳＴ−１６１０（日立化成工業株式会社製、商品名）、トップニコロンＣｕ−５０Ａ，Ｂ（奥野製薬株式会社、製品名）等が挙げられる。   Copper and nickel alloy plating can be formed using an electroless copper / nickel alloy plating solution comprising an aqueous solution containing a known water-soluble copper compound, water-soluble nickel compound, complexing agent, and reducing agent. For example, as a water-soluble copper compound, copper sulfate, copper chloride, etc., as a water-soluble nickel compound, nickel sulfate, nickel chloride, etc., as a reducing agent, sodium hypophosphite, formaldehyde, etc., as a complexing agent, Examples include acetic acid, formic acid, ethylenediaminetetraacetic acid, etc. and a pH of about 8-12. The temperature of the electroless copper / nickel plating solution is usually about 30 to 80 ° C. By changing the content of the nickel salt, the nickel content in the formed plating film can be adjusted. Examples of such an electroless copper / nickel plating solution include CUST-1610 (manufactured by Hitachi Chemical Co., Ltd., trade name), Top Nicolon Cu-50A, B (Okuno Pharmaceutical Co., Ltd., product name), and the like.

薄付け無電解銅めっき４１の厚さが、０．１μｍ〜１μｍであるのが望ましい。この厚さの範囲であることにより、ベース材２１表面と薄付け無電解銅めっき４１との十分な密着を得ることができる。０．１μｍより薄いと、ベース材２１表面との密着を得るための薄付け無電解銅めっき４１が完全に形成されないため、十分な密着が得られず、また、パターン電気めっきのための給電層として十分でない。１μｍより厚いと、パターン電気銅めっき４７後の回路形成でエッチングする際に、エッチングする量が大きくなるため、微細回路形成に不利になるため、望ましくない。   The thickness of the thin electroless copper plating 41 is preferably 0.1 μm to 1 μm. By being within this thickness range, sufficient adhesion between the surface of the base material 21 and the thin electroless copper plating 41 can be obtained. If it is thinner than 0.1 μm, the thin electroless copper plating 41 for obtaining close contact with the surface of the base material 21 is not completely formed, so that sufficient close contact cannot be obtained, and a power supply layer for pattern electroplating Not enough. If it is thicker than 1 μm, it is not desirable because the etching amount increases when forming the circuit after the pattern copper electroplating 47, which is disadvantageous for forming a fine circuit.

本発明の半導体実装用パッケージ基板の製造方法の一例について、以下に説明する。   One example of a method for manufacturing a package substrate for semiconductor mounting according to the present invention will be described below.

まず、図２（ａ）に示すように、ベース材ａ２８上にベース材ｂ２９及びベース材ｃ３０を形成するためのプリプレグを重ね、このプリプレグ上に銅箔４０のマット面を重ねて加熱積層してベース材２１を形成する。ここで用いる銅箔４０は、ベース材２１表面に粗面形状を形成するとともに、窓孔を形成して層間接続孔５１を形成するためのものでもある。次に、銅箔４０に窓孔（図示しない。）を形成した後、窓孔に対応する位置のベース材２１に層間接続孔５１を形成する。   First, as shown in FIG. 2A, a prepreg for forming the base material b29 and the base material c30 is stacked on the base material a28, and the mat surface of the copper foil 40 is stacked on the prepreg and heated and laminated. Base material 21 is formed. The copper foil 40 used here is for forming a rough surface shape on the surface of the base material 21 and also for forming an interlayer connection hole 51 by forming a window hole. Next, after forming a window hole (not shown) in the copper foil 40, an interlayer connection hole 51 is formed in the base material 21 at a position corresponding to the window hole.

次に、図２（ｂ）に示すように、銅箔４０をベース材上から除去する。この段階で、ベース材２１の表面には、銅箔４０のマット面の形状が転写されて、粗面形状を有する表面５８が形成される。   Next, as shown in FIG. 2B, the copper foil 40 is removed from the base material. At this stage, the shape of the matte surface of the copper foil 40 is transferred to the surface of the base material 21 to form a surface 58 having a rough surface shape.

次に、図２（ｃ）に示すように、ベース材２１の粗面形状を有する表面５８及び層間接続孔５１の内壁に薄付け無電解銅めっき４１を直接かつ一体的に形成する。この段階で、ベース材２１表面に、十分な密着力を有する薄付け無電解銅めっき４１が形成される。   Next, as shown in FIG. 2C, the thin electroless copper plating 41 is directly and integrally formed on the surface 58 of the base material 21 having the rough surface shape and the inner wall of the interlayer connection hole 51. At this stage, a thin electroless copper plating 41 having sufficient adhesion is formed on the surface of the base material 21.

次に、図２（ｄ）に示すように、薄付け無電解銅めっき４１上にめっきレジスト４３を形成する。   Next, as shown in FIG. 2 (d), a plating resist 43 is formed on the thin electroless copper plating 41.

次に、図２（ｅ）に示すように、薄付け無電解銅めっき４１上の導体回路となる部分をパターン電気銅めっき４７で厚付けする。薄付け無電解銅めっき４１が給電層となり、導体回路となるパターン電気銅めっき４７が形成されるので、ベース材２１との密着力を有するパターン電気銅めっき４７が得られる。   Next, as shown in FIG. 2 (e), a portion to be a conductor circuit on the thin electroless copper plating 41 is thickened with a pattern electrolytic copper plating 47. Since the thin electroless copper plating 41 serves as a power feeding layer and the patterned electrolytic copper plating 47 serving as a conductor circuit is formed, the patterned electrolytic copper plating 47 having adhesion with the base material 21 is obtained.

次に、図２（ｆ）に示すように、パターン電気銅めっき４７で厚付けしなかった部分の薄付け無電解銅めっき４１をエッチング除去する。これは、めっきレジスト４３を除去した後、露出するパターン電気銅めっき４７及び薄付け無電解銅めっき４１の両者の全面に対してエッチングを行うことにより、厚みの薄い薄付け無電解銅めっき４１が先にエッチング除去されることを利用して行なう。これにより、ワイヤボンド端子１２、フリップチップ端子４４、引出し配線５３等の導体回路５０が形成される。   Next, as shown in FIG. 2 (f), the thin electroless copper plating 41 in the portion not thickened by the pattern electrolytic copper plating 47 is removed by etching. This is because the thin electroless copper plating 41 having a small thickness is obtained by etching the entire surface of both the exposed pattern electrolytic copper plating 47 and the thin electroless copper plating 41 after the plating resist 43 is removed. This is performed by using the etching removal first. As a result, conductor circuits 50 such as the wire bond terminal 12, the flip chip terminal 44, and the lead wiring 53 are formed.

さらに、図２（ｆ）に示すように、必要に応じて、ソルダーレジスト１０を形成し、保護めっき（図示しない。）を形成する。保護めっきの形成は、ニッケルめっきと金めっき、またはニッケルめっきとパラジウムめっきと金めっきを、それぞれこの順番で、導体回路５０上にめっきすることで行なうことができる。これにより、ベース層６を作製する。   Further, as shown in FIG. 2 (f), a solder resist 10 is formed as necessary, and protective plating (not shown) is formed. The protective plating can be formed by plating the conductor circuit 50 with nickel plating and gold plating or nickel plating, palladium plating and gold plating in this order. Thereby, the base layer 6 is produced.

上記で作製したベース層６とキャビティ層５を積層して一体化した後、必要な回路形成、保護めっき、ソルダーレジスト２３等を形成し、半導体実装用パッケージ基板１を作製する。   After the base layer 6 and the cavity layer 5 produced above are stacked and integrated, the necessary circuit formation, protective plating, solder resist 23, etc. are formed, and the semiconductor mounting package substrate 1 is produced.

以下に、本発明の実施例を説明するが、本発明は本実施例に限定されない。   Examples of the present invention will be described below, but the present invention is not limited to the examples.

（実施例１）
［キャビティ層の作製］
図３（ａ）に示すように、キャビティ材７として、両面に厚さ１２μｍの銅箔を張合わせた厚さ０．２ｍｍのエポキシ樹脂ガラス布銅張積層板を準備し、ＮＣドリルマシンによって、有底ビアを形成するための貫通孔Ａ２４を孔明けした。 Example 1
[Cavity layer fabrication]
As shown in FIG. 3 (a), as the cavity material 7, a 0.2 mm thick epoxy resin glass cloth copper clad laminate with a 12 μm thick copper foil laminated on both sides was prepared. A through hole A24 for forming a bottomed via was drilled.

次に、図３（ｂ）に示すように、キャビティ材７の銅箔をエッチングして、ベース層側となる一方の面にのみ内層回路１９を形成し、他方の面、即ち接続端子Ａを形成する面については、ほぼ全面に銅箔を残した。   Next, as shown in FIG. 3B, the copper foil of the cavity material 7 is etched to form the inner layer circuit 19 only on one surface on the base layer side, and the other surface, that is, the connection terminal A is formed. About the surface to form, copper foil was left on the substantially whole surface.

次に、図３（ｃ）に示すように、接着剤８として、厚さ２５μｍのエポキシ系ドライフィルム状の接着シートＡＳ２６００（日立化成工業株式会社製、商品名）を、ラミネータによりキャビティ材７のベース層側となる面に仮付けした。   Next, as shown in FIG. 3C, an epoxy dry film adhesive sheet AS2600 (trade name, manufactured by Hitachi Chemical Co., Ltd.) having a thickness of 25 μm is used as the adhesive 8 with a laminator. Temporarily attached to the base layer side.

次に、図３（ｄ）に示すように、接着シートには、キャビティ材７に設けた有底ビア形成用の貫通孔Ａ２４に合わせて、開口を打ち抜き金型で形成した。次に、ＮＣルータ機を用いて、キャビティ部となる１２ｍｍ×１２ｍｍの大きさの開口２５を形成した。   Next, as shown in FIG. 3 (d), an opening was formed in the adhesive sheet by a punching die in accordance with the through hole A 24 for forming a bottomed via provided in the cavity material 7. Next, an opening 25 having a size of 12 mm × 12 mm serving as a cavity portion was formed using an NC router.

［ベース層の作製］
図４（ａ）に示すように、ベース材ａ２８として、両面に厚さ１２μｍの銅箔５７を張合わせた厚さ０．０６ｍｍのエポキシ樹脂ガラス布銅張積層板にＮＣドリルマシンによって、貫通孔Ｂ３９を明けた。 [Preparation of base layer]
As shown in FIG. 4 (a), as a base material a28, a through-hole is formed by an NC drill machine on an epoxy resin glass cloth copper clad laminate having a thickness of 12 μm and laminated on both sides with a copper foil 57 having a thickness of 12 μm. I opened B39.

次に、図４（ｂ）に示すように、貫通孔Ｂ３９内を含むベース材ａ２８の全面に０．５μｍの下地めっきと、めっき厚２０μｍの電気銅めっきを形成した後、ベース材ａ２８の導体（銅箔５７と下地めっきと電気銅めっきにより形成される。）をエッチングして、ベース材ａ２８の表裏に回路５６を形成した。   Next, as shown in FIG. 4B, after forming 0.5 μm ground plating and electrolytic copper plating with a plating thickness of 20 μm on the entire surface of the base material a28 including the inside of the through hole B39, the conductor of the base material a28 (Copper foil 57, base plating, and electrolytic copper plating) were etched to form circuits 56 on the front and back of base material a28.

次に、ベース材ｂ２９、ベース材ｃ３０として、厚さ０．０６ｍｍのエポキシ樹脂ガラスクロス布プリプレグであるＧＥＡ−６７９ＮＵＪＹ（日立化成工業株式会社製、商品名）を準備した。また、銅箔４０として、厚さ１２μｍのロープロファイル銅箔である３ＥＣ−ＶＬＰ−１２（三井金属鉱業株式会社製、商品名、マット面Ｒｚ：１．６μｍ〜５μｍ）を準備した。   Next, GEA-679NUJY (trade name, manufactured by Hitachi Chemical Co., Ltd.), which is an epoxy resin glass cloth cloth prepreg having a thickness of 0.06 mm, was prepared as the base material b29 and the base material c30. In addition, 3EC-VLP-12 (trade name, mat surface Rz: 1.6 μm to 5 μm, manufactured by Mitsui Mining & Smelting Co., Ltd.), which is a low profile copper foil having a thickness of 12 μm, was prepared as the copper foil 40.

次に、図４（ｃ）に示すように、ベース材ｂ２９及びベース材ｃ３０を、先に準備したベース材ａ２８の両面の回路５６上に重ね合わせ、さらに、厚さ１２μｍのロープロファイル銅箔４０を、マット面をベース材ｂ２９及びベース材ｃ３０側に向けて、その上に重ね合わせ、真空プレスを用いて、圧力３ＭＰａ、温度１７５℃、保持時間１．５ｈｒの条件で加圧加熱して積層一体化して、ベース材２１を作製した。次に、ベース材２１の銅箔４０をエッチングして、コンフォーマルマスク（図示しない。）を形成した。   Next, as shown in FIG. 4C, the base material b29 and the base material c30 are superposed on the circuits 56 on both sides of the base material a28 prepared in advance, and further the low profile copper foil 40 having a thickness of 12 μm. Are laminated with the mat surface facing the base material b29 and the base material c30, and are heated and laminated using a vacuum press under the conditions of a pressure of 3 MPa, a temperature of 175 ° C., and a holding time of 1.5 hours. The base material 21 was produced by integrating. Next, the copper foil 40 of the base material 21 was etched to form a conformal mask (not shown).

次に、図４（ｄ）に示すように、ベース材２１に、ＮＣレーザ加工機を用いてレーザ孔２６を形成し、ついでレーザ孔２６のクリーニング処理を過マンガン酸ナトリウム水溶液で行った後、エッチングにより、ロープロファイル銅箔４０をベース材２１上から完全に除去した。これにより、ベース材２１の表面には、ロープロファイル銅箔４０のマット面の形状が転写され、粗面形状を有する表面５８（Ｒｚ：１．６μｍ〜５μｍ）が形成される。   Next, as shown in FIG. 4D, after forming the laser holes 26 in the base material 21 using an NC laser processing machine, and then performing the cleaning process of the laser holes 26 with an aqueous sodium permanganate solution, The low profile copper foil 40 was completely removed from the base material 21 by etching. Thereby, the shape of the mat surface of the low profile copper foil 40 is transferred to the surface of the base material 21, and a surface 58 (Rz: 1.6 μm to 5 μm) having a rough surface shape is formed.

次に、ベース材２１の粗面形状を有する表面５８及びレーザ孔２６内を含むベース材２１の全面に、めっき触媒を付与した後、無電解銅／ニッケル合金めっきであるＣＵＳＴ−１６１０（日立化成工業株式会社製、商品名）に温度３２℃、時間１６分の条件で、０．４μｍの薄付け無電解銅めっきを行った。これにより、ベース材２１表面に、十分な密着力を有する薄付け無電解銅めっきを形成した。   Next, a plating catalyst is applied to the entire surface of the base material 21 including the surface 58 having the rough surface shape of the base material 21 and the inside of the laser hole 26, and then CUST-1610 (Hitachi Chemical Co., Ltd.), which is electroless copper / nickel alloy plating. Kogyo Co., Ltd., trade name) was subjected to 0.4 μm thin electroless copper plating at a temperature of 32 ° C. and a time of 16 minutes. Thereby, thin electroless copper plating having sufficient adhesion was formed on the surface of the base material 21.

次に、薄付け無電解銅めっきの表面のめっき不要の部分（最終的にエッチングで除去される部分）にめっきレジストを形成し、硫酸銅めっきを用いて、めっきレジストを形成した以外の部分に、めっき厚２０μｍのパターン電気銅めっきを形成した。   Next, a plating resist is formed on a portion of the surface of the thin electroless copper plating that does not require plating (the portion that is finally removed by etching), and copper sulfate plating is used to form a portion other than the portion where the plating resist is formed. Then, pattern electrolytic copper plating with a plating thickness of 20 μm was formed.

次に、めっきレジストの剥離除去を行った後、硫酸過水エッチング組成からなるコブラエッチング液（荏原ユージライト株式会社製、商品名）を用いて、パターン電気銅めっきのない部分の薄付け無電解銅めっきを、温度５０℃、スプレー圧力０．２ＭＰａ、速度１．０ｍ／ｍｉｎの条件でエッチングして除去した。ついで、過マンガン酸ナトリウム水溶液を用い、温度８５℃で１５分間の条件でめっき触媒の除去を行った。これにより、図４（ｅ）に示すように、ワイヤボンド端子１２、フリップチップ端子４４、引出し配線５３、層間接続ランド５２、接続パッド１１、接続端子Ｂ１５等を含む導体回路５０を形成した。このときの引出し配線５３のライン幅は最小１５μｍ、スペースは最小１５μｍ、ピッチは最小３０μｍであった。   Next, after stripping and removing the plating resist, using a cobra etching solution (trade name, manufactured by Sugawara Eugleite Co., Ltd.) having a sulfuric acid / hydrogen peroxide etching composition, the portion without pattern electrocopper plating is electrolessly plated. The copper plating was removed by etching under conditions of a temperature of 50 ° C., a spray pressure of 0.2 MPa, and a speed of 1.0 m / min. Subsequently, the plating catalyst was removed using a sodium permanganate aqueous solution at a temperature of 85 ° C. for 15 minutes. Thereby, as shown in FIG. 4E, the conductor circuit 50 including the wire bond terminal 12, the flip chip terminal 44, the lead-out wiring 53, the interlayer connection land 52, the connection pad 11, the connection terminal B15, and the like was formed. At this time, the line width of the lead-out wiring 53 was a minimum of 15 μm, a space was a minimum of 15 μm, and a pitch was a minimum of 30 μm.

次に、図４（ｆ）に示すように、導体回路５０を形成したベース材２１の表面に、ソルダーレジスト１０を形成し、ベース層６を作製した。なお、このソルダーレジスト１０の形成は、ベース材２１のキャビティ層と接着する側（引出し配線５３、フリップチップ端子４４等を形成した側）のみに形成し、他方の面（接続端子Ｂ１５を形成した面）には形成しなかった。   Next, as shown in FIG. 4F, the solder resist 10 was formed on the surface of the base material 21 on which the conductor circuit 50 was formed, and the base layer 6 was produced. The solder resist 10 is formed only on the side of the base material 21 that adheres to the cavity layer (the side on which the extraction wiring 53, the flip chip terminal 44, etc. are formed), and the other surface (the connection terminal B15 is formed). Surface).

［半導体素子搭載用パッケージ基板の作製］
次に、図５（ａ）に示すように、キャビティ層５の接着剤８を仮付けした面と、ベース層６のソルダーレジスト１０を形成した面が向き合うように重ね合わせて積層一体化し、半導体素子搭載用パッケージ基板１とした。 [Fabrication of package substrate for mounting semiconductor elements]
Next, as shown in FIG. 5A, the surface of the cavity layer 5 on which the adhesive 8 is temporarily attached and the surface of the base layer 6 on which the solder resist 10 is formed are stacked and integrated so as to face each other. An element mounting package substrate 1 was obtained.

次に、有底ビア１３内のクリーニング処理を、過マンガン酸ナトリウム水溶液を用いて行い、有底ビア１３内及びキャビティ部９内を含む半導体素子搭載用パッケージ基板１の全面にめっき触媒の付与と０．５μｍの下地めっき（図示しない。）を行った。   Next, a cleaning process in the bottomed via 13 is performed using a sodium permanganate aqueous solution, and a plating catalyst is applied to the entire surface of the package substrate 1 for mounting a semiconductor element including the inside of the bottomed via 13 and the cavity 9. 0.5 μm base plating (not shown) was performed.

次に、図５（ｂ）に示すように、下地めっき（図示しない。）表面のうち、この後のパネル電気銅めっき１８が不要な部分（キャビティ部９内及びベース層６の接続端子Ｂ１５を有する面）にめっきレジスト４３を形成した。なお、キャビティ部９は、パネル電気銅めっき１８されないように、めっきレジスト４３で完全に被覆した。次に、硫酸銅めっきで、めっき厚２０μｍのパネル電気銅めっき１８を形成し、ついで、めっきレジスト４３の剥離除去を行った。   Next, as shown in FIG. 5B, portions of the surface of the base plating (not shown) where the subsequent panel copper electroplating 18 is unnecessary (in the cavity portion 9 and the connection terminals B15 of the base layer 6). The plating resist 43 was formed on the surface). The cavity portion 9 was completely covered with the plating resist 43 so as not to be subjected to the panel copper electroplating 18. Next, panel electrolytic copper plating 18 having a plating thickness of 20 μm was formed by copper sulfate plating, and then the plating resist 43 was peeled off.

次に、硫酸過水エッチング組成からなるコブラエッチング液（荏原ユージライト株式会社製、商品名）を用いて、キャビティ部９内に析出した下地めっき（図示しない。）を、温度５０℃、スプレー圧力０．２ＭＰａ、速度１．０ｍ／ｍｉｎの条件でエッチングし、ついで、過マンガン酸ナトリウム水溶液、温度８５℃で１５分間の条件で触媒の除去を行った。   Next, using a cobra etching solution (trade name, manufactured by Sugawara Eugelite Co., Ltd.) having a sulfuric acid / hydrogen peroxide etching composition, a base plating (not shown) deposited in the cavity portion 9 is subjected to a temperature of 50 ° C. and a spray pressure. Etching was performed under the conditions of 0.2 MPa and a speed of 1.0 m / min, and then the catalyst was removed under the conditions of a sodium permanganate aqueous solution at a temperature of 85 ° C. for 15 minutes.

次に、図５（ｃ）に示すように、半導体素子搭載用パッケージ基板１の有底ビア１３内に、導電樹脂１７としてＡＥ１２４４（タツタ電線株式会社製、商品名）をスクリーン印刷法で充填し、加熱硬化した後、バフ研磨機（株式会社石井表記製）を使用し、導電樹脂１７が平滑になるまで研磨した。   Next, as shown in FIG. 5C, AE1244 (trade name, manufactured by Tatsuta Electric Co., Ltd.) is filled in the bottomed via 13 of the semiconductor device mounting package substrate 1 as the conductive resin 17 by a screen printing method. After the heat curing, a buffing machine (manufactured by Ishii Co., Ltd.) was used and polished until the conductive resin 17 became smooth.

次に、図５（ｃ）に示すように、この後のニッケル・金めっき１６が不要な部分にめっきレジスト４３を形成した。なお、キャビティ部９内のワイヤボンド端子１２や接続端子Ｂ１５は、この後に行なうニッケル・金めっき１６が処理されるようにするため、めっきレジスト４３は被覆しなかった。   Next, as shown in FIG. 5C, a plating resist 43 was formed in a portion where the subsequent nickel / gold plating 16 was unnecessary. The wire bond terminal 12 and the connection terminal B15 in the cavity portion 9 were not coated with the plating resist 43 so that the nickel / gold plating 16 performed thereafter was processed.

次に、無電解ニッケルめっき及び無電解金めっきを行い、半導体素子搭載用パッケージ基板１の一方の面に設けられた接続端子Ａ１４、他方の面に設けられた接続端子Ｂ１５及びキャビティ部９内のワイヤボンド端子１２、フリップチップ端子４４を含む露出した導体回路の表面に、ニッケル・金めっき１６（接続端子Ａ１４の表面以外は図示しない。）を形成した。   Next, electroless nickel plating and electroless gold plating are performed, so that the connection terminal A14 provided on one surface of the package board 1 for mounting semiconductor elements, the connection terminal B15 provided on the other surface, and the cavity 9 Nickel / gold plating 16 (other than the surface of the connection terminal A14 is not shown) was formed on the exposed surface of the conductor circuit including the wire bond terminal 12 and the flip chip terminal 44.

次に、図５（ｄ）に示すように、ニッケル・金めっき１６（接続端子Ａ１４上以外は図示しない。）をエッチングレジストとして、エッチングにより回路形成し、接続端子Ａ１４を含む回路を、キャビティ層５の表面に形成した。   Next, as shown in FIG. 5D, a circuit is formed by etching using nickel / gold plating 16 (not shown except for the connection terminal A14) as an etching resist, and the circuit including the connection terminal A14 is formed in the cavity layer. 5 formed on the surface.

次に、図５（ｅ）に示すように、半導体素子搭載用パッケージ基板１の両面に、ソルダーレジスト２３を形成した。   Next, as illustrated in FIG. 5E, solder resists 23 were formed on both surfaces of the semiconductor element mounting package substrate 1.

（実施例２）
実施例１と同様にしてキャビティ材７を作製した。図４（ｃ）に示すように、ベース材ａ２８の表裏に回路５６を形成した後、エポキシ樹脂ガラスクロス布プリプレグとともに積層する銅箔４０として、厚さ１２μｍのロープロファイル銅箔であるＦ３−ＷＳ（古河電気工業株式会社製、商品名、マット面Ｒｚ：２．７〜３．３μｍ）を準備した。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。 (Example 2)
A cavity material 7 was produced in the same manner as in Example 1. As shown in FIG.4 (c), after forming the circuit 56 in the front and back of the base material a28, as copper foil 40 laminated | stacked with an epoxy resin glass cloth cloth prepreg, it is F3-WS which is a low profile copper foil of thickness 12 micrometers. (Furukawa Electric Co., Ltd., trade name, mat surface Rz: 2.7 to 3.3 μm) was prepared. Except for this, the base layer 6 was produced in the same manner as in Example 1. Thereafter, in the same manner as in Example 1, a semiconductor element mounting package substrate 1 was produced.

（参考例１）
実施例１と同様にしてキャビティ材７を作製した。図４（ｃ）に示すように、ベース材ａ２８の表裏に回路５６を形成した後、エポキシ樹脂ガラスクロス布プリプレグとともに積層する銅箔４０として、厚さ１８μｍの一般銅箔であるＧＴＳ（古河電気工業株式会社製、商品名、マット面Ｒｚ：８μｍ、）を準備した。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。 (Reference Example 1)
A cavity material 7 was produced in the same manner as in Example 1. As shown in FIG. 4C, after forming the circuit 56 on the front and back of the base material a28, as a copper foil 40 to be laminated together with the epoxy resin glass cloth cloth prepreg, GTS (Furukawa Electric Co., Ltd.), which is a general copper foil having a thickness of 18 μm. Manufactured by Kogyo Co., Ltd., trade name, mat surface Rz: 8 μm). Except for this, the base layer 6 was produced in the same manner as in Example 1. Thereafter, in the same manner as in Example 1, a semiconductor element mounting package substrate 1 was produced.

（実施例３）
実施例１と同様にしてキャビティ材７を作製した。図４（ｃ）に示すように、ベース材ａ２８の表裏に回路５６を形成した後、エポキシ樹脂ガラスクロス布プリプレグとともに積層する銅箔４０として、厚さ１２μｍのプロファイルフリー銅箔であるＰＦ−Ｅ−３（日立化成工業株式会社製、商品名、マット面Ｒｚ：１．１μｍ〜１．５μｍ）を準備した。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。 (Example 3)
A cavity material 7 was produced in the same manner as in Example 1. As shown in FIG.4 (c), after forming the circuit 56 on the front and back of the base material a28, as a copper foil 40 laminated | stacked with an epoxy resin glass cloth cloth prepreg, PF-E which is a profile free copper foil with a thickness of 12 μm -3 (manufactured by Hitachi Chemical Co., Ltd., trade name, mat surface Rz: 1.1 μm to 1.5 μm) was prepared. Except for this, the base layer 6 was produced in the same manner as in Example 1. Thereafter, in the same manner as in Example 1, a semiconductor element mounting package substrate 1 was produced.

（実施例４）
実施例１と同様にしてキャビティ材７を作製した。図４（ｅ）に示すように、ベース材２１の粗面形状を有する表面５８及びレーザ孔２６内を含むベース材２１の全面に、めっき触媒を付与した後、無電解銅／ニッケル合金めっきであるＣＵＳＴ−１６１０（日立化成工業株式会社製、商品名）に温度３２℃、時間４分の条件で、０．１μｍの薄付け無電解銅めっき４１を行った。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。 Example 4
A cavity material 7 was produced in the same manner as in Example 1. As shown in FIG. 4E, after a plating catalyst is applied to the entire surface of the base material 21 including the surface 58 having the rough surface shape of the base material 21 and the inside of the laser holes 26, electroless copper / nickel alloy plating is performed. A certain CUST-1610 (trade name, manufactured by Hitachi Chemical Co., Ltd.) was subjected to 0.1 μm thin electroless copper plating 41 under conditions of a temperature of 32 ° C. and a time of 4 minutes. Except for this, the base layer 6 was produced in the same manner as in Example 1. Thereafter, in the same manner as in Example 1, a semiconductor element mounting package substrate 1 was produced.

（実施例５）
実施例１と同様にしてキャビティ材７を作製した。図４（ｅ）に示すように、ベース材２１の粗面形状を有する表面５８及びレーザ孔２６内を含むベース材２１の全面に、めっき触媒を付与した後、無電解銅／ニッケル合金めっきであるＣＵＳＴ−１６１０（日立化成工業株式会社製、商品名）に温度３２℃、時間４０分の条件で、１μｍの薄付け無電解銅めっき４１を行った。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。 (Example 5)
A cavity material 7 was produced in the same manner as in Example 1. As shown in FIG. 4E, after a plating catalyst is applied to the entire surface of the base material 21 including the surface 58 having the rough surface shape of the base material 21 and the inside of the laser holes 26, electroless copper / nickel alloy plating is performed. 1 μm thin electroless copper plating 41 was performed on a CUST-1610 (trade name, manufactured by Hitachi Chemical Co., Ltd.) at a temperature of 32 ° C. for 40 minutes. Except for this, the base layer 6 was produced in the same manner as in Example 1. Thereafter, in the same manner as in Example 1, a semiconductor element mounting package substrate 1 was produced.

（実施例６）
実施例１と同様にしてキャビティ材７を作製した。図４（ｅ）に示すように、ベース材２１の粗面形状を有する表面５８及びレーザ孔２６内を含むベース材２１の全面に、めっき触媒を付与した後、無電解銅／ニッケル合金めっきであるトップニコロンＣｕ−５０Ａ，Ｂ（奥野製薬株式会社、製品名）に温度８０℃、時間４分の条件で、０．４μｍの薄付け無電解銅めっき４１を行った。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。 (Example 6)
A cavity material 7 was produced in the same manner as in Example 1. As shown in FIG. 4E, after a plating catalyst is applied to the entire surface of the base material 21 including the surface 58 having the rough surface shape of the base material 21 and the inside of the laser holes 26, electroless copper / nickel alloy plating is performed. A certain top Nicolon Cu-50A, B (Okuno Pharmaceutical Co., Ltd., product name) was subjected to 0.4 μm thin electroless copper plating 41 under conditions of a temperature of 80 ° C. and a time of 4 minutes. Except for this, the base layer 6 was produced in the same manner as in Example 1. Thereafter, in the same manner as in Example 1, a semiconductor element mounting package substrate 1 was produced.

（参考例２）
実施例１と同様にしてキャビティ材７を作製した。図４（ｅ）に示すように、ベース材２１の粗面形状を有する表面５８及びレーザ孔２６内を含むベース材２１の全面に、めっき触媒を付与した後、無電解銅めっきであるＣＵＳＴ−２０１（日立化成工業株式会社製、商品名）に温度２４℃、時間２４分の条件で、貫通孔Ｂ３９内を含むベース材ａ２８の全面に０．４μｍの薄付け無電解銅めっき４１を行った。これ以外は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。 (Reference Example 2)
A cavity material 7 was produced in the same manner as in Example 1. As shown in FIG. 4E, after applying a plating catalyst to the entire surface of the base material 21 including the surface 58 having the rough surface shape of the base material 21 and the inside of the laser holes 26, CUST- which is electroless copper plating. 201 (manufactured by Hitachi Chemical Co., Ltd., trade name) was subjected to 0.4 μm thin electroless copper plating 41 on the entire surface of the base material a28 including the inside of the through hole B39 under the conditions of a temperature of 24 ° C. and a time of 24 minutes. . Except for this, the base layer 6 was produced in the same manner as in Example 1. Thereafter, in the same manner as in Example 1, a semiconductor element mounting package substrate 1 was produced.

（比較例１）
実施例１と同様にしてキャビティ材７を作製した。図４（ｃ）に示すように、ベース材ａ２８の表裏に回路５６を形成した後、エポキシ樹脂ガラスクロス布プリプレグとともに積層する銅箔４０として、極薄銅箔厚３μｍにキャリア銅箔厚１８μｍが貼り合わされたピーラブル銅箔であるＭＴ１８ＳＤＨ−３（三井金属鉱業株式会社製、商品名、マット面Ｒｚ：２μｍ以下）を準備した。キャリア銅箔のみを除去した後、実施例１と同様にしてコンフォーマルマスク（図示しない。）を形成し、レーザ孔２６を形成し、クリーニング処理を行った。この後、極薄銅箔をエッング除去することなく、ベース材２１の表面に極薄銅箔を残したままとした。この後は、実施例１と同様にしてベース層６を作製した。その後、実施例１と同様にして、半導体素子搭載用パッケージ基板１を作製した。 (Comparative Example 1)
A cavity material 7 was produced in the same manner as in Example 1. As shown in FIG.4 (c), after forming the circuit 56 in the front and back of the base material a28, as the copper foil 40 laminated | stacked with an epoxy resin glass cloth cloth prepreg, carrier copper foil thickness 18micrometer is 18 micrometers in ultrathin copper foil thickness. MT18SDH-3 (Mitsui Metal Mining Co., Ltd., trade name, mat surface Rz: 2 μm or less), which is a peelable copper foil bonded together, was prepared. After removing only the carrier copper foil, a conformal mask (not shown) was formed in the same manner as in Example 1, a laser hole 26 was formed, and a cleaning process was performed. Thereafter, the ultrathin copper foil was left on the surface of the base material 21 without etching off the ultrathin copper foil. Thereafter, the base layer 6 was produced in the same manner as in Example 1. Thereafter, in the same manner as in Example 1, a semiconductor element mounting package substrate 1 was produced.

各実施例、参考例及び比較例についての、ベース材表面の表面粗さ、ベース層の導体回路のピール強度、アンダーカット量、残銅の有無の評価は、以下のように行った。   The evaluation of the surface roughness of the surface of the base material, the peel strength of the conductor circuit of the base layer, the amount of undercut, and the presence or absence of residual copper in each example, reference example, and comparative example was performed as follows.

［ベース材表面の表面粗さ］
表面粗さは、ＪＩＳ Ｃ ６４８１（１９９４）において規定される十点平均粗さＲｚであり、触針式表面粗さ計サーフテストＳＶ−４００（株式会社ミツトヨ製、商品名）を用いて測定した。 [Surface roughness of the base material surface]
The surface roughness is a ten-point average roughness Rz defined in JIS C 6481 (1994), and was measured using a stylus type surface roughness meter Surf Test SV-400 (trade name, manufactured by Mitutoyo Corporation). .

［ベース層の導体回路のピール強度］
ピール強度（ｋＮ／ｍ）は、ベース層上に１０ｍｍ幅の導体回路を形成したサンプルを作製し、テンシロンＲＴＭ−１００（株式会社オリエンテック製、商品名）を用い、ＪＩＳ Ｚ ０２３７の９０度引き剥がし法に準じて、室温（２５℃）で、ベース材に対して導体回路を９０度方向に毎分３００ｍｍの速さで引き剥がして測定した。 [Peel strength of base layer conductor circuit]
The peel strength (kN / m) was prepared by preparing a sample in which a 10 mm wide conductor circuit was formed on the base layer, and using Tensilon RTM-100 (trade name, manufactured by Orientec Co., Ltd.), 90 degrees of JIS Z 0237. According to the peeling method, the measurement was performed by peeling the conductor circuit from the base material at a rate of 300 mm per minute in the 90 ° direction at room temperature (25 ° C.).

［アンダーカット量］
ベース層の導体回路で、ライン／スペース＝１５μｍ／１５μｍの箇所について、断面を光学顕微鏡で観察し、図７に示すアンダーカット量（片側）を測定した。 [Undercut amount]
With the conductor circuit of the base layer, the section of line / space = 15 μm / 15 μm was observed with an optical microscope, and the undercut amount (one side) shown in FIG. 7 was measured.

［残銅の有無］
ベース層の導体回路で、ライン／スペース＝１５μｍ／１５μｍの箇所について、表面を光学顕微鏡で観察して評価した。 [Presence or absence of remaining copper]
The surface of the conductor circuit of the base layer was evaluated by observing the surface with an optical microscope for the line / space = 15 μm / 15 μm portion.

表１に、結果を示す。実施例１〜６では、導体回路のピール強度が何れも０．５ｋＮ／ｍ以上、アンダーカット量が２〜３μｍであり、残銅もなかった。参考例１では、ピール強度は向上するものの、残銅が生じた。参考例２では、ピール強度が０．５ｋＮ／ｍを下回った。比較例１では、ピール強度としては高いものの、アンダーカット量が大きく、ライン幅１５μｍ以下の導体回路の形成は難しい。   Table 1 shows the results. In Examples 1 to 6, the peel strength of the conductor circuit was 0.5 kN / m or more, the undercut amount was 2 to 3 μm, and there was no remaining copper. In Reference Example 1, although peel strength was improved, residual copper was generated. In Reference Example 2, the peel strength was less than 0.5 kN / m. In Comparative Example 1, although the peel strength is high, it is difficult to form a conductor circuit with a large undercut amount and a line width of 15 μm or less.

Figure 2011159695
Figure 2011159695

１…半導体素子搭載用パッケージ基板、２…半導体素子、３…封止材、４…ボンディングワイヤ、５…キャビティ層、６…ベース層、７…キャビティ材、８…接着剤、９…キャビティ部、１０…ソルダーレジスト、１１…接続パッド、１２…ワイヤボンド端子、１３…有底ビア、１４…接続端子Ａ、１５…接続端子Ｂ、１６…ニッケル・金めっき、１７…導電樹脂、１８…パネル電気銅めっき、１９…内層回路、２１…ベース材、２３…ソルダーレジスト、２４…貫通孔Ａ、２５…開口、２６…レーザ孔、２８…ベース材ａ、２９…ベース材ｂ、３０…ベース材ｃ、３１…層間接続、３３…ボトム基板、３５…ボトムパッケージ、３６…半導体パッケージ、３８…はんだバンプ、３９…貫通孔Ｂ、４０…銅箔、４１…薄付け無電解銅めっき、４２…層間接続、４３…めっきレジスト、４４…フリップチップ端子、４６…はんだボール、４７…パターン電気銅めっき、４８…アンダーカット、４９…絶縁基材、５０…導体回路、５１…層間接続孔、５２…層間接続ランド、５３…引出し配線、５４…下地めっき、５５…電気銅めっき、５６…回路、５７…銅箔、５８…粗面形状を有する表面   DESCRIPTION OF SYMBOLS 1 ... Semiconductor device mounting package substrate, 2 ... Semiconductor device, 3 ... Sealing material, 4 ... Bonding wire, 5 ... Cavity layer, 6 ... Base layer, 7 ... Cavity material, 8 ... Adhesive, 9 ... Cavity part, DESCRIPTION OF SYMBOLS 10 ... Solder resist, 11 ... Connection pad, 12 ... Wire bond terminal, 13 ... Bottomed via, 14 ... Connection terminal A, 15 ... Connection terminal B, 16 ... Nickel gold plating, 17 ... Conductive resin, 18 ... Panel electricity Copper plating, 19 ... inner layer circuit, 21 ... base material, 23 ... solder resist, 24 ... through hole A, 25 ... opening, 26 ... laser hole, 28 ... base material a, 29 ... base material b, 30 ... base material c 31 ... interlayer connection, 33 ... bottom substrate, 35 ... bottom package, 36 ... semiconductor package, 38 ... solder bump, 39 ... through hole B, 40 ... copper foil, 41 ... thin electroless copper plating, DESCRIPTION OF SYMBOLS 2 ... Interlayer connection, 43 ... Plating resist, 44 ... Flip chip terminal, 46 ... Solder ball, 47 ... Pattern copper electroplating, 48 ... Undercut, 49 ... Insulation base material, 50 ... Conductor circuit, 51 ... Interlayer connection hole, 52 ... Interlayer connection land, 53 ... Lead wiring, 54 ... Base plating, 55 ... Electro copper plating, 56 ... Circuit, 57 ... Copper foil, 58 ... Surface having a rough surface shape

Claims (6)

導体回路を備えるベース層と、このベース層に積層されるキャビティ層と、このキャビティ層に設けられた開口によって形成されるキャビティ部とを有し、このキャビティ部の開口から前記ベース層の導体回路が露出する半導体素子搭載用パッケージ基板において、
前記ベース層が、前記キャビティ部側の表面に粗面形状を有するベース材と、このベース材に設けられた層間接続孔と、を有し、
前記ベース層の導体回路が、その下地めっきとして、前記ベース材の粗面形状を有する表面及び層間接続孔の内壁の両者に、直接かつ一体的に設けられた薄付け無電解銅めっきを有する半導体素子搭載用パッケージ基板。 A base layer having a conductor circuit, a cavity layer laminated on the base layer, and a cavity formed by an opening provided in the cavity layer, and the conductor circuit of the base layer from the opening of the cavity In the semiconductor device mounting package substrate where is exposed,
The base layer has a base material having a rough surface shape on the surface on the cavity part side, and an interlayer connection hole provided in the base material,
A semiconductor in which the conductor circuit of the base layer has a thin electroless copper plating directly and integrally provided on both the rough surface of the base material and the inner wall of the interlayer connection hole as the base plating. Package substrate for device mounting. 請求項１において、ベース材表面の粗面形状の表面粗さが、十点平均粗さ（Ｒｚ）１．１μｍ〜５μｍである半導体素子搭載用パッケージ基板。   2. The package substrate for mounting a semiconductor element according to claim 1, wherein the surface roughness of the rough surface shape of the base material surface is a ten-point average roughness (Rz) of 1.1 [mu] m to 5 [mu] m. 請求項１又は２において、ベース材表面の粗面形状が、プロファイルフリー銅箔またはロープロファイル銅箔のマット面の表面形状を転写することにより形成される半導体素子搭載用パッケージ基板。   3. The package substrate for mounting a semiconductor element according to claim 1, wherein the rough surface shape of the surface of the base material is formed by transferring the surface shape of the mat surface of the profile free copper foil or the low profile copper foil. 請求項１から３の何れかにおいて、粗面形状を有する表面及び層間接続孔の内壁に一括して設けられる薄付け無電解銅めっきが、銅とニッケルの合金めっきである半導体素子搭載用パッケージ基板。   4. The package substrate for mounting a semiconductor element according to claim 1, wherein the thin electroless copper plating provided collectively on the surface having a rough surface shape and the inner wall of the interlayer connection hole is an alloy plating of copper and nickel. . 請求項４において、薄付け無電解銅めっきの厚さが、０．１μｍ〜１μｍである半導体素子搭載用パッケージ基板。   5. The semiconductor element mounting package substrate according to claim 4, wherein the thickness of the thin electroless copper plating is 0.1 [mu] m to 1 [mu] m. ベース材の上に銅箔を重ねて加熱・加圧する工程と、
前記銅箔に窓孔を形成する工程と、
前記窓孔に対応する位置のベース材に層間接続孔を形成する工程と、
前記銅箔をベース材上から除去して前記ベース材表面に粗面形状を形成する工程と、
前記ベース材の粗面形状を有する表面及び層間接続孔の内壁に薄付け無電解銅めっきを直接かつ一体的に形成する工程と、
前記薄付け無電解銅めっき上の導体回路となる部分をパターン電気銅めっきで厚付けする工程と、
前記電気銅めっきで厚付けしなかった部分の薄付け無電解銅めっきを除去する工程と、
を有する半導体素子搭載用パッケージ基板の製造方法。 A process of heating and pressurizing a copper foil on a base material;
Forming a window hole in the copper foil;
Forming an interlayer connection hole in the base material at a position corresponding to the window hole;
Removing the copper foil from above the base material to form a rough surface shape on the surface of the base material;
Forming a thin electroless copper plating directly and integrally on a surface having a rough surface shape of the base material and an inner wall of an interlayer connection hole; and
A step of thickening a portion to be a conductor circuit on the thin electroless copper plating by pattern electrolytic copper plating;
Removing the thin electroless copper plating of the portion not thickened by the electrolytic copper plating; and
Manufacturing method of semiconductor device mounting package substrate having
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