KR20110033367A - Ｔｓｖ를 이용한 적층 칩 패키지 - Google Patents
Ｔｓｖ를 이용한 적층 칩 패키지 Download PDFInfo
- Publication number
- KR20110033367A KR20110033367A KR1020090090837A KR20090090837A KR20110033367A KR 20110033367 A KR20110033367 A KR 20110033367A KR 1020090090837 A KR1020090090837 A KR 1020090090837A KR 20090090837 A KR20090090837 A KR 20090090837A KR 20110033367 A KR20110033367 A KR 20110033367A
- Authority
- KR
- South Korea
- Prior art keywords
- stacked
- chips
- chip
- substrate
- tsv
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06589—Thermal management, e.g. cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 TSV를 이용한 적층 칩 패키지에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아(TSV)를 이용하여 복수의 칩들을 적층시킨 반도체 패키지의 열방출 효과를 극대화시킬 수 있고, 관통 실리콘 비아에 의한 칩의 수율 저하 위험을 줄일 수 있도록 한 TSV를 이용한 적층 칩 패키지에 관한 것이다.
즉, 본 발명은 관통 실리콘 비아(TSV)를 갖는 칩이 적층된 패키지에 열방출 수단을 구비하되, 각 적층 칩에 직접 또는 간접적으로 접촉하는 열방출 수단을 구비하여, 칩에서 발생되는 열의 외부 방출을 극대화시킬 수 있고, 칩의 수율을 정확하게 판단할 수 있도록 한 열방출 수단을 갖는 TSV를 이용한 적층 칩 반도체 패키지를 제공하고자 한 것이다.
반도체 패키지, TSV, 열방출, 재배선, 히트 스프레더, 히트 슬러그, 전자파 차폐
Description
본 발명은 TSV를 이용한 적층 칩 패키지에 관한 것으로서, 더욱 상세하게는 관통 실리콘 비아(TSV)를 이용하여 복수의 칩들을 적층시킨 반도체 패키지의 열방출 효과를 극대화시킬 수 있고, 관통 실리콘 비아에 의한 칩의 수율 저하 위험을 줄일 수 있도록 한 TSV를 이용한 적층 칩 패키지에 관한 것이다.
기존의 적층 칩 패키지는 기판의 칩부착영역에 복수개의 칩이 부착된 상태에서, 각 칩의 본딩패드와 기판의 전도성회로패턴간이 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(TSV: Through silicon via)를 이용한 구조가 제안되었는 바, 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후, 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조로서, 그 종래의 제조 과정을 간략하게 살펴보면 다음과 같다.
첨부한 도 7은 종래의 관통 실리콘 비아를 형성하는 과정을 설명하는 단면도이다.
먼저, 웨이퍼 레벨에서 각 칩(700)의 본딩패드 인접부분에 수직홀(702)을 형성하고, 이 수직홀(702)의 표면에 절연막(미도시됨)을 형성한다.
상기 절연막 상에 씨드 금속막을 형성한 상태로, 상기 수직홀(702) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(704)을 매립해서 관통 실리콘 비아(706)를 형성한다.
다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 관통 실리콘 비아(706)에 매립된 전도성 금속(704)을 노출시킨다.
이어서, 웨이퍼를 쏘잉하여 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 관통 실리콘 비아의 전도성 금속를 통해 전기적 신호 교환 가능하게 수직으로 쌓아올린 후, 스택된 칩들을 포함한 기판 상면을 몰딩하고, 기판 하면에 솔더볼을 마운팅하여 스택 패키지를 완성하게 된다.
그러나, 상기와 같이 관통 실리콘 비아가 형성된 복수의 칩을 적층시킨 패키지는 별도의 열방출수단이 갖추어져 있지 아니하여, 칩에서 발생되는 열을 제대로 방출시키지 못하는 단점이 있고, 열 방출이 제대로 이루어지지 않음에 따라 칩 성능이 저하되는 문제점이 있었다.
또한, 칩에 형성되는 다수의 관통 실리콘 비아중 어느 하나에 불량이 발생된 경우 그 판별이 어려워, 칩의 수율 저하가 발생되는 문제점이 있었다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 관통 실리콘 비아(TSV)를 갖는 칩이 적층된 패키지에 열방출 수단을 구비하되, 각 적층 칩에 직접 또는 간접적으로 접촉하는 열방출 수단을 구비하여, 칩에서 발생되는 열의 외부 방출을 극대화시킬 수 있고, 칩의 수율을 정확하게 판단할 수 있도록 한 열방출 수단을 갖는 TSV를 이용한 적층 칩 반도체 패키지를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는 기판과; 기판의 일부면적에 걸쳐 전기적 신호 교환 가능하게 적층되는 복수개의 액티브 칩과; 상기 기판의 나머지 면적에 걸쳐 적층되는 관통 실리콘 비아를 갖는 더미칩과; 상기 액티브 칩들중 가장 위쪽 및 아래쪽 칩을 제외한 나머지 액티브 칩의 상면인 비활성면에 걸쳐 소정의 배열로 형성되는 제1재배선과; 상기 액티브 칩의 저면인 활성면에 형성된 본딩패드와, 그 아래쪽에 적층되는 액티브 칩의 제1재배선간에 연결되는 전도성범프와; 상기 제1재배선과 일체로 연결되면서 상기 제1재배선이 형성된 액티브 칩과 동일선상에 위치되는 더미칩 상면에 소정 배열로 형성되되, 더미칩의 관통 실리콘 비아와 통전 가능하게 연결되는 제2재배선과; 상기 기판상에 몰딩되어 상기 액티브 칩 및 더미칩들을 봉지하는 열전도성 몰딩수지; 를 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지를 제공한다.
바람직한 일 구현예로서, 상기 각 액티브 칩에 관통 실리콘 비아를 더 형성하고, 각 관통 실리콘 비아를 전도성 범프로 연결하여 액티브 칩들간의 전기적 신호 교환이 이루어지도록 한 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는 기판과; 기판상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아가 형성된 복수개의 반도체 칩과; 상기 적층된 칩들 사이에 삽입 배열되되, 각 칩의 관통 실리콘 비아가 형성된 위치에 관통홀이 형성된 히트 스프레더와; 상기 기판상에 수직으로 세워지는 동시에 각 히트 스프레더의 사방 테두리에 일체로 연결되는 방열플레이트; 를 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지를 제공한다.
바람직한 다른 구현예로서, 상기 방열플레이트의 외표면에는 펠티어 소자가 더 부착된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는 기판과; 기판상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아가 형성된 복수개의 반도체 칩과; 상기 적층된 칩들 사이에 삽입 배열되되, 각 칩의 관통 실리콘 비아가 형성된 위치에 관통홀이 형성된 실리콘 인터포져와; 상기 적층된 칩들중 가장 위쪽 칩의 상면에 적층 부착되고, 그 저면에는 인터포져의 테두리 상면에 안착 지지되는 복수개의 다리를 갖는 히트 슬러그; 를 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지를 제공한다.
바람직한 또 다른 구현예로서, 상기 히트 슬러그의 다리들중 몇개는 실리콘 인터포져를 관통하여 기판상의 전도성패턴에 접지 연결되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 구현예는 기판과; 기판상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아가 형성된 복수개의 반도체 칩과; 상기 적층된 칩들 사이 또는 외곽에 배열되는 열방출수단; 을 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지를 제공한다.
상기 열방출수단의 일 구현예는 적층된 칩들 사이에 삽입 배열되되 각 칩의 관통 실리콘 비아가 형성된 위치에 관통홀이 형성된 수평판과, 각 수평판들의 테두리에 일체로 연결되는 동시에 그 하단이 기판상의 전도성패턴에 접지 연결되는 수직판으로 이루어진 히트 스프레더와; 상기 히트 스프레더의 가장 위쪽 수평판의 외표면과, 수직판의 외표면에 걸쳐 부착되는 방열판; 으로 구성된 것을 특징으로 한다.
상기 열방출수단의 다른 구현예는 적층된 칩들의 측면 및 가장 위쪽의 칩 상면에 걸쳐 부착되며, 냉매가 충진되어 있는 열전도성 냉매관과; 상기 열전도성 냉매관의 상면 및 측면에 걸쳐 부착되는 방열판; 으로 구성된 것을 특징으로 한다.
특히, 상기 열전도성 냉매관에는 냉매 충진 및 순환을 위한 주입관 및 배출관이 형성되고, 주입관에는 냉매탱크의 냉매를 펌핑하는 순환펌프가 연결되고, 배출관은 냉매가 복귀 저장되도록 냉매탱크와 연결된 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 관통 실리콘 비아(TSV)끼리 전도성 범프 등을 이용하여 전기적으로 연결시키며 복수의 칩들을 적층시키되, 히트스프레더, 열전도성 물질, 방열판 등을 포함하는 열방출 수단을 여러가지 형태로 조합하여 각 칩에 직접 또는 간접적으로 접촉되게 구비함으로써, 적층된 각 칩에서 발생되는 열의 방출을 극대화시킬 수 있다.
또한, 액티브 칩에는 관통 실리콘 비아를 형성하지 않고, 별도의 더미 칩에 관통 실리콘 비아를 형성하여 액티브 칩과 재배선으로 연결함으로써, 액티브 칩에 대한 신뢰성 및 수율을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
먼저, 본 발명의 제1실시예에 따른 TSV를 이용한 적층 칩 패키지 구조를 설명하면 다음과 같다.
첨부한 도 1a 및 도 1b는 본 발명의 제1실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도이다.
본 발명의 제1실시예에 따르면, 관통 실리콘 비아가 없는 액티브 칩과, 이 액티브 칩의 전기적 신호 교환을 위한 관통 실리콘 비아가 있는 더미칩을 기판상에 함께 적층시킨 점에 특징이 있다.
즉, 상기 기판(100)의 일부 면적에 걸쳐 전기적 신호 교환 가능하게 복수개의 액티브 칩(102a~102n)을 적층하되, 가장 아래쪽 칩(102a)과 기판(100)의 전도성패턴(101)간을 플립칩(120)을 매개로 전기적으로 연결하고, 그 위에 적층되는 액티브 칩(102b~102n)은 전도성 범프(110) 들을 매개로 전기적으로 연결시킨다.
이때, 상기 액티브 칩(102a~102n)들중 가장 위쪽(102n)을 제외한 나머지 액티브 칩(102a~102c)의 상면, 즉 입출력용 본딩패드가 없는 비활성면에 걸쳐 소정의 회로패턴을 이루면서 제1재배선(106)이 형성된다.
상기 제1재배선(106, RDL:ReDistribution Line)은 통상의 포토-리소그라피(photo-lithography) 방식 또는 전기 도금 방식에 의하여 형성될 수 있다.
따라서, 상기 액티브 칩(102b~102n)의 저면인 활성면에 형성된 본딩패드와, 그 아래쪽에 적층되는 액티브 칩(102a~102c)의 해당 제1재배선(106)이 전도성범프(110)를 매개로 상호간에 전기적으로 연결된다.
본 발명의 제1실시예에 따르면, 기판(100)상에 액티브 칩(102a~102n) 이외에, 액티브 칩(102a~102n)들과 기판간의 전기적 신호 경로가 되는 관통 실리콘 비아(103)가 형성된 더미칩(104a~104n)이 적층된다.
보다 상세하게는, 상기 각 더미칩(104a~104n)은 액티브 칩(102a~102n)보다 하나 적은 갯수로 적층되어, 각 더미칩(104a~104n)은 액티브 칩(102a~102c)과 대응되며 동일한 수평선상에 위치하게 된다.
이때, 상기 각 더미칩(104a~104n)의 상면에는 각 액티브 칩(102a~102c)의 제1재배선(106)과 일체로 연결되는 제2재배선(108)이 동일한 형성 방법에 의하여 소 정 배열을 이루며 형성되는 바, 이 제2재배선은 각 더미칩(104a~104n)의 관통 실리콘 비아(103)와 통전 가능하게 연결된다.
또한, 상기 기판(100)상에 열전도성 몰딩수지(112)가 몰딩되는 바, 이 몰딩수지(112)에 의하여 상기 액티브 칩(102a~102n) 및 더미칩(104a~104n)들이 완전히 봉지되거나, 또는 열방출을 보다 용이하게 하기 위해 액티브 칩(102a~102n) 및 더미칩(104a~104n)의 측면이 노출되며 봉지된다.
따라서, 상기 액티브 칩(102a~102n)에 관통 실리콘 비아를 형성하지 않음에 따라, 다수의 관통 실리콘 비아를 형성함에 따른 전기적 단락 등의 불량과 같은 수율 손실(yield loss)을 줄일 수 있고, 액티브 칩(102a~102n)에서 발생되는 열을 열전도성 몰딩수지(112)를 통해 외부로 방출시킬 수 있고, 재배선(106,108) 및 더미 칩(104a~104n)을 거쳐 전도성 몰딩수지(112)를 통해 외부로 방출시킬 수 있다.
한편, 상기 각 액티브 칩(102a~102c)에 관통 실리콘 비아(114)를 더 형성하고, 각 관통 실리콘 비아(114)를 전도성 범프(110)로 매개로 연결하여 액티브 칩(102a~102n)들의 전기적 신호 교환이 이루어지도록 하고, 가장 아래쪽 액티브 칩(102a)을 플립칩(120)을 이용하여 기판(100)상에 바로 연결시킬 수 있다.
이에, 각 액티브 칩(102a~102n)의 입출력 경로가 제1재배선(106), 더미칩(104a~104n)의 제2재배선(108) 및 관통 실리콘 비아(103)를 통해 기판(100)으로 이루어질 뿐만 아니라, 각 액티브 칩(102a~102n)의 관통 실리콘 비아(114) 및 전도성 범프(110)를 통해 기판(100)으로 이루어지도록 함으로써, 입출력단자수를 늘려서 원할한 전기적 신호 전달 및 다핀화를 실현할 수 있다.
여기서, 본 발명의 제2실시예에 따른 TSV를 이용한 적층 칩 패키지 구조를 설명하면 다음과 같다.
첨부한 도 2a 내지 도 2c는 본 발명의 제2실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도이다.
본 발명의 제2실시예에 따른 패키지는 TSV를 이용한 적층 패키지로서, 열방출 효과를 극대화시킨 구조에 특징이 있다.
기판(200)상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아(204)가 형성된 복수개의 반도체 칩(202a~202n)이 적층되되, 각 칩(202a~202n) 사이에 다수의 관통홀(206)을 갖는 구리 포일(Cu foil)과 같은 히트 스프레더(208)가 삽입 위치된다.
먼저, 기판(200)상의 전도성패턴(201)에 가장 아래쪽 칩(202a)이 전도성의 플립칩(230)을 매개로 전기적으로 연결되며 적층된 후, 가장 아래쪽 칩(202a) 위에 히트 스프레더(208)가 깔리며 부착되고, 그 위에 가장 아래쪽 칩(202a)과 전도성범프(220)를 매개로 연결되며 칩(202b)이 적층 부착되는 동일한 반복 과정을 통해, 다수개의 칩(202a~202n)들이 히트 스프레더(208)를 사이에 두고 적층된다.
다시 말해서, 각 칩(202a~202n)의 관통 실리콘 비아(204)끼리 전도성범프(220)로 연결시키는 동일한 적층 반복 과정을 통해, 다수개의 칩(202a~202n)들이 히트 스프레더(208)를 사이에 두고 상호간에 전기적으로 연결되며 적층된다.
특히, 각 칩(202a~202n)간의 전기적 연결수단인 전도성범프(220)는 히트 스프레더(208)의 관통홀(206)내에 위치되도록 하여, 히트스프레더(208)와 각 전도성 범프(220)간에 접촉 간섭이 발생되지 않도록 한다.
이때, 상기 각 칩(202a~202n)들 사이에 배열된 히트 스프레더(208)는 칩(202a~202n)보다 더 큰 면적으로 채택되어, 각 히트 스프레더(208)의 사방 테두리단이 돌출된 상태가 된다.
이에, 상기 각 히트 스프레더(208)의 사방 테두리단을 기판(200)상에 수직으로 세워지는 수직판 형태의 방열플레이트(210)에 일체로 연결시키게 된다.
따라서, 각 칩(202a~202n)에서 발생된 열이 히트 스프레더(208)를 통해 외부로 방출될 수 있고, 특히 더욱 큰 방열 면적을 갖는 방열 플레이트(210)를 통해 칩에서 발생된 열이 보다 용이하게 외부로 방출될 수 있다.
한편, 본 발명의 제2실시예에 따르면, 칩에서 발생된 열의 방출 효과를 보다 극대화시키기 위하여, 상기 방열 플레이트(210)의 외표면에 펠티어 소자(212)가 부착된다.
즉, 상기 펠티어 소자(212)는 펠티어 효과를 이용한 열전소자 쿨러(TEC: Thermoelectric Cooler)로서, 펠티어소자(212)의 흡열측이 방열 플레이트(210)에 접촉되게 하고, 펠티어소자(212)의 발열측이 외부방향을 향하도록 하여, 방열 플레이트(210)로 전달된 열이 펠티어소자(212)의 흡열측에 의하여 빼앗기도록 함으로써, 칩에서 발생된 열의 방출 효과를 보다 극대화시킬 수 있다.
여기서, 본 발명의 제3실시예에 따른 TSV를 이용한 적층 칩 패키지 구조를 설명하면 다음과 같다.
첨부한 도 3a 및 도 3b는 본 발명의 제3실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도이다.
본 발명의 제3실시예에 따른 패키지는 실리콘 인터포져(308)와 히트 슬러그(310)를 이용하여 열방출 효과를 극대화시킨 구조에 특징이 있다.
먼저, 기판(300)상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아(304)가 형성된 복수개의 반도체 칩(302a~302n)이 적층되되, 각 칩(302a~302n)들 사이중 하나 또는 그 이상의 사이에 다수의 관통홀(306)을 갖는 실리콘 인터포져(308)가 삽입 위치된다.
즉, 기판(300)상의 전도성패턴(301)에 가장 아래쪽 칩(302a)의 관통 실리콘 비아(304)가 전도성의 플립칩(330)을 매개로 전기적으로 연결되며 적층된 후, 가장 아래쪽 칩(302a)상에 또 다른 칩(302b)이 적층되되 관통 실리콘 비아(304)끼리 전도성범프(320)를 매개로 전기적으로 연결되는 등, 이렇게 각 칩(302a~302n)의 관통 실리콘 비아(304)끼리 전도성범프(320)로 연결시키는 동일한 적층 반복 과정을 통해, 다수개의 칩(302a~302n)들이 상호간에 전기적으로 연결되며 적층된다.
이때, 각 칩(302a~302n)들 사이중 하나 또는 그 이상의 사이에 다수의 관통홀(306)을 갖는 실리콘 인터포져(308)가 삽입 위치되도록 하고, 실리콘 인터포져(308)는 각 칩(302a~302n)에 비해 보다 큰 면적을 갖는 것으로 채택하여 그 테두리가 각 칩(302a~302n)으로부터 돌출되돌고 한다.
특히, 적층된 칩(302a~302n)들중 가장 위쪽 칩(302n)의 상면에 히트 슬러그(310)가 적층 부착되는 바, 이 히트 슬러그(310)의 저면에는 인터포져(308)의 테두리 상면에 안착 지지되는 복수개의 다리(312)가 일체로 형성된다.
이때, 각 칩(302a~302n)간의 전기적 연결수단인 전도성범프(320)는 실리콘 인터포져(308)의 관통홀(306)내에 위치되도록 하여, 실리콘 인터포져(308)와 각 전도성범프(320)간에 접촉 간섭이 발생되지 않도록 한다.
따라서, 칩(302a~302n)들에서 발생된 열이 실리콘 인터포져(308)를 경유하여 히트슬러그(310)를 통해 외부로 용이하게 방출된다.
한편, 본 발명의 제3실시예에 따르면, 상기 히트 슬러그(310)의 다리(312)들중 몇개를 실리콘 인터포져(308)를 관통하여 아래쪽으로 연장시키는 동시에 기판(300)상의 전도성패턴(301)에 접지 연결되도록 함으로써, 칩(302a~302n)들에서 발생된 열이 실리콘 인터포져(308)를 경유하여 히트슬러그(310)를 통해 외부로 방출되는 동시에 기판(300)의 접지용 전도성패턴(301)으로도 방출되어, 칩에서 발생되는 열 방출 효과를 더욱 크게 얻어낼 수 있다.
여기서, 본 발명의 제4실시예에 따른 TSV를 이용한 적층 칩 패키지 구조를 설명하면 다음과 같다.
첨부한 도 4a 내지 도 4c는 본 발명의 제4실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도이다.
본 발명의 제4실시예에 따른 TSV를 이용한 적층 칩 패키지는 냉매 및 방열판을 이용한 열방출수단 또는 히트스프레더 및 방열판을 이용한 열방출수단을 부가시킨 점에 특징이 있다.
상기 기판(400)상에 관통 실리콘 비아(404)가 형성된 복수개의 반도체 칩(402a~402n)이 전기적 신호 교환 가능하게 적층된다.
즉, 기판(400)상의 전도성패턴(401)에 가장 아래쪽 칩(402a)의 관통 실리콘 비아(404)가 전도성의 플립칩(440)을 매개로 전기적으로 연결되며 적층된 후, 가장 아래쪽 칩(402a)상에 또 다른 칩(402b)이 적층되되 관통 실리콘 비아(404)끼리 전도성범프(430)를 매개로 전기적으로 연결되는 등, 이렇게 각 칩(402a~402n)의 관통 실리콘 비아(404)끼리 전도성범프(430)로 연결시키는 동일한 적층 반복 과정을 통해, 다수개의 칩(402a~402n)들이 상호간에 전기적으로 연결되며 적층된다.
이때, 상기 적층된 칩(402a~402n)들 사이 또는 외곽에 열방출수단(410)이 탑재된다.
본 발명의 제4실시예에 따른 열방출수단(410)의 일 구현예로서, 수평판(412)과 수직판(414)으로 이루어진 히트 스프레더(416)를 채택하게 된다.
상기 히트 스프레더(416)의 수평판(412)은 적층된 칩(402a~402n)들 사이에 삽입 배열되되, 각 칩의 관통 실리콘 비아(404)를 연결하는 전도성범프(430)가 내재되는 다수의 관통홀이 형성된 구조로서, 각 칩(402a~402n)보다 큰 면적으로 채택된다.
또한, 상기 히트 스프레더(416)의 수직판(414)은 각 칩(402a~402n)에서 돌출된 수평판(412)의 테두리단을 일체로 연결하면서 그 하단이 기판(400)상의 전도성패턴(401)에 접지 연결된다.
또한, 상기 히트 스프레더(416)의 가장 위쪽 수평판(412)의 외표면과, 수직판(414)의 외표면에 걸쳐 다수의 방열핀을 갖는 방열판(418)이 더 부착된다.
따라서, 각 칩(402a~402n)에서 발생된 열이 히트 스프레더(416)의 수평 판(412) 및 수직판(414)을 통해 외부로 방출될 수 있고, 또한 히트 스프레더(416)로 전달된 열이 방열판(418)을 통해 보다 용이하게 방출될 수 있다.
본 발명의 제4실시예에 따른 열방출수단(410)의 다른 구현예는 적층된 칩(402a~402n)들의 측면 및 가장 위쪽의 칩 상면에 걸쳐 냉매가 충진되어 있는 열전도성 냉매관(420)을 부착하고, 열전도성 냉매관(420)의 상면 및 측면에 걸쳐 다수의 방열핀을 갖는 방열판(422)을 밀착시켜 부착시킨 점에 특징이 있다.
선택적으로, 상기 열전도성 냉매관(420)을 밀폐형으로 채택하여, 그 내부에 겔(gel) 타입의 냉매를 충진하여 칩에서 발생되는 열을 흡열하여 방출시킬 수 있다.
또는, 상기 열전도성 냉매관(420)을 냉매 충진 및 순환을 위한 주입관(424) 및 배출관(425)이 형성된 것으로 채택하고, 주입관(424)에는 냉매탱크(426)의 냉매를 펌핑하는 순환펌프(428)가 연결되도록 하고, 배출관(425)에는 냉매가 복귀 저장되는 냉매탱크(426)와 연결되도록 한다.
이에, 상기 순환펌프(428)의 구동에 의하여 냉매탱크(426)내의 냉매가 열전도성 냉매관(420)의 주입관(424)을 유입된 후, 배출관(425)을 통해 냉매탱크(426)로 순환되도록 함으로써, 순환하는 냉매가 칩에서 발생되는 열을 흡열하여 외부로 방출시키게 되고, 또한 열전도성 냉매관(420)에서 흡열된 열은 열전도성 냉매관(420)에 밀착된 방열판(422)을 통해 보다 용이하게 외부로 방출될 수 있다.
여기서, 상기한 본 발명의 제1 내지 제4실시예에 적용 가능한 전자파 차폐 구조 및 칩 적층 구조를 설명하면 다음과 같다.
첨부한 도 5 및 도 6은 본 발명의 각 실시예에 적용 가능한 전자파 차폐 구조 및 칩 적층 구조를 나타낸 단면도이다.
도 5에 도시된 바와 같이, 전술한 제1 내지 제4실시예의 패키지는 TSV 즉, 관통 실리콘 비아를 통해 전기적으로 연결되며 적층된 패키지이다.
다시 한 번 설명하면, 기판(500)상에 다수의 관통 실리콘 비아(504)를 갖는 칩(502a~502n)들을 적층시키되, 기판(500)상의 전도성패턴(501)에 가장 아래쪽 칩(502a)의 관통 실리콘 비아(504)가 전도성의 플립칩(508)을 매개로 전기적으로 연결되며 적층된 후, 가장 아래쪽 칩(502a)상에 또 다른 칩(502b)이 적층되되 관통 실리콘 비아(504)끼리 전도성범프(506)를 매개로 전기적으로 연결되는 등, 이렇게 각 칩(502a~502n)의 관통 실리콘 비아(504)끼리 전도성범프(506)로 연결시키는 동일한 적층 반복 과정을 통해, 다수개의 칩(502a~502n)들이 상호간에 전기적으로 연결되며 적층된다.
위와 같은 칩 적층 구조를 갖는 제1 내지 제4실시예의 반도체 패키지에 전체를 감싸는 형태가 아닌 비아홀 형태의 전자파 차폐수단이 부가될 수 있는 바, 첨부한 도 5에 도시된 바와 같이 관통 실리콘 비아가 형성되지 않은 영역에 별도의 전자파 차폐용 비아홀(510)을 가공한 후, 그 내부에 전자파 차폐물질을 충진시켜, 기판(500)의 전도성패턴(501)에 접지 연결시킴으로써, 외부소자(예를 들어, 마더보드에 함께 탑재된 전자 소자 등)로부터의 전자파를 접지시켜 제거할 수 있다.
첨부한 도 6에 도시된 패키지도 전술한 제1 내지 제4실시예의 반도체 패키지와 같이, TSV 즉, 관통 실리콘 비아를 통해 전기적으로 연결되며 적층된 패키지로 서, 서로 다른 크기 및 기능을 갖는 칩도 관통 실리콘 비아를 통해 적층시킬 수 있다.
먼저, 다수의 관통 실리콘 비아(610)가 형성되고, 그 상면에 안착홈(608)이 형성된 제1칩(602)을 기판(600)상에 플립칩(616)을 이용하여 전기적으로 연결하며 적층시킨다.
다음으로, 상기 제1칩(602)의 안착홈(608)내에 관통 실리콘 비아(610)를 갖는 제2칩(604)을 부착시키되, 관통 실리콘 비아(610)끼리 전도성범프(614)를 매개로 연결시킨다.
이때, 상기 제1칩(602)의 안착홈(608) 내벽과 제2칩(602)의 외측면 사이에는 절연재(618)가 충진되고, 서로 동일 수평선을 이루는 상기 제1칩(602)과 제2칩(604)의 상면에 걸쳐 서로 일체로 연결되는 소정 회로배열의 재배선(612)이 형성된다.
이어서, 상기 제1칩(602)과 제2칩(604)의 상면에 걸쳐, 관통 실리콘 비아(610)를 갖는 보다 큰 크기의 제3칩(606)이 적층되는 바, 제1칩(602)의 관통 실리콘 비아(610)와 제3칩(606)의 관통 실리콘 비아(610)간, 그리고 제2칩(604)의 재배선(612)과 제3칩(606)의 관통 실리콘 비아(610)간이 전도성범프(614)를 매개로 전기적으로 연결되며 적층된다.
이와 같이, 상기한 제1 내지 제4실시예의 반도체 패키지에 열방출수단 이외에 비아홀 형태의 전자파 차폐수단을 부가하여, 외부소자로부터의 전자파를 접지시켜 제거할 수 있고, 또한 서로 다른 크기 및 기능을 갖는 다수의 칩을 관통 실리콘 비아를 이용하여 여러가지 형태로 적층시킬 수 있다.
도 1a 및 도 1b는 본 발명의 제1실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도,
도 2a 내지 도 2c는 본 발명의 제2실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도,
도 3a 및 도 3b는 본 발명의 제3실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도,
도 4a 및 도 4c는 본 발명의 제4실시예에 따른 TSV를 이용한 적층 칩 패키지를 나타내는 단면도,
도 5 및 도 6은 본 발명의 각 실시예에 적용 가능한 전자파 차폐 구조 및 칩 적층 구조를 나타낸 단면도,
도 7은 종래의 관통 실리콘 비아가 형성된 칩과 그 적층 구조를 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 101 : 전도성패턴
102a~102n : 액티브 칩 103 : 관통 실리콘 비아
104a~104n : 더미칩 106 : 제1재배선
108 : 제2재배선 110 : 전도성범프
112 : 열전도성 몰딩수지 114 : 관통 실리콘 비아
120 : 플립칩
200 : 기판 201 : 전도성패턴
202a~202n :반도체 칩 204 : 관통 실리콘 비아
206 : 관통홀 208 : 히트 스프레더
210 : 방열플레이트 212 : 펠티어 소자
220 : 전도성범프 230 : 플립칩
300 : 기판 301 : 전도성패턴
302a~302n : 반도체 칩 304 : 관통 실리콘 비아
306 : 관통홀 308 : 실리콘 인터포져
310 : 히트 슬러그 312 : 다리
320 : 전도성범프 330 : 플립칩
400 : 기판 401 : 전도성패턴
402a~402n : 반도체 칩 404 : 관통 실리콘 비아
410 : 열방출수단 412 : 수평판
414 : 수직판 416 : 히트 스프레더
418 : 방열판 420 : 열전도성 냉매관
422 : 방열판 424 : 주입관
425 : 배출관 426 : 냉매탱크
428 : 순환펌프 430 : 전도성범프
440 : 플립칩
500 : 기판 501 : 전도성패턴
502a~502n : 반도체 칩 504 : 관통 실리콘 비아
506 : 전도성범프 508 : 플립칩
510 : 전자파 차폐용 비아홀
600 : 기판 601 : 전도성패턴
602 : 제1칩 604 : 제2칩
606 : 제3칩 608 : 안착홈
610 : 관통 실리콘 비아 612 : 재배선
614 : 전도성범프 616 : 플립칩
618 : 절연재
Claims (10)
- 기판(100)과;상기 기판(100)의 일부면적에 걸쳐 전기적 신호 교환 가능하게 적층되는 복수개의 액티브 칩(102a~102n)과;상기 기판(100)의 나머지 면적에 걸쳐 적층되는 관통 실리콘 비아(103)를 갖는 더미칩(104a~104n)과;상기 액티브 칩(102a~102n)들중 가장 위쪽(102n)을 제외한 나머지 액티브 칩(102a~102c)의 상면인 비활성면에 걸쳐 소정의 배열로 형성되는 제1재배선(106)과;상기 액티브 칩(102b~102n)의 저면인 활성면에 형성된 본딩패드와, 그 아래쪽에 적층되는 액티브 칩(102a~102c)의 제1재배선(106)간에 연결되는 전도성범프(110)와;상기 제1재배선(106)과 일체로 연결되면서 상기 제1재배선(106)이 형성된 액티브 칩(102b~102n)과 동일선상에 위치되는 더미칩(104a~104n) 상면에 소정 배열로 형성되되, 더미칩(104a~104n)의 관통 실리콘 비아(103)와 통전 가능하게 연결되는 제2재배선(108)과;상기 기판(100)상에 몰딩되어 상기 액티브 칩(102a~102n) 및 더미칩(104a~104n)들을 봉지하는 열전도성 몰딩수지(112);를 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지.
- 청구항 1에 있어서,상기 각 액티브 칩(102a~102c)에 관통 실리콘 비아(114)를 더 형성하고, 각 관통 실리콘 비아(114)를 전도성 범프(110)로 연결하여 액티브 칩(102a~102n)들간의 전기적 신호 교환이 이루어지도록 한 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지.
- 기판(200)과;상기 기판(200)상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아(204)가 형성된 복수개의 반도체 칩(202a~202n)과;상기 적층된 칩(202a~202n)들 사이에 삽입 배열되되, 각 칩의 관통 실리콘 비아(204)가 형성된 위치에 관통홀(206)이 형성된 히트 스프레더(208)와;상기 기판(200)상에 수직으로 세워지는 동시에 각 히트 스프레더(208)의 사방 테두리에 일체로 연결되는 방열플레이트(210);를 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지.
- 청구항 3에 있어서,상기 방열플레이트(210)의 외표면에는 펠티어 소자(212)가 더 부착된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지.
- 기판(300)과;상기 기판(300)상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아(304)가 형성된 복수개의 반도체 칩(302a~302n)과;상기 적층된 칩(302a~302n)들 사이에 삽입 배열되되, 각 칩의 관통 실리콘 비아(304)가 형성된 위치에 관통홀(306)이 형성된 실리콘 인터포져(308)와;상기 적층된 칩(302a~302n)들중 가장 위쪽 칩(302n)의 상면에 적층 부착되고, 그 저면에는 인터포져(308)의 테두리 상면에 안착 지지되는 복수개의 다리(312)를 갖는 히트 슬러그(310);를 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지.
- 청구항 5에 있어서,상기 히트 슬러그(310)의 다리(312)들중 몇개는 실리콘 인터포져(308)를 관통하여 기판(300)상의 전도성패턴(301)에 접지 연결되는 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지.
- 기판(400)과;상기 기판(400)상에 전기적 신호 교환 가능하게 적층되는 관통 실리콘 비아(404)가 형성된 복수개의 반도체 칩(402a~402n)과;상기 적층된 칩(402a~402n)들 사이 또는 외곽에 배열되는 열방출수단(410);을 포함하여 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지.
- 청구항 7에 있어서, 상기 열방출수단(410):적층된 칩(402a~402n)들 사이에 삽입 배열되되 각 칩의 관통 실리콘 비아(404)가 형성된 위치에 관통홀이 형성된 수평판(412)과, 각 수평판(412)들의 테두리에 일체로 연결되는 동시에 그 하단이 기판(400)상의 전도성패턴(401)에 접지 연결되는 수직판(414)으로 이루어진 히트 스프레더(416)와;상기 히트 스프레더(416)의 가장 위쪽 수평판(412)의 외표면과, 수직판(414)의 외표면에 걸쳐 부착되는 방열판(418);으로 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지.
- 청구항 7에 있어서, 상기 열방출수단(410)은:적층된 칩(402a~402n)들의 측면 및 가장 위쪽의 칩 상면에 걸쳐 부착되며, 냉매가 충진되어 있는 열전도성 냉매관(420)과;상기 열전도성 냉매관(420)의 상면 및 측면에 걸쳐 부착되는 방열판(422);으로 구성된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지.
- 청구항 9에 있어서,상기 열전도성 냉매관(420)에는 냉매 충진 및 순환을 위한 주입관(424) 및 배출관(425)이 형성되고, 주입관(424)에는 냉매탱크(426)의 냉매를 펌핑하는 순환펌프(428)가 연결되고, 배출관(425)은 냉매가 복귀 저장되도록 냉매탱크(426)와 연결된 것을 특징으로 하는 TSV를 이용한 적층 칩 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090090837A KR101046252B1 (ko) | 2009-09-25 | 2009-09-25 | Ｔｓｖ를 이용한 적층 칩 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090090837A KR101046252B1 (ko) | 2009-09-25 | 2009-09-25 | Ｔｓｖ를 이용한 적층 칩 패키지 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110036771A Division KR20110044963A (ko) | 2011-04-20 | 2011-04-20 | Ｔｓｖ를 이용한 적층 칩 패키지 |
| KR1020110036772A Division KR101056750B1 (ko) | 2011-04-20 | 2011-04-20 | Ｔｓｖ를 이용한 적층 칩 패키지 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110033367A true KR20110033367A (ko) | 2011-03-31 |
| KR101046252B1 KR101046252B1 (ko) | 2011-07-04 |
Family
ID=43937774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090090837A KR101046252B1 (ko) | 2009-09-25 | 2009-09-25 | Ｔｓｖ를 이용한 적층 칩 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101046252B1 (ko) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150038067A (ko) * | 2012-07-12 | 2015-04-08 | 마이크론 테크놀로지, 인크. | 단열 물질을 포함하는 반도체 장치 패키지 및 이러한 반도체 패키지를 만들고 이용하는 방법 |
| US9054228B2 (en) | 2013-04-05 | 2015-06-09 | Samsung Electronics Co., Ltd. | Semiconductor packages including a heat spreader and methods of forming the same |
| KR20160035799A (ko) * | 2014-09-24 | 2016-04-01 | 삼성전자주식회사 | 반도체 패키지의 멀티 적층체 |
| KR20160049616A (ko) * | 2014-10-27 | 2016-05-10 | 삼성전자주식회사 | 반도체 패키지 |
| US9767061B2 (en) | 2013-10-21 | 2017-09-19 | Samsung Electronics Co., Ltd. | Electronic device |
| US10049999B2 (en) | 2013-10-18 | 2018-08-14 | Samsung Electronics Co., Ltd. | Electronic device |
| CN110808233A (zh) * | 2019-12-12 | 2020-02-18 | 上海先方半导体有限公司 | 一种用于系统散热的封装结构及其封装工艺 |
| US10867955B2 (en) | 2018-09-27 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure having adhesive layer surrounded dam structure |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210090522A (ko) | 2020-01-10 | 2021-07-20 | 에스케이하이닉스 주식회사 | 인터포즈 브리지를 가진 모듈들이 스택된 반도체 패키지 |
| KR20210107454A (ko) | 2020-02-24 | 2021-09-01 | 에스케이하이닉스 주식회사 | 인터포즈 브리지 및 반도체 다이들을 포함한 스택 모듈들이 스택된 반도체 패키지 |
| KR102558916B1 (ko) | 2021-10-19 | 2023-07-25 | 한국과학기술원 | 더미 구조물을 포함하는 반도체 장치 및 그 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4086068B2 (ja) | 2004-12-27 | 2008-05-14 | 日本電気株式会社 | 半導体装置 |
| KR100842910B1 (ko) * | 2006-06-29 | 2008-07-02 | 주식회사 하이닉스반도체 | 스택 패키지 |
| KR100873843B1 (ko) | 2007-02-27 | 2008-12-15 | 한국생산기술연구원 | 반도체소자의 수냉식 냉각장치 |
-
2009
- 2009-09-25 KR KR1020090090837A patent/KR101046252B1/ko active IP Right Grant
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150038067A (ko) * | 2012-07-12 | 2015-04-08 | 마이크론 테크놀로지, 인크. | 단열 물질을 포함하는 반도체 장치 패키지 및 이러한 반도체 패키지를 만들고 이용하는 방법 |
| CN104620375A (zh) * | 2012-07-12 | 2015-05-13 | 美光科技公司 | 包含绝热材料的半导体装置封装以及制作及使用此类半导体封装的方法 |
| US9054228B2 (en) | 2013-04-05 | 2015-06-09 | Samsung Electronics Co., Ltd. | Semiconductor packages including a heat spreader and methods of forming the same |
| US10049999B2 (en) | 2013-10-18 | 2018-08-14 | Samsung Electronics Co., Ltd. | Electronic device |
| US9767061B2 (en) | 2013-10-21 | 2017-09-19 | Samsung Electronics Co., Ltd. | Electronic device |
| KR20160035799A (ko) * | 2014-09-24 | 2016-04-01 | 삼성전자주식회사 | 반도체 패키지의 멀티 적층체 |
| KR20160049616A (ko) * | 2014-10-27 | 2016-05-10 | 삼성전자주식회사 | 반도체 패키지 |
| US10867955B2 (en) | 2018-09-27 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure having adhesive layer surrounded dam structure |
| CN110808233A (zh) * | 2019-12-12 | 2020-02-18 | 上海先方半导体有限公司 | 一种用于系统散热的封装结构及其封装工艺 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101046252B1 (ko) | 2011-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101046252B1 (ko) | Ｔｓｖ를 이용한 적층 칩 패키지 | |
| US11177434B2 (en) | Chip package | |
| KR101461630B1 (ko) | 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법 | |
| KR100586698B1 (ko) | 수직 실장된 반도체 칩 패키지를 갖는 반도체 모듈 | |
| US20140133105A1 (en) | Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure | |
| TWI685923B (zh) | 半導體封裝 | |
| KR101056750B1 (ko) | Ｔｓｖ를 이용한 적층 칩 패키지 | |
| EP3091573A2 (en) | Semiconductor chip package assembly with improved heat dissipation performance | |
| US20150348940A1 (en) | Structure and method for integrated circuits packaging with increased density | |
| KR20140057565A (ko) | 패키지 온 패키지 구조 | |
| KR102170197B1 (ko) | 패키지 온 패키지 구조들 | |
| US9917073B2 (en) | Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package | |
| US12074148B2 (en) | Heat dissipation in semiconductor packages and methods of forming same | |
| US20120168936A1 (en) | Multi-chip stack package structure and fabrication method thereof | |
| KR20110036150A (ko) | 열방출 수단을 갖는 적층 칩 반도체 패키지 | |
| KR20110044963A (ko) | Ｔｓｖ를 이용한 적층 칩 패키지 | |
| KR20230122825A (ko) | 반도체 패키지 | |
| US11749583B2 (en) | Electronic package and method for manufacturing the same | |
| CN112420628B (zh) | 半导体封装件 | |
| KR100851108B1 (ko) | 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법 | |
| CN116779556A (zh) | 半导体封装件及其形成方法 | |
| CN118507438A (zh) | 电子封装件及其制法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| A107 | Divisional application of patent | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140603 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150603 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160602 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170612 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20180612 Year of fee payment: 8 |