KR20110023761A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20110023761A
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도미오 이와사끼
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 밀봉체를 구비한 반도체 장치에서, 리드와 밀봉체(몰드 밀봉체)의 밀착성을 향상시켜, 박리를 일으키지 않는 반도체 장치를 제공하는 데에 있다. 반도체 칩(5)과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드(3)와, 상기 반도체 칩을 밀봉하는 밀봉체(2)를 구비한 반도체 장치에서, 리드(3)와 밀봉 밀봉체(몰드 밀봉체)의 밀착성을 향상시키기 위해, 리드(3)의 표면 재료와 밀봉체(2)의 조합으로 하여, 격자 정합성이 좋은 재료의 조합을 이용하여, 아센류를 주구성 재료로 하는 밀봉체(2)를 이용한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH ACENE HEAT SPREADER}
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 특히, 유기물을 반도체 칩을 밀봉하는 밀봉체로서 사용하는 구조를 갖는 반도체 장치 및 그 제조에 적용하기에 유효한 기술에 관한 것이다.
특허 문헌 1(일본 특허 공개 평9-195068호 공보)에는, Cu 합금으로 이루어지는 리드 모재에 기초(下地) 도금으로서 Cu 스트라이크 도금을 한 후에 와이어 본딩용 또는 다이 본딩용의 은, 금, 팔라듐 등을 부분 도금하고, 리드가 접속된 반도체 칩을 밀봉체 등으로 밀봉하는 방법이 공개되어 있다. 또한, 특허 문헌 2(일본 특허 공개 제2003-282798호 공보)에는, 방열성을 향상시키기 위해, 열 전도율이 높은 열 경화성 수지를 매트릭스로 하고, 무기 세라믹스 분말을 필러(충전재)로 한 밀봉체를 이용하는 반도체 장치가 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 평9-195068호 공보 [특허 문헌 2] 일본 특허 공개 제2003-282798호 공보
최근 휴대 기기의 발달에 수반하여, 고성능화, 소형 경량화의 니즈로부터, 반도체 장치에서의 실장 밀도가 점점 더 증대되고 있다. 그것에 따라, 패키지 구조도, DIP(Dual Inline Plastic Package), SOP(Small Outline Plastic Package), SOJ(Small Outline J-lead Plastic Package), QFP(Quad Flat Plastic Package), TSOP(Thin Small Out-line Plastic Package), TSOJ(Thin Small Outline J-lead Plastic Package), TQFP(Thin Quad Flat Plastic Package)로 다양한 구조가 개발되고 있다. 이러한 중에서, 칩의 발열 밀도가 증가해 오고 있으므로, 특허 문헌 2(일본 특허 공개 제2003-282798호 공보)에 기재되어 있는 바와 같은 열 전도율이 높은 열 경화성 수지를 매트릭스로 하고, 무기 세라믹스 분말을 필러(충전재)로 한 밀봉체를 이용하여도, 충분한 방열성을 확보할 수 없게 되고 있다.
따라서, 본 발명의 목적은, 방열성을 향상시킨 반도체 장치를 제공하는 데에 있다. 또한, 본 발명의 목적은, 방열성을 향상시킨 반도체 장치의 제조 방법을 제공하는 데에 있다.
반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 밀봉체를 구비한 반도체 장치에서, 발명자들은, 방열성을 향상시키기 위한 수단을 얻기 위해 예의 연구를 행한 결과, 리드의 표면 재료와 밀봉체용 매트릭스 유기물의 조합으로 하여, 리드 표면 재료와 밀봉체 매트릭스 유기물의 계면부 영율이, 리드 표면 재료의 영율보다도 작고, 밀봉체용 매트릭스 유기물의 영율보다도 커지는 조합을 이용하는 것이 유효한 것을 발견하였다. 또한, 밀봉체용 매트릭스 유기물과 그 중에 충전재(필러)로서 함유시키는 무기 세라믹스 분말의 조합으로 하여, 무기 세라믹스(ceramics) 분말과 밀봉체용 매트릭스 유기물의 계면부 영율이, 무기 세라믹스 분말의 영율보다도 작고, 밀봉체용 매트릭스 유기물의 영율(Young's modulus)보다도 크게 되는 조합을 이용하는 것이 유효한 것을 발견하였다.
구체적으로는,
(1) 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 밀봉체를 구비한 반도체 장치에서, 상기 밀봉체로서 아센류를 매트릭스 유기물로 하는 재료를 사용하는 것이 유효하다.
(2) 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 밀봉체를 구비한 반도체 장치에서, 상기 밀봉체로서 테트라센, 펜타센, 헥사센의 군으로부터 선택되는 적어도 하나의 아센류를 매트릭스 유기물로 하는 재료를 사용하는 것이 유효하다.
(3) 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 밀봉체를 구비한 반도체 장치에서, 상기 밀봉체로서 테트라센, 펜타센, 헥사센의 군으로부터 선택되는 적어도 하나의 아센류를 매트릭스 유기물로 하는 재료를 사용하고, 상기 밀봉체에 무기 세라믹스 분말을 필러(충전재)로서 함유시키는 것이 유효하다.
(4) 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 밀봉체를 구비한 반도체 장치에서, 상기 밀봉체로서 테트라센, 펜타센, 헥사센의 군으로부터 선택되는 적어도 하나의 아센류를 매트릭스 유기물로 하는 재료를 사용하고, 상기 밀봉체에 질화 붕소, 질화 알루미늄의 군으로부터 선택되는 적어도 하나로 이루어지는 무기 세라믹스 분말을 필러(충전재)로서 함유시키는 것이 유효하다.
(5) 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 밀봉체를 구비한 반도체 장치에서, 상기 밀봉체로서 테트라센, 펜타센, 헥사센의 군으로부터 선택되는 적어도 하나의 아센(acene)류를 매트릭스 유기물로 하는 재료를 사용하고, 상기 아센류가 갖는 CH의 본드 중 12％ 이상 85％ 이하를 COOH, COH, CNH2, CS로 치환하고, 상기 밀봉체에 질화 붕소, 질화 알루미늄의 군으로부터 선택되는 적어도 하나로 이루어지는 무기 세라믹스 분말을 필러(충전재)로서 함유시키는 것이 더 유효하다.
(6) 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 밀봉체를 구비하고, 상기 복수의 리드의 각각의 일부가 상기 밀봉체로부터 노출되는 아우터 리드 부분과 밀봉체에 매립된 이너 리드 부분을 갖는 반도체 장치에서, 상기 밀봉체로서 테트라센, 펜타센, 헥사센의 군으로부터 선택되는 적어도 하나의 아센류를 매트릭스 유기물로 하는 재료를 사용하고, 상기 아센류가 갖는 CH의 본드 중 12％ 이상 85％ 이하를 COOH, COH, CNH2, CS로 치환하고, 상기 밀봉체에 질화 붕소, 질화 알루미늄의 군으로부터 선택되는 적어도 하나로 이루어지는 무기 세라믹스 분말을 필러(충전재)로서 함유시키고, 또한 상기 밀봉체에 에폭시 수지, 폴리에스테르 수지, 페놀 수지, 아크릴 수지의 군으로부터 선택되는 적어도 하나로 이루어지는 수지를 첨가물로서 함유시키고, 상기 이너 리드 부분의 표면 재료에 구리 또는 팔라듐을 주구성 재료로 하는 재료를 사용하는 것이 더 유효하다.
본 발명에 따르면, 방열성을 향상시켜, 불량을 일으키지 않는 반도체 장치를 제공할 수 있다. 또한, 본 발명의 목적은, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 본 발명의 목적은, 수율이 높은 반도체 제조 방법을 제공할 수 있다.
도 1은 본 발명의 실시 형태 1에서의 반도체 장치의 외관을 도시하는 도면.
도 2는 도 1의 A-B선으로 절단한 단면을 도시하는 단면도.
도 3은 도 2에 도시한 반도체 장치에 형성되어 있는 탭의 일부를 확대한 단면도.
도 4는 도 3의 주위를 포함하여 상세하게 도시한 종래 구조의 도면.
도 5는 종래 구조에 대해서, 영율의 관계를 설명하는 도면.
도 6은 도 3의 주위를 포함하여 상세하게 도시한 본 발명의 구조를 도시하는 도면.
도 7은 본 발명의 구조에 대해서, 영율의 관계를 설명하는 도면.
도 8은 본 발명의 계면의 영율에 대한 효과를 도시하는 도면.
도 9는 본 발명의 계면의 열 전도율(thermal conductivity)에 대한 효과를 도시하는 도면.
도 10은 본 발명의 계면의 영율에 대한 효과를 도시하는 도면.
도 11은 본 발명의 계면의 열 전도율에 대한 효과를 도시하는 도면.
도 12는 본 발명의 펜타센 CH 본드 치환율과 유전율의 비를 도시하는 도면.
도 13은 실시 형태 1에서의 반도체 장치의 제조 공정을 도시하는 도면으로서, 다이싱을 설명하는 도면.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정을 도시하는 도면으로서, 리드 프레임 위에 반도체 칩을 탑재하는 공정을 도시하는 도면.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정을 도시하는 도면으로서, 반도체 칩과 리드를 와이어로 전기적으로 접속하는 공정을 도시하는 도면.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정을 도시하는 도면으로서, 반도체 칩을 수지로 밀봉하는 공정을 도시하는 도면.
도 17은 실시 형태 1에서의 반도체 장치의 외관을 도시하는 도면.
이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 된다.
또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.
<실시예 1>
이하, 본 발명의 실시 형태를 도면에 나타낸 실시예에 의해 상세하게 설명한다.
우선, 본 발명에서의 제1 실시예인 반도체 장치의 사시도를 도 1에 도시한다. 또한, 도 1의 A-B선으로 절단한 단면도를 도 2에 도시한다. 본 실시예에서의 반도체 장치의 패키지 형태는, QFP(Quad Flat Package)이다.
도 1에 도시한 바와 같이, 본 실시 형태 1에서의 반도체 장치(1)는, 유기물을 매트릭스 재료(Matrix material)로 하는 밀봉체(2)로 덮여져 있고, 이 밀봉체(2)의 4측면으로부터 리드(3)가 돌출되어 있다. 리드(3)는, L자형으로 구부러진 구조를 하고 있다.
또한, 도 2에 도시한 바와 같이, 리드(3)는, 밀봉체(2)의 측면으로부터 돌출되어 있는 아우터 리드(3a)와 밀봉체(2)의 내부에 형성되어 있는 이너 리드(3b)로부터 구성되어 있다. 좌우의 이너 리드(3b) 사이에 끼워진(복수의 이너 리드(3b)로 둘러싸여진) 중앙부에는, 탭(4)이 형성되어 있고, 이 탭(4) 위에 반도체 칩(5)이 배치되어 있다. 반도체 칩(5)에는, MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 회로 소자나 배선이 형성되어 있고, 최상층에 본딩 패드(5a)가 형성되어 있다. 본딩 패드(5a) 위는, 와이어(6)와 접속되어 있고, 이 와이어(6)는 이너 리드(3b)에 접속되어 있다.
도 3은, 도 2의 영역 C를 확대한 도면이다. 즉, 도 3은, 밀봉체(2)에 매립되어 있는 탭(4)을 확대한 단면도이다. 또한, 이너 리드(3b)를 확대한 단면도도 도 3과 마찬가지이다. 도 3에 도시한 바와 같이, 탭(4)의 표면(이면도 포함함)에는, 표면층(10)이 형성되어 있다. 또한, 이너 리드(3b)의 표면(이면도 포함함)에도 표면층(10)이 형성되어 있다. 탭(4) 및 리드(3)는 구리, 동합금, 니켈 합금, 철합금을 주구성 재료로서 구성되어 있다. 또한, 여기서, 주구성 재료라 함은 가장 많이 함유되어 있는 재료를 의미한다. 표면층(10)은, 구리, 팔라듐, 니켈, 백금, 루테늄, 금, 은 등을 주구성 재료로 한다. 본 발명에서는, 이하에 설명한 바와 같이, 탭(4) 및 이너 리드(3b)의 표면(이면도 포함함)으로부터 밀봉체(2)에의 방열성을 향상시키기 위해, 나프탈렌, 안트라센, 테트라센, 펜타센, 헥사센 등의 아센류를 밀봉체(2)의 매트릭스 재료로 한다. 또한, 방열성을 더 향상시키기 위해, 필러(충전재)로서, 질화 붕소, 질화 알루미늄을 함유시킨다.
도 4는 도 3의 주위를 포함하여 상세하게 도시한 종래 구조의 도면이지만, 종래는, 매트릭스 재료(201)로서는, 에폭시 수지, 폴리에스테르 수지, 페놀 수지, 아크릴 수지 등이 이용되고 있었지만, 매트릭스 재료(201)와 탭(4) 및 이너 리드(3b)의 표면(이면도 포함함)과의 계면에서 열의 전도가 잘되지 않고, 최근 증대되고 있는 칩의 발열 밀도에 대해서는 방열성이 충분하지 않게 되어 왔다. 발명자들은, 종래 구조에서 방열성이 충분히 높지 않은 원인을 탐색하기 위해 예의 연구를 행하여, 도 4에 도시한 바와 같은 다음의 관계를 발견하였다. 즉, 탭(4) 및 이너 리드(3b)의 표면 재료인 구리나 팔라듐 등의 금속의 영율 Em(간단하게는 원자간을 연결하는 스프링의 스프링 상수)은 수십 ㎬ 이상으로 크고, 에폭시 수지, 폴리에스테르 수지 등의 수지의 영율 Er은 수 ㎬로 작지만, 이들의 금속과 수지의 계면의 영율 Erm은, 수지의 10분의 1 정도로 되고, 수지보다도 작은 영율로 되게 되는 것이 계면에서의 열 전도가 낮은 원인인 것을 발견하였다. 즉, 도 5에 도시한 바와 같이, 계면에서의 영율 Erm이 매우 작기 때문에(스프링 상수가 매우 작기 때문에), 스프링이 열 진동을 전달하기 어려운 것을 발견하였다. 또는, 종래, 매트릭스 재료(201)로서 이용되어 온 에폭시 수지, 폴리에스테르 수지, 페놀 수지, 아크릴 수지 등과 필러(202)(실리카나 알루미나와 같은 무기 세라믹스 입자)의 계면에서의 열 전달도 충분하지 않게 되어 왔다. 발명자들은, 이 원인을 해명하기 위한 연구도 행하고, 다음의 것을 발견하였다. 즉, 도 4에 도시한 바와 같이, 필러로서 이용되어 온 실리카나 알루미나와 같은 무기 세라믹스 입자의 영율 Ec가 수십 ㎬ 이상으로 크고, 에폭시 수지, 폴리에스테르 수지 등의 수지의 영율 Er은 수 ㎬로 작지만, 이들의 무기 세라믹스 입자와 수지의 계면의 영율 Erc는, 수지의 10분의 1 정도로 되고, 수지보다도 작은 영율로 되게 되는 것이 계면에서의 열 전도가 낮은 원인인 것을 발견하였다. 즉, 도 5에 도시한 바와 같이, 계면에서의 영율 Erc가 매우 작기 때문에(스프링 상수가 매우 작기 때문에), 스프링이 열 진동을 전달하기 어려운 것을 발견하였다. 이상의 원인 해명에 기초하여, 발명자들은, 도 6에 도시한 바와 같은 양호한 영율의 관계를 달성할 수 있는 재료 구성을 발견하기 위한 연구를 행하였다. 양호한 영율의 관계라 함은, 도 6, 도 7에 도시한 바와 같이, 탭(4) 및 이너 리드(3b)의 표면 재료인 금속과 매트릭스 재료(201)의 계면의 영율 Eom이, 탭(4) 및 이너 리드(3b)의 표면 재료인 금속의 영율 Em과 매트릭스 재료(201)의 영율 Eo 중간으로 되는 관계이다. 발명자들이 예의 연구한 결과, 나프탈렌, 안트라센, 테트라센, 펜타센, 헥사센 등의 아센류를 밀봉체(2)의 매트릭스 재료로 함으로써, 양호한 영율의 관계를 달성할 수 있어, 방열성이 양호하게 되는 것을 발견하였다. 이 효과를 도 8에 도시한다. 아센류를 매트릭스 재료(201)로서 이용한 경우에는, 종래, 매트릭스 재료로서 이용되어 온 에폭시 수지, 폴리에스테르 수지, 페놀 수지, 아크릴 수지 등의 수지를 이용하는 것보다도, 계면의 영율이 커지고, 금속(도 8에서는 구리)의 영율(수십 ㎬ 이상)과 매트릭스 재료(수 ㎬ 정도)의 중간 정도의 값으로 되어 있는 것을 도 8로부터 알 수 있다. 또한, 도 9로부터 알 수 있는 바와 같이, 아센류를 매트릭스 재료(201)로서 이용한 경우에는, 종래, 매트릭스 재료로서 이용되어 온 에폭시 수지, 폴리에스테르 수지 등의 수지를 이용하는 것보다도, 계면의 열 전도율이 현격한 차이로 높아진다. 또한, 도 8, 도 9는, 금속이 구리의 경우의 결과이지만, 다른 금속에 대해서도 마찬가지의 효과가 얻어진다. 또한, 동일한 금속이어도, 도금 조건 등 형성 방법의 차이에 따라서, 영율이나 열 전도율이 변하지만, 그런데도 도 8, 도 9와 마찬가지의 효과가 얻어진다. 또한, 특히 효과가 높은 아센류는 이들의 도면으로부터 알 수 있는 바와 같이, 테트라센, 펜타센, 헥사센이다.
전술한 것 외에, 아센류로 이루어지는 매트릭스 재료(201)와 필러(202)의 계면의 영율을 양호하게 하는 필러 재료로서, 질화 붕소, 질화 알루미늄이 유효한 것을 발견하였다. 이 효과를 도 10에 도시한다. 또한, 계면의 열 전도율에 대한 효과를 도 11에 도시한다. 이들의 도면으로부터, 실리카, 알루미나(alumina)보다도, 산화 티탄(titania), 산화 지르코늄(zirconia), 산화 하프늄이 양호하며, 질화 붕소, 질화 알루미늄이 더 양호한 것을 알 수 있다. 질화 붕소, 질화 알루미늄을 이용하면, 도 10과 같은 양호한 영율의 관계에 의해, 열 도전만이 아니라, 밀봉체의 강도가 향상되는 효과도 얻어진다.
이상의 것 외에, 도 12와 같이, 아센류(이 도면에서는 펜타센)가 갖는 CH의 본드 중 12％ 이상 85％ 이하를 COOH, COH, CNH2, CS로 치환하면 유전율이 내려 가는 것을 알 수 있었다. 유전율이 내려 간 쪽이 전기적인 배선 지연이 억제되므로, 전기 특성으로서는 보다 바람직하다. 또한, 도 12에서는, 치환을 행하기 전의 유전율을 1로서 표시하고 있다. 또한, 도 12는, 아센류 중에서 펜타센을 이용한 경우의 도면이지만, 다른 아센류를 이용한 경우에도 마찬가지의 효과가 얻어졌다(도면 생략).
아우터 리드(3a)에 주석(Sn)을 주구성 재료로 하는 도금막을 형성하는 경우가 종래부터 있지만, 이것은 다음과 같은 이유에 의한 것이며, 본 실시예에서도 있는 쪽이 바람직하다. 도 1에 도시한 반도체 장치(1)는, 실장 기판 상에 실장되지만, 이 때, 실장 기판 위에 형성되어 있는 단자와 반도체 장치(1)에 형성되어 있는 리드(3)가 전기적으로 접속된다. 이 단자와 리드(3)와의 전기적인 접속에는, 땜납이 이용된다. 따라서, 구리로 이루어지는 리드(3)를 직접 단자와 땜납으로 접속하는 것도 가능하지만, 리드(3)의 땜납에 대한 습윤성을 향상시키기 위해, 리드(3)의 표면에 도금막(10)이 형성되는 것이다. 이와 같이 리드(3)의 표면에 도금막(10)을 형성함으로써, 리드(3)와 땜납과의 사이의 습윤성이 향상되고, 땜납을 통한 리드(3)와 실장 기판 위의 단자와의 접속 신뢰성을 향상시킬 수 있다. 도금막(10)에는, 땜납과의 습윤성이 양호한 주석을 주재료로 하는 막이 사용된다. 또한, 리드(3)의 표면에 도금막(10)을 형성함으로써, 리드(3)의 부식 방지 및 산화 방지를 도모할 수 있다.
다음으로, 본 실시 형태 1에서의 반도체 장치의 제조 방법에 대해서 설명한다. 본 실시 형태 1의 패키지 형태로서 QFP에 대해서 설명하였지만, 이하에 나타내는 제조 방법에서는 QFP와 동일한 표면 실장형의 패키지 형태인 SOP(Small Outline Package)에 대해서 설명한다. 패키지 형태가 QFP나 SOP이어도 기본적인 제조 공정은 마찬가지이다.
우선, 도 13에서, 반도체 웨이퍼(20)를 준비한다. 반도체 웨이퍼(20)는 복수의 칩 영역으로 구분되어 있고, 복수의 칩 영역의 각각에 LSI(Large Scale Integration Circuit)가 형성되어 있다. LSI는 소위 웨이퍼 프로세스(전공정)로 형성된다. 계속해서, 블레이드(21)에 의해 반도체 웨이퍼(20)를 절단한다. 즉, 반도체 웨이퍼(20)를 칩 영역 단위로 절단함으로써, 반도체 칩을 취득한다. 한편, 반도체 칩을 탑재하기 위한 리드 프레임을 준비한다. 이 리드 프레임(22)은, 예를 들면, 구리를 주재료로 하고 있다. 계속해서, 리드 프레임에 형성되어 있는 리드의 표면에 도금막을 형성한다. 이 도금 공정에서 본 실시 형태 1에서의 기술적 사상이 구현화된다. 예를 들면, 상술한 바와 같이, 리드의 표면에 우선, 전계 도금법에 의해 금막을 형성한다. 그 후, 금막 위에 전해 도금법으로 주석을 주재료로 하는 도금막을 형성한다.
그리고, 도 14에 도시한 바와 같이, 도금 처리한 리드 패턴이 형성되어 있는 리드 프레임(22)의 탭 위에 반도체 칩(20a)을 탑재한다. 반도체 칩(20a)은, 다이 본더에 의해 리드 프레임(22)에 형성되어 있는 탭 위에 탑재된다.
다음으로, 도 15에 도시한 바와 같이, 탭 위에 탑재한 반도체 칩(20a)에 형성되어 있는 패드(도시 생략)와, 리드 프레임(22)에 형성되어 있는 복수의 리드(이너 리드)를 와이어(23)에 의해 접속한다. 와이어(23)는 모세관을 사용함으로써 패드와 리드를 접속한다.
그 후, 도 16에 도시한 바와 같이, 리드 프레임(22)에 탑재된 반도체 칩(20a)과 이너 리드를 포함하는 영역을 밀봉체(24)에 의해 밀봉한다. 밀봉체(24)에 의한 밀봉은, 반도체 칩(20a)을 외력에 의한 충격이나 수분의 침입으로부터 보호하기 위해 행해진다. 밀봉체(24)는, 예를 들면, 도 7에 도시되는 매트릭스 재료(201)인 아센류와 필러인 무기 세라믹스 분말(202)을 녹인 1, 2, 4-트리클로로벤젠 또는 3, 4-디클로로톨루엔을 도포한 후, 180∼200℃의 온도에서 가열하여 용제를 증발시킴으로써 행한다. 또한, 이 후, 종래 이용되고 있었던 세라믹 필러가 포함된 에폭시 수지나 폴리에스테르 수지를, 열 전도성이 나빠지지 않는 100마이크론 정도 이하로 얇게 도포하여 130∼200℃의 온도에서 열 경화시킴으로써, 절연성이 높은 구조를 형성하면 더 좋다.
다음으로, 리드 프레임(22)으로부터 밀봉체(24)로 밀봉한 밀봉체를 개편화한다. 이에 의해, 도 17에 도시한 반도체 장치(25)를 얻을 수 있다. 반도체 장치(25)는, 밀봉체(24)에 의한 밀봉체와, 이 밀봉체로부터 돌출되어 있는 리드(아우터 리드)(26)로 구성된다. 그리고, 밀봉체로부터 돌출되어 있는 리드(26)의 표면에 도금막(도시 생략)이 형성되어 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
본 발명은, 반도체 장치를 제조하는 제조업에 폭 넓게 이용할 수 있다.
1, 25 : 반도체 장치
2, 24 : 밀봉체
3, 26 : 리드
3a : 아우터 리드
3b : 이너 리드
4 : 탭
5, 20a : 반도체 칩
5a : 본딩 패드
6, 23 : 와이어
10, 15 : 도금막
20 : 반도체 웨이퍼
21 : 블레이드
22 : 리드 프레임
201 : 매트릭스 유기물
202 : 세라믹스 분말
a, b, c : 결정축
L,P : 간격

Claims (13)

  1. 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 밀봉체를 구비한 반도체 장치로서, 상기 밀봉체가 아센류를 매트릭스 재료로 하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 밀봉체가, 테트라센, 펜타센, 헥사센의 군으로부터 선택되는 적어도 하나의 아센류를 매트릭스 재료로 하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 밀봉체가, 무기 세라믹스 분말을 필러로서 함유하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 밀봉체가, 질화 붕소, 질화 알루미늄의 군으로부터 선택되는 적어도 하나로 이루어지는 무기 세라믹스 분말을 필러로서 함유하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 아센이 갖는 CH의 본드 중 12％ 이상 85％ 이하가 COOH, COH, CNH2, CS로 치환되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 밀봉체가, 에폭시 수지, 폴리에스테르 수지, 페놀 수지, 아크릴 수지의 군으로부터 선택되는 적어도 하나로 이루어지는 수지를 첨가물로서 함유하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 칩과, 상기 반도체 칩과 전기적으로 접속된, 금속을 주구성 재료로 하는 복수의 리드와, 상기 반도체 칩을 밀봉하는 밀봉체를 구비한 반도체 장치로서, 상기 밀봉체가 아센류를 주구성 재료로 하고, 상기 복수의 리드의 각각의 일부가 상기 밀봉체로부터 노출되는 아우터 리드 부분과 밀봉체에 매립된 이너 리드 부분을 갖고, 또한 상기 이너 리드 부분의 표면 재료가 구리 또는 팔라듐을 주구성 재료로 하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 밀봉체가, 테트라센, 펜타센, 헥사센의 군으로부터 선택되는 적어도 하나의 아센류를 매트릭스 재료로 하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 밀봉체가, 무기 세라믹스 분말을 필러로서 함유하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 밀봉체가, 질화 붕소, 질화 알루미늄의 군으로부터 선택되는 적어도 하나로 이루어지는 무기 세라믹스 분말을 필러로서 함유하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 아센류가 갖는 CH의 본드 중 12％ 이상 85％ 이하가 COOH, COH, CNH2, CS로 치환되는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 밀봉체가, 에폭시 수지, 폴리에스테르 수지, 페놀 수지, 아크릴 수지의 군으로부터 선택되는 적어도 하나로 이루어지는 수지를 첨가물로서 함유하는 것을 특징으로 하는 반도체 장치.
  13. (a) 금속을 주구성 재료로 하는 리드 프레임을 준비하는 공정과,
    (b) 상기 리드 프레임에 형성되어 있는 복수의 리드의 표면에, 구리 또는 팔라듐을 주구성 재료로 하는 도금막을 35℃ 이상에서 형성하는 공정과,
    (c) 상기 리드 프레임의 탭 위에 반도체 칩을 탑재하는 공정과,
    (d) 상기 반도체 칩과, 상기 리드 프레임에 형성되어 있는 상기 복수의 리드를 와이어로 접속하는 공정과,
    (e) 상기 반도체 칩의 주위에, 아센류를 매트릭스 재료로 하는 밀봉체가 용해된 1, 2, 4-트리클로로벤젠 또는 3, 4-디클로로톨루엔을 도포하는 공정과,
    (f) 180∼200℃의 온도에서 가열하여 밀봉체를 형성하는 공정과,
    (g) 상기 리드 프레임을 절단하여 상기 밀봉체를 개편화하는 공정을 포함하고,
    상기 아센류가 테트라센, 펜타센, 헥사센의 군으로부터 선택되는 적어도 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
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