KR20100138953A - 저비용 기판을 구비한 집적 수동 소자 및 그 제조 방법 - Google Patents

저비용 기판을 구비한 집적 수동 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20100138953A
KR20100138953A KR1020107021111A KR20107021111A KR20100138953A KR 20100138953 A KR20100138953 A KR 20100138953A KR 1020107021111 A KR1020107021111 A KR 1020107021111A KR 20107021111 A KR20107021111 A KR 20107021111A KR 20100138953 A KR20100138953 A KR 20100138953A
Authority
KR
South Korea
Prior art keywords
dielectric layer
initial dielectric
substrate
silicon
layer
Prior art date
Application number
KR1020107021111A
Other languages
English (en)
Inventor
테리 케이. 달리
케리 엘. 코스텔로
제임스 지. 코트로나키스
제이슨 알. 펜더
제프 에스. 휴게스
아그니 미트라
아돌포 씨. 레이스
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Publication of KR20100138953A publication Critical patent/KR20100138953A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/016—Thin-film circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명의 일 양상에 따라서 집적 수동 소자(72)와 같은 마이크로전자 어셈블리 제조 방법이 제공된다. 실리콘 기판(20) 위에 예컨대 알루미늄 질화물, 실리콘 질화물, 실리콘 산화물 또는 이들의 조합으로 된 전하 트랩핑 막을 포함하는 절연성 초기 유전체층(32)이 형성된다. 이 초기 유전체층(32) 위에는 적어도 하나의 수동 전자 부품(62)이 형성된다. 실리콘 기판(20)과 접촉하는 초기 유전체층(32)에 실리콘 질화물이나 산화물이 사용되는 실시예에서는 제로 바이어스 부근에서 실리콘 표면(22) 근처에 캐리어 공핍을 제공하는데 도움을 주기 위해 초기 유전체층을 증착하기 전에 실리콘 표면을 표면 손상 유발 처리(예컨대 아르곤 플라즈마)에 노출시킴으로써 실리콘 표면을 전처리하는 것이 바람직하다. 그와 같은 실리콘 기판을 이용하는 집적 수동 소자의 RF 손실은 GaAs 기판으로 얻은 것과 같거나 그보다 더 적다.

Description

저비용 기판을 구비한 집적 수동 소자 및 그 제조 방법{INTEGRATED PASSIVE DEVICE AND METHOD WITH LOW COST SUBSTRATE}
본 발명은 일반적으로 마이크로전자 어셈블리 및 마이크로전자 어셈블리들을 제조하는 방법에 관한 것으로, 특히 저비용 기판을 구비한 집적 수동 소자(IPD) 및 그러한 IPD들을 제조하는 방법에 관한 것이다.
근래, 셀룰러폰과 같은 무선 통신 장치는 장치의 총 크기는 계속 감소해 왔지만 사용자에게 개선된 성능 및 연산력과 함께 계속 증가하는 수의 피처(feature)를 지속적으로 제공해 왔다. 그와 같은 장치에 있는 한 가지 중요한 형태의 부품은 커패시터, 저항, 전송 라인 및 인덕터를 포함하는 "수동 전자 부품"이라 부르는 것이다. 대개 이들 부품은 함께 동작하여 고조파 필터링, 디커플링, 임피던스 정합 및 스위칭과 같은 여러 가지 전자적 기능을 수행한다.
과거에는 무선 통신 장치에 이산적인 수동 전자 부품을 사용하였고 이들은 여러 가지 회로 보드와 기판에 실장되었다. 그러나 최종 장치의 총 크기는 감소하지만 성능 요구는 계속 증가함에 따라 원하는 부품을 모두 최종 무선 장치에 끼워 맞추어 넣기가 점점 더 어려워지고 있다.
근래, 수동 전자 부품이 트랜지스터와 같은 능동 전자 부품과 함께 기판(예컨대 웨이퍼나 마이크로전자 다이)에 바로 형성되는 집적 수동 소자(IPD)가 개발되었다. 그러나 성능을 최적화하기 위해서 IPD는 통상적으로, 일반적으로 무선 통신 장치용 IPD에 사용되기에 저항이 너무 낮은 것으로 생각되는 실리콘이 아닌 갈륨 비소(GaAs), 유리, 석영 또는 사파이어로 만든 것과 같은 비교적 고저항의 기판상에 형성된다.
그와 같은 고저항 기판상에 IPD를 형성하는 것과 관련된 한 가지 문제는 이들 재료가 실리콘보다 상당히 더 비싸다는 것이다. 게다가 유리, 석영 또는 사파이어 기판을 이용하기 위해서는 예컨대 실리콘 기판상의 CMOS(complementary metal-oxide semiconductor) 처리와 같이(이에 한정되지 않음) 집적 회로를 제조하는데 이용되는 제조 도구와 프로세스를 변형해야만 한다. 이러한 프로세스 변형은 제조 비용과 생산 시간을 더 증가시킨다.
따라서 중요한 성능 특성을 희생시키지 않더라도 실리콘과 같은 보다 저렴한 기판상에 IPD를 제조할 수 있는 구조와 방법을 제공하는 것이 바람직하다. 그 외에도 능동 전자 부품을 가지고 집적 회로를 제조하는데 이용되는 것과 동일한 프로세싱 도구와 유사한 프로세스 단계를 이용하는 IPD 제조 방법을 제공하는 것이 바람직하다. 더욱이 본 발명의 다른 바람직한 양상과 특징들은 첨부도면, 상기 기술분야 및 배경 기술과 함께 하기의 상세한 설명과 첨부된 청구범위로부터 명백하게 드러날 것이다.
이하, 다음의 도면을 참조로 본 발명에 대해 설명한다. 도면에서 동일 구성요소에 대해서는 동일 도면부호를 병기한다.
도 1은 반도체 기판의 평면도.
도 2는 도 1의 반도체 기판의 일부에 대한 측횡단면도.
도 3은 초기 유전체층이 형성되어 있는 도 1 및 2의 반도체 기판의 측횡단면도.
도 4는 초기 유전체층 위에 접착층이 형성되어 있는 도 3의 반도체 기판의 측횡단면도.
도 5는 접착층 위에 제1 도전층이 형성되어 있는 도 4의 반도체 기판의 측횡단면도.
도 6은 제1 도전층이 패터닝되어 제1 도전판을 형성한 후의 도 5의 반도체 기판의 측횡단면도.
도 7은 제1 도전판 위에 추가 유전체층이 형성되어 있는 도 6의 반도체 기판의 측횡단면도.
도 8은 추가 유전체층 위에 제2 도전층이 형성되어 있는 도 7의 반도체 기판의 측횡단면도.
도 9는 제2 도전층과 추가 유전체층이 패터닝되어 제2 도전판을 형성한(제1 도전판과 제2 도전판 사이에는 유전체가 개재되어 있음) 후의 도 8의 반도체 기판의 측횡단면도.
도 10은 본 발명의 일 실시예에 따라 복수의 수동 전자 부품을 형성하여 마이크로전자 어셈블리를 형성한 후의 도 9의 반도체 기판의 확대 측횡단면도.
도 11은 도 10의 마이크로전자 어셈블리가 이용될 수 있는 전력 증폭기(PA) 모듈의 개략도.
도 12 내지 17은 본 발명의 여러 가지 실시예에 따라 도 5와 유사하지만 다른 초기 유전체층과 표면 처리를 이용하는 것을 보여주는 도.
도 18은 본 발명의 여러 가지 실시예에 따라 여러 가지 기판, 기판 표면 처리 및 초기 유전체층에 대한 신호 감쇄를 보여주는 표 및 차트.
도 19는 도 18에 나타낸 기판, 기판 표면 처리 및 초기 유전체층의 서브세트에 대한 신호 감쇄를 더 구체적으로 보여주는, 도 18과 유사한 표 및 차트.
도 20은 각종 기판과 초기 유전체층에 있어서, 신호 감쇄를 IPD 구조에 가해진 열 사이클 횟수 함수로서 보여주는 차트.
하기의 상세한 설명은 단지 예시적인 것으로 본 발명을 한정하거나 본 발명의 응용과 용법을 한정하려는 것이 아니다. 더욱이 앞에서의 기술분야, 배경기술, 요약 또는 하기의 상세한 설명에서 제시된 임의의 명시적 또는 암시적 이론에 구속될 의도는 없다. 또한 도 1 내지 20은 단지 예시적인 것이며 일정 비율로 그려진 것이 아닐 수 있음에 유의해야 한다.
도 1 내지 10은 집적 수동 소자(IPD)를 제조하는 방법을 예시한다. 실리콘 기판, 바람직하게는 고저항(HR) 실리콘 기판상에 초기 유전체층이 형성되고, 이 초기 유전체층 위에는 적어도 하나의 수동 전자 부품이 형성된다. 초기 유전체층 재료의 선택, 초기 유전체층에 대한 증착 처리, 및 초기 유전체층의 증착 전의 실리콘 표면 전처리를 조합하면 실리콘 기판이 예컨대 무선 통신 장치는 물론 기타 다른 무선 주파수(RF) 장치에 사용되는 IPD에 적합하게 이용될 수 있도록 또 예컨대 GaAs와 같은 훨씬 고가의 기판 재료와 성능이 비슷하게 되도록 실리콘 기판의 유효 저항을 증가시킬 수 있다.
도 1과 2를 참조로 설명하면, 반도체 기판(20)이 예시되어 있다. 반도체 기판(20)은 실리콘(Si)과 같은 반도체 재료로 만들어진다. 바람직한 실시예에서 기판(20)은 적어도 1000 옴-센티미터(cm)의 저항을 가진 실리콘 기판으로서, 이 기판은 실리콘과 관련하여 "고저항(HR)" 기판이라고 할 수 있다. 당업자라면 잘 알겠지만 기판이 잘라져 만들어지는 잉곳(ingot)의 형성 중에 실리콘에 자기장을 인가하는 것과 같이 실리콘을 정제함으로써 기판(20)의 저항이 증가될 수 있다. 이 기판 잉곳은 "플로트존(floatzone)" 또는 LEC(Liquid Encapsulated Czochraski) 기법과 같은 주지의 기법에 따라 성장될 수 있다.
계속 도 1과 2를 참조로 설명하면, 기판(20)은 상면(22), 하면(24), 및 예컨대 대략 25 내지 800마이크로미터(㎛), 바람직하게는 25 내지 625㎛의 두께(26)를 갖고 있다. 일 실시예에서 기판(20)의 상면(22)은 실질적으로 평면이며 기판(20)의 두께(26)는 약 250㎛이다. 도시된 실시예에서 기판(20)은 예컨대 약 100, 150, 200 또는 300밀리미터(mm)의 직경(28)을 가진 반도체 웨이퍼이지만, 더 크거나 작은 기판도 사용될 수 있다. 일반적으로 두께(26)는 웨이퍼가 과도한 파손없이 처리될 수 있도록 직경(28)이 증가함에 따라 증가한다. 도 1에 구체적으로 도시된 바와 같이 기판(20)은 집적 수동 소자(IPD)를 포함하는 복수의 다이 또는 "다이스"(30)로 분할될 수 있다. 비록 도시되지는 않았지만, 일 실시예에서 다이스(30) 각각은, 흔히 알고 있는 마이크로프로세서나 전력 집적 회로와 같이, 트랜지스터와 같은 많은 소자가 포함되어 있을 수 있는 적어도 부분적으로 형성된 집적 회로를 포함할 수 있다. 이어지는 처리 단계들은 기판(20)의 작은 부분에 대해서만 수행되는 것으로 보여질 수 있지만, 각 단계는 실질적으로 전체 기판(20) 및/또는 복수의 다이스(30)에 대해 동시에 수행될 수 있음을 알아야 한다. 더욱이 비록 도시되지 않았지만 아래에 설명되는 처리 단계들은 흔히 알고 있는 포토레지스트와 같은 복수의 추가 처리층의 증착과 제거에 의해 용이하게 될 수 있음을 알아야 한다.
도 3을 참조로 설명하면, 기판(20)의 상면(22) 상에(또는 위에) 절연성의 초기 유전체층(32)이 형성된다. 일 실시예에서 초기 유전체층(32)은 화학적 기상 증착(CVD)이나 기타 다른 주지의 기법을 이용하여 형성되는 실리콘 질화물과 같은 질화물 재료를 포함한다. 다른 실시예에서 초기 유전체층(32)은 스퍼터링이나 기타 다른 주지의 기법을 이용하여 형성되는 알루미늄 질화물과 같은 다른 질화물 재료를 포함한다. 또 다른 실시예에서 초기 유전체층은 화학 기상 증착(CVD)이나 플라즈마 증강 화학 기상 증착(PECVD) 또는 기타 다른 주지의 기법을 이용하여 형성된 실리콘 산화물과 같은 산화물 유전체 재료를 전술한 질화물 재료들 중 어느 하나와 조합하여 포함한다. 또 다른 실시예에서 기판(20)의 상면(22)은 전술한 초기 유전체 재료 중 어느 하나의 증착 전에 전처리, 예컨대 에칭 처리되거나 다른 표면 손상(damaging) 처리를 받을 수 있다. 바람직한 실시예에서 절연성 초기 유전체층(32)은 기판의 사전 증착 에칭이나 기타 다른 표면 손상 처리가 있든 없든 간에 스퍼터링된 알루미늄 질화물을 단독으로 또는 CVD 실리콘 질화물과 조합하여 포함한다. 실리콘 산화물도 알루미늄 또는 실리콘 질화물과 조합하여 사용될 수 있다. 표면 전처리는 웨이퍼 기판(20)의 표면(22)을 RF 아르곤 플라즈마에 0.5 내지 3.5분 동안, 더 알맞게는 약 1 내지 3분 동안, 바람직하게는 약 2.2분 동안 노출시킴으로써 알맞게 수행된다. 알루미늄 질화물은 바람직하게는 질소 기체가 흐르는 가운데 알루미늄 타겟을 DC 스퍼터링함으로써 형성된다. 그러나 다른 증착 기법도 이용가능하다. 실리콘 질화물은 바람직하게는 실란(SiH4)을 이용한 플라즈마 증강 화학적 기상 증착(PECVD)에 의해 형성되며, 실리콘 산화물(예컨대 SiO2)이 포함되는 경우, 이것은 바람직하게는 플라즈마 증강 CVD(PECVD)를 이용하여 형성되는데, 여기서는 TEOS(tetraethyl orthosilicate 또는 tetraethoxysilane)가 실리콘 소스로 이용되어 TEOS 산화물이라 불리는 것을 형성한다. 일 실시예에서 초기 유전체층(32)의 형성은 550℃ 이하와 같은 비교적 낮은 처리 온도에서 일어나거나 수행되나 더 높은 온도도 사용될 수 있다. 초기 유전체층(32)의 형성은 유용하게는 150℃ 내지 550℃의 처리 온도, 더 알맞게는 150℃ 내지 450℃의 처리 온도, 바람직하게는 약 350℃의 처리 온도에서 실시된다.
계속해서 도 3을 참조로 설명하면, 초기 유전체층(32)은 기판(20)의 직경(28)과 비슷한 폭(34)을 갖고 있다. 즉, 일 실시예에서 초기 유전체층(32)은 실질적으로 기판(20)의 상면(22) 전체를 덮는다. 초기 유전체층(32)은 예컨대 유용하게는 약 10 내지 10,000 옹스트롬(Å)(1 내지 1k 나노미터(nm)), 더 알맞게는 약 300 내지 3000Å(30 내지 300nm)의 두께(36)를 가지며, 바람직한 실시예에서 초기 유전체층(32)의 두께(36)는 약 1000Å(∼100nm)이지만, 포함된 재료의 조합에 따라서 더 두껍거나 더 얇은 층이 사용될 수 있다.
예컨대 이론적으로는 층(32)의 두께에 상한이 없다. 그러나 실제 제조에 있어서는 층(32)의 두께가 약 1 내지 10 마이크로미터(㎛)를 넘으면 유용성이 거의 없을 것이다. 기판(20)의 고저항 실리콘과, 표면 손상 전처리에 의해 또는 이 다음에 제작되는, 알루미늄 또는 실리콘 질화물 또는 실리콘 산화물 또는 이들의 조합을 포함하는 초기 유전체층(32)의 조합은 "고저항 실리콘 스택"이라 부를 수 있다.
도 4에 도시된 바와 같이, 그 다음에 초기 유전체층(32) 상에 접착층(38)이 형성된다. 일 실시예에서 접착층(38)은 실리콘 질화물(SixNy, 여기서 x와 y는 Si과 N의 상대비율을 표시함)로 만들어지며 PECVD와 같은 CVD를 이용하여 형성된다. 본원에서 접착층(38)과 기타 다른 층을 위해 사용된 실리콘 질화물은 실질적으로는 화학량론적으로 Si3N4인 것으로 생각되지만, 설명의 편의상 그리고 한정의 의도없이 약기 SixNy는 화학량론에서 벗어날 수 있기 때문에 본원에서는 실리콘 질화물 재료 사용을 설명하는데 계속 사용될 것이다. 실리콘 산화물과 같은 다른 절연 재료도 접착층(38)에 이용될 수 있다. 접착층(38)의 형성은 550℃ 아래, 더 알맞게는 약 150℃ 내지 450℃ 범위, 바람직하게는 약 350℃의 처리 온도에서 일어나거나 수행될 수 있지만, 더 높은 온도도 이용될 수 있다. 예컨대, 한정의 의도없이, 활성 소자도 형성될 수 있는 기판에 접착층(38)이 사용되는 경우에는 그와 같은 활성 소자와 관련하여 850℃ 내지 1000℃ 정도의 온도가 사용될 수 있지만, 전술한 바와 같이 약 550℃ 아래의 온도가 더 유용하다. 구체적으로 도시하지는 않았지만 접착층(38)은 예컨대 유용하게는 50 내지 3000Å(5 내지 300nm), 더 바람직하게는 약 500 내지 2000Å(50 내지 200nm), 바람직하게는 약 1000Å(100nm)의 두께를 갖고 있다. 접착층(38)은 바람직한 것이기는 하지만 필수적인 것은 아니며, 다른 실시예에서 접착층(38)은 생략되거나, 도 5와 그 이후의 도에서 조합 유전체층(33)으로 나타낸 바와 같이 초기 유전체층(32)과 조합될 수 있다. 여러 가지 도와 그 관련 글에서 식별의 편의상 약어 "AL"은 접착층(38)에 대해 사용된다. 예컨대 도 18 및 19에서 범례 "AL이 있음"은 어떤 다른 유전체층(들)이든 만약 있다면 이 유전체층에 접착층(38)이 존재한다는 것을 의미한다.
도 5에 도시된 바와 같이, 그 다음에 접착층(38) 상에 제1(또는 하부) 도전층(40)이 형성된다. 하부 도전층(40)은 알루미늄(Al), 구리(Cu), 금(Au) 또는 이들의 적절한 조합(예컨대 AlCu)과 같은 도전성 재료로 만들어지며, 예컨대 열 또는 전자 빔 증발, 물리적 기상 증착(PVD), CVD, 원자층 증착(ALD) 또는 전기도금을 이용하여 형성된다. 하부 도전층(40)은 예컨대 0.5 내지 1.5㎛의 두께(42)를 가지나 더 얇거나 두꺼운 층도 사용될 수 있다. 하부 도전층(40)은 당업계에서는 종종 IPD 형성 시에 몇 개의 중첩된 도전층이 이용되는 "M1"으로 약칭되는 "금속-1"이라 부른다.
도 6을 참조로 설명하면, 그 다음에 M1층(40)으로부터 제1(또는 하부) 도전판(44)이 형성된다. 제1 도전판(44)은 포토레지스트 패터닝 및 도금; 물리적 증착, 패터닝 및 에칭; 또는 금 금속화의 경우에 포토레지스트 패터닝, 금속 증발 및 리프트-오프(lift-off)와 같은 당업계에 주지된 프로세스에 따라 형성될 수 있다. 일 실시예에서 제1 도전판(44)은 이용되는 레이아웃 규칙에 따라서 그리고 예컨대 M1이 하나의 커패시터판을 구성하는 경우에는 원하는 용량값에 따라서 예컨대 약 30㎛ 정도의 폭(46)을 가진다.
도 7을 참조로 설명하면, 그 다음에 제1 도전판(44)과 접착층(38)의 노출 부위 위에 추가 유전체층(48)이 형성된다. 일 실시예에서 추가 유전체층(48)은 실리콘 질화물로 만들어지며 전술한 기법과 실질적으로 동일한 기법을 이용하여 형성된다. 추가 유전체층(48)은 예컨대 50 내지 500nm의 두께(50)를 가지나, 추가 유전체층(48)이 수행하는 전기적 기능에 따라서 더 두껍거나 얇은 층이 사용될 수도 있다. 층(48)을 위해서 다른 유전체 재료도 이용될 수 있다.
도 8에 도시된 바와 같이, 그 다음에 유전체층(48) 위에 제2 도전층(52)이 형성된다. 제2 도전층(52)은 당업계에서는 통상적으로 "M2"로 약칭되는 "금속-2"라고 한다. M2층(52)은 예컨대 알루미늄(Al), 구리(Cu), 금(Au) 또는 이들의 조합(예컨대 AlCu)(이에 한정되지 않음)과 같은 도전성 재료로 만들어지며, 예컨대 열 증발, PVD, CVD, ALD 또는 전기도금을 이용하여 형성된다. M2층(52)은 예컨대 알맞게는 1 내지 15㎛의 두께(54)를 가진다.
도 9에 도시된 바와 같이, 그 다음에 M2층(52)과 일부 실시예에서는 유전체층(48)도 패터닝(및/또는 에칭)되어 M1으로부터 형성된 제1 도전판(44) 위에 유전체(56)와 M2층(52)으로부터 도전판(58)을 형성한다. 도시된 실시예에서 유전체(56)는 제1 도전판(44) 전체를 덮고, 제2 도전판(58)은 알맞게는 제1 도전판(44)의 폭(46)(도 6)보다 작은 폭(60)을 가진다. 제2 도전판(58)의 폭(60)은 예컨대 4 내지 8㎛일 수 있으나, 도전판(52)이 수행하는 전기적 기능에 따라서 더 크거나 작은 치수도 이용될 수 있다. 유전체(56)와 제2 도전판(58)의 형성은 실질적으로 예컨대 커패시터로서의 집적 수동 전자 부품의 형성을 완성하는 것일 수 있다. 도 9에 도시된 특정 예시적인 실시예에서 이 수동 전자 부품은 당업계에서 흔히 알고 있는 금속-절연체-금속(MIM) 커패시터(62)이다. 유전체(48) 위에 M2층(52)으로부터의 확장 영역을 형성함으로써 이와 동일한 일반적인 방식으로 전송 라인과 기타 고주파 구조도 제조될 수 있다.
도 1 내지 9와 관련하여 도시되지는 않았지만, 추가 절연층(들)과 "M3"로 약칭되는 "금속-3"라 하는 제3 또는 상부 금속층이 도 9의 구조 위에 증착되고 적당히 패터닝되어 추가 도전체, 인덕터, 전송 라인 및 추가 RF 부품을 형성할 수 있다. 동일한 유전체 및 도전체 재료가 유전체층(48)과 M2층(52)에 이용되었던 추가 절연층(들)과 금속층 M3을 위해 이용될 수 있지만, 다른 재료도 이용될 수 있다. 이것은 당업계에 잘 알려져 있는 것이다. 도 10은 도 2 내지 9에 도시된 기판(또는 다이(30))의 일부에 대한 것이나 전술한 추가 절연층(들)과 금속층 M3도 포함하는 확대도이다. 도시된 바와 같이 기판(20) 상에는 박막 저항(64)과 박막 인덕터(66)와 같은 다른 수동 전자 부품도 형성될 수 있다. 이 저항(64)은 초기 유전체층(32) 상에 형성된 얇은 저항막(68)을 포함한다. 일 실시예에서 이 얇은 저항막은 예컨대 100nm 내지 300nm의 두께를 가진 티타늄 텅스텐 질화물(TiWN)로 만들어지며 CVD에 따라 초기 유전체층(32) 상에 형성된다. (예컨대 층 M3를 이용하여 만든) 인덕터(66)는 예컨대 1 내지 15㎛의 두께를 가진 구리 및/또는 금으로 만들어지며 전기 도금과 패터닝을 이용하여 알맞게 형성되는 도전성 코일(70)을 포함한다.
당업자라면 잘 알겠지만 저항(64)과 인덕터(66)는 제1 도전(M1)층(40)(도 5 및 6), 제2 도전(M2)층(도 8 및 9) 및 도 10의 제3 도전(M3)층의 형성과 에칭과 같이 도 2 내지 9에 도시된 MIM 커패시터(62)를 형성하는데 이용된 것과 동일한 처리 단계 중에 적어도 부분적으로 형성될 수 있다. 구체적으로 도시하지는 않았지만, 기판(20)에 형성된 복수의 부품(예컨대 도 10에 도시된 커패시터(62), 저항(64), 인덕터(66), 전송 라인 등)은 이들로부터 (예컨대 도 11에 도시된 것과 같이) 고조파 필터, 커플러, 스위치, 변압기, 다이플렉서 및 기타 여러 가지 RF 부품이 형성되도록 결합될 수 있다. 이러한 전자 부품의 형성은 도 1에 도시된 다이스(30) 중 하나에 형성된 도 10에 도시된 것과 같은 마이크로전자 또는 전자 어셈블리(또는 IPD)(72)를 실질적으로 완성할 수 있다. 또한 도 10에 도시된 바와 같이 기판(20) 상의 모든 부품 위에는 보호층(passivation layer)(74)(예컨대 CVD SixNy)이 형성되어 습기와 같은 환경적인 영향으로부터 보호할 수 있다.
접촉부(예컨대 땜납볼(solder ball)), 도선(예컨대 와이어 본드), 그리고 전자 부품과 접촉부를 서로 연결시키는 평면 리드 와이어의 제공을 포함할 수 있는 최종 처리 단계 후에, 기판(20)은 (예컨대 도 10에 도시된 것과 같은) 개별 마이크로전자 다이스(30), 또는 IPD, 또는 다양한 전자적 혹은 컴퓨팅 시스템에 패키징되어 설치되는 반도체 칩으로 개편화될 수 있다. 도 11은 다이스(30)가 이용될 수 있는 예시적인 전력 증폭기(PA) 모듈(76)을 개략적으로 보여준다. 도시된 실시예에서 PA 모듈(76)은 전력 증폭기(또는 전력 집적 회로)(78), 디커플링 회로(80), (전송 라인 및 커패시터를 포함하는) 매칭/튜닝 회로(82), (전송 라인, 인덕터, 저항 및 커패시터를 포함하는) 커플러(84), (커패시터와 인덕터를 포함하는) 고조파 필터(86) 및 제어 회로(88)를 포함하며, 여기서 구성 요소들(76, 80, 82, 84, 86 및 88) 중 임의의 것 또는 이들 모두는 본원에서 설명되는 바와 같이 형성되는 IPD를 이용하여 전부 또는 부분적으로 제조될 수 있다.
비록 상세히 도시되어 있지는 않지만, 전력 증폭기는 흔히 알고 있는 "스마트" 전력 집적 회로일 수 있으며, 전력을 관리하도록 구성된 전력 회로 부품과, 이 전력 회로의 동작을 제어, 단속, 모니터하거나 이 동작에 영향을 미치거나 반응하도록 구성된 적어도 하나의 추가 부품을 포함할 수 있다. 실제에 있어서 이 전력 회로 부품은 전력 트랜지스터를 포함할 수 있으며, 이 적어도 하나의 추가 부품은 센서(예컨대 환경 상태 센서, 전자기 센서, 전기 기계 센서, 전기 속성 센서, 변환기 등); 전력 제어 부품; 아날로그 부품; 디지털 로직 부품; 또는 이들의 조합(이에 한정되지 않음)을 포함할 수 있다.
도 12 내지 17은 비교 테스트 목적의 참조 구조로서 이용하기 위한 또는 본 발명의 여러 가지 실시예에 따른 여러 가지 기판, 여러 가지 초기 유전체층 및 여러 가지 기판 표면 처리에 대한, 도 5 및 그 이후의 도들과 유사하지만 도 5에 도시된 제조 상태에 대응하는 구조(90-95)를 보여주는 측횡단면도이다. 도 12는 GaAs 기판(19)이 그 표면(21) 상에 접착층(AL)(38)과 M1(40)을 갖고 있는 구조(90)를 보여준다. GaAs 기판 이용은 공지되어 있으며 이 구조는 비교 테스트 목적의 참조 구조로서 제공된다. 그러나 유사한 것들 간의 비교(apples-to-apples comparison)를 위해서 AL(38)도 이 구조에 포함시켰는데, 그 이유는 AL은 본 발명의 여러 가지 실시예에 따라 도 13 내지 16의 구조(91-94)를 포함하여 테스트된 여러 가지 구조들 대부분에서 존재하기 때문이다.
도 13은 실리콘 기판(20)이 기판(20)의 표면(22) 위에 바로 놓인 TEOS 산화물층(321)을 갖고 있고, 이 TEOS 산화물층(321)과 M1층(40) 사이에는 SixNy AL(38)이 개재되어 있는 구조(91)를 보여준다. 이 구조도 기판(22)이 전처리되지 않은 경우에 비교 테스트 목적으로 제공된다.
도 14는 실리콘 기판(20)이 기판(20)의 표면(22) 위에 바로 놓인 알루미늄 질화물(AlN)층(322)을 갖고 있고, 이 AlN층(322)과 M1층(40) 사이에는 SixNy AL(38)이 개재되어 있는 구조(92)를 보여준다.
도 15는 실리콘 기판(20)이 기판(20)의 표면(22) 위에 바로 놓인 AlN층(322)을 갖고 있고, 이 AlN층(322) 위에는 TEOS층(321)이 놓여 있고, 이 TEOS 층(321)과 M1층(40) 사이에는 SixNy AL(38)이 개재되어 있는 구조(93)를 보여준다.
도 16은 실리콘 기판(20)이 기판(20)의 표면(22) 위에 바로 놓인 SixNy층(323)을 가진 구조(94)를 보여준다. 접착층(AL)(38)은 층(322) 그 자체가 SixNy로 되어 있기 때문에 구조(94)에서 개별적인 것으로 인식되는 것은 아니나 존재한다고 생각할 수 있다. 다른 실시예에서 구조(94)의 표면(22)은 SixNy층(323)의 형성 전에 예컨대 건식 플라즈마 에칭이나 다른 기판 손상 수단에 의해 전처리될 수 있다.
도 17은 실리콘 기판(20)이 기판(20)의 표면(22) 위에 바로 놓인 TiW층(68)(도 10)을 갖는 구조(95)를 보여준다. 접착층(AL)(38)은 역시 비교 목적으로 제공되는 구조(95)에 포함되어 있지 않다. 설명의 편의상 여러 가지 유전체층들과 층(321, 322, 323)의 조합은 총괄적으로 초기 유전체층(들)(32)이라 한다.
도 18은 여러 가지 비교 테스트 구조와 본 발명의 실시예들에 따라 여러 가지 기판, 기판 저항, 기판 표면 처리 및 초기 유전체층에 대한 신호 감쇄 데이터를 제공하는 표 및 차트(100)를 보여준다. 감쇄 측정은 전송 라인 구조에서, 특히 예컨대 전술한 도 12 내지 17에 도시된 여러 가지 재료 조합과 처리를 구체화한 여러 가지 초기 유전체층 위에 놓인 3개의 평행한 M1 도선으로 구성된 동일평면 도파로(CPW) 구조에서 5기가헤르쯔로 실시하였다. 이 측정은 동일한 기하학적 구성을 가지며 도 1 내지 17과 관련하여 전술한 바와 같이 처리된 복수의 샘플에 대해 실시하였다. 각 구성에 대해 관찰된 감쇄 데이터의 범위는 표 100의 윗부분의 각 열에 "I-빔" 형태의 기호로 나타나 있다. I-빔 기호의 위쪽 막대는 특정 부류의 샘풀에 대해 관찰된 최고 감쇄를 나타내고, I-빔 기호의 아래쪽 막대는 이 부류의 샘플에 대해 관찰된 최저 감쇄를 나타내고, 가운데 막대는 대략 중앙값을 나타낸다. 중앙값은 주어진 샘플에 대한 감쇄값들의 절반이 중앙값 이상이고 나머지 절반은 중앙값 이하인 값이다.
도 18을 참조로 계속해서 설명하면, 표와 차트(100)의 상단의 행(101)에서 1에서 18까지의 숫자는 초기 유전체층(32)에 대한 여러 가지 형성 절차 및/또는 여러 가지 재료를 가진 여러 가지 샘플을 식별하는데 사용된다. 각 열에서 감쇄 데이터는 예컨대 도 12 내지 17에 도시된 구조에 따라서 실질적으로 동일한 방식으로 그러나 서로 다른 재료 및 처리 조합으로 처리된 많은 샘플로부터 얻었다. 감쇄 데이터 바로 아래 있는 숫자들의 행(102)은, 도 12 내지 17에 상관되며, 테스트되고 있는 구조의 종류를 나타낸다. 감쇄 데이터 아래의 두 번째 행(103)은 초기 유전체층(32)을 구성하는 재료의 특정 조합, 여러 가지 층의 두께, 그리고 기판과 층의 처리 방법을 나타낸다. 행(103)에서의 약어 "AL"은 샘플에 접착층(38)이 포함되었다는 것을 나타내며, 몇 가지 샘플과 연관된 접미사 100, 120 및 140은 단지 참조로서 AlN층의 증착에 사용된 반응성 스퍼터링 작업 중의 질소 유속(sccm(standard cubic centimeters per minute) 단위)을 나타낸다. 세 번째 행(104)은 예비 표면 처리, 예컨대 아르곤 중의 건식 플라즈마 에칭이 실시되었는지 여부를 나타낸다. 네 번째 행(105)은 반도체 기판 재료(예컨대 GaAs 또는 Si), 기판(20)에 사용된 도전형(P 또는 N), 및 기판의 대략적 저항을 나타낸다.
도 18의 표와 차트(100)를 열 1에서 좌측에서 우측으로 고려하면, 테스트 샘플은 (도 5의 기판(20)과 비슷한) 기판(19)이 고저항(∼1E6 Ohm-cm) GaAs이고 접착층(AL)(38)이 기판(20)의 표면(22)과 비슷한 기판(19)의 표면(21) 상에 바로 형성되고, AL(38) 위에 M1층(40)이 구비된 도 12의 구조(90)에서와 같이 구성되어 있다. GaAs 기판을 이용하는 종래 기술에서처럼 매우 낮은 감쇄가 측정되었다는 점에 유의할 것이다.
행(105)에 나타낸 바와 같이 열 2-9는 ∼1.5E1 Ohms-cm의 비교적 낮은 저항을 가진 P형 Si 기판에 대응한다. 행(104)에 나타낸 바와 같이 열 2-3은 초기 유전체층(32) 형성 전에 기판(20)의 표면(22)을 약 130초 동안 드라이 아르곤 중에서 RF 플라즈마 범버딩(bombarded) 또는 에칭한 것에 해당한다. 열 2에서 구조(92)는 AlN 플러스 약 1k Å의 AL(38)의 초기 유전체층(322)을 가졌고, 열 3에서 구조(94)는 약 2k Å의 SixNy의 초기 유전체층(323)을 가졌다. 양 경우에 감쇄는 비교적 높았는데, 이는 이러한 기판 저항, 표면 처리 및 재료의 조합이 최종 실리콘 기판상에 충분히 높은 저항 표면을 제공하지 않았다는 것을 의미한다. 기여한 인자는 이들 샘플에 대한 실리콘 기판의 비교적 낮은(예컨대 1.5E1 Ohm-cm) 저항이었다. 열 4-9에 해당하는 샘플은 동일한 비교적 낮은 기판 저항을 가졌고, 미리 에칭되지 않았으며, 또한 초기 유전체층(32)을 구성하는 재료의 특정 조합과 무관하게 비교적 높은 감쇄를 보여주었다. AL(38)은 모든 샘플에 존재하였다.
행(105)에 나타낸 바와 같이, 열 10-16에서의 데이터는 P형 실리콘 기판을 이용하여 얻었고, 열 17 및 18에서의 데이터는 N형 실리콘 기판을 이용하여 얻었는데, 이때 이용된 기판은 모두 약 1E3 Ohm-cm 이상의 고저항(HR)을 갖고 있었다. 행(104)에 나타낸 바와 같이, 열 10 및 11에서의 데이터는 약 1k Å의 AlN 플러스 약 1k Å의 AL(38)의 층(32)을 가진 열 10에서의 구조(92)와 약 2k Å의 SixNy의 층(32)을 가진 열 11에서의 구조(94)에 해당하는 샘플들로부터 기판(20)의 표면(22)에 대해 건식 플라즈마 에칭 전처리를 양자 모두 한 후에 얻었다. 낮은 감쇄값을 얻었는데, 이는 그와 같은 표면 전처리와 조합된 재료의 이들 조합이 낮은 감쇄값을 제공하고 저손실 IPD를 형성할 수 있는 제로 바이어스에서 표면 영역이 실질적으로 공핍된 실리콘 기판을 제공하는데 성공적이었다는 것을 의미한다.
행(104)에 나타낸 바와 같이, 열 12-18은 표면 전처리 에칭 또는 이와 등가적인 표면 손상 처리를 받지 않은 샘플에 해당한다. 약 1k Å의 AlN 플러스 AL(38)의 초기 유전체층(322)을 포함하는 구조(92)를 사용한 열 13, 14 및 17에서의 샘플들은 P 및 N 기판 모두에 대해 낮은 감쇄를 계속 제공하였지만, (건식 플라즈마 에칭을 받지 않은) 약 2k Å의 SixNy의 초기 유전체층(321)을 가진 열 16 및 18에서의 구조(94)는 낮은 감쇄를 제공하지 않았다. 기판(20) 상에 형성된 초기층이 TiW인 열 15(및 8)의 비교 구조(95)는 매우 높은 감쇄를 제공하였다. 이 데이터는, 고저항 실리콘을 이용하면, 초기 유전체층에 대해 SixNy(열 11, 구조(94))를 이용하여 실리콘 기판 표면을 전처리함으로써 또는 표면 전처리가 있는(열 10, 구조(92) 그리고 표면 전처리가 없는(열 13, 14 및 17, 구조(92)) AlN을 포함하는 초기 유전체층을 이용함으로써 GaAs 기판의 그것에 대한 성능면에서 거의 비슷한 저손실 기판이 얻어질 수 있다는 것을 보여준다. 이것은 저가의 실리콘 기판이라 하더라도 적당히 제작된다면 훨씬 고가의 GaAs 기판을 이용하여 얻은 것과 비슷하게 RF 감쇄가 낮은 IPD를 제공할 수 있기 때문에 중요한 결과이다.
도 19는 도 18의 표 및 차트(100)와 유사하나 도 18의 열 1, 10, 11, 13, 14 및 17에 나타낸 기판, 기판 표면 처리 및 초기 유전체층의 서브세트에 대한 신호 감쇄를 더 구체적으로 보여주는 표 및 차트(200)를 보여준다. 가로축의 스케일은 낮은 감쇄 데이터를 더 명확히 보여주도록 확대되었다. 도 20의 열 (a)는 도 19의 열 1에 대응하며, 여기서 GaAs 기판은 참조로 이용되었으며, 열 (b)는 열 10에 대응하고, 열 (c)는 열 11에 대응하고, 열 (d)는 열 13에 대응하고, 열 (e)는 열 14에 대응하고, 열 (f)는 열 17에 대응한다. 열 (b) 내지 (f)에 나타낸 샘플들은 고저항(≥1E3 Ohm-cm) 실리콘 기판을 이용하였다. 접착층(AL)(38)은 모든 샘플에 존재하였다. 데이터는, 실리콘 기판이 특정 초기 유전체층 및/또는 표면 처리로 적당히 구성된다면 이 실리콘 기판을 이용하는 것이 GaAs에서의 손실 특성과 같거나 이보다 더 좋은 손실 특성을 얻을 수 있다는 것을 보여주므로, GaAs 기판은 본 발명의 몇 가지 실시예에 따라 본원에서 설명된 IPD에 대한 개선된 저손실 실리콘 기판들의 비교를 위한 중요한 기준을 제공한다. 따라서 적당히 구성된 실리콘 기판은 GaAs 기판을 끼워넣기식 교체(drop-in replacement)할 수 있으며, 따라서 실리콘 웨이퍼와 GaAs 웨이퍼 간에는 가격 차가 크고 그와 같은 실리콘 기판상에 IPD를 제조하는데 있어 기존의 실리콘 집적 회로(IC) 제조 기술을 그대로 이용할 수 있는 제조상의 편의성이 크므로 비용 절감 효과가 매우 크다.
접착층(38)은 모든 샘플에 존재하였다. SixNy를 초기 유전체층으로 이용하는(열 c 참조) 샘플들의 경우에 표시된 두께는 SixNy의 약 1k Å 초기 유전체층 플러스 AL(38)의 약 1k Å 두께의 SixNy의 조합된 두께이다. (I) AL(38)을 가지면서 사전에칭이 없는 고저항(≥1E3 Ohm-cm) 실리콘 기판상의 초기 유전체층(32) 내에 AlN를 포함하는 구조(92)(열 d-f)는 훨씬 더 높은 저항(∼1E6 Ohm-cm)을 가진 훨씬 더 고가의 GaAs 기판과 같거나 이보다 더 좋은 손실(감쇄) 성능을 제공할 수 있고; (II) 실리콘 질화물을 포함하는 구조(92)(열 c)는 사전 증착 기판 표면 처리가 제공된다면 AlN을 대체할 수 있어 손실 성능(예컨대 중간 감쇄 ∼0.7 dB/cm)이 고저항 GaAs의 손실 성능(중간 감쇄 ∼0.38 dB/cm)과 비슷해지게 된다는 것에 유의할 것이다. SixNy를 초기 유전체층으로 이용할 때의 바람직한 사전 증착 표면 처리를 본원에서는 "에칭"이라 했지만 이는 한정적인 것이 아니다. 기판 표면이 소위 "에칭" 또는 "전처리" 중에 노출되는 건식 아르곤 RF 플라즈마의 유리한 효과는 그와 같은 플라즈마 노출 중에 발생하는 상당한 충격 표면 손상에 관련이 있고, 이 표면 손상이 제로 바이어스에서 자유 캐리어가 공핍된 (그러므로 손실이 보다 적은) 초기 유전체층 아래에서 기판 표면을 얻는데 있어 통상적으로 "에칭" 프로세스와 연관된 재료의 제거보다 더 중요할 수 있다고 생각한다. 따라서 기판 표면에서 중요 재료를 제거하는 것은 플라즈마 노출을 이용하여 SixNy 초기 유전체층과 관련된 저손실 기판을 제공하는 실시예에서는 필수적인 것이 아닐 것이다. 다른 표면 손상 기법과 다른 초기 유전체층 재료도 유용할 수 있다. 초기 유전체층에 대해 매우 유리한 결과를 가지고 사용된 AlN은 바람직하게는 반응성 스퍼터링, 즉 실리콘 기판 표면에 손상을 유발시키는 에너지를 가진 입자를 충돌시키는 처리를 받게 됨에 유의한다. 따라서 AlN 질화물의 증착도 특별히 전처리가 없더라도 스퍼터 증착의 결과로서 표면 손상을 동반할 수 있다. 그러므로 다른 표면 손상 처리도 유사한 이점을 제공할 수 있을 것이다. 또한 SixNy는 저손실 기판을 얻기 위하여 표면의 사전 증착 플라즈마 노출과 관련하여 이용하기에 편리하지만, 플라즈마 노출 또는 다른 표면 손상 전처리에 의해 발생된 표면 손상과 조합하여, 결과적인 유전체 코팅 표면이 제로 바이어스에서 더 낮은 근표면 캐리어 농도를 갖고 따라서 현대 IPD 제조에 이용되는 고주파수에 더 낮은 감쇄를 갖는다면 다른 재료도 사용될 수 있다.
15 Ohm-cm 실리콘 상의 AlN(플러스 SixNy의 AL(38))을 구체화하는 도 14의 구조(92)에 대한 용량-전압(CV) 표들을 얻었다. 이들 CV표는 실리콘 표면(예컨대 표면(22))이 제로 바이어스에서 실질적으로 자유 캐리어가 공핍된 것을 보여준다. CV표 용량은 인가된 바이어스 전압이 그 표면에 자유 캐리어를 많이 축적할 수 있기 때문에 그 인가 바이어스 전압에 따라 증가한다. 반대로 반도체 표면에 자유 캐리어가 공핍된 경우에 용량이 최저이다. 초기 유전체층(32)에 AlN을 사용하는 샘플들은 제로 바이어스의 양측의 수 볼트에 대해 최소 용량을 갖고 있었으며 더 큰 전압이 인가될 때까지 용량증가는 보여주지 않았다. 이는 이들 실리콘 기판의 표면 영역이 제로 바이어스에서 양측의 수 볼트에 대해 근본적으로 자유 캐리어가 공핍됨을 의미한다.
표면 공핍은 고정 전하가 유전체 내에, 또는 유전체-반도체 경계에, 또는 반도체의 근표면 영역 내에 가두어진(trapped) 결과로서 발생할 수 있다. 유전체(예컨대 AlN)막을 표면에 스퍼터링함으로써, 또는 예컨대 RF 플라즈마나 기타 다른 표면 손상 수단을 이용하여(이에 한정되지 않음) 표면을 에너지를 가진 입자에 노출시킴으로써 발생되는 표면 트랩은 그와 같은 전하 트랩핑 장소를 제공할 수 있으며 관측된 시프트된 CV 곡선과 낮은 RF 감쇄가 생기게 할 수 있다. 반도체 표면에 또는 그 내에 전하 트랩을 생성하는 것 이외에도 고저항 실리콘 기판상에 증착된 유전체막은 제로 바이어스와 그 근처에서 실리콘 표면을 공핍시키는데 충분한 고정 전하를 포함할 수 있다. 따라서 유전체 내에, 또는 유전체-반도체 경계에, 또는 실리콘 기판의 근표면 손상 영역 내에 트랩된 전하는 제로 바이어스에서 자유 캐리어의 실리콘의 표면을 공핍시킬 수 있으며, 이에 따라 초기 유전체층(32) 상 또는 그 위에 형성된 전송 라인이나 기타 다른 수동 부품에 존재하는 RF 신호의 감쇄를 감소시킬 수 있다. 이것이 실리콘 기판상의 도 19의 열 (b) 내지 (f)에 나타낸 샘플들의 성능 개선에 대한 전체적 혹은 부분적인 이유가 되는 것으로 생각된다. 본원에서 설명된 특정 재료와 처리는 고저항 실리콘 기판의 표면을 공핍시키는데 충분한, 원하는 고정 전하를 제공하는데 성공하였지만, 본 발명은 이에 한정되는 것은 아니며 이러한 결과를 달성하는 임의의 재료, 표면 처리 및 층 형성 프로세스, 또는 이들의 조합도 이용될 수 있다.
IPD에 대한 저비용 저손실 기판을 얻는 것에 관한 다른 관심 요소는 그와 같은 기판의 열적 안정성이다. 예컨대 실리콘 산화물을 초기 유전체층(예컨대 도 13의 구조(91))로 이용하면 기판 관련 감쇄(손실)가 그와 같은 산화물층이 없는 기판에 비해 감소될 수 있고 또 산화물층이 두꺼울수록 손실이 적다고 알려져 있다. 도 20은 각종 기판과 초기 유전체층에 있어서, 도 18 및 19의 데이터에 대한 것과 같은 방식으로 5기가헤르쯔에서 측정된 신호 감쇄(손실)를 테스트 전송 라인 구조에 가해진 열 사이클 횟수 함수로서 도시한 표 및 차트(300)를 보여준다. 각 샘플을 측정하고 열적으로 순환시키고 다시 측정하였고, 이러한 프로세스는 도 20의 행(302)에 나타낸 열 사이클 횟수만큼 반복하였다. 앞서와 같이 "I-빔" 형태의 기호는 각 테스트 샘플로부터 얻은 데이터의 범위를 나타낸다. 행(302)은 각 데이터 세트와 연관된 열 사이클 횟수를 나타낸다. 따라서 각 열(i) 내지 (iii)(행(301) 참조)에서 좌측에서 우측으로 있는 데이터는 동일한 샘플의 (0) 열 사이클 전과 각 [(1) ... (6)] 열 사이클 이후의 거동이다. 각 열 사이클은 사이클당 5분 동안 325℃에 있었다. 접착층(38)은 모든 샘플에 포함되었다. 행(301)은 열 (i) 내지 (iii)을 나타낸다. 열 (i)는 GaAs 기판을 가진 샘플의 감쇄 거동을 보여준다. 근본적으로, 도 18 및 19의 데이터에 대해 사용된 것과 유사한 CPW 테스트 구조를 가진 GaAs 기판에 대해서는 열 사이클링의 결과로서 별다른 변화가 없었다. 열 (ii)는 초기 유전체층(예컨대 구조(91))으로서의 TEOS 산화물을 가진 고저항(≥1E3 Ohm-cm) 실리콘 상에 형성된 동일 형태의 테스트 구조의 감쇄 거동을 보여준다. TEOS는 도 20에 나타낸 바와 같이 5마이크로미터(㎛)와 10마이크로미터(㎛)의 두 가지 두께를 사용하였다. 구조(91)의 초기 유전체층(321)에 대한 ∼10㎛의 TEOS를 사용하면 감쇄가 상당히 낮아지나(예컨대 GaAs에 대한 중간값 ∼0.6dB/cm가 ∼0.25dB/cm로 낮아짐), 각 열 사이클에 따라 증가된 TEOS 초기 유전체 샘플에 대한 손실은 10㎛ 두께층에 대해 열 사이클 번호 6 후에는 약 1.0dB/cm로 상승함을 관찰할 것이다. 5㎛ 두께 TEOS층에 대한 열 드리프트(thermal drift)는 더 나빠졌다. 이 열 드리프트는 바람직하지 않다. 열 (iii)은 TEOS층이 없는 구조(92)와 약 1k Å의 AlN 플러스 약 5㎛ TEOS층을 가진 구조(93)에 대해 약 1k Å의 AlN 초기 유전체층을 가진 장치의 열 사이클링의 결과를 보여준다. AlN을 포함하는 초기 유전체층을 가진 테스트 장치는 TEOS층을 포함하는지 여부에 상관없이 그와 같은 열 사이클링 후에 별다른 감쇄 변화가 없었음에 유의할 것이다. 따라서 AlN을 포함하는 초기 유전체층을 사용하게 되면 훨씬 저렴한 IPD용 기판을 제공할 수 있을 뿐만 아니라 훨씬 더 고가의 GaAs 기판만큼 열적으로 안정된 기판을 제공할 수가 있다.
전술한 구조와 IPD 제조 방법의 한 가지 이점은 AlN으로 된 초기 유전체층을 사용하거나 표면 손상을 일으키는 것으로 생각되는 기판 표면 전치리와 조합된 SixNy로 된 초기 유전체층을 사용하기 때문에 실리콘 기판의 유효 저항이 증가한다는 것이다. 그 결과, 이들 개선된 실리콘 기판을 구체화하는 IPD가 겪는 기판 손실은 최소화되며, GaAs, 석영, 사파이어 및 기타 다른 종래의 기판과는 대조적으로 실리콘 기판 사용과 관련된 비용 절감 효과가 매우 크면서도 IPD의 총 RF 성능이 개선된다. 다른 이점은 실리콘의 가격은 특히 갈륨 비소, 석영 및 사파이어와 비교해 낮기 때문에 성능 희생 없이도 IPD의 총 제조 비용이 최소화된다는 것이다. 또 다른 이점은 실리콘은 반도체 제조에 있어 이미 흔히 사용되는 것이기 때문에 동일한 프로세스와 도구를 이용하여 별다른 변경 없이 그와 같은 IPD를 제조할 수 있다는 것이다. 그 결과, 제조 비용이 특히 특별한 처리를 요하는 유리 및 석영 기판에 비해 훨씬 많이 줄어든다. 두꺼운 TEOS층을 초기 유전체층으로 이용하는 실리콘 기판과 비교하더라도 본 발명의 구조와 프로세스는 더욱 우수한 손실 성능을 제공할 뿐만 아니라, 매우 두꺼운(예컨대 ∼10㎛) TEOS층이 예컨대 비교적 얇은(∼1k Å) AlN 또는 TEOS 초기 유전체층보다 1과 1/2 내지 2 자리수(one and a half to two orders of magnitude) 더 얇은 (∼1-2k Å) SixNy층으로 대체되기 때문에 제조 시간과 비용이 상당히 절감된다. 유전체를 덜 사용하는 경제적 이점은 사이클 타임이 개선된다는 것, 기존 도구를 이용해도 생산 능력이 더 커진다는 것(매우 긴 10㎛ 두께 처리 시간을 수용할 추가 도구를 구매할 필요가 없음), 그리고 화학 물질 비용이 덜 든다는 것이다.
본원에서 설명된 구조와 방법에 따라 준비되는 실리콘 기판은 훨씬 더 고가의 GaAs 기판을 이용하여 관찰되는 것과 실질적으로 같거나 그보다 더 좋은 감쇄 손실 특성을 가질 수 있다. 더욱이 그와 같은 개선된 실리콘 기판은 열적으로 안정되어 있는데, 즉 감소된 감쇄 손실이 열 사이클링에 따라서 열화되지 않는다. 더욱이 개선된 실리콘 기판의 개선된 감쇄 성능에 기여하는 훨씬 더 얇은 필수층은 사이클 타임이 줄어들고 도구 및 화학 물질 용법이 개선되기 때문에 제조하는데 더 경제적이다. 더욱이 가격이 더 저렴하면서 개선된 성능을 가진 개선된 실리콘 기판은 복잡한 IPD, 예컨대 도 11의 전력 증폭기 모듈(76)에 전체적으로 또는 부분적으로 기여하는 IPD(78, 80, 82, 84, 86, 88)(이에 한정되지 않음)를 만드는 본원에서 설명된 처리 단계에 따라서 이용될 수 있다. 또한 IPD는 본 발명의 교시에 따라서 다양한 응용 분야, 특히 감쇄 손실이 중요한 문제인 고주파에서 동작하는 응용 분야에서 개선된 인덕터, 커패시터, 저항, 전송 라인, 안테나, 정합망, 디커플링 회로, 필터 회로, 다이플렉서, 고조파 필터, 및 기타 다른 여러 형태의 수동 부품과 회로를 제공하도록 만들어질 수 있다. 이들이 바로 본 발명의 중요한 이점들이다.
제1 실시예에 따라서, 알루미늄 질화물을 포함하는 절연성 초기 유전체층을 실리콘 기판 위에 형성하는 단계, 및 상기 절연성 초기 유전체층 위에 적어도 하나의 수동 전자 부품을 형성하는 단계를 포함하는 집적 수동 소자(IPD) 제조 방법이 제공된다. 다른 실시예에 따라서, 상기 절연성 초기 유전체층은 알루미늄 질화물층이고, 상기 적어도 하나의 수동 전자 부품은 커패시터, 저항, 인덕터 및 전송 라인 중 적어도 하나를 포함한다. 또 다른 실시예에 따라서, 상기 절연성 초기 유전체층은 알루미늄 질화물층 및 다른 유전체층을 포함한다. 또 다른 실시예에 따라서, 상기 다른 유전체층은 실리콘 질화물을 포함한다. 또 다른 실시예에 따라서, 상기 다른 유전체층은 실리콘 산화물을 포함한다. 또 다른 실시예에 따라서, 상기 절연성 초기 유전체층은 약 150℃ 내지 550℃의 온도에서 형성된다. 또 다른 실시예에 따라서, 상기 절연성 초기 유전체층은 반응성 스퍼터링에 의해 형성된다. 또 다른 실시예에 따라서, 상기 절연성 유전체층의 두께는 약 10 내지 10,000 옹스트럼 단위이다. 또 다른 실시예에 따라서, 상기 절연성 초기 유전체층의 두께는 약 300 내지 3,000 옹스트럼 단위이다. 또 다른 실시예에 따라서, 상기 절연성 초기 유전체층의 두께는 약 1000 옹스트럼 단위이다.
제2 실시예에 따라서, 약 1000 ohm-cm 이상의 저항을 가지며 외면을 가진 실리콘 기판을 제공하는 단계, 상기 기판의 상기 외면을 표면 손상 유발 환경에 노출시키는 단계, 알루미늄 질화물, 실리콘 질화물, TEOS 또는 이들의 조합을 포함하는 초기 유전체층을 상기 외면 위에 형성하는 단계, 및 상기 초기 유전체층 위에 복수의 수동 전자 부품을 형성하는 단계를 포함하는 집적 수동 소자(IPD) 제조 방법이 제공된다. 다른 실시예에 따라서, 상기 표면 손상 유발 환경은 실질적으로 불활성인 가스를 이용하여 형성된 플라즈마에의 노출이다. 또 다른 실시예에 따라서, 상기 실질적으로 불활성인 가스는 아르곤이다. 또 다른 실시예에 따라서, 상기 표면 손상 유발 환경은 스퍼터링된 알루미늄 질화물층의 증착이다. 또 다른 실시예에 따라서, 상기 복수의 수동 전자 부품은 커패시터, 저항, 전송 라인 및 인덕터 중 적어도 하나를 포함하고, 상기 복수의 수동 전자 부품 형성 단계는, 상기 초기 유전체층 위에 제1 도전층을 형성하는 단계, 및 상기 제1 도전층 위에 제2 도전층을 형성하는 단계를 포함한다.
제3 실시예에 따라서, 적어도 1000 ohm-cm의 저항을 가진 실리콘 기판, 알루미늄 질화물을 포함하는 초기 유전체층, 및 상기 초기 유전체층 위에 형성된 복수의 수동 전자 부품을 포함하는 마이크로전자 어셈블리가 제공된다. 다른 실시예에 따라서, 상기 초기 유전체층은 실리콘 질화물을 더 포함한다. 또 다른 실시예에 따라서, 상기 복수의 수동 전자 부품은 커패시터, 저항, 전송 라인 및 인덕터 중 적어도 하나를 포함한다. 또 다른 실시예에 따라서, 상기 복수의 수동 전자 부품은 함께 고조파 필터, 커플러 또는 변압기를 구성한다. 또 다른 실시예에 따라서, 마이크로전자 어셈블리는 상기 복수의 수동 전자 부품에 연결된 집적 회로를 더 포함한다.
상기 본 발명의 상세한 설명에서는 적어도 하나의 예시적인 실시예를 제시하였지만, 많은 변형이 존재함을 알아야 한다. 또한 이러한 예시적인 실시예 또는 예시적인 실시예들은 단지 예시적인 것으로 본 발명의 범위, 이용가능성 또는 구성을 어떤 식으로든 한정하는 것이 아님을 알아야 한다. 상기 상세한 설명은 당업자에게 본 발명의 예시적인 실시예를 구현하는 편리한 지침을 제공할 것이며, 첨부된 청구범위와 그 합법적인 등가물에서 제시되는 바와 같이 본 발명의 범위로부터 벗어남이 없이 예시적인 실시예에 기재된 구성요소들의 기능과 구성에 있어 여러 가지로 변경이 가능함을 알아야 한다.

Claims (20)

  1. 집적 수동 소자(IPD)를 형성하는 방법으로서,
    알루미늄 질화물을 포함하는 절연성 초기 유전체층을 실리콘 기판 위에 형성하는 단계; 및
    상기 절연성 초기 유전체층 위에 적어도 하나의 수동 전자 부품을 형성하는 단계
    를 포함하는, 집적 수동 소자 형성 방법.
  2. 제1항에 있어서,
    상기 절연성 초기 유전체층은 알루미늄 질화물층이고, 상기 적어도 하나의 수동 전자 부품은 커패시터, 저항, 인덕터 및 전송 라인 중 적어도 하나를 포함하는, 집적 수동 소자 형성 방법.
  3. 제1항에 있어서,
    상기 절연성 초기 유전체층은 알루미늄 질화물층 및 다른 유전체층을 포함하는, 집적 수동 소자 형성 방법.
  4. 제3항에 있어서,
    상기 다른 유전체층은 실리콘 질화물을 포함하는, 집적 수동 소자 형성 방법.
  5. 제3항에 있어서,
    상기 다른 유전체층은 실리콘 산화물을 포함하는, 집적 수동 소자 형성 방법.
  6. 제1항에 있어서,
    상기 절연성 초기 유전체층은 약 150℃ 내지 550℃의 온도에서 형성되는, 집적 수동 소자 형성 방법.
  7. 제1항에 있어서,
    상기 절연성 초기 유전체층은 반응성 스퍼터링에 의해 형성되는, 집적 수동 소자 형성 방법.
  8. 제1항에 있어서,
    상기 절연성 초기 유전체층의 두께는 약 10 내지 10,000 옹스트럼 단위인, 집적 수동 소자 형성 방법.
  9. 제8항에 있어서,
    상기 절연성 초기 유전체층의 두께는 약 300 내지 3,000 옹스트럼 단위인, 집적 수동 소자 형성 방법.
  10. 제9항에 있어서,
    상기 절연성 초기 유전체층의 두께는 약 1000 옹스트럼 단위인, 집적 수동 소자 형성 방법.
  11. 집적 수동 소자(IPD)를 형성하는 방법으로서,
    약 1000 ohm-cm 이상의 저항을 가지며 외면(outer surface)을 가진 실리콘 기판을 제공하는 단계;
    상기 기판의 상기 외면을 표면 손상 유발 환경에 노출시키는 단계;
    알루미늄 질화물, 실리콘 질화물, TEOS 또는 그 조합들을 포함하는 초기 유전체층을 실질적으로 상기 외면 위에 형성하는 단계; 및
    상기 초기 유전체층 위에 복수의 수동 전자 부품을 형성하는 단계
    를 포함하는, 집적 수동 소자 형성 방법.
  12. 제11항에 있어서,
    상기 표면 손상 유발 환경은 실질적으로 불활성인 가스를 이용하여 형성된 플라즈마에의 노출인, 집적 수동 소자 형성 방법.
  13. 제11항에 있어서,
    상기 실질적으로 불활성인 가스는 아르곤인, 집적 수동 소자 형성 방법.
  14. 제11항에 있어서,
    상기 표면 손상 유발 환경은 스퍼터링된 알루미늄 질화물층의 증착인, 집적 수동 소자 형성 방법.
  15. 제11항에 있어서,
    상기 복수의 수동 전자 부품은 커패시터, 저항, 전송 라인 및 인덕터 중 적어도 하나를 포함하고, 상기 복수의 수동 전자 부품 형성 단계는,
    상기 초기 유전체층 위에 제1 도전층을 형성하는 단계; 및
    상기 제1 도전층 위에 제2 도전층을 형성하는 단계
    를 포함하는, 집적 수동 소자 형성 방법.
  16. 마이크로전자 어셈블리로서,
    적어도 1000 ohm-cm의 저항을 가진 실리콘 기판;
    알루미늄 질화물을 포함하는 초기 유전체층; 및
    상기 초기 유전체층 위에 형성된 복수의 수동 전자 부품
    을 포함하는, 마이크로전자 어셈블리.
  17. 제16항에 있어서,
    상기 초기 유전체층은 실리콘 질화물 또는 TEOS를 더 포함하는, 마이크로전자 어셈블리.
  18. 제16항에 있어서,
    상기 복수의 수동 전자 부품은 커패시터, 저항, 전송 라인 및 인덕터 중 적어도 하나를 포함하는, 마이크로전자 어셈블리.
  19. 제16항에 있어서,
    상기 복수의 수동 전자 부품은 함께 고조파 필터, 커플러 또는 변압기를 구성하는, 마이크로전자 어셈블리.
  20. 제16항에 있어서,
    상기 복수의 수동 전자 부품에 연결된 집적 회로를 더 포함하는, 마이크로전자 어셈블리.
KR1020107021111A 2008-03-24 2009-02-05 저비용 기판을 구비한 집적 수동 소자 및 그 제조 방법 KR20100138953A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/054,105 US20090236689A1 (en) 2008-03-24 2008-03-24 Integrated passive device and method with low cost substrate
US12/054,105 2008-03-24

Publications (1)

Publication Number Publication Date
KR20100138953A true KR20100138953A (ko) 2010-12-31

Family

ID=41088022

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107021111A KR20100138953A (ko) 2008-03-24 2009-02-05 저비용 기판을 구비한 집적 수동 소자 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20090236689A1 (ko)
KR (1) KR20100138953A (ko)
CN (1) CN101946320A (ko)
TW (1) TW200945497A (ko)
WO (1) WO2009120407A2 (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8907446B2 (en) * 2009-05-19 2014-12-09 Texas Instruments Incorporated Integrated circuit structure with capacitor and resistor and method for forming
US20100305427A1 (en) * 2009-06-01 2010-12-02 General Electric Company Long-range planar sensor array for use in a surgical navigation system
US8426263B2 (en) 2011-03-31 2013-04-23 Freescale Semiconductor, Inc. Patterning a gate stack of a non-volatile memory (NVM) with formation of a metal-oxide-semiconductor field effect transistor (MOSFET)
US8415217B2 (en) 2011-03-31 2013-04-09 Freescale Semiconductor, Inc. Patterning a gate stack of a non-volatile memory (NVM) with formation of a capacitor
US8420480B2 (en) 2011-03-31 2013-04-16 Freescale Semiconductor, Inc. Patterning a gate stack of a non-volatile memory (NVM) with formation of a gate edge diode
US9209069B2 (en) 2013-10-15 2015-12-08 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI substrate with reduced interface conductivity
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
FI130149B (en) * 2013-11-26 2023-03-15 Okmetic Oyj High Resistive Silicon Substrate with Reduced RF Loss for RF Integrated Passive Device
JP6454716B2 (ja) 2014-01-23 2019-01-16 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 高抵抗率ｓｏｉウエハおよびその製造方法
US9385079B2 (en) 2014-01-29 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming stacked capacitors with fuse protection
US10312134B2 (en) 2014-09-04 2019-06-04 Globalwafers Co., Ltd. High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss
US9853133B2 (en) 2014-09-04 2017-12-26 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity silicon-on-insulator substrate
US9899499B2 (en) * 2014-09-04 2018-02-20 Sunedison Semiconductor Limited (Uen201334164H) High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss
EP3573094B1 (en) 2014-11-18 2023-01-04 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
WO2016081313A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited A method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
JP6517360B2 (ja) 2015-03-03 2019-05-22 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法
US9881832B2 (en) 2015-03-17 2018-01-30 Sunedison Semiconductor Limited (Uen201334164H) Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof
US10290533B2 (en) 2015-03-17 2019-05-14 Globalwafers Co., Ltd. Thermally stable charge trapping layer for use in manufacture of semiconductor-on-insulator structures
EP3304586B1 (en) 2015-06-01 2020-10-07 GlobalWafers Co., Ltd. A method of manufacturing silicon germanium-on-insulator
US10304722B2 (en) 2015-06-01 2019-05-28 Globalwafers Co., Ltd. Method of manufacturing semiconductor-on-insulator
CN117198983A (zh) 2015-11-20 2023-12-08 环球晶圆股份有限公司 使半导体表面平整的制造方法
WO2017142849A1 (en) 2016-02-19 2017-08-24 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a buried high resistivity layer
US9831115B2 (en) 2016-02-19 2017-11-28 Sunedison Semiconductor Limited (Uen201334164H) Process flow for manufacturing semiconductor on insulator structures in parallel
WO2017142704A1 (en) 2016-02-19 2017-08-24 Sunedison Semiconductor Limited High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface
EP3427293B1 (en) 2016-03-07 2021-05-05 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a low temperature flowable oxide layer and method of manufacture thereof
US10573550B2 (en) 2016-03-07 2020-02-25 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a plasma oxide layer and method of manufacture thereof
US11114332B2 (en) 2016-03-07 2021-09-07 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a plasma nitride layer and method of manufacture thereof
US10026642B2 (en) 2016-03-07 2018-07-17 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor on insulator structure comprising a sacrificial layer and method of manufacture thereof
WO2017155804A1 (en) 2016-03-07 2017-09-14 Sunedison Semiconductor Limited Method of manufacturing a semiconductor on insulator structure by a pressurized bond treatment
WO2017214084A1 (en) 2016-06-08 2017-12-14 Sunedison Semiconductor Limited High resistivity single crystal silicon ingot and wafer having improved mechanical strength
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
CN106098677B (zh) * 2016-07-20 2018-05-01 北京翰飞电子科技有限公司 单芯片正交混合耦合器管芯和平衡式功率放大器模块
US10546771B2 (en) 2016-10-26 2020-01-28 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate having enhanced charge trapping efficiency
CN110352484B (zh) 2016-12-05 2022-12-06 环球晶圆股份有限公司 高电阻率绝缘体上硅结构及其制造方法
KR102453743B1 (ko) 2016-12-28 2022-10-11 썬에디슨 세미컨덕터 리미티드 고유 게터링 및 게이트 산화물 무결성 수율을 갖도록 규소 웨이퍼들을 처리하는 방법
WO2018220275A1 (en) 2017-05-29 2018-12-06 Teknologian Tutkimuskeskus Vtt Oy Semiconductor apparatus
KR102390772B1 (ko) 2017-07-14 2022-04-25 썬에디슨 세미컨덕터 리미티드 반도체 온 절연체 구조의 제조 방법
EP3785293B1 (en) 2018-04-27 2023-06-07 GlobalWafers Co., Ltd. Light assisted platelet formation facilitating layer transfer from a semiconductor donor substrate
WO2019236320A1 (en) 2018-06-08 2019-12-12 Globalwafers Co., Ltd. Method for transfer of a thin layer of silicon
TWI698029B (zh) * 2018-11-28 2020-07-01 財團法人金屬工業研究發展中心 形成半導體結構之方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6136458A (en) * 1997-09-13 2000-10-24 Kabushiki Kaisha Toshiba Ferrite magnetic film structure having magnetic anisotropy
US6388290B1 (en) * 1998-06-10 2002-05-14 Agere Systems Guardian Corp. Single crystal silicon on polycrystalline silicon integrated circuits
EP1198845A4 (en) * 1999-07-02 2008-07-02 Digirad Corp INDIRECT CONTACT BY POSTERIOR SURFACE WITH SEMICONDUCTOR DEVICES
US6140197A (en) * 1999-08-30 2000-10-31 Chartered Semiconductor Manufacturing Ltd. Method of making spiral-type RF inductors having a high quality factor (Q)
US6312568B2 (en) * 1999-12-07 2001-11-06 Applied Materials, Inc. Two-step AIN-PVD for improved film properties
JP2001284560A (ja) * 2000-03-30 2001-10-12 Nec Corp 半導体装置およびその製造方法
US6700794B2 (en) * 2001-07-26 2004-03-02 Harris Corporation Decoupling capacitor closely coupled with integrated circuit
US6927073B2 (en) * 2002-05-16 2005-08-09 Nova Research, Inc. Methods of fabricating magnetoresistive memory devices
US20040075170A1 (en) * 2002-10-21 2004-04-22 Yinon Degani High frequency integrated circuits
JP2006005234A (ja) * 2004-06-18 2006-01-05 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2006261328A (ja) * 2005-03-16 2006-09-28 Fujitsu Ltd 容量素子、半導体装置、及び容量素子の製造方法
JP4707056B2 (ja) * 2005-08-31 2011-06-22 富士通株式会社 集積型電子部品および集積型電子部品製造方法
US7936043B2 (en) * 2006-03-17 2011-05-03 Sychip Inc. Integrated passive device substrates
WO2008062800A1 (fr) * 2006-11-20 2008-05-29 Panasonic Corporation Dispositif à semi-conducteur et son procédé d'entraînement

Also Published As

Publication number Publication date
TW200945497A (en) 2009-11-01
CN101946320A (zh) 2011-01-12
WO2009120407A2 (en) 2009-10-01
WO2009120407A3 (en) 2009-11-19
US20090236689A1 (en) 2009-09-24

Similar Documents

Publication Publication Date Title
KR20100138953A (ko) 저비용 기판을 구비한 집적 수동 소자 및 그 제조 방법
US7935607B2 (en) Integrated passive device with a high resistivity substrate and method for forming the same
US9236365B2 (en) Methods of forming 3-D circuits with integrated passive devices
US7683733B2 (en) Balun transformer with improved harmonic suppression
US5450263A (en) Thin film inductors, inductor network and integration with other passive and active devices
Wang et al. A novel method for the fabrication of integrated passive devices on SI-GaAs substrate
US7754574B2 (en) Optimum padset for wire bonding RF technologies with high-Q inductors
US7411270B2 (en) Composite capacitor and method for forming the same
CN101246883B (zh) 集成电路封装
JP2000277693A (ja) 誘導要素を組み込んだ集積回路及びこのような集積回路を製造する方法
US8258065B2 (en) Passive elements, articles, packages, semiconductor composites, and methods of manufacturing same
US20090115051A1 (en) Electronic Circuit Package
WO2009052683A1 (en) Electronic circuit package
Wang et al. High‐performance integrated passive technology by advanced SI‐GaAs‐based fabrication for RF and microwave applications
CN111540712A (zh) 集成器件制造方法及相关产品
US20220301968A1 (en) Semiconductor apparatus
Li et al. An optimized process of high-performance integrated passive devices (IPDs) on SI-GaAs substrate for RF applications
KR100577527B1 (ko) 고주파 소자 및 그 제조 방법
US20070023901A1 (en) Microelectronic bond pad
Zheng et al. Design and fabrication of suspended high Q MIM capacitors by wafer level packaging technology
US11548779B2 (en) Capacitive micro structure
US7253522B2 (en) Integrated capacitor for RF applications with Ta adhesion layer
Freitag et al. Wideband 3W amplifier employing cluster matching
CN105845669B (zh) 一种基于砷化镓器件的mim电容器及其制造工艺
CN105990099B (zh) Mim电容器及其制作方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid