KR20100125533A - 반도체 발광소자 및 그 제조방법 - Google Patents

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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는, 마그네슘을 포함하는 복수의 클러스터; 상기 복수의 클러스터 사이에 형성된 제1질화물 반도체층; 상기 클러스터 위에 형성된 에어 갭부; 상기 에어 갭부 및 상기 제1질화물 반도체층의 위에 형성된 제2질화물 반도체층을 포함한다.
반도체, 발광소자, LED, 크랙

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD(Laser Diode)의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 단말기의 키패드 발광부, 전광판, 조명 장치 등 제품의 광원으로 응용되고 있다.
실시 예는 질화물 반도체층을 크랙없이 증착할 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 마그네슘을 포함하는 클러스터 및 에어 갭부를 형성시켜 줄 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 제1도전형 반도체층 또는 그 아래에 클러스터 및 에어 갭부를 하나 또는 복수개 배치할 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는, 마그네슘을 포함하는 복수의 클러스터; 상기 복수의 클러스터 사이에 형성된 제1질화물 반도체층; 상기 클러스터 위에 형성된 에어 갭부; 상기 에어 갭부 및 상기 제1질화물 반도체층의 위에 형성된 제2질화물 반도체층을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 복수의 클러스터를 형성하는 단계; 상기 기판 위에 제1질화물 반도체층을 형성하여, 상기 복수의 클러스터 위에 에어 갭부를 형성하는 단계; 상기 제1질화물 반도체층 및 상기 에어 갭부의 위에 제2질화물 반도체층을 형성하는 단계를 포함한다.
실시 예는 질화물 반도체층의 결정 결함을 개선시켜 줄 수 있다.
실시 예는 내부 양자 효율 및 외부 양자 효율을 개선시켜 줄 수 있다.
실시 예는 활성층 아래로 공급되는 전류가 집중되는 것을 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자의 전기적인 신뢰성을 개선시켜 줄 수 있다.
이하, 첨부된 도면을 참조하여 설명하면 다음과 같다. 실시 예를 설명함에 있어서, 각 구성 요소의 크기는 일 예이며, 도면의 크기로 한정하지 않는다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(110), 복수의 클러스터(115), 제1질화물 반도체층(125), 에어 갭부(120), 제2질화물 반도체층(130), 제1도전형 반도체층(140), 활성층(150), 제2도전형 반도체층(160)을 포함한다.
상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있다.
상기 기판(110) 위에는 복수의 클러스터(115)가 형성된다. 상기 클러스터(115)는 불규칙한 간격으로 랜덤한 형상 및 랜덤한 크기로 형성될 수 있다. 상기 랜덤한 형상에는 다면체 형상을 포함할 수 있다. 상기 클러스터(115)는 MgN 씨드(seed) 또는 Mg 클러스터로 구현될 수 있다. 상기 클러스터(115)는 수 Å ~ 수 백 nm 사이즈로 형성될 수 있다.
상기 클러스터(115) 사이의 상기 기판(110) 위에는 제1질화물 반도체층(125)이 형성된다. 상기 제1질화물 반도체층(125)은 3족-5족 화합물 반도체를 이용한 반도체층 예컨대, 버퍼층, 언도프드 반도체층, 부도체 특성의 반도체층 또는 도전형 반도체층으로 구현될 수 있으며, 상기 반도체 재료는 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다. 상기 도전형 반도체층은 제1도전형 도펀트 또는 제2도전형 도펀트가 도핑된 반도체층을 포함할 수 있다.
여기서, 상기 제1질화물 반도체층(125)의 반도체 재료는 상기 MgN 씨드 또는 Mg 클러스터의 결합력보다는 상기 기판(110)과의 결합력이 크기 때문에 상기 클러스터(115) 위에 성장이 잘 안 되거나 성장되지 않고, 상기 기판(110)의 상면을 통해 성장된다. 이에 따라 상기 클러스터(115)는 저 결합 클러스터로 정의할 수도 있다.
이때 상기 제1질화물 반도체층(125)이 소정 두께로 형성되면, 상기 클러스터(115) 위에는 에어 갭부(120)가 생성된다. 상기 에어 갭부(120)는 모든 클러스터 위 또는 일부 클러스터 위에 형성될 수 있으며, 이는 상기 클러스터(115)의 크기에 따라 달라질 수 있다.
상기 에어 갭부(120)는 상기 클러스터(115) 상에 형성되는 동공으로서, 그 굴절률은 1이며, 상기 제1질화물 반도체층(125)의 성장 조건에 따라 다양한 형상으로 형성될 수 있다.
상기 에어 갭부(120)는 상기 클러스터(115) 위에서 상기 제1질화물 반도체층(125) 사이에 배치됨으로써, 상기 제1질화물 반도체층(125)의 이완 스트레인을 누적(accumulation)할 수 있는 영역으로 기능하게 된다. 즉, 상기 에어 갭부(120)는 상기 제1질화물 반도체층(125)의 둘레에 배치됨으로써, 상기 제1질화물 반도체 층(125)에서의 결함의 변화를 줄여줄 수 있는 영역으로 작용하게 된다.
또한 상기 에어 갭부(120)는 상기 제1질화물 반도체층(125)이 상기 기판(110)과의 접촉되는 면적을 감소시켜 줌으로써, 격자 상수 차이에 의한 결함을 개선시키고, 크랙을 감소시켜 줄 수 있다.
상기 제2질화물 반도체층(130)은 상기 제1질화물 반도체층(125) 및 상기 에어 갭부(120)의 위에 형성된다.
상기 제2질화물 반도체층(130)은 상기 제1질화물 반도체층(125)의 반도체 재료와 동일한 재료이거나 다른 재료로 형성될 수 있으며, 예컨대 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다.
상기 제2질화물 반도체층(130)의 상면은 평탄하게 형성될 수 있으며, 이는 상기 제1질화물 반도체층(125) 상에서 성장될 때 그 성장조건을 수평 성장이 더 촉진되도록 조절함으로써, 서로 봉합되고 평탄하게 형성될 수 있다.
상기 제2질화물 반도체층(130)은 상기 복수의 에어 갭부(120)에 의해 상기 제1질화물 반도체층(125) 상에 크랙없는(crack free) 박막으로 형성될 수 있다.
상기 제2질화물 반도체층(130)은 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있으며, 제1도전형 도펀트가 도핑된 반도체 또는 언도프드(undoped) 반도체로 구현될 수 있다.
상기 제2질화물 반도체층(130) 위에는 제3질화물 반도체층인 제1도전형 반도체층(140)이 형성될 수 있다. 상기 제1도전형 반도체층(140)은 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현되며, 상기 제1도전형 반도체층(140)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn , Se, Te를 포함한다. 여기서, 상기 제2질화물 반도체층(130)이 제1도전형인 경우, 상기 제1도전형 반도체층(140)은 형성하지 않을 수 있다.
상기 제1도전형 반도체층(140) 위에는 활성층(150)이 형성된다. 상기 활성층(150)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성되며, InGaN/GaN 또는 AlGaN/GaN 등으로 형성될 수 있다.
상기 활성층(150)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(150) 위에는 제2도전형 반도체층(160)이 형성된다. 상기 제2도전형 반도체층(160)은 제2도전형 도펀트가 도핑된 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(160)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제1도전형 반도체층(140) 및 그 위의 반도체층(150,160)은 상기 복수의 에어 갭부(120)에 의해 상기 제1질화물 반도체층(125) 상에 크랙없는(crack free) 박막으로 형성될 수 있다. 이러한 크랙없는 박막은 전류의 집중을 방지할 수 있어, 활성층(150)을 보호할 수 있고, 내부 양자 효율 및 외부 양자 효율을 개선시켜 줄 수 있다.
상기 제2도전형 반도체층(160) 위에는 투명전극층(미도시), 반사전극층 및 제2전극 중 적어도 하나가 형성될 수 있다. 상기 투명 전극층은 ITO, ZnO, IrOx, RuOx, NiO의 물질 중에서 선택되어 형성될 수 있다. 또한 상기 제1도전형 반도체층은 P형 반도체층, 상기 제2도전형 반도체층(160)은 N형 반도체층으로 구현할 수 있다. 또한 상기 제2도전형 반도체층(160) 위에 N형 반도체층 또는 P형 반도체층을 형성할 수도 있다. 이에 따라 발광 구조물은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
또한 반도체 발광소자(100)는 상기 클러스터(115) 및 에어 갭부(120)의 구조룰 기판과 언도프드 반도체층 사이, 언도프드 반도체층과 제1도전형 반도체층 사이, 복수의 제1도전형 반도체층 사이 중에서 적어도 한 영역에 형성될 수 있다. 즉, 상기 클러스터(115) 및 에어 갭부(120)는 상기 활성층(150)과 기판(110) 사이의 어느 한 영역 또는 복수 영역에 형성될 수 있다.
도 2 내지 도 5는 제1실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 2를 참조하면, 기판(110)을 성장 장비로 로딩한 후, 열 처리를 수행한 후, 복수의 클러스터(115)를 형성시켜 준다. 상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(110)은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있다.
상기 복수의 클러스터(115)는 불규칙한 간격으로 형성되며, 다면체 형상 등을 포함하는 랜덤한 형상을 갖고, 수Å~ 수백 nm 사이즈 내에서 랜덤한 크기로 형성될 수 있다.
상기 클러스터(115)는 MgN 씨드(seed) 또는 Mg 클러스터로 구현될 수 있다. 상기 MgN 씨드의 형성 과정을 보면, 500~1100℃의 성장 온도에서 캐리어 가스(H2 또는 N2)를 공급하고 소정의 압력(예: 50torr ~ 500torr)의 조건에서 암모니아(NH3)로 질소화(Nitridation) 처리를 수행하게 된다. 이때 2족 원소인 Mg를 공급해 주어, MgN로 이루어진 씨드를 형성시켜 준다. 여기서, 상기 Mg의 유량에 따라 에어 갭부의 사이즈가 달라질 수 있다.
상기 MgN 씨드는 부도체 특성이 있어, Si와 같은 도전형 기판이 배치된 경우 전류를 확산시켜 줄 수 있다.
도 3을 참조하면, 상기 클러스터(115) 사이의 상기 기판(110) 위에는 제1질화물 반도체층(125)이 형성된다. 상기 제1질화물 반도체층(125)은 3족-5족 화합물 반도체를 이용한 언도프드 반도체층 또는 도전형 반도체층으로 구현될 수 있으며, 그 반도체 재료는 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다. 상기 도전형 반도체층은 제1도전형 도펀트 또는 제2도전형 도펀트가 도핑된 반도체층을 포함할 수 있다.
여기서, 상기 제1질화물 반도체층(125)의 반도체 재료는 상기 MgN 씨드 또는 Mg 클러스터의 결합력보다는 상기 기판(110)과의 결합력이 커서 상기 클러스터(115) 위에는 상대적으로 성장이 작거나 되지 않고, 상기 기판(110)의 상면을 통해 성장된다. 이에 따라 상기 클러스터(115)는 저 결합 클러스터로 정의할 수도 있다. 이때 상기 제1질화물 반도체층(125) 사이의 상기 클러스터(115) 위의 영역(120A)에는 반도체가 성장되지 않는다.
상기 제1질화물 반도체층(125)은 GaN인 경우, 예를 들면, Ga를 위한 소스 가스에는 트리메틸갈륨(TMGa) 또는 트리에틸갈륨(TEGa) 등의 3족 가스를 사용하며, N을 위한 소스 가스에는 암모니아(NH3), 모노메틸히드라진(MMHy) 또는 디메틸히드라진(DMHy) 등의 5족 가스를 사용할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1질화물 반도체층(125)은 성장 온도, 5족 가스와 3족 가스의 비율, 성장 압력과 같은 성장 조건을 조절하여 성장시켜 줄 수 있다. 이 경우, 상기 제1질화물 반도체층(125)은 일반 GaN 성장 조건과 비교하여 수직 성장이 촉진되는 조건으로서, 압력은 상대적으로 높이고, 온도는 상대적으로 낮추며, Ga 유량은 상대적으로 많이 주입하는 조건 등을 선택하여 성장시켜 줄 수 있다.
이때 상기 제1질화물 반도체층(125)의 사이에는 상기 클러스터(115) 위에 에어 갭 영역(120A)이 생성된다.
도 3 및 도 4를 참조하면, 상기 제1질화물 반도체층(125) 및 상기 에어 갭 영역(120A) 위에는 제2질화물 반도체층(130)이 형성된다. 이때 상기 에어 갭 영역(120A)은 상측이 덮여진 밀봉 형태의 에어 갭부(120)가 형성된다.
상기 에어 갭부(120)는 상기 클러스터(115) 상에 형성되는 동공으로서, 그 굴절률은 1이며, 상기 제1질화물 반도체층(125)의 성장 조건에 따라 다양한 형상으로 형성될 수 있다. 이러한 매질 차이는 외부 양자 효율을 개선시켜 줄 수 있다.
상기 제1질화물 반도체층(125)은 성장시 상기 클러스터(115) 위에 상기 에어 갭부(120)를 형성시켜 주게 되며, 이 경우 상기 에어 갭부(120)는 상기 제1질화물 반도체층(125)의 이완 스트레인을 누적(accumulation)할 수 있는 영역으로 기능하게 된다.
상기 제2질화물 반도체층(130)은 상기 제1질화물 반도체층(125)의 반도체 재료와 동일한 재료이거나 다른 재료로 형성될 수 있으며, 예컨대 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다.
상기 제2질화물 반도체층(130)의 상면은 평탄하게 형성될 수 있으며, 이는 상기 제1질화물 반도체층(125) 상에서 성장될 때 그 성장조건을 수평 성장이 더 촉진되도록 조절함으로써, 서로 봉합되고 평탄하게 형성될 수 있다.
상기 제2질화물 반도체층(130)은 예컨대, 수평(A1) 성장이 촉진되는 조건으로서, GaN인 경우, Ga를 위한 소스 가스에는 트리메틸갈륨(TMGa) 또는 트리에틸갈륨(TEGa) 등의 3족 가스를 사용하며, N을 위한 소스 가스에는 암모니아(NH3), 모노메틸히드라진(MMHy) 또는 디메틸히드라진(DMHy) 등의 5족 가스를 사용할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2질화물 반도체층(130)은 성장 온도, 5족 가스와 3족 가스의 비율, 성장 압력과 같은 성장 조건을 조절하여 성장시켜 줄 수 있다. 상기 제2질화물 반도체층(130)은 상기 제1질화물 반도체층(125)의 성장 조건과 비교하여 성장 온도를 점차 높여 주거나, 압력은 상대적으로 낮추거나, Ga 유량을 상대적으로 줄이는 등의 조건을 조절하여 수평 성장이 더 촉진되도록 할 수 있으며, 이 경우 상기 제2질화물 반도체층(130) 간은 서로 봉합되고 상면을 평탄하게 성장시켜 줄 수 있다. 이러한 성장 조건은 실시 예의 기술적 범위 내에서 조절할 수 있다.
상기 제2질화물 반도체층(130)은 제1도전형 도펀트가 도핑된 반도체 또는 언도프드(undoped) 반도체로 구현될 수 있다.
상기 제2질화물 반도체층(130)은 상기 복수의 에어 갭부(120)에 의해 상기 제1질화물 반도체층(125) 상에 크랙없는(crack free) 박막으로 형성될 수 있다.
도 5를 참조하면, 상기 제2질화물 반도체층(130) 위에는 제3질화물 반도체층인 제1도전형 반도체층(140)이 형성될 수 있다. 상기 제1도전형 반도체층(140)은 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현되며, 상기 제1도전형 반도체층(140)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn , Se, Te를 포함한다. 여기서, 상기 제2질화물 반도체층(130)이 제1도전형인 경우, 상기 제1도전형 반도체층(140)은 형성하지 않을 수 있다.
상기 제1도전형 반도체층(140) 위에는 활성층(150)이 형성된다. 상기 활성층(150)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성되며, InGaN/GaN 또는 AlGaN/GaN 등으로 형성될 수 있다.
상기 활성층(150)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성 될 수 있다. 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(150) 위에는 제2도전형 반도체층(160)이 형성된다. 상기 제2도전형 반도체층(160)은 제2도전형 도펀트가 도핑된 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(160)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제2도전형 반도체층(160) 위에는 투명전극층(미도시), 반사전극층 및 제2전극 중 적어도 하나가 형성될 수 있다. 상기 투명 전극층은 ITO, ZnO, IrOx, RuOx, NiO의 물질 중에서 선택되어 형성될 수 있다. 또한 상기 제1도전형 반도체층은 P형 반도체층, 상기 제2도전형 반도체층(160)은 N형 반도체층으로 구현할 수 있다. 또한 상기 제2도전형 반도체층(160) 위에 N형 반도체층 또는 P형 반도체층을 형성할 수도 있다. 이에 따라 발광 구조물은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
도 6은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 상기 제2실시 예를 설명함에 있어서, 상기 제1실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며 중복 설명은 생략하기로 한다.
도 6을 참조하면, 반도체 발광소자(101)는 기판(110), 버퍼층(112), 클러스터(115), 제1질화물 반도체층(125), 에어 갭부(120), 제1도전형 반도체층(140), 활성층(150), 및 제2도전형 반도체층(160)을 포함한다.
상기 기판(110)은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있으며, 그 상면에는 요철 패턴이 형성될 수 있다.
상기 기판(110) 위에는 버퍼층(112)이 형성될 수 있다. 상기 버퍼층(112)은 상기 GaN 재료와 기판의 격자 부정합을 완화시켜 줄 수 있으며, 그 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 버퍼층(112) 위에는 언도프드(undoped) 반도체층이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 버퍼층(112) 위에는 복수의 클러스터(115)가 형성된다. 상기 클러스터(115)는 불규칙한 간격으로 랜덤한 형상 및 랜덤한 크기로 형성될 수 있다. 상기 클러스터(115)는 MgN 씨드(seed) 또는 Mg 클러스터로 구현될 수 있다. 상기 MgN 씨드는 부도체 특성이 있어, 상기 기판(110)이 전도성 기판(예: Si)인 경우 수직형 구조로 형성할 수 있으며, 상기 전도성 기판(Si)으로 입력되는 전류를 확산시켜 줄 수 있다.
상기 클러스터(115) 사이의 상기 기판(110) 위에는 제1질화물 반도체층(125)이 형성된다. 상기 제1질화물 반도체층(125)은 3족-5족 화합물 반도체를 이용한 언도프드 반도체층 또는 도전형 반도체층으로 구현될 수 있으며, 상기 반도체 재료는 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다. 상기 도전형 반도체층은 제1도전형 도펀트 또는 제2도전형 도펀트가 도핑된 반도체층을 포함할 수 있다.
여기서, 상기 제1질화물 반도체층(125)의 반도체 재료는 상기 MgN 씨드 또는 Mg 클러스터의 결합력보다는 상기 기판(110)과의 결합력이 커서 상기 클러스터(115) 위에는 상대적으로 성장이 작거나 되지 않고, 상기 기판(110)의 상면을 통해 성장된다. 이에 따라 상기 클러스터(115)는 저 결합 클러스터로 정의할 수도 있다.
상기 클러스터(115) 위에는 에어 갭부(120)가 생성된다. 상기 에어 갭부(120)는 상기 클러스터(115) 상에 형성되는 동공으로서, 그 굴절률은 1이며, 상기 제1질화물 반도체층(125)의 성장 조건에 따라 다양한 형상으로 형성될 수 있다.
상기 에어 갭부(120)는 상기 클러스터(115) 위에서 상기 제1질화물 반도체층(125) 사이에 배치됨으로써, 상기 제1질화물 반도체층(125)의 이완 스트레인을 누적(accumulation)할 수 있는 영역으로 기능하게 되므로, 그 상층에 형성되는 반도체층을 크랙 프리(crack free)한 박막으로 형성시켜 줄 수 있다.
상기 제1도전형 반도체층(140)은 상기 제1질화물 반도체층(125) 및 상기 에어 갭부(120) 위에 형성된다.
상기 제1도전형 반도체층(140)은 상기 제1질화물 반도체층(125)의 반도체 재료와 동일한 재료이거나 다른 재료로 형성될 수 있으며, 예컨대 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있다.
상기 제1도전형 반도체층(140)의 상면은 평탄하게 형성될 수 있으며, 이는 상기 제1도전형 반도체층(140) 상에서 성장될 때 그 성장조건을 수평 성장이 더 촉진되도록 조절함으로써, 서로 봉합되고 평탄하게 형성될 수 있다.
상기 제1도전형 반도체층(140)은 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나를 포함할 수 있으며, 제1도전형 도펀트가 도핑된 반도체로 구현될 수 있다.
상기 제1도전형 반도체층(140) 위에는 활성층(150)이 형성된다. 상기 활성층(150)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성되며, InGaN/GaN 또는 AlGaN/GaN 등으로 형성될 수 있다.
상기 활성층(150)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(150) 위에는 제2도전형 반도체층(160)이 형성된다. 상기 제2도전형 반도체층(160)은 제2도전형 도펀트가 도핑된 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(160)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제1도전형 반도체층(140) 및 그 위의 반도체층(150,160)은 상기 복수의 에어 갭부(120)에 의해 상기 제1질화물 반도체층(125) 상에 크랙없는(crack free) 박막으로 형성될 수 있다. 이러한 크랙없는 박막은 전류의 집중을 방지할 수 있어, 활성층(150)을 보호할 수 있고, 내부 양자 효율 및 외부 양자 효율을 개선시켜 줄 수 있다.
상기 제2도전형 반도체층(160) 위에는 투명전극층(미도시), 반사전극층 및 제2전극 중 적어도 하나가 형성될 수 있다. 상기 투명 전극층은 ITO, ZnO, IrOx, RuOx, NiO의 물질 중에서 선택되어 형성될 수 있다. 또한 상기 제1도전형 반도체층은 P형 반도체층, 상기 제2도전형 반도체층(160)은 N형 반도체층으로 구현할 수 있다. 또한 상기 제2도전형 반도체층(160) 위에 N형 반도체층 또는 P형 반도체층을 형성할 수도 있다. 이에 따라 발광 구조물은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
상기 실시 예에 의하면, 상기 클러스터(115) 및 에어 갭부(120)의 형성 위치는 기판과 언도프드 반도체층 사이, 버퍼층과 언도프드 반도체층 사이, 버퍼층과 제1도전형 반도체층 사이, 언도프드 반도체층과 제1도전형 반도체층 사이, 복수의 제1도전형 반도체층 사이 중에서 적어도 한 위치에 형성될 수 있다. 즉, 상기 클러스터(115) 및 에어 갭부(120)는 상기 활성층(150)과 기판(110) 사이에 적어도 한 영역 또는 복수 영역에 형성될 수 있다.
상기 반도체 발광소자(101)는 클러스터(115) 및 상기 에어 갭부(120)는 크랙없는 질화물 반도체 박막을 성장시켜 줄 수 있어, 전기전인 특성을 개선시켜 줄 수 있다.
상기 반도체 발광소자(101)는 상기 클러스터(115), 상기 에어 갭부(120), 상기 제1질화물 반도체층(125)의 매질 차이에 의해 외부 양자 효율을 개선시켜 줄 수 있다.
도 7은 도 1을 이용한 수평형 반도체 발광소자를 나타낸 측 단면도이다.
도 7을 참조하면, 반도체 발광소자(102)는 제2도전형 반도체층(160) 위에 제 2전극(173)이 형성되고, 제1도전형 반도체층(140) 위에 제1전극(171)을 형성하게 된다. 상기 제1 및 제2전극(171,173)의 형성 과정은 메사 에칭 후에 형성될 수 있다.
상기 제2도전형 반도체층(160) 위에는 상기 제2전극(173)을 형성하기 전 또는 후에, 투명전극층 또는 반사 전극층이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 8은 도 1을 이용한 수직형 반도체 발광소자를 나타낸 측 단면도이다.
도 8을 참조하면, 반도체 발광소자(103)는 제2도전형 반도체층(160) 위에 전극층(181) 및 상기 전극층(181) 위에 전도성 지지부재(183)를 형성하게 된다. 상기 전극층(181)은 Al, Ag, Pd, Rh, Pt, Ir 등을 선택적으로 포함하며, 상기 전도성 지지부재(183)는 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등) 등을 선택적으로 포함할 수 있다.
상기 전극층(181)과 상기 제2도전형 반도체층(160) 사이에는 ITO 등과 같은 층이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
그리고, 제1질화물 반도체층(125) 아래의 기판(도 1의 110)을 제거한 후, 상기 제1질화물 반도체층(125) 아래에 제1전극(171)을 형성하게 된다.
상기 기판(도 1의 110)의 제거 방법은 상기 전도성 지지부재(183)를 형성한 다음, 상기 기판에 소정 파장의 레이저를 조사하여 상기 기판을 제거하는 LLO(Laser Lift Off) 방식으로 이용할 수 있다. 또한 상기 기판 위의 영역 예컨대, 상기 제1질화물 반도체층(125) 또는/및 상기 에어 갭부(120)에 습식 에칭액을 주입하여 상기 기판을 제거할 수 있다. 이 경우 상기 제1질화물 반도체층(125) 및 상기 에어 갭부(120)의 형상은 달라질 수 있으며, 이에 대해 한정하지는 않는다.
메사 에칭을 수행하여 칩 경계 영역을 에칭하게 된다. 상기 에칭 방식은 건식 에칭 또는/및 습식 에칭 방식을 사용할 수 있다.
상기 제1전극(171)은 상기 제1질화물 반도체층(125) 또는/및 상기 클러스터(115)에 직접 접촉될 수 있다.
상기 기판(110)이 제거된 상기 제 1질화물 반도체층(125)의 하면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있으며, 이에 대해 한정하지는 않는다. 이 경우 상기 클러스터(115)는 제거될 수 있다. 또한 상기 연마 공정은 상기 제1질화물 반도체층(125)이 제1도전형가 아니면 제거할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1전극(171)은 칩 분리 전 또는 칩 분리 후 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 반도체 발광소자는 상기 메사 에칭 후 익스펜딩 및 브레이킹(expanding & breaking) 공정을 이용하여 칩 단위로 분리하게 된다. 실시 예는 반도체 발광소자 예컨대, LED를 그 예로 설명하였으나, 상기 기판 위에 형성될 수 있는 다른 반도체 소자에도 적용할 수 있으며, 이러한 기술적인 특징은 상기의 실시 예로 한정되지 않는다.
상기 제2실시 예의 발광 소자는 수직형 또는 수평형으로 제조할 수 있으며, 이러한 예는 실시 예의 기술적 범위 내에서 변경할 수 있다.
상기에서 개시된 각 실시 예의 특징은 각 실시 예로 한정되지 않고, 다른 실시 예에 선택적으로 적용될 수 있으며, 이는 실시 예의 기술적 범위 내에서 선택적인 조합을 통해 다른 변형과 응용이 가능하다.
상기의 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명하며, 도면에서의 각 층의 두께는 일 예로 설명한다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2내지 도 5는 도 1의 반도체 발광소자 제조과정을 나타낸 도면이다.
도 6은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 7은 도 1을 이용한 수평형 반도체 발광소자를 나타낸 측 단면도이다.
도 8은 도 1을 이용한 수직형 반도체 발광소자를 나타낸 측 단면도이다.

Claims (20)

  1. 마그네슘을 포함하는 복수의 클러스터;
    상기 복수의 클러스터 사이에 형성된 제1질화물 반도체층;
    상기 클러스터 위에 형성된 에어 갭부;
    상기 에어 갭부 및 상기 제1질화물 반도체층의 위에 형성된 제2질화물 반도체층을 포함하는 반도체 발광소자.
  2. 제1항에 있어서, 상기 클러스터는 MgN 씨드 또는 Mg 클러스터를 포함하는 반도체 발광소자.
  3. 제1항에 있어서, 상기 제1질화물 반도체층 및 상기 복수의 클러스터의 아래에 배치된 기판, 제1전극 또는 하부 반도체층을 포함하는 반도체 발광소자.
  4. 제1항에 있어서, 상기 제1질화물 반도체층 및 상기 제2질화물 반도체층 중 적어도 하나는 언도프드 반도체층, 부도체 특성의 반도체층 및 도전형 도펀트가 도핑된 반도체층 중 적어도 하나를 포함하는 반도체 발광소자.
  5. 제1항 또는 제4항에 있어서, 상기 제2질화물 반도체층 위에 형성된 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 형성된 활성층; 및 상기 활성층 위에 형성된 제2도전형 반도체층을 포함하는 반도체 발광소자.
  6. 제3항에 있어서, 상기 하부 반도체층은 3족-5족 화합물 반도체로 이루어진 버퍼층, 언도프드 반도체층, 및 제1도전형 반도체층 중 적어도 하나를 포함하는 반도체 발광소자.
  7. 제3항에 있어서, 상기 기판은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 포함하는 반도체 발광소자.
  8. 제3항에 있어서, 상기 제1질화물 반도체층 아래에 기판이 배치되며,
    상기 제1질화물 반도체층은 상기 기판과의 결합력이 상기 클러스터와의 결합력보다 큰 것을 특징으로 하는 반도체 발광소자.
  9. 제5항에 있어서, 상기 제2도전형 반도체층 위에 N형 반도체층, 제2전극, 투명전극층, 및 반사전극층 중 적어도 하나를 포함하는 반도체 발광소자.
  10. 제2항에 있어서, 상기 에어 갭부는 적어도 한 클러스터 위에 형성되는 반도체 발광소자.
  11. 기판 위에 복수의 클러스터를 형성하는 단계;
    상기 기판 위에 제1질화물 반도체층을 형성하여, 상기 복수의 클러스터 위에 에어 갭부를 형성하는 단계;
    상기 제1질화물 반도체층 및 상기 에어 갭부의 위에 제2질화물 반도체층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  12. 제11항에 있어서, 상기 복수의 클러스터는 MgN 씨드 또는 Mg 클러스터로 형성되는 반도체 발광소자 제조방법.
  13. 제12항에 있어서, 상기 제1질화물 반도체층 및 상기 제2질화물 반도체층은 동일한 반도체 재료 또는 서로 다른 반도체 재료로 형성되는 반도체 발광소자 제조방법.
  14. 제12항에 있어서,
    상기 제1질화물 반도체층은 언도프드 반도체층 또는 제1도전형 반도체층이며,
    상기 제2질화물 반도체층은 언도프드 반도체층 또는 제1도전형 반도체층인 반도체 발광소자 제조방법.
  15. 제12항에 있어서, 상기 제1질화물 반도체층 및 제2질화물 반도체층은 N형 반도체층 또는 P형 반도체층을 포함하는 반도체 발광소자 제조방법.
  16. 제12항에 있어서, 상기 기판은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 포함하는 반도체 발광소자 제조방법.
  17. 제12항에 있어서, 상기 제2질화물 반도체층은 제1도전형이며,
    상기 제2질화물 반도체층 위에 활성층을 형성하는 단계; 및 상기 활성층 위에 제2도전형 반도체층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  18. 제17항에 있어서, 상기 제2도전형 반도체층 위에 N형 반도체층, 제2전극, 반사 전극층, 및 투명전극층 중 적어도 하나를 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  19. 제12항에 있어서, 상기 기판 위에는 3족-5족 화합물 반도체를 이용한 버퍼층 또는 언도프드 반도체층을 형성하는 단계를 포함하며,
    상기 버퍼층 또는 언도프드 반도체층의 위에 상기 제1질화물 반도체층 및 상기 복수의 클러스터를 형성하는 반도체 발광소자 제조방법.
  20. 제12항에 있어서, 상기 제2질화물 반도체층은 상기 제1질화물 반도체층의 성장 압력보다는 낮고 상기 제1질화물 반도체층의 성장 온도보다는 높은 조건으로 성장되는 반도체 발광소자 제조방법.
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