KR20100106913A - 불휘발성 메모리 소자 및 그의 제조 방법 - Google Patents

불휘발성 메모리 소자 및 그의 제조 방법 Download PDF

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KR20100106913A
KR20100106913A KR1020100021288A KR20100021288A KR20100106913A KR 20100106913 A KR20100106913 A KR 20100106913A KR 1020100021288 A KR1020100021288 A KR 1020100021288A KR 20100021288 A KR20100021288 A KR 20100021288A KR 20100106913 A KR20100106913 A KR 20100106913A
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이재중
박경환
이명식
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Abstract

본 발명은, 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 다수의 메모리 셀을 포함하는 스트링을 구현하기 위해, 반도체 기판에 활성영역 및 소자분리 영역을 정의하는 단계를 포함하며, 활성영역의 폭은 스트링의 길이에 비례하도록 형성하는 불휘발성 메모리 소자 및 그의 제조 방법으로 이루어진다.

Description

불휘발성 메모리 소자 및 그의 제조 방법{Non-volatile memory device and manufacturing method thereof}
본 발명은 불휘발성 메모리 소자 및 그의 제조 방법에 관한 것으로, 특히 드레인 콘택 플러그와 소스 콘택 플러그와의 간격 차이에 따른 저항 변화를 방지할 수 있는 불휘발성 메모리 소자 및 그의 제조 방법에 관한 것이다.
도 1은 종래기술에 따른 불휘발성 소자의 문제점을 설명하기 위한 평면도이다.
메모리 셀 어레이는 다수의 셀 블록들로 이루어지며, 각각의 셀 블록은 드레인 셀렉트 트랜지스터(drain select transistor)와 소스 셀렉트 트랜지스터(source select transistor) 사이에 직렬 접속되는 메모리 셀(memory cell)들로 이루어진 다수의 스트링들(STe 및 STo)을 포함한다. 이 중에서, 짝수 번째 스트링을 이븐(even) 스트링(STe)이라 부르고, 홀수 번째 스트링을 오드(odd) 스트링(STo)이라 부른다. 각각의 스트링들(STe 및 STo) 사이에는 소자 분리막(I)이 형성되어, 서로 다른 스트링들(STe 및 STo)은 전기적으로 격리된다. 드레인 셀렉트 트랜지스터, 메모리 셀 및 소스 셀렉트 트랜지스터 사이의 활성영역(A)에는 접합영역이 형성된다.
서로 다른 스트링들(STe 및 STo)에 형성된 드레인 셀렉트 트랜지스터들의 게이트가 서로 연결되어 드레인 셀렉트 라인(drain select line; DSL)을 이루고, 메모리 셀들의 게이트가 서로 연결되어 워드라인(word line; WL0~WLn)을 이루며, 소스 셀렉트 트랜지스터들의 게이트가 서로 연결되어 소스 셀렉트 라인(source select line; SSL)을 이룬다.
서로 다른 블록 사이의 활성영역(A) 상에는 콘택 플러그(contact plug)가 형성된다. 예를 들면, 제1 블록 및 제2 블록이 서로 이웃하고, 제1 블록의 드레인 셀렉트 라인(DSL)과 제2 블록의 드레인 셀렉트 라인(DSL)이 서로 마주보도록 배열된 경우, 드레인 셀렉트 라인들(DSL) 사이의 활성영역(A) 상에는 드레인 콘택 플러그(DCP1 또는 DCP2)가 형성된다. 각각의 드레인 콘택 플러그(DCP1 또는 DCP2)는 비트라인(bit-line; 미도시)과 각각 연결된다. 서로 다른 블록에 포함되고, 서로 마주보도록 배열된 소스 셀렉트 라인(SSL) 사이의 활성영역(A) 상에는 소스 콘택 플러그(SCP1 또는 SCP2)가 형성된다. 일반적으로, 소스 콘택 플러그(SCP1 또는 SCP2)는 라인(line) 형태로 형성된다.
최근, 반도체 소자의 집적도가 증가함에 따라, 이웃하는 드레인 콘택 플러그들(DCP1 및 DCP2)의 간격 또한 좁아지게 되면서 서로 다른 드레인 콘택 플러그들(DCP1 및 DCP2)이 전기적으로 연결되는 브릿지(bridge) 현상이 발생할 수 있게 되었다.
이러한 문제점을 해결하기 위해, 서로 다른 활성영역(A) 상에 형성되는 드레인 콘택 플러그들(DCP1 및 DCP2)을 일직선상에 나란하게 배열하는 대신, 서로 지그재그 형태가 되도록 배열하는 제조 방법이 개발되었다.
한편, 드레인 콘택 플러그(DCP1 및 DCP2)의 위치가 달라지면, 각 스트링들(STe 및 STo)의 드레인 콘택 플러그(DCP1 또는 DCP2)와 소스 콘택 플러그(SCP1 또는 SCP2) 간의 거리(Ce 또는 Co)도 달라진다.
이처럼, 드레인 콘택 플러그(DCP1 또는 DCP2)와 소스 콘택 플러그(SCP1 또는 SCP2) 간의 거리(Ce 또는 Co)가 다르면, 모든 스트링들(STe 및 STo)의 접합영역 폭이 동일하고 채널(channel)이 형성된 경우에, 드레인 콘택 플러그(DCP1 또는 DCP2)와 소스 콘택 플러그(SCP1 또는 SCP2) 사이의 저항이 달라질 수 있다.
구체적으로, 제1 블록을 예로 들어 설명하면, 이븐 스트링(STe)의 제2 드레인 콘택 플러그(DCP2)와 제1 소스 콘택 플러그(SCP1) 간의 거리를 제1 거리(Ce)라고 한다. 오드 스트링(STo)의 제1 드레인 콘택 플러그(DCP1)와 제1 소스 콘택 플러그(SCP1) 간의 거리를 제2 거리(Co)라고 한다. 이때, 제1 거리(Ce)는 제2 거리(Co)보다 짧다. 즉, 제1 블록에서는 전자의 이동 거리가 오드 스트링(STo)보다 이븐 스트링(STe)에서 더 짧다. 전자의 이동 거리가 짧을수록 저항이 감소하므로, 이븐 스트링(STe)과 오드 스트링(STo)의 전기적 특성에 차이가 발생할 수 있다.
도 2는 종래기술에 따른 불휘발성 소자의 문제점을 설명하기 위한 단면도이며, 도 1에서 어느 하나의 드레인 콘택 플러그(DCP1 또는 DCP2)가 형성되는 영역의 단면을 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(20) 상에 게이트 절연막(22)과 게이트 전극(24)이 적층된 드레인 셀렉트 라인(DSL)들이 형성된다. 드레인 셀렉트 라인(DSL)들 사이의 반도체 기판(20)에는 접합영역(20a)이 형성된다. 드레인 콘택 플러그(DCP)는 드레인 셀렉트 라인(DSL)들 사이의 접합영역(20a) 상에 형성된다. 이때, 드레인 콘택 플러그(DCP)가 양 단의 드레인 셀렉트 라인(DSL)과 서로 다른 제1 간격(D1) 및 제2 간격(D2)으로 형성될 경우, 접합영역(20a)을 통한 저항값에 차이가 발생할 수 있다. 즉, 제1 간격(D1)보다 제2 간격(D2)이 더 넓으므로, 드레인 셀렉트 라인(DSL)과 드레인 콘택 플러그(DCP)가 제2 간격(D2)인 영역에서 제1 간격(D1)에 해당하는 영역보다 저항이 상대적으로 높다.
도 3은 종래기술에 따른 불휘발성 소자의 문제점을 설명하기 위한 그래프이다.
도 3을 참조하면, 도 1 및 도 2와 같이 드레인 콘택 플러그의 위치로 인해 서로 다른 스트링(STe 또는 STo) 간의 저항값이 다른 경우, 드레인 콘택 플러그(DCP)와 전기적으로 연결되는 이븐 및 오드 비트라인(BLe 및 BLo)에 인가되는 전류도 달라질 수 있다.
구체적으로 설명하면, 제1 블록(도 1)을 예로 들면, 이븐 비트라인(BLe)은 이븐 드레인 콘택 플러그(DCP2)와 전기적으로 연결되고, 오드 비트라인(BLo)은 오드 드레인 콘택 플러그(DCP1)와 전기적으로 연결된다. 이때, 이븐 스트링(STe)보다 오드 오드 스트링(STo)에서 드레인 콘택 플러그(DCP1)와 소스 콘택 플러그(SCP1) 간의 거리가 더 멀기 때문에, 이븐 스트링(STe)보다 오드 스트링(STo)에서 접합영역 및 채널을 통한 저항이 더 증가할 수 있다.
본 발명이 해결하고자 하는 과제는, 드레인 셀렉트 라인과 셀렉트 라인 사이의 간격이 스트링마다 서로 다른 경우, 접합영역의 폭을 스트링마다 서로 다르게 형성함으로써 스트링들 간의 저항 차이 발생을 방지할 수 있다.
본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자는, 반도체 기판 중, 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터의 사이에 직렬 접속되는 다수의 메모리 셀을 포함하는 스트링을 포함한다. 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 메모리 셀 사이의 반도체 기판에 형성된 접합영역들을 포함한다. 접합영역들 중, 소스 셀렉트 트랜지스터의 소스에 연결된 소스 콘택 플러그를 포함한다. 접합영역들 중, 드레인 셀렉트 트랜지스터의 드레인에 연결된 드레인 콘택 플러그를 포함하며, 접합영역들의 크기는 소스 콘택 플러그와 드레인 콘택 플러그 간의 거리에 비례하는 불휘발성 메모리 소자로 이루어진다.
접합영역들의 크기는 접합영역들의 폭으로 결정되며, 넓은 폭이 상대적으로 좁은 폭보다 1.5배 내지 3배 더 넓다.
본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자는, 서로 평행하며 제1 폭을 갖는 이븐 활성영역들을 포함한다. 이븐 활성영역들과 교호적으로 형성되며, 제1 폭보다 좁은 제2 폭을 갖는 오드 활성영역들을 포함한다. 이븐 활성영역들 및 오드 활성영역들의 소스(source) 영역에 형성된 공통 소스 라인을 포함한다. 이븐 활성영역들 및 오드 활성영역들의 드레인(drain) 영역에 각각 형성되며, 공통 소스 라인과의 거리가 이븐 활성영역보다 오드 활성영역에서 더 가깝게 형성된 콘택 플러그들을 포함하는 불휘발성 소자로 이루어진다.
제1 폭은 상기 제2 폭보다 1.5배 내지 3배 더 넓으며, 이븐 활성영역 및 오드 활성영역 상에 서로 평행하게 형성된 드레인 셀렉트 라인, 다수의 워드라인들, 소스 셀렉트 라인 및 공통 소스 라인을 포함한다.
드레인 셀렉트 라인, 다수의 워드라인들, 소스 셀렉트 라인 및 공통 소스 라인 사이의 이븐 및 오드 활성영역에 형성된 접합영역들을 포함한다.
본 발명의 제3 실시 예에 따른 불휘발성 메모리 소자는, 다수개의 활성영역들의 상부에 형성된 공통 소스 라인을 포함한다. 활성영역들 상부에 형성되고, 공통 소스 라인과 서로 다른 거리로 형성된 드레인 콘택 플러그들을 포함하며, 공통 소스 라인과 드레인 콘택 플러그들 간의 거리가 멀수록 더 넓은 폭으로 형성된 활성영역을 포함하는 불휘발성 소자로 이루어진다.
활성영역들 중, 넓은 폭의 활성영역은 좁은 폭의 활성영역보다 1.5배 내지 3배 더 넓은 폭으로 형성된다.
본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자의 제조 방법은, 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 다수의 메모리 셀을 포함하는 스트링을 구현하기 위해, 반도체 기판에 활성영역 및 소자분리 영역을 정의한다. 활성영역 내에 상기 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 메모리 셀용 접합영역을 형성하되, 접합영역의 크기는 소스 셀렉트 트랜지스터의 소스와 연결하기 위한 소스 콘택 플러그와 드레인 셀렉트 트랜지스터의 드레인과 연결하기 위한 드레인 콘택 플러그 간의 거리에 비례하도록 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조 방법으로 이루어진다.
본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자의 제조 방법은, 서로 연결되고, 제1 폭을 갖는 제1 활성영역과 제1 폭보다 좁은 제2 폭을 갖는 제2 활성영역을 형성한다. 제1 활성영역과 제2 활성영역 사이의 드레인 영역 내에서, 제1 활성영역보다 제2 활성영역과 더 가까운 영역 상에 콘택 플러그를 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조 방법으로 이루어진다.
본 발명의 제3 실시 예에 따른 불휘발성 메모리 소자의 제조 방법은, 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 다수의 메모리 셀을 포함하는 스트링을 구현하기 위해, 반도체 기판에 활성영역 및 소자분리 영역을 정의하는 단계를 포함하며, 활성영역의 폭은 스트링의 길이에 비례하도록 형성하는 불휘발성 메모리 소자의 제조 방법으로 이루어진다.
활성영역을 형성한 후, 활성영역에 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 메모리 셀용 접합영역을 형성하는 단계를 포함한다.
접합영역은 활성영역의 폭과 동일하게 형성한다.
본 발명은, 드레인 셀렉트 라인들 사이에 형성되는 드레인 콘택 플러그들의 위치가 다른 경우, 각 스트링의 활성영역 폭을 서로 다르게 형성함으로써 각각의 스트링의 활성영역을 통한 저항을 균일하게 할 수 있다. 이에 따라, 불휘발성 소자의 신뢰도를 개선할 수 있다.
도 1은 종래기술에 따른 불휘발성 소자의 문제점을 설명하기 위한 평면도이다.
도 2는 종래기술에 따른 불휘발성 소자의 문제점을 설명하기 위한 단면도이다.
도 3은 종래기술에 따른 불휘발성 소자의 문제점을 설명하기 위한 그래프이다.
도 4는 본 발명의 일 실시 예에 따른 불휘발성 소자를 설명하기 위한 평면도이다.
도 5는 본 발명의 다른 실시 예에 따른 불휘발성 소자를 설명하기 위한 평면도이다.
도 6은 본 발명의 또 다른 실시 예에 따른 불휘발성 소자를 설명하기 위한 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명의 일 실시 예에 따른 불휘발성 소자를 설명하기 위한 평면도이고, 도 6은 본 발명의 또 다른 실시 예에 따른 불휘발성 소자를 설명하기 위한 평면도이다.
도 4를 참조하면, 불휘발성 소자는 데이터가 저장되는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수의 셀 블록들로 이루어지며, 각각의 셀 블록은 드레인 셀렉트 트랜지스터(drain select transistor)와 소스 셀렉트 트랜지스터(source select transistor) 사이에 직렬 접속되는 메모리 셀(memory cell)들로 이루어진 다수의 스트링들(STe 및 STo)을 포함한다. 이 중에서, 짝수 번째 스트링을 이븐(even) 스트링(STe)이라 부르고, 홀수 번째 스트링을 오드(odd) 스트링(STo)이라 부른다. 각각의 스트링들(STe 및 STo) 사이에는 소자 분리막(I)이 형성되어, 서로 다른 스트링들(STe 및 STo)은 전기적으로 격리된다. 드레인 셀렉트 트랜지스터, 메모리 셀 및 소스 셀렉트 트랜지스터 사이의 활성영역(A)에는 접합영역이 형성된다.
서로 다른 스트링들(STe 및 STo)에 형성된 드레인 셀렉트 트랜지스터들의 게이트가 서로 연결되어 드레인 셀렉트 라인(drain select line; DSL)을 이루고, 메모리 셀들의 게이트가 서로 연결되어 워드라인(word line; WL0~WLn)을 이루며, 소스 셀렉트 트랜지스터들의 게이트가 서로 연결되어 소스 셀렉트 라인(source select line; SSL)을 이룬다.
서로 다른 블록 사이의 활성영역(A) 상에는 콘택 플러그(contact plug)가 형성된다. 예를 들면, 제1 블록의 드레인 셀렉트 라인(DSL)과 제2 블록의 드레인 셀렉트 라인(DSL)이 서로 마주보는 경우, 드레인 셀렉트 라인들(DSL) 사이의 각각의 활성영역(A) 상에는 드레인 콘택 플러그(DCP1 또는 DCP2)가 각각 형성된다. 이하, 'DCP1'을 이븐 드레인 콘택 플러그라 부르고, 'DCP2'를 오드 드레인 콘택 플러그라 부르도록 한다. 이븐 또는 오드 드레인 콘택 플러그(DCP1 또는 DCP2)는 비트라인(bit-line; 미도시)과 각각 연결된다. 또한, 서로 다른 블록에 포함되고, 서로 마주보도록 배열된 소스 셀렉트 라인(SSL) 사이의 활성영역(A) 상에는 소스 콘택 플러그(SCP1 또는 SCP2)가 형성된다. 일반적으로, 소스 콘택 플러그(SCP1 또는 SCP2)는 라인(line) 형태로 형성된다.
이븐 및 오드 드레인 콘택 플러그들(DCP1 및 DCP2) 간에 브릿지(bridge) 방생을 방지하기 위하여, 이븐 및 오드 드레인 콘택 플러그들(DCP1 및 DCP2)을 지그재그 형태로 배열한다. 예를 들면, 이븐 드레인 콘택 플러그(DCP1)를 제1 블록보다 제2 블록에 가깝게 형성하고, 오드 드레인 콘택 플러그(DCP2)는 제2 블록보다 제1 블록에 가깝게 형성한다. 특히, 각각의 스트링(STe 또는 STo)에서 드레인 콘택 플러그들(DCP1 및 DCP2)의 위치가 다르므로, 전류가 흐르는 접합영역(채널영역 포함)의 면적에 차이가 발생하게 되고, 이로써 저항 차이가 발생할 수 있다.
이처럼, 접합영역의 사이즈 차이로 인한 저항 차이를 방지하기 위하여, 드레인 콘택 플러그들(DCP1 및 DCP2)의 위치에 따라 스트링들(STe 또는 STo)의 접합영역 사이즈를 서로 다르게 형성한다. 바람직하게는, 접합영역(JC)의 사이즈는 드레인 콘택 플러그들(DCP1 및 DCP2)과 소스 콘택 플러그들(SCP1 및 SCP2) 간의 거리에 비례하도록 형성한다.
구체적으로 설명하면 다음과 같다.
제1 블록에서, 이븐 스트링(STe)의 접합영역 폭을 제1 폭(W1)으로 형성하면 오드 스트링(STo)의 접합영역 폭은 제1 폭(W1)보다 좁은 제2 폭(W2)으로 형성한다. 제2 블록에서는, 오드 스트링(STo)의 접합영역 폭을 제1 폭(W1)으로 형성하면 이븐 스트링(STe)의 접합영역 폭은 제1 폭(W1)보다 좁은 제2 폭(W2)으로 형성한다.
즉, 소스 콘택 플러그(SCP1 또는 SCP2)와 드레인 콘택 플러그(DCP1 또는 DCP2)의 거리가 가까울수록 해당 스트링의 접합영역(JC) 폭을 좁게 형성한다. 이로써, 이븐 또는 오드 스트링(STe 또는 STo)에 각각 형성되는 드레인 콘택 플러그(DCP1 또는 DCP2)의 위치에 따른 저항 차이를 감소하기 위하여 접합영역(JC)의 폭을 조절한다(도 6의 JC).
예를 들어, 제1 소스 콘택 플러그(SCP1)와 이븐 드레인 콘택 플러그(DCP1) 사이에 배열된 드레인 셀렉트 라인(DSL), 워드라인(WL0~WLn) 및 소스 셀렉트 라인(SSL)에 각각 턴 온(turn on) 전압이 인가되면, 제1 블록의 활성영역(A)에 채널(CN)이 형성된다. 활성영역(A)에 채널(CN)이 형성되면, 채널(CN)과 접합영역(JC)이 전기적으로 서로 연결되므로 제1 소스 콘택 플러그(SCP1)와 이븐 드레인 콘택 플러그(DCP1)가 전기적으로 서로 연결된다. 이때, 활성영역(A) 에 형성되는 접합영역(JC) 및 채널(CN)을 통해 전류가 흐르기 때문에 접합영역(JC) 또는 채널(CN)의 길이와 폭이 저항에 영향을 줄 수 있다. 접합영역(JC)의 길이가 길거나 폭이 좁을수록 저항값은 증가한다. 이 중에서, 접합영역(JC)의 길이는 바꾸기 어려우므로, 폭을 바꾸는 것이 바람직하다. 이때, 제1 폭(W1)은 제2 폭(W2)보다 1.5배 내지 3배 더 넓은 폭으로 형성할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 불휘발성 소자를 설명하기 위한 평면도이다.
도 5를 참조하면, 반도체 기판은 활성영역(active region; A)과 소자분리 영역(isolated region; I)으로 구분된다. 활성영역(A)의 상부에는 드레인 셀렉트 트랜지스터, 메모리 셀 및 소스 셀렉트 트랜지스터가 활성영역(A) 및 소자분리 영역(O)과 직교하는 방향으로 배열되어 스트링(string)을 이룬다. 스트링은 이븐 스트링(STe) 및 오드 스트링(STo)이 교호적으로 배열되어 형성된다.
서로 다른 스트링에 형성된 드레인 셀렉트 트랜지스터의 게이트가 서로 연결되어 드레인 셀렉트 라인(drain select line; DSL)을 이루고, 메모리 셀들의 게이트가 서로 연결되어 워드라인(word line; WL0~WLn)을 이루며, 소스 셀렉트 트랜지스터의 게이트가 서로 연결되어 소스 셀렉트 라인(source select line; SSL)을 이룬다. 또한, 서로 인접한 소스 셀렉트 라인(SSL) 사이에는 제1 또는 제2 소스 콘택 플러그(SCP1 또는 SCP2)가 형성되며, 서로 인접한 드레인 셀렉트 라인(DSL) 사이의 활성영역(A)에는 이븐 또는 오드 드레인 콘택 플러그(DCP1 또는 DCP2)가 형성된다.
소스 콘택 플러그(SCP1 및 SCP2), 드레인 콘택 플러그(DCP1 및 DCP2), 소스 셀렉트 라인(SSL), 워드라인들(WL0~WLn) 및 드레인 셀렉트 라인(DSL) 사이의 활성영역(A)에는 접합영역(junction)이 형성된다.
서로 이웃하는 이븐 및 오드 드레인 콘택 플러그(DCP1 및 DCP2) 간의 브릿지(bridge) 발생을 방지하기 위하여, 제1 블록과 제2 블록 사이의 서로 다른 활성영역(A)에 형성되는 드레인 콘택 플러그들(DCP1 및 DCP2)을 지그재그 형태로 배열할 수 있다.
서로 다른 활성영역(A)에 형성하는 드레인 콘택 플러그들(De 및 Do)을 지그재그 형태로 배열하기 위하여, 이븐 드레인 콘택 플러그(DCP1)를 제1 블록보다 제2 블록에 가깝게 형성하고, 오드 드레인 콘택 플러그(DCP2)는 제2 블록보다 제1 블록에 가깝게 형성한다. 특히, 드레인 콘택 플러그(DCP1 또는 DCP2)의 위치에 따라 소스 콘택 플러그(SCP1 또는 SCP2)와 드레인 콘택 플러그(DCP1 또는 DCP2) 사이의 접합영역(JC)과 채널(CN)의 길이가 달라지므로 서로 다른 스트링 간 저항 차이가 발생할 수 있다. 이러한 저항 차이를 감소시키기 위하여 드레인 셀렉트 라인(DSL) 사이의 접합영역(JC) 폭을 서로 다르게 형성하는 것이 바람직하다.
구체적으로, 드레인 셀렉트 라인(DSL) 사이의 접합영역(JC) 중, 드레인 콘택 플러그(DCP1 또는 DCP2)와 드레인 셀렉트 라인(DSL) 간의 거리가 상대적으로 가까운 방향의 접합영역(JC)의 폭을 더 좁게 형성한다. 예를 들어, 이븐 드레인 콘택 플러그(DCP1)의 경우, 제1 블록보다 제2 블록과 가깝다. 따라서, 이븐 드레인 콘택 플러그(DCP1)와 제1 블록의 드레인 셀렉트 라인(DSL) 사이의 접합영역을 제1 폭(W1)으로 형성하고, 제2 블록의 드레인 셀렉트 라인(DSL) 사이의 접합영역을 제1 폭(W1)보다 좁은 제2 폭(W2)으로 형성한다. 즉, 전자의 이동 경로가 더 가까운 영역의 접합영역 폭을 좁힘으로써, 저항의 차이를 방지할 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 10Å 내지 100Å 좁은 폭이 되도록 형성할 수 있다. 이때, 이븐 및 오드 스트링들(STe 및 STo)의 접합영역(JC) 폭은 제1 폭(W1)으로 동일하게 형성하는 것이 바람직하다.
상술한 바와 같은 접합영역의 사이즈를 결정하기 위해서, 다음과 같은 제조방법으로 접합영역을 형성할 수 있다.
접합영역(JC)의 크기를 결정하기 위한 제1 실시 예는, 반도체 기판에 소자분리영역(I) 및 활성영역(A)을 형성하는 단계에서, 활성영역(A)을 제1 폭(W1) 및 제2 폭(W2)을 갖도록 형성한다. 이때, 활성영역(A)의 폭은 후속 접합영역(JC)의 폭으로 결정된다. 이어서, 반도체 기판 상에 게이트 라인들(DSL, SSL 및 WL0~WLn)을 형성하고, 게이트 라인들(DSL, SSL 및 WL0~WLn) 사이로 노출된 반도체 기판에 이온주입 공정을 실시할 수 있다. 이러한 경우, 활성영역(A)과 동일한 폭을 갖는 접합영역(JC)을 형성할 수 있다.
접합영역(JC)의 크기를 결정하기 위한 제2 실시 예는, 반도체 기판에 서로 동일한 폭의 활성영역(A)을 형성한 후, 게이트 라인들(DSL, SSL 및 WL0~WLn)을 형성한다. 이어서, 반도체 기판 상에 접합영역을 형성하기 위한 마스크 패턴을 형성하고, 마스크 패턴에 따라 이온주입 공정을 실시하여 접합영역(JC)을 형성할 수 있다. 이때, 마스크 패턴의 개구부 폭은 드레인 콘택 플러그들(DCP1 및 DCP2)과 소스 콘택 플러그들(SCP1 및 SCP2) 간의 거리에 비례하도록 한다.
상술한 바와 같이, 이븐 및 오드 드레인 콘택 플러그(DCP1 및 DCP2)와 제1 및 제2 소스 콘택 플러그(SCP1 및 SCP2) 간의 거리 차이에 따라, 접합영역(JC)의 폭을 조절함으로써, 동일한 전압에 대하여 서로 다른 스트링들(STe 및 STo)의 저항 차이를 감소시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
20 : 반도체 기판 20a : 접합영역
22 : 게이트 절연막 24 : 게이트 전극
26 : 층간 절연막 A : 활성영역
I : 소자분리 영역 SCP1, SCP2 : 소스 콘택 플러그
SSL : 소스 셀렉트 라인 DSL : 드레인 셀렉트 라인
WL0~WLn : 워드라인 DCP1, DCP2 : 드레인 콘택 플러그
STe : 이븐 스트링 STo : 오드 스트링
BLe : 이븐 비트라인 BLo : 오드 비트라인
CN : 채널 JC : 접합영역

Claims (14)

  1. 반도체 기판 중, 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터의 사이에 직렬 접속되는 다수의 메모리 셀을 포함하는 스트링;
    상기 소스 셀렉트 트랜지스터, 상기 드레인 셀렉트 트랜지스터 및 상기 메모리 셀 사이의 반도체 기판에 형성된 접합영역들;
    상기 접합영역들 중, 상기 소스 셀렉트 트랜지스터의 소스에 연결된 소스 콘택 플러그; 및
    상기 접합영역들 중, 상기 드레인 셀렉트 트랜지스터의 드레인에 연결된 드레인 콘택 플러그를 포함하며,
    상기 접합영역들의 크기는 상기 소스 콘택 플러그와 상기 드레인 콘택 플러그 간의 거리에 비례하는 불휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 접합영역들의 크기는 상기 접합영역들의 폭으로 결정되는 불휘발성 메모리 소자.
  3. 제2항에 있어서,
    상기 접합영역은 넓은 폭이 상대적으로 좁은 폭보다 1.5배 내지 3배 더 넓은 불휘발성 메모리 소자.
  4. 서로 평행하며 제1 폭을 갖는 이븐 활성영역들;
    상기 이븐 활성영역들과 교호적으로 형성되며, 상기 제1 폭보다 좁은 제2 폭을 갖는 오드 활성영역들;
    상기 이븐 활성영역들 및 상기 오드 활성영역들의 소스(source) 영역에 형성된 공통 소스 라인; 및
    상기 이븐 활성영역들 및 상기 오드 활성영역들의 드레인(drain) 영역에 각각 형성되며, 상기 공통 소스 라인과의 거리가 상기 이븐 활성영역보다 상기 오드 활성영역에서 더 가깝게 형성된 콘택 플러그들을 포함하는 불휘발성 소자.
  5. 제4항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 1.5배 내지 3배 더 넓은 불휘발성 소자.
  6. 제4항에 있어서,
    상기 이븐 활성영역 및 상기 오드 활성영역 상에 서로 평행하게 형성된 드레인 셀렉트 라인, 다수의 워드라인들, 소스 셀렉트 라인 및 공통 소스 라인을 포함하는 불휘발성 소자.
  7. 제6항에 있어서,
    상기 드레인 셀렉트 라인, 다수의 워드라인들, 소스 셀렉트 라인 및 공통 소스 라인 사이의 상기 이븐 및 오드 활성영역에 형성된 접합영역들을 포함하는 불휘발성 소자.
  8. 다수개의 활성영역들의 상부에 형성된 공통 소스 라인; 및
    상기 활성영역들 상부에 형성되고, 상기 공통 소스 라인과 서로 다른 거리로 형성된 드레인 콘택 플러그들을 포함하며,
    상기 공통 소스 라인과 상기 드레인 콘택 플러그들 간의 거리가 멀수록 더 넓은 폭으로 형성된 활성영역을 포함하는 불휘발성 소자.
  9. 제8항에 있어서,
    상기 활성영역들 중, 넓은 폭의 활성영역은 좁은 폭의 활성영역보다 1.5배 내지 3배 더 넓은 폭으로 형성되는 불휘발성 소자.
  10. 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 다수의 메모리 셀을 포함하는 스트링을 구현하기 위해, 반도체 기판에 활성영역 및 소자분리 영역을 정의하는 단계; 및
    상기 활성영역 내에 상기 소스 셀렉트 트랜지스터, 상기 드레인 셀렉트 트랜지스터 및 상기 메모리 셀용 접합영역을 형성하되, 상기 접합영역의 크기는 상기 소스 셀렉트 트랜지스터의 소스와 연결하기 위한 소스 콘택 플러그와 상기 드레인 셀렉트 트랜지스터의 드레인과 연결하기 위한 드레인 콘택 플러그 간의 거리에 비례하도록 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조 방법.
  11. 서로 연결되고, 제1 폭을 갖는 제1 활성영역과 상기 제1 폭보다 좁은 제2 폭을 갖는 제2 활성영역을 형성하는 단계; 및
    상기 제1 활성영역과 상기 제2 활성영역 사이의 드레인 영역 내에서, 상기 제1 활성영역보다 상기 제2 활성영역과 더 가까운 영역 상에 콘택 플러그를 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조 방법.
  12. 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 다수의 메모리 셀을 포함하는 스트링을 구현하기 위해, 반도체 기판에 활성영역 및 소자분리 영역을 정의하는 단계를 포함하며,
    상기 활성영역의 폭은 상기 스트링의 길이에 비례하도록 형성하는 불휘발성 메모리 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 활성영역을 형성한 후, 상기 활성영역에 상기 소스 셀렉트 트랜지스터, 상기 드레인 셀렉트 트랜지스터 및 상기 메모리 셀용 접합영역을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 접합영역은 상기 활성영역의 폭과 동일하게 형성하는 불휘발성 메모리 소자의 제조 방법.
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