KR20100106401A - 반도체 박막의 형성 방법 및 박막 반도체 장치의 제조 방법 - Google Patents

반도체 박막의 형성 방법 및 박막 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20100106401A
KR20100106401A KR1020107013496A KR20107013496A KR20100106401A KR 20100106401 A KR20100106401 A KR 20100106401A KR 1020107013496 A KR1020107013496 A KR 1020107013496A KR 20107013496 A KR20107013496 A KR 20107013496A KR 20100106401 A KR20100106401 A KR 20100106401A
Authority
KR
South Korea
Prior art keywords
thin film
semiconductor
organic
semiconductor thin
forming
Prior art date
Application number
KR1020107013496A
Other languages
English (en)
Inventor
다까히로 오헤
미끼 기미지마
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Publication of KR20100106401A publication Critical patent/KR20100106401A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/484—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions
    • H10K10/486—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions the channel region comprising two or more active layers, e.g. forming pn heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/471—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising only organic materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)

Abstract

가열에 의한 이동도의 저하와 이에 의한 특성 열화를 억제 가능하고, 내열성의 향상이 도모된 반도체 박막을 보다 간편한 순서에 의해 얻는 것이 가능한 반도체 박막의 형성 방법을 제공한다. 유기 반도체 재료를 포함하는 복수 종류의 유기 재료를 혼합한 용액을 기판 상에 도포 또는 인쇄하여 박막을 형성하고, 박막을 건조시키는 과정에서 복수 종류의 유기 재료를 상 분리시킨다. 이에 의해, 2층의 반도체층(a, a') 사이에 유기 절연성 재료로 이루어지는 중간층(b)이 협지된 적층 구조의 반도체 박막(1)을 얻는다.

Description

반도체 박막의 형성 방법 및 박막 반도체 장치의 제조 방법{METHOD FOR FORMING SEMICONDUCTOR THIN FILM AND METHOD FOR MANUFACTURING THIN FILM SEMICONDUCTOR DEVICE}
본 발명은 반도체 박막의 형성 방법에 관한 것으로, 특히 가열에 의한 특성 열화를 억제하는 것이 가능한 유기 반도체 박막의 형성 방법 및 이 형성 방법을 행하는 박막 반도체 장치의 제조 방법에 관한 것이다.
유기 박막 트랜지스터(유기 TFT)와 같은 유기 반도체 박막을 사용한 박막 반도체 장치의 제조에 있어서는, 도포ㆍ인쇄 프로세스를 적용한 유기 반도체 박막의 성막이 가능하다. 예를 들어, 유기 반도체 재료를 용매에 녹인 용액을 기판 상에 도포하고, 이를 건조시킴으로써, 단일 구성의 유기 반도체 재료로 이루어지는 유기 반도체 박막을 얻을 수 있다. 이로 인해, 종래의 실리콘(Si) 등의 무기 반도체 재료를 사용한 반도체 장치와 비교하여, 기판의 대형화나 제조 비용의 저감을 도모할 수 있다. 또한, 도포ㆍ인쇄 프로세스 등은 프로세스 온도가 낮기 때문에, 플라스틱 기판 상에의 형성이 가능하고, 가요성을 갖는 반도체 장치로서도 기대되고 있다. 이러한 일례로서, 플라스틱 기판 상에 유기 TFT를 설치한 백플레인을 제작하고, 이를 사용하여 액정 표시 장치나 OLED 표시 장치와 같은 플랫 패널형의 표시 장치를 제작한 보고가 이루어지고 있다.
유기 반도체 박막을 구성하는 재료로서는, 예를 들어 폴리티오펜, 펜타센, 루브렌 등의 폭넓은 재료가 연구되고 있고, 아몰퍼스 실리콘으로 이루어지는 반도체 박막을 사용한 박막 반도체 장치와 동일 정도 이상의 이동도를 갖는 것도 있다고 보고되고 있다(예를 들어,「Applied Physics Letters」, {HYPERLINK "http://scitation.aip.org/dbt/dbt.jsp?KEY=APPLAB&Volume=69", Volume69}, Issue26, 1996년, p.4108-4110 참조).
그러나, 유기 반도체 박막을 사용한 박막 반도체 장치는 가열에 의해 이동도가 열화되는 문제가 있었다. 실제 실험에 있어서는, 가열 전에 이동도 0.14㎠/Vs였던 것이, 질소 분위기 하에서 180℃까지 가열된 상태에서는, 이동도 6×10-4㎠/Vs가 되고, 가열에 의해 이동도가 1/100 이하로까지 열화되는 것이 확인되어 있다. 또한, 질소 분위기 하에서의 가열이므로 유기 반도체 재료가 산화되어 있는 것은 아닌 것, 또한 사용한 유기 반도체 재료 그 자체는 180℃까지 가열해도 열분해되지 않기 때문에, 이러한 가열에 의한 이동도의 열화는 유기 반도체 재료 자체의 변질에 기인하는 것이 아닌 것을 알 수 있다.
따라서 본 발명은, 가열에 의한 이동도의 저하와 이에 의한 특성 열화를 억제 가능하고, 내열성의 향상이 도모된 반도체 박막을 보다 간편한 순서에 의해 얻는 것이 가능한 반도체 박막의 형성 방법, 및 이 방법을 적용한 박막 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 박막의 형성 방법 및 박막 반도체 장치의 제조 방법은, 유기 반도체 재료를 포함하는 복수 종류의 유기 재료를 혼합한 용액을 기판 상에 도포 또는 인쇄하여 박막을 형성하고, 이 박막을 건조시키는 과정에서 복수 종류의 유기 재료를 상 분리시킴으로써, 유기 반도체 재료로 이루어지는 반도체층을 포함하는 적층 구조의 반도체 박막을 형성하는 것을 특징으로 한다. 이러한 상 분리에 의해, 적어도 2층의 반도체층을 포함하는 반도체 박막을 얻는다. 유기 재료의 상 분리는 용액을 구성하는 복수 종류의 유기 재료의 분자량을 조정함으로써 실현한다.
이러한 반도체 박막의 형성 방법에 있어서 얻어지는 적층 구조의 반도체 박막은, 이후의 실시예에서 설명한 바와 같이, 단층 구조의 반도체 박막과 비교하여 가열에 의한 이동도 열화가 작게 억제되는 것이 실험에 의해 확인되었다. 이로 인해, 이 반도체 박막을 사용한 박막 반도체 장치는 가열에 의한 특성 열화가 방지된 것이 된다. 이러한 이동도 열화의 억제는, 하나의 요인으로서, 반도체 박막의 가열에 의한 팽창이 적층 구조로 됨으로써 억제되고 있는 것을 생각할 수 있다. 그리고, 특히 이상의 형성 방법에서는, 적층 구조의 반도체 박막이 1회의 도포 공정에서 형성된다.
이상 설명한 바와 같이 본 발명에 따르면, 반도체 박막과 이를 사용한 박막 반도체 장치에 있어서 가열에 의한 이동도의 저하와 이에 의한 특성 열화를 억제 가능한 적층 구조의 반도체 박막을 매우 간편한 순서에 의해 얻는 것이 가능해진다.
도 1은 본 발명의 형성 방법을 적용하여 얻어지는 반도체 박막의 단면도이다.
도 2는 Flory-Huggins 이론에 의해 구한, TIPS 펜타센과 PaMS 혼합계에 있어서의 PaMS의 분자량과 혼합 깁스 에너지(ΔGm)와의 관계를 나타내는 도면이다.
도 3은 각 혼합 깁스 에너지(ΔGm)를 수학식 6에 나타내는 변수 φ의 함수로서 본 경우의 일례를 도시하는 도면이다.
도 4는 본 발명을 적용하여 얻어지는 박막 반도체 장치의 제1 예를 도시하는 단면 구성도이다.
도 5는 본 발명을 적용한 제1 예의 박막 반도체 장치의 제조 순서를 나타내는 단면 공정도이다.
도 6은 본 발명을 적용하여 얻어지는 박막 반도체 장치의 제2 예를 도시하는 단면 구성도이다.
도 7은 본 발명을 적용하여 얻어지는 박막 반도체 장치의 제3 예를 도시하는 단면 구성도이다.
도 8은 본 발명을 적용하여 얻어지는 박막 반도체 장치의 제4 예를 도시하는 단면 구성도이다.
도 9는 본 발명을 적용하여 얻어지는 박막 반도체 장치의 제5 예를 도시하는 단면 구성도이다.
도 10은 본 발명을 적용하여 얻어지는 박막 반도체 장치의 제6 예를 도시하는 단면 구성도이다.
도 11은 본 발명을 적용하여 얻어지는 박막 반도체 장치의 제7 예를 도시하는 단면 구성도이다.
도 12는 실시 형태의 표시 장치의 회로 구성도이다.
도 13은 실시 형태의 전자 기기로서 표시 장치의 일례를 도시하는 단면도이다.
도 14는 PaMS의 분자량과 얻어진 반도체 박막에 대하여 측정한 이동도와의 관계를 나타내는 도면이다.
도 15는 각 분자량의 PaMS를 사용하여 제작한 샘플 1, 4의 반도체 박막에 있어서의 SIMS 프로파일이다.
도 16은 각 분자량의 PaMS를 사용하여 제작한 샘플 1, 4의 각 반도체 박막, 및 TIPS 펜타센만을 사용하여 제작한 비교예 1의 반도체 박막에 있어서의 XRD 스펙트럼이다.
도 17은 PS의 분자량과 얻어진 반도체 박막에 대하여 측정한 이동도와의 관계를 나타내는 도면이다.
도 18은 환상 올레핀 공중합체를 사용하여 제작한 반도체 박막의 SIMS 프로파일이다.
도 19는 폴리이소부틸메타크릴레이트를 사용하여 제작한 비교막의 SIMS 프로파일이다.
도 20은 샘플 1 및 샘플 4를 적용하여 제작한 각 박막 트랜지스터의 가열 온도에 의한 이동도의 변화를 나타내는 그래프이다.
도 21은 샘플 1 및 샘플 4를 적용하여 제작한 각 박막 트랜지스터의 게이트 전압 Vg-드레인 전류 Id 특성을 나타내는 그래프이다.
이하 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 이하에 있어서는, 반도체 박막의 구성, 반도체 박막의 형성 방법, 반도체 박막을 사용한 박막 반도체 장치의 순서로 실시 형태를 설명한다.
<반도체 박막>
도 1은, 본 발명을 적용하여 얻어지는 반도체 박막의 일구성예를 도시하는 단면도이다. 이 도면에 도시하는 반도체 박막(1)은 적층 구조 중에 적어도 2층의 반도체층(a, a')을 포함하고 있는 소위 반도체 복합 박막인 것을 특징으로 하고 있다. 이들 반도체층(a, a')은, 도시한 바와 같이 2층의 반도체층(a-a') 사이에 또 다른 재료를 주성분으로 하는 중간층(b)을 협지하는 상태에서 배치되어 있어도 된다. 이 경우, 2층의 반도체층(a, a')은 다른 재료로 구성되어 있어도 되고, 동일 재료로 구성되어 있어도 된다. 또한, 각 층간이 완전하게 분리되어 있는 상태에 한정되지 않고, 각 층을 구성하는 재료가 계면 부근에 혼재하고 있어도 된다.
중간층(b)은 2층의 반도체층(a, a')과는 다른 재료로 이루어지고, 이 중간층(b)을 포함하는 반도체 박막(1)이 전체적으로 원하는 반도체성을 갖추면 된다. 이로 인해, 중간층(b)은, 예를 들어 2층의 반도체층(a, a')보다도 도전성이 낮은 절연성 재료로 구성되어도 되고, 또한 2층의 반도체층(a, a')과 동일 정도의 도전성의 반도체 재료로 구성되어 있어도 된다. 또한 중간층(b)의 다른 예로서는, 2층의 반도체층(a, a')보다도 도전성이 높은 도전성 재료로 구성되어 있어도 된다. 또한 이 중간층(b) 자체가 적층 구조로 구성되어 있어도 된다. 또한 혼합 재료로 중간층(b)을 형성하고 있는 경우, 구성 재료로서 반도체층(a, a')의 재료가 포함되어 있어도 된다.
이상의 것 이외에도, 반도체 박막(1)은 2층의 반도체층(a, a')이 직접 적층되어 있는 구성이어도 된다. 이 경우, 2층의 반도체층(a, a')은 다른 재료로 구성되어 있는 것으로 한다. 또한, 이 반도체 박막(1)은 2층의 반도체층(a, a') 중 한쪽이 반도체 박막(1)의 한쪽측의 표면을 구성하고 있으면, 반도체층(a, a') 중 다른 쪽의 외측에 또 다른 층이 형성되어 있어도 된다.
이상과 같은 반도체 박막(1)에 있어서의 반도체층(a, a') 나아가 반도체 재료로 이루어지는 중간층(b)을 구성하는 반도체 재료로서는, 유기 반도체 재료나, 실리콘 등의 무기 반도체 재료가 사용된다. 유기 반도체 재료로서는, 아센 화합물, 올리고티오펜 유도체, 프탈로시아닌 유도체, 페릴렌 유도체 등의 저분자 반도체 재료가 적절하게 사용된다. 공액계 저분자 재료는 다결정 또는 결정성인 것으로 한다. 또한 유기 반도체 재료는, poly(3-hexyl-thiophene)와 같은 고분자 유기 반도체 재료이어도 된다. 특히 반도체층(a, a')을 구성하는 재료는 공액계 저분자 재료인 것이 바람직하다. 한편, 중간층(b)은 고분자 재료를 사용하여 구성되는 것이 바람직하고, 고분자 재료는 비정질이어도 된다.
또한 중간층(b)을 구성하는 절연성 재료로서는, 유기 절연성 재료나 산화실리콘 등의 무기 절연성 재료가 사용된다. 유기 절연성 재료는, 저분자 재료이어도 되고 고분자 재료이어도 되고, 가교 반응이 가능한 경우나 가교되어 있어도 되고 가교되어 있지 않아도 된다. 바람직하게는 고분자 절연 재료인 것으로 한다. 이러한 재료로서는, 폴리스티렌, 폴리카르보네이트, 폴리디메틸실록산, 나일론, 폴리이미드, 환상 올레핀-공중합체, 에폭시 중합체, 셀룰로오스, 폴리옥시메틸렌, 폴리올레핀계 중합체, 폴리비닐계 중합체, 폴리에스테르계 중합체, 폴리에테르계 중합체, 폴리아미드계 중합체, 불소계 중합체, 생분해성 플라스틱, 페놀 수지, 아미노 수지, 불포화 폴리에스테르 수지, 디알릴프탈레이트 수지, 에폭시 수지, 폴리이미드 수지, 폴리우레탄 수지, 실리콘 수지 및 각종 중합체 유닛을 조합한 공중합체 등이 사용된다.
또한, 이상의 적층 구조를 형성하는 각 층은 단일 조성으로 형성되어 있어도 되고, 복수의 재료가 혼합된 혼합 재료로 층이 형성되어 있어도 된다. 또한, 각 층간이 완전히 분리되어 있는 상태에 한정되는 일은 없고, 각 층을 구성하는 재료가 계면 부근에서 혼재하고 있어도 된다. 또한 각 층의 성분은 다른 성분비로 다른 층에 존재하고 있어도 된다. 예를 들어 반도체층(a, a')의 반도체 재료가 중간층(b)에 존재하고 있어도 된다. 그 경우 조성비, 구성 재료비 등이 상이하여 반도체층(a, a')과 중간층(b)은 별개의 층으로 구별할 수 있는 것으로 한다.
그리고 특히 바람직한 반도체 박막(1)의 예로서는, 다결정 또는 결정성의 공액계 저분자 재료를 사용한 반도체층(a)/비정질의 고분자 재료를 사용한 절연성의 중간층(b)/다결정 또는 결정성의 공액계 저분자 재료를 사용한 반도체층(a')이 예시된다. 또한 반도체 박막(1)의 다른 예로서는, 고분자계 반도체 재료를 사용하여 구성된 반도체층(a-a') 사이에, 반도체층(a, a')과는 다른 종류의 고분자 반도체 재료로 구성된 중간층(b)을 협지한 적층 구조가 예시된다.
이상과 같은 적층 구조의 반도체 박막(1)은, 이들을 구성하는 복수 재료의 혼합 깁스 에너지(ΔGm)가 정(正)의 값을 나타내도록 재료 선택된 것인 것이 바람직하다. 이에 의해 다음에 설명하는 반도체 박막(1)의 형성에 있어서, 유기 재료를 자발적으로 상 분리시킨 반도체 박막(1)을 얻는 것이 가능해진다. 또한, 이와 같은 각 층을 구성하는 복수 재료의 선택은 재료의 분자 구조 및 분자량을 선택 인자로 하여 행하여진다.
일례로서, 반도체층(a)이 공액계 저분자 재료인 TIPS 펜타센(6,13-bis(triisopropylsilylethynyl)pentacene)을 사용하여 구성되어 있는 경우이면, 중간층(b)은 고분자 재료인 폴리알파메틸스티렌(poly(alpha-methylstyrene): PaMS), 폴리스티렌(polystyrene: PS) 또는 환상 올레핀 공중합체를 사용하여 구성된다. 이 경우, 혼합 깁스 에너지(ΔGm)가 정의 값을 나타내도록, 고분자 재료는 중량 혼합비가 1:1일 때는, 수 평균 분자량 및 중량 평균 분자량이 5000 이상, 바람직하게는 2만 이상인 것이 적용된다.
이상과 같이 구성된 적층 구조의 반도체 박막(1)은, 이후의 실시예에서 설명한 바와 같이, 단층 구조의 반도체 박막과 비교하여 가열에 의한 이동도 열화가 작게 억제되는 것이 실험에 의해 확인되었다.
<반도체 박막의 형성 방법>
다음에, 이상과 같은 적층 구조의 반도체 박막(1)의 형성 방법으로서, 본 발명을 적용하여 도포 또는 인쇄에 의해 형성한 박막 중에 있어서 유기 재료를 자발적으로 상 분리시키는 반도체 박막의 형성 방법을 설명한다.
우선, 상술한 유기 반도체 재료를 포함하는 복수 종류의 유기 재료를 용매에 용해시켜 혼합한 용액을 제작한다. 이때, 예를 들어 상기 중간층을 구성하는 유기 재료(예를 들어 상술한 유기 절연성 재료)도 같은 용매에 용해시켜 혼합한다.
여기서, 적층 구조의 반도체 박막(1)에 있어서의 각 층을 형성하기 위한 복수 종류의 유기 재료는, 혼합 깁스 에너지(ΔGm)가 정의 값을 나타내도록 재료 선택된 것을 사용하는 것으로 한다. 이러한 각 층을 구성하는 재료의 선택은 재료의 분자 구조 및 분자량을 선택 인자로 하여 행하여진다. 그리고 이러한 재료 선택을 행함으로써, 각 구성 재료는 용매에 용해시켜 혼합하여 도포한 상태에 있어서 상 분리를 나타내게 된다.
즉, 통계 열역학에 있어서 혼합계를 생각하면, 복수 종류의 재료가 혼합되는지 여부는, 시스템 전체의 깁스 에너지(G), 즉 하기 수학식 6에 나타내는 혼합 깁스 에너지(ΔGm)에 의해 결정된다. 혼합 깁스 에너지(ΔGm)가 부(負)인 경우에는, 혼합되어 있는 쪽이 보다 저에너지로 안정되어 있으므로, 시스템이 혼합된다. 이에 대해, 혼합 깁스 에너지(ΔGm)가 정인 경우에는, 혼합계에서는 에너지가 높고 불안정하기 때문에, 시스템은 혼합되지 않고 상 분리되는 것이다.
Figure pct00001
여기서, 상기 수학식 6에 나타내는 시스템의 엔탈피차(ΔHm)는, 혼합되는 재료종에 의해 결정되고, 고분자의 분자량에 의존하지 않는 양이다. 이에 대해, 상기 수학식 1에 나타내는 엔트로피차(ΔSm)는 고분자의 분자량에 의존하는 양이다. 이로 인해, 동일한 재료종 및 동일한 혼합비이어도, 고분자의 분자량이 다르면 혼합 깁스 에너지(ΔGm)가 다른 것을 알 수 있다. 따라서, 각 층을 구성하는 재료의 선택 인자로서, 재료의 분자 구조와 함께 분자량도 중요해지는 것을 알 수 있다.
또한 특히 고분자 재료를 포함하는 시스템의 혼합계에 있어서는, 복수 종류의 재료가 혼합되는지 여부는, 격자 모델을 사용한 통계 열역학에 의한 Flory-Huggins 이론에 의해 구할 수 있다. 이 중, 고분자 재료와 저분자 재료로 구성된 혼합계에 대해서는, 하기 수학식 1의 Flory-Huggins 이론에 있어서의 혼합 깁스 에너지(ΔGm)를 적용할 수 있고, 이 값이 정이면 시스템은 혼합되지 않고 상 분리된다.
Figure pct00002
단, 수학식 1은, 유기 용제와 고분자와의 혼합계에 대한 Flory-Huggins 이론이다. 이로 인해, 저분자 재료(저분자 반도체 재료)와 고분자 재료의 혼합계에 대하여 수학식 1의 Flory-Huggins 이론을 적용하기 위해서는, 저분자 반도체 재료의 분자량의 크기에 맞추어 수학식 1에 있어서의 고분자 유닛수 x를 조정하면 된다.
여기서, 상기 수학식 1의 Flory-Huggins 이론에 있어서의 혼합 깁스 에너지(ΔGm)가 정의 값으로 되기 위해서는, 수학식 1을 구성하는 파라미터 중, χ12, φ1, φ2, x의 4개의 파라미터의 값에 의존한다. 이 중, φ1, φ2는 각각 저분자의 분자수, 고분자의 분자수, 및 고분자 유닛수 x에 의존하는 값이다. 따라서, 이 수학식 1로부터도, 각 층을 구성하는 재료의 선택 인자로서, 혼합하는 재료의 분자 구조와 함께 분자량도 중요해지는 것을 알 수 있다.
그리고, 상기 수학식 1로부터 추출된 이상의 4개의 파라미터로 구성되는 하기 수학식 2가 충족되도록, 재료 선택을 행함으로써, 저분자와 고분자로 구성된 시스템이 혼합되지 않고 상 분리되는 것이다.
Figure pct00003
한편, 복수 종류의 고분자 재료만으로 구성된 혼합계에 대해서는, 하기 수학식 3의 Flory-Huggins 이론에 있어서의 혼합 깁스 에너지(ΔGm)를 적용할 수 있고, 이 값이 정이면 시스템은 혼합되지 않고 상 분리된다.
Figure pct00004
수학식 3의 Flory-Huggins 이론에 있어서의 혼합 깁스 에너지(ΔGm)가 정의 값으로 되기 위해서는, 수학식 3을 구성하는 파라미터 중, χ12, φ1, φ2, x1, x2의 5개의 파라미터의 값에 의존한다. 이 중 φ1, φ2는 각각의 고분자의 분자수, 및 고분자 유닛수 x1, x2에 의존하는 값이다. 따라서, 이 수학식 3으로부터도, 각 층을 구성하는 재료의 선택 인자로서, 혼합하는 재료의 분자 구조와 함께 분자량도 중요해지는 것을 알 수 있다.
그리고, 상기 3으로부터 추출된 이상의 5개의 파라미터로 구성되는 하기 수학식 4가 충족되도록, 재료 선택을 행함으로써, 복수 종류의 고분자 재료로 구성된 시스템이 혼합되지 않고 상 분리되는 것이다.
Figure pct00005
일례로서 도 2에는, 상기 수학식 1의 Flory-Huggins 이론에 의해 구한, TIPS 펜타센과 폴리알파메틸스티렌(PaMS) 혼합계에 있어서의 PaMS의 분자량과 혼합 깁스 에너지(ΔGm)와의 관계를 나타낸다. 혼합비는 1:1로 하였다. 또한, TIPS 펜타센은 반도체층(a, a')을 구성하는 공액계 저분자 반도체 재료이다. 또한 PaMS는 중간층(b)을 구성하는 고분자 절연 재료이다.
도 2의 그래프에 나타낸 바와 같이, 동일한 혼합 재료종 및 동일한 혼합비이어도, 고분자(PaMS)의 분자량이 다르면 혼합 깁스 에너지(ΔGm)가 다른 것을 알 수 있다. 구체적으로는, 고분자(PaMS)의 분자량이 1만 정도에서 혼합 깁스 에너지(ΔGm)가 0이 되고, 분자량이 1만을 하회하는 범위에서는 혼합 깁스 에너지(ΔGm)는 마이너스, 분자량이 1만을 상회하는 범위에서는 혼합 깁스 에너지(ΔGm)는 플러스로 되어 있다.
또한, 어느 정도 분자량이 커지면, 혼합 깁스 에너지(ΔGm)의 변화는 거의 없어지게 되는 것을 알 수 있다. 이것으로부터, 당연하지만, 엔트로피의 기여뿐만 아니라 엔탈피의 기여도 크고, 이 둘의 균형에 의해 재료의 분자 구조 및 분자량을 인자로 한 재료 선택이 이루어진다.
그리고 이상과 같은 관점에서 혼합 깁스 에너지(ΔGm)가 정의 값을 나타내도록 선택된 재료 중에서, 또한 층 형상으로 상 분리가 발생하는 조합을 선택하고, 용매에 용해시켜 혼합한 용액을 제작한다. 단, 엔트로피차(ΔSm)에는 온도(T)가 관계되어 있으므로, 시스템을 형성할 때의 온도도 중요하다. 따라서, 실용적인 온도 범위 -20℃ 내지 200℃ 정도의 범위 중 어떠한 온도에 있어서, 혼합 깁스 에너지(ΔGm)가 정의 값을 나타내도록 선택된 재료 중에서, 또한 층 형상으로 상 분리가 발생하는 조합을 선택하면 된다. 또한, 실용적인 온도 범위 -20℃ 내지 200℃라 함은, 예를 들어 박막 반도체 장치를 형성하는 기판이 플라스틱 기판인 경우의 기판 내열 온도이다.
일례로서는, 반도체 재료로서 공액계 저분자 재료인 TIPS 펜타센을 사용하는 경우, 고분자 재료로서 폴리알파메틸스티렌(PaMS), 폴리스티렌(PS) 또는 환상 올레핀 공중합체가 사용되는 것은, 상술한 바와 같다. 이 경우, 혼합 깁스 에너지(ΔGm)가 정의 값을 나타내도록, 고분자 재료는 분자량이 5000 이상, 바람직하게는 2만 이상의 것이 적용된다.
다음에, 제작한 용액을 스핀 코팅법, 인쇄법, 또는 잉크젯법과 같은 도포법에 의해 기판 상에 도포 또는 인쇄하여 박막을 형성한다. 또한, 여기서는 인쇄법도 도포법의 일종이라고 파악되어, 이하에 있어서는 인쇄법을 포함하는 도포법에 의해 형성된 박막을 도포막이라고 칭한다.
다음에, 도포막을 건조시킴으로써 도포막 내의 용매를 제거함과 동시에, 도포막 내에 함유되는 복수 종류의 유기 재료를 자발적으로 상 분리시킨다.
이상에 의해, 각 유기 재료가 상 분리되고, 유기 반도체 재료가 적층된 반도체층(a, a')을 포함하는 적층 구조의 반도체 박막이 얻어진다. 또한, 도포막 내에 유기 절연성 재료가 함유되어 있으면, 이 유기 절연성 재료로 이루어지는 절연층이 적층된 반도체 박막이 얻어진다. 이때, 예를 들어, 도포막의 계면측에 유기 반도체 재료가 석출되어 반도체층을 구성하고, 이들 2층의 반도체층(a, a')의 사이에 절연층이 중간층(b)으로서 협지된 반도체 박막(1)이 얻어진다. 이 경우, 예를 들어 2층의 반도체층(a, a')은 동일한 재료로 구성되게 된다.
또한, 이상과 같은 도포막의 건조 과정에 있어서의 도포막 중에 있어서의 유기 재료의 자발적인 상 분리는, 도포막(즉 용액)을 구성하는 복수 종류의 유기 재료에 있어서의 각 분자량을 조정함으로써 실현된다. 또한 다른 예로서는, 도포막(즉 용액)을 구성하는 복수 종류의 유기 재료의 조합에 의해 실현된다.
이상과 같은 형성 방법에서는, 1회의 도포 성막에 의해 적층 구조의 반도체 박막을 얻는 것이 가능하다. 게다가, 상층의 성막 시에 하지(下地)가 되는 하층이 침식되는 문제가 발생하는 일도 없다.
또한 특히, 유기 반도체 재료를 포함하는 복수 종류의 유기 재료를 용매에 용해시켜 혼합한 용액을 사용하여 도포(인쇄) 성막함으로써, 이후의 실시예에서 설명한 바와 같이, 도포ㆍ인쇄성이 향상되어, 얻어지는 반도체 박막의 면내 균일성이 향상되는 것도 알 수 있었다. 예를 들어 유기 반도체 재료로서 저분자 재료를 사용하는 경우, 이 유기 재료를 용해시킨 용액은 도포 성막을 위해 필요로 하는 점도를 얻는 것이 곤란하고, 또한 도포ㆍ건조 후에는 응집되기 쉬운 경우가 많았다. 응집함으로써 막은 불연속화를 일으키고, 결과적으로 면내 균일한 반도체 박막을 얻는 것이 곤란하였다.
따라서, 상술한 바와 같이 유기 반도체 재료를 포함하는 복수 종류의 유기 재료를 용매에 용해시킬 때, 유기 반도체 재료와 조합하여 사용하는 다른 유기 재료로서, 고분자 재료(예를 들어 고분자 절연 재료)를 사용함으로써, 충분한 점도의 용액을 조정할 수 있고, 또한 스핀 코팅이나 잉크젯 등으로 도포한 후의 건조 공정에서 응집하기 어려워, 면내 균일한 반도체 박막이 얻어지는 것이 확인되었다.
또한, 이상의 수학식 1 및 수학식 3의 각 혼합 깁스 에너지(ΔGm)＜0이어도, 하기 수학식 5에 나타내는 변수 φ의 함수로서 보았을 때에, 도 3에 도시한 바와 같이 2개 이상의 극소점 a1, a2를 갖는 재료를 조합함으로써도, 상 분리가 이루어지는 경우가 있다.
Figure pct00006
도 3의 그래프에 있어서의 위로 볼록한 영역은 극소점 a1, a2보다도 에너지가 높다. 이로 인해, 극소점 a1, a2의 영역으로 가기 위해 불필요한 것은 시스템 외로 꺼내지고, 시스템이 보다 에너지가 낮은 혼합비로 진행하기 때문에 상 분리가 이루어지는 경우가 있다.
<박막 반도체 장치-1>
도 4는, 본 발명을 적용하여 형성한 반도체 박막을 사용한 박막 반도체 장치의 제1 예를 도시하는 단면 구성도이다. 이 도면에 도시하는 박막 반도체 장치(10-1)는 보텀 콘택트 보텀 게이트(BCBG)형의 박막 트랜지스터이며, 기판(11) 상에 게이트 전극(13)이 패턴 형성되어 있다. 또한 이 게이트 전극(13)을 덮는 상태에서 게이트 절연막(15)이 설치되어 있고, 이 게이트 절연막(15) 상에 소스 전극(17s) 및 드레인 전극(17d)이 패턴 형성되어 있다. 이들 소스 전극(17s) 및 드레인 전극(17d)은 게이트 전극(13)의 양 옆이 되는 위치에 게이트 전극(13)을 사이에 끼우는 상태에서 대향하도록 설치되어 있다. 게이트 전극과 소스 및 드레인 전극의 사이에는, 오버랩되는 영역이 있어도 된다. 그리고, 소스 전극(17s)-드레인 전극(17d) 사이에 걸쳐서, 게이트 절연막(15), 소스 전극(17s), 및 드레인 전극(17d)에 접하는 상태로, 상술한 적층 구조의 반도체 박막(1)이 설치되어 있다.
그리고 특히 본 제1 예에 있어서는, 상술한 반도체 박막(1)을 구성하는 적어도 2층의 반도체층 중 하나가, 소스 전극(17s), 게이트 절연막(15), 및 드레인 전극(17d)에 접하는 상태로 설치되어 있는 것으로 한다. 여기서는, 예를 들어 반도체층(a-a') 사이에 중간층(b)을 협지하여 이루어지는 3층 구조의 반도체 박막(1)이 소스 전극(17s) 및 드레인 전극(17d)이 형성된 게이트 전극(13) 위를 덮는 상태로 설치되어 있고, 이 중 반도체층(a)이 소스 전극(17s), 게이트 절연막(15), 및 드레인 전극(17d)에 접하는 상태로 설치되어 있는 것으로 한다. 이러한 반도체 박막(1)은, 상술한 제1 예 또는 제2 예의 형성 방법으로 형성되어 있는 것으로 한다.
여기서, 반도체 박막(1)을 구성하는 모든 층이 유기 재료로 이루어지는 경우에는, 인쇄법을 적용한 저온 프로세스에 의해 반도체 박막(1)을 얻는 것이 가능하다. 이로 인해, 기판(11)으로서 플라스틱 기판을 사용하는 것이 가능해진다. 이 경우, 게이트 절연막(15)도 유기 재료로 구성함으로써, 인쇄법을 적용한 저온 프로세스에서의 형성이 가능하다. 또한, 게이트 전극(13), 소스 전극(17s), 및 드레인 전극(17d)은 종래의 스퍼터링법, CVD법, 도금법, 증착법에 의한 금속 전극의 형성에 부가하여, Au, Ag 등의 나노 입자 분산액, 금속 착체 용액, 나아가 도전성 분자 용액을 사용한 잉크젯법, 마이크로 콘택트법, 스크린 인쇄법 등의 인쇄법을 적용함으로써, 저온 프로세스에서의 형성이 가능하다.
그리고 이와 같은 구성의 박막 반도체 장치(10-1)에 있어서는, 도 1을 이용하여 설명한 반도체 박막(1)이 활성층으로서 사용됨으로써, 단층 구조의 반도체 박막을 활성층으로서 사용한 구성과 비교하여, 가열에 의한 이동도 열화가 작게 억제되는 것이 실험에 의해 확인되었다. 이 결과, 가열에 의한 이동도의 저하와 이에 의한 특성 열화가 억제되어, 내열성의 향상을 도모하는 것이 가능해진다.
다음에 이 박막 반도체 장치(10-1)의 제조 공정을, 도 5의 단면 공정도를 이용하여 설명한다.
우선, 도 5의 (1)에 도시한 바와 같이, 적어도 표면이 절연 재료로 구성된 기판(11)을 준비한다. 그리고 이 상부에 게이트 전극(13)을 형성한다. 이 경우, 예를 들어 우선, 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 구리(Cu), 니켈(Ni) 등의 금속 재료막을 스퍼터링법, 증착법, 혹은 도금법에 의해 성막한다. 그 후, 포토리소그래피에 의해 금속 재료막 상에 레지스트 패턴(도시 생략)을 형성하고, 이를 마스크로 하여 금속 재료막을 에칭한다. 이에 의해, 기판(11) 상에 게이트 전극(13)을 패턴 형성한다. 또한 다른 방법으로서는, 금(Au) 미립자나 은(Ag) 미립자 등을 함유하는 잉크 페이스트를 사용한 잉크젯 인쇄, 스크린 인쇄, 오프셋 인쇄, 그라비아 인쇄 등의 인쇄 기술에 의해 게이트 전극(13)을 패턴 형성해도 된다.
이상의 이후에는, 도 5의 (2)에 도시한 바와 같이, 게이트 전극(13)을 덮는 상태에서 기판(11) 상에 유기 절연층으로서의 게이트 절연막(15)을 성막한다. 이때 예를 들어, 폴리비닐페놀, PMMA, 폴리이미드, 불소 수지 등의 유기 고분자 재료를 도포법이나 인쇄법에 의해 성막한다. 게이트 절연막(15)은 산화실리콘이나 질화실리콘 등의 무기 재료를 CVD법이나 스퍼터링법에 의해 성막하거나, 상기의 방법을 조합하여 유기 고분자 재료와 무기 재료의 다층막을 형성하여도 된다.
다음에, 소스 전극(17s) 및 드레인 전극(17d)을 패턴 형성한다. 이들 소스 전극(17s) 및 드레인 전극(17d)의 형성은 게이트 전극(13)의 형성과 마찬가지로 행하여도 된다. 또한 필요에 따라서, 패턴 형성된 소스 전극(17s) 및 드레인 전극(17d)의 표면 처리를 행함으로써, 저오믹 접합을 형성하는 금속 재료층을 소스 전극(17s) 및 드레인 전극(17d)의 표면에 형성해도 된다.
다음에, 도 5의 (3)에 도시한 바와 같이, 소스 전극(17s) 및 드레인 전극(17d)이 형성된 게이트 절연막(15) 상에 유기 반도체 재료를 포함하는 복수 종류의 유기 재료를 용매에 용해시켜 혼합한 용액을 도포 또는 인쇄한 도포막(20)을 형성한다. 이 도포막(20)을 구성하는 용액은 반도체층(a, a')을 구성하기 위한 유기 반도체 재료와 함께, 중간층(b)을 구성하기 위한 유기 절연성 재료를 용매에 용해시킨 것이다. 이들 복수 종류의 유기 재료는 상기 <반도체 박막의 형성 방법>에서 설명한 바와 같이 선택된 것을 사용하는 것으로 한다. 또한 용매는 선택된 재료를 용해하는 것이면 된다.
또한 이러한 용액을 사용한 도포막(20)의 형성은, 제작한 용액을 스핀 코팅법, 인쇄법, 또는 잉크젯법과 같은 도포법에 의해 기판 상에 도포 또는 인쇄함으로써 행한다.
다음에, 도 5의 (4)에 도시한 바와 같이, 도포막(20)을 건조시킴으로써 도포막(20) 중의 용매를 제거함과 함께, 도포막(20) 중에 함유되는 복수 종류의 유기 재료를 자발적으로 층 형상으로 상 분리시킨다. 이에 의해, 각 유기 재료가 상 분리되고, 유기 반도체 재료가 적층된 반도체층(a, a')을 포함하는 적층 구조의 반도체 박막(1)을 형성한다. 또한, 도포막(20) 중에 유기 절연성 재료가 함유되어 있으면, 이 유기 절연성 재료로 이루어지는 절연층이 적층된 반도체 박막(1)을 얻을 수 있다.
이때, 예를 들어, 도포막의 계면측에 유기 반도체 재료가 석출되어 반도체층(a)을 구성하고, 이들 2층의 반도체층(a, a') 사이에 절연층이 중간층(b)으로서 협지된 반도체 박막(1)이 얻어진다. 이 경우, 예를 들어 2층의 반도체층(a, a')은 동일한 재료로 구성되게 된다.
또한, 이상과 같은 도포막의 건조 과정에 있어서의 유기 재료의 자발적인 상 분리는 도포막(즉 용액)을 구성하는 복수 종류의 유기 재료에 있어서의 각 분자량, 또는 복수 종류의 유기 재료 자체의 조합에 의해 실현되는 것은 상기 <반도체 박막의 형성 방법>에서 설명한 바와 같다.
이상과 같이 하여, 도 4에서 설명한 것과 같은 보텀 게이트ㆍ보텀 콘택트형의 박막 트랜지스터가 박막 반도체 장치(10-1)로서 얻어진다.
또한, 기판(11) 상에 복수의 박막 트랜지스터를 형성하는 경우에는, 반도체 박막(1)을 패터닝함으로써 소자 분리를 행한다. 이 경우, 반도체 박막(1)을 형성한 후에 이를 패터닝해도 된다. 또한, 미리, 반도체 박막(1)의 형성부를 둘러싸는 형상의 뱅크(제방: 도시 생략)를 패턴 형성해 두고, 그 후, 도포막(20)의 형성과 상 분리를 행함으로써 패터닝된 상태의 반도체 박막(1)을 형성해도 된다.
또한, 트랜지스터의 신뢰성, 내환경성을 향상시키기 위해, 폴리비닐알코올, 파릴렌, 질화실리콘 또는 산화실리콘 등으로 이루어지는 보호막에 의해 박막 트랜지스터를 덮는 것이 바람직하다.
또한 적어도 2층의 반도체층(a, a')을 구비한 반도체 박막(1)의 형성은, 상기 <반도체 박막의 형성 방법>에서 설명한 바와 같이, 각 층을 하층측으로부터 순서대로 개별로 성막해도 된다.
<박막 반도체 장치-2>
도 6은, 본 발명을 적용하여 형성한 반도체 박막을 사용한 박막 반도체 장치의 제2 예를 도시하는 단면 구성도이다. 이 도면에 도시하는 박막 반도체 장치(10-2)도 보텀 콘택트 보텀 게이트(BCBG)형의 박막 트랜지스터이며, 도 2에 도시하는 박막 반도체 장치(10-1)와 동일한 구성 요소에는 동일한 부호를 부여하고 있다.
이 도면에 도시하는 제2 예의 박막 반도체 장치(10-2)가, 도 2에 도시한 제1 예의 박막 반도체 장치(10-1)와 다른 점은, 소스 전극(17s) 및 드레인 전극(17d)의 패턴 단차에 있어서 반도체 박막(1)이 분단되어 있는 구성에 있고, 다른 구성은 제1 예와 마찬가지인 것으로 한다.
이러한 구성이어도, 소스 전극(17s)-드레인 전극(17d) 사이에 걸쳐서, 게이트 절연막(15), 소스 전극(17s), 및 드레인 전극(17d)에 접하는 상태에서, 상술한 반도체 박막(1)이 설치되고, 또한 3층 구조의 반도체 박막(1) 중 반도체층(a)이 소스 전극(17s), 게이트 절연막(15), 및 드레인 전극(17d)에 접하는 상태로 설치된 상태가 된다. 단, 반도체층(a)과 소스 전극(17s) 및 드레인 전극(17d)과의 접촉은 반도체층(a)의 단부면으로만 된다.
그리고 이와 같은 구성의 박막 반도체 장치(10-2)라도, 도 1을 이용하여 설명한 반도체 박막(1)이 활성층으로서 사용됨으로써, 제1 예와 마찬가지로 가열에 의한 이동도의 저하와 이에 의한 특성 열화가 억제되어, 내열성의 향상을 도모하는 것이 가능해진다.
이와 같은 구성의 박막 반도체 장치(10-2)의 제조는 박막 반도체 장치(10-1)의 제조에 있어서의 도포막(20)의 형성에 있어서, 소스 전극(17s) 및 드레인 전극(17d)의 막 두께에 대하여 도포막(20)의 막 두께를 충분히 얇게 하면 된다. 이에 의해, 소스 전극(17s) 및 드레인 전극(17d)의 단차에 있어서 도포막(20)이 분단되므로, 이것을 상 분리시킨 반도체 박막(1)이 소스 전극(17s) 및 드레인 전극(17d)의 상부와 하부로 분단된 것이 된다.
<박막 반도체 장치-3>
도 7은, 본 발명을 적용하여 형성한 반도체 박막을 사용한 박막 반도체 장치의 제3 예를 도시하는 단면 구성도이다. 이 도면에 도시하는 박막 반도체 장치(10-3)는 톱 콘택트 보텀 게이트(TCBG)형의 박막 트랜지스터이며, 도 4에 도시하는 박막 반도체 장치(10-1)와 동일한 구성 요소에는 동일한 부호를 부여하고 있다.
이 도면에 도시하는 제3 예의 박막 반도체 장치(10-3)가, 도 4에 도시한 제1 예의 박막 반도체 장치(10-1)와 다른 점은, 반도체 박막(1)과 소스 전극(17s) 및 드레인 전극(17d)의 적층순이며, 다른 구성은 제1 예와 마찬가지인 것으로 한다.
즉, 기판(11) 상의 게이트 전극(13)을 덮는 게이트 절연막(15) 상에는, 반도체 박막(1)을 사이에 두고 소스 전극(17s) 및 드레인 전극(17d)이 패턴 형성되어 있다. 이에 의해, 소스 전극(17s)-드레인 전극(17d) 사이에 걸쳐서, 게이트 절연막(15), 소스 전극(17s), 및 드레인 전극(17d)에 접하는 상태에서, 상술한 반도체 박막(1)이 설치되어 있다.
이러한 제3 예의 박막 반도체 장치(10-3)에 있어서는, 상술한 반도체 박막(1)을 구성하는 복수의 반도체층 중 한쪽[여기서는 반도체층(a)]에 게이트 절연막(15)이 접하고, 다른 쪽[여기서는 반도체층(a')]에 소스 전극(17s) 및 드레인 전극(17d)이 접하는 상태로 설치되어 있는 것으로 한다.
그리고 이와 같은 구성의 박막 반도체 장치(10-3)이어도, 도 1을 이용하여 설명한 반도체 박막(1)이 활성층으로서 사용됨으로써, 제1 예와 마찬가지로 가열에 의한 이동도의 저하와 이에 의한 특성 열화가 억제되어, 내열성의 향상을 도모하는 것이 가능해진다.
이와 같은 구성의 박막 반도체 장치(10-3)의 제조는 박막 반도체 장치(10-1)의 제조에 있어서, 게이트 절연막(15)을 성막한 후에, 소스 전극(17s) 및 드레인 전극(17d)을 형성하기 전에, 반도체 박막(1)을 형성하는 순서로 하면 된다.
<박막 반도체 장치-4>
도 8은 본 발명을 적용하여 형성한 반도체 박막을 사용한 박막 반도체 장치의 제4 예를 도시하는 단면 구성도이다. 이 도면에 나타내는 박막 반도체 장치(10-4)는 톱 콘택트 톱 게이트(TCTG)형의 박막 트랜지스터이며, 도 4에 도시하는 박막 반도체 장치(10-1)와 동일한 구성 요소에는 동일한 부호를 부여하고 있다.
이 도면에 도시하는 제4 예의 박막 반도체 장치(10-4)가 도 4에 도시한 제1 예의 박막 반도체 장치(10-1)와 다른 점은, 구성 요소의 적층순이 반대인 점에 있고, 다른 구성은 제1 예와 마찬가지인 것으로 한다.
즉, 기판(11) 상에는 반도체 박막(1)을 개재하여 소스 전극(17s) 및 드레인 전극(17d)이 패턴 형성되고, 이를 덮는 상태로 게이트 절연막(15)이 설치되어 있다. 이 게이트 절연막(15) 상에 있어서의 소스 전극(17s)-드레인 전극(17d) 사이에 끼인 위치에 게이트 전극(13)이 패턴 형성되어 있다.
이와 같은 구성에서는, 제1 예와 마찬가지로, 소스 전극(17s)-드레인 전극(17d) 사이에 걸쳐서, 게이트 절연막(15), 소스 전극(17s), 및 드레인 전극(17d)에 접하는 상태로 상술한 반도체 박막(1)이 설치되고, 또한 3층 구조의 반도체 박막(1) 중 한쪽의 반도체층(a')이 소스 전극(17s), 게이트 절연막(15), 및 드레인 전극(17d)에 접하는 상태로 설치된 상태가 된다.
그리고 이와 같은 구성의 박막 반도체 장치(10-4)이어도, 도 1을 이용하여 설명한 반도체 박막(1)이 활성층으로서 사용됨으로써, 제1 예와 마찬가지로 가열에 의한 이동도의 저하와 이에 의한 특성 열화가 억제되어, 내열성의 향상을 도모하는 것이 가능해진다.
이와 같은 구성의 박막 반도체 장치(10-4)의 제조는, 기판(11) 상에 반도체 박막(1)을 형성하고, 또한 소스 전극(17s) 및 드레인 전극(17d)을 형성한 후에, 게이트 절연막(15) 및 게이트 전극(13)을 이 순서로 형성하는 순서로 하면 된다. 각 부분의 형성은 박막 반도체 장치(10-1)의 제조와 마찬가지이면 된다.
<박막 반도체 장치-5>
도 9는, 본 발명을 적용하여 형성한 반도체 박막을 사용한 박막 반도체 장치의 제5 예를 도시하는 단면 구성도이다. 이 도면에 도시하는 박막 반도체 장치(10-5)는 보텀 콘택트 톱 게이트(BCTG)형의 박막 트랜지스터이며, 도 4 및 도 8에 도시하는 박막 반도체 장치(10-1) 및 박막 반도체 장치(10-4)와 동일한 구성 요소에는 동일한 부호를 부여하고 있다.
이 도면에 도시하는 제5 예의 박막 반도체 장치(10-5)는, 도 8에 도시한 제4 예의 박막 반도체 장치(10-4)에 있어서, 반도체 박막(1)과 소스 전극(17s) 및 드레인 전극(17d)의 적층순이며, 다른 구성은 제4 예와 마찬가지인 것으로 한다.
즉, 기판(11) 상에는 소스 전극(17s) 및 드레인 전극(17d)이 패턴 형성되고, 이를 덮는 상태로 반도체 박막(1)이 설치되어 있다. 이 반도체 박막(1) 상에 게이트 절연막(15)이 설치되고, 또한 이 게이트 절연막(15) 상에 있어서의 소스 전극(17s)-드레인 전극(17d) 사이에 끼인 위치에 게이트 전극(13)이 패턴 형성되어 있다.
이러한 제5 예의 박막 반도체 장치(10-5)에 있어서는, 상술한 반도체 박막(1)을 구성하는 복수의 반도체층 중 한쪽[여기서는 반도체층(a')]에 게이트 절연막(15)이 접하고, 다른 쪽[여기서는 반도체층(a)]에 소스 전극(17s) 및 드레인 전극(17d)에 접하는 상태로 설치되어 있는 것으로 한다.
그리고 이와 같은 구성의 박막 반도체 장치(10-5)이어도, 도 1을 이용하여 설명한 반도체 박막(1)이 활성층으로서 사용됨으로써, 제1 예와 마찬가지로 가열에 의한 이동도의 저하와 이에 의한 특성 열화가 억제되어, 내열성의 향상을 도모하는 것이 가능해진다.
이와 같은 구성의 박막 반도체 장치(10-5)의 제조는 기판(11) 상에 소스 전극(17s) 및 드레인 전극(17d)을 형성하고, 또한 반도체 박막(1)을 형성한 후에, 게이트 절연막(15) 및 게이트 전극(13)을 이 순으로 형성하는 순서로 하면 된다. 각 부분의 형성은 박막 반도체 장치(10-1)의 제조와 마찬가지이어도 된다.
<박막 반도체 장치-6>
도 10은 본 발명을 적용하여 형성한 반도체 박막을 사용한 박막 반도체 장치의 제6 예를 도시하는 단면 구성도이다. 이 도면에 도시하는 박막 반도체 장치(10-6)는, 제5 예의 보텀 콘택트 톱 게이트(BCTG)형의 박막 트랜지스터의 제1 변형예이며, 소스 전극(17s) 및 드레인 전극(17d)의 표면이 기판(11)의 표면과 동일면을 구성하고 있는 점에 있어서만, 제5 예와 상이하다.
이와 같은 구성의 박막 반도체 장치(10-6)의 제조는, 우선 기판(11)의 표면측에 홈 패턴을 형성하고, 이를 매립하는 상태로 소스 전극(17s) 및 드레인 전극(17d)을 형성한다. 이때, 전극 재료막을 성막하고, 홈 패턴 내에만 전극 재료막을 남기도록 연마를 행함으로써, 홈 패턴 내에 소스 전극(17s) 및 드레인 전극(17d)을 매립 형성한다. 그 후, 반도체 박막(1)을 형성하고, 다음에 게이트 절연막(15) 및 게이트 전극(13)을 이 순으로 형성하는 순서로 하면 된다. 이들의 형성은 박막 반도체 장치(10-1)의 제조와 마찬가지이면 된다.
<박막 반도체 장치-7>
도 11은 본 발명을 적용하여 형성한 반도체 박막을 사용한 박막 반도체 장치의 제7 예를 도시하는 단면 구성도이다. 이 도면에 도시하는 박막 반도체 장치(10-7)는, 제5 예의 보텀 콘택트 톱 게이트(BCTG)형의 박막 트랜지스터의 제2 변형예이며, 반도체 박막(1)을 구성하는 반도체층(a)이 소스 전극(17s) 및 드레인 전극(17d)의 패턴 단차를 매립하여 표면이 평탄하게 성막되어 있는 점에 있어서만, 제5 예와 상이하다.
또한, 이상 설명한 실시 형태의 박막 반도체 장치는, 또한 필요에 따른 층간 절연막이나 패시베이션막으로 덮여, 배선되어 사용된다.
이와 같은 구성의 박막 반도체 장치(10-7)의 제조는, 우선, 기판(11)의 표면측에 소스 전극(17s) 및 드레인 전극(17d)을 형성한다. 그 후, 소스 전극(17s) 및 드레인 전극(17d)의 패턴 단차를 매립하는 막 두께로, 제1 층째의 반도체층(a)을 형성한다. 다음에, 이 상층의 중간층(b) 및 반도체층(a')을 성막하여 반도체 박막(1)을 형성한다. 다음에, 게이트 절연막(15) 및 게이트 전극(13)을 이 순으로 형성하는 순서로 하면 된다. 이들의 형성은 박막 반도체 장치(10-1)의 제조와 마찬가지이면 된다.
<표시 장치>
다음에, 상술한 실시 형태에서 설명한 본 발명의 제조 방법을 적용하여 얻어진 박막 반도체 장치를 사용한 표시 장치의 일례로서, 유기 전계 발광 소자 EL을 사용한 액티브 매트릭스형의 표시 장치를 설명한다.
도 12에는 표시 장치(30)의 회로 구성도를 도시한다.
이 도면에 도시한 바와 같이, 표시 장치(30)의 기판(11) 상에는, 표시 영역(11a)과 그 주변 영역(11b)이 설정되어 있다. 표시 영역(11a)에는, 복수의 주사선(31)과 복수의 신호선(33)이 종횡으로 배선되어 있고, 각각의 교차부에 대응하여 1개의 화소 a가 설치된 화소 어레이부로서 구성되어 있다. 또한 주변 영역(11b)에는, 주사선(31)을 주사 구동하는 주사선 구동 회로(35)와, 휘도 정보에 따른 영상 신호(즉 입력 신호)를 신호선(33)에 공급하는 신호선 구동 회로(37)가 배치되어 있다.
주사선(31)과 신호선(33)의 각 교차부에 설치되는 화소 회로는, 예를 들어 스위칭용 박막 트랜지스터(Tr1), 구동용 박막 트랜지스터(Tr2), 유지 용량(Cs), 및 유기 전계 발광 소자(EL)로 구성되어 있다. 또한, 이들의 박막 트랜지스터(Tr1, Tr2)로서 상술한 박막 트랜지스터(10-1 내지 10-7)가 사용된다.
그리고, 주사선 구동 회로(35)에 의한 구동에 의해, 스위칭용 박막 트랜지스터(Tr1)를 통하여 신호선(33)으로부터 기입된 영상 신호가 유지 용량(Cs)으로 유지되고, 유지된 신호량에 따른 전류가 구동용 박막 트랜지스터(Tr2)로부터 유기 전계 발광 소자(EL)에 공급되고, 이 전류값에 따른 휘도로 유기 전계 발광 소자(EL)가 발광한다. 또한, 구동용 박막 트랜지스터(Tr2)는 공통의 전원 공급선(Vcc)(39)에 접속되어 있다.
또한, 이상과 같은 화소 회로의 구성은 어디까지나 일례이며, 필요에 따라서 화소 회로 내에 용량 소자를 설치하거나, 또한 복수의 트랜지스터를 설치하여 화소 회로를 구성해도 된다. 또한, 주변 영역(11b)에는, 화소 회로의 변경에 따라서 필요한 구동 회로가 추가된다.
도 13에는, 이상과 같은 회로 구성의 표시 장치(30)에 있어서의 1화소분의 단면도로서, 박막 트랜지스터(Tr2, Tr1) 및 용량 소자(Cs)와, 유기 전계 발광 소자(EL)가 적층된 부분의 단면도를 도시한다.
이 도면에 도시한 바와 같이, 각 화소에는 박막 트랜지스터(Tr2, Tr1)로서, 예를 들어 도 4에서 도시한 보텀 콘택트 보텀 게이트 구조의 박막 트랜지스터(10-1)가 설치되어 있다.
박막 트랜지스터(Tr1)의 소스 전극(17s)과, 박막 트랜지스터(Tr2)의 게이트 전극(13)은 게이트 절연막(15)에 형성된 접속 구멍(15a)을 통하여 접속되어 있다. 또한, 박막 트랜지스터(Tr2)의 게이트 전극(13)을 연장 설치한 부분과, 소스 전극(17s)을 연장 설치한 부분 사이에 게이트 절연막(15)을 협지시켜 용량 소자(Cs)가 구성되어 있다. 또한, 도 12의 회로도에도 도시한 바와 같이, 박막 트랜지스터(Tr1)의 게이트 전극(13)은 주사선(31)에, 박막 트랜지스터(Tr1)의 드레인 전극(17d)은 신호선(33)에, 박막 트랜지스터(Tr2)의 소스 전극(17s)은 전원 공급 선(39)에, 각각 연장 설치된다.
이상의 박막 트랜지스터(Tr1, Tr2) 및 용량 소자(Cs)는, 예를 들어 보호막을 통하여 층간 절연막(41)으로 덮여 있다. 이 층간 절연막(41)은 평탄화막으로서 구성되는 것이 바람직하다. 이 층간 절연막(41)에는, 박막 트랜지스터(Tr2)의 드레인 전극(17d)에 도달하는 접속 구멍(41a)이 형성되어 있다.
그리고, 층간 절연막(41) 상의 각 화소에, 접속 구멍(41a)을 통하여 박막 트랜지스터(Tr2)에 접속된 유기 전계 발광 소자(EL)가 설치되어 있다. 이 유기 전계 발광 소자(EL)는 층간 절연막(41) 상에 설치된 절연성 패턴(43)으로 소자 분리되어 있다.
이 유기 전계 발광 소자(EL)는 층간 절연막(41) 상에 설치된 화소 전극(45)을 구비하고 있다. 이 화소 전극(45)은 각 화소마다 도전성 패턴으로서 형성되고, 층간 절연막(41)에 형성된 접속 구멍(41a)을 통하여 박막 트랜지스터(Tr2)의 드레인 전극(17d)에 접속되어 있다. 이러한 화소 전극(45)은, 예를 들어 양극으로서 사용되는 것이며, 광 반사성을 갖고 구성되어 있는 것으로 한다.
그리고, 이 화소 전극(45)의 주연이 유기 전계 발광 소자(EL)를 소자 분리하기 위한 절연성 패턴(43)으로 덮여 있다. 이 절연성 패턴(43)은 화소 전극(45)을 널리 노출시키는 개구창(43a)을 구비하고 있고, 이 개구창(43a)이 유기 전계 발광 소자(EL)의 화소 개구가 된다. 이러한 절연성 패턴(43)은, 예를 들어 감광성 수지를 사용하여 구성되고, 리소그래피법을 적용하여 패터닝된 것으로 한다.
그리고, 이러한 절연성 패턴(43)으로부터 노출되는 화소 전극(45) 상을 덮는 상태로 유기층(47)이 형성되어 있다. 이 유기층(47)은 적어도 유기 발광층을 구비한 적층 구조로 이루어지고, 필요에 따라서 양극[여기서는 화소 전극(45)]측으로부터 차례로, 정공 주입층, 정공 수송층, 유기 발광층, 전자 수송층, 전자 주입층, 나아가 다른 층을 적층하여 이루어진다. 또한 유기층(47)은, 예를 들어 각 유기 전계 발광 소자(EL)에서 발생시키는 발광광의 파장마다, 적어도 유기 발광층을 포함하는 층이 화소마다 다른 구성으로 패턴 형성되어 있는 것으로 한다. 또한, 각 파장의 화소에서 공통의 층을 갖고 있어도 된다. 또한, 이 유기 전계 발광 소자(EL)가 미소 공진기 구조로서 구성되어 있는 경우, 각 유기 전계 발광 소자(EL)로부터 취출하는 파장에 맞추어 유기층(47)의 막 두께가 조정되어 있는 것으로 한다.
이상과 같은 유기층(47)을 덮고, 화소 전극(45)과의 사이에 유기층(47)을 협지하는 상태로 공통 전극(49)이 설치되어 있다. 이 공통 전극(49)은 유기 전계 발광 소자(EL)의 유기 발광층에서 발생시킨 광을 취출하는 측의 전극이며, 광 투과성을 갖는 재료로 구성되어 있는 것으로 한다. 또한 여기서는, 화소 전극(45)이 양극으로서 기능하는 것이므로, 이 공통 전극(49)은 적어도 유기층(47)에 접하는 측이 음극으로서 기능하는 재료를 사용하여 구성되어 있는 것으로 한다. 또한, 이 유기 전계 발광 소자(EL)가 미소 공진기 구조로서 구성되어 있는 경우, 이 공통 전극(49)은 반투과 반(半)반사성을 갖는 구성인 것으로 한다. 또한, 도 12의 회로도에도 도시한 바와 같이, 이 공통 전극(49)은 GND에 설치되어 있다.
그리고, 이상과 같은 화소 전극(45)과 공통 전극(49) 사이에 유기층(47)이 협지된 각 화소 부분이 유기 전계 발광 소자(EL)로서 기능하는 부분이 된다.
또한 여기서의 도시는 생략하였지만, 각 유기 전계 발광 소자(EL)의 형성면측은 광 투과성 재료로 이루어지는 밀봉 수지로 덮이고, 또한 이 밀봉 수지를 통하여 광 투과성 재료로 이루어지는 대향 기판이 부착된 상태로 표시 장치(30)가 구성되어 있다.
이상과 같은 구성의 표시 장치(30)에 따르면, 트랜지스터 특성이 양호한 박막 트랜지스터(10-1)를 사용하여 화소 회로를 구성하고 있으므로, 화소 전극을 안정되게 구동할 수 있고, 이에 의해 표시 특성의 향상을 도모하는 것이 가능해진다.
또한, 상술한 실시 형태에 있어서는, 도 4를 이용하여 설명한 보텀 콘택트 보텀 게이트 구조의 박막 트랜지스터(10-1)를 사용한 표시 장치를 설명하였다. 그러나, 상술한 표시 장치에는 박막 트랜지스터(10-1) 대신에 상술한 박막 트랜지스터(10-2 내지 10-7)의 어느 것을 사용해도 되고, 마찬가지의 효과를 얻을 수 있다. 또한 상술한 실시 형태에 있어서는, 박막 트랜지스터를 구비한 표시 장치의 일례로서, 유기 전계 발광 소자(EL)를 사용한 액티브 매트릭스형의 표시 장치를 예시하였다. 그러나 본 발명의 표시 장치는 박막 트랜지스터를 탑재한 표시 장치에 널리 적용 가능하고, 예를 들어 액정 표시 장치나 전기 영동형 디스플레이에 적용할 수 있다.
<전자 기기>
본 발명의 전자 기기의 실시 형태로서는, 상술한 박막 트랜지스터(10-1 내지 10-7)를 탑재하고, 이에 도전성 패턴을 접속시킨 전자 기기에 널리 적용 가능하다. 예를 들어, ID 태그, 센서 등의 전자 기기에의 적용이 가능하고, 마찬가지의 효과를 얻을 수 있다. 또한, 본 발명의 전자 기기의 실시 형태로서는 상기 표시 장치를 탑재한 전자 기기에 널리 적용 가능하다. 예를 들어, 전자 페이퍼, 디지털 카메라, 노트형 퍼스널 컴퓨터, 휴대 전화 등의 휴대 단말 장치, 비디오 카메라 등 전자 기기에 입력된 영상 신호, 혹은 전자 기기 내에서 생성된 영상 신호를, 화상 혹은 영상으로서 표시하는 모든 분야의 표시 장치를 탑재한 전자 기기에 적용하는 것이 가능하다.
<실시예>
≪반도체 박막의 제작-1≫: 폴리알파메틸스티렌
유기 반도체 재료로서 TIPS 펜타센을 사용하여, 이와 다른 유기 재료로서 폴리알파메틸스티렌(poly(alpha-methylstyrene): PaMS)을 사용하고, 이것들을 메시틸렌에 혼합하여 녹인 용액을 제작하였다. 또한, TIPS 펜타센은 공액계 저분자계의 유기 반도체 재료로서 사용하였다. 또한, PaMS는 고분자 절연 재료로서 사용하였다.
여기서는, 고분자 절연 재료인 PaMS로서, 하기 표 1의 <샘플 1 내지 5>에 나타내는 각 분자량의 것을 사용하여, TIPS 펜타센:PaMS=1:1의 혼합비로 용액을 제작하였다.
Figure pct00007
또한 표 1에 나타낸 바와 같이, PaMS는 수 평균 분자량(Mn)과 중량 평균 분자량(Mw)의 값이 비슷하고, 중량 평균 분자량(Mw)/수 평균 분자량(Mn)이 거의 1인 분자량 분포가 좁은 것을 사용하였다.
다음에, 가교한 PVP(폴리비닐페놀)를 주성분으로 한 유기 절연막으로 표면이 구성된 기판 상에, 제작한 용액을 스핀 코팅에 의해 도포하여 도포막을 형성하였다. 형성한 도포막을 질소 분위기 하 60℃에서 1시간 건조시켜 반도체 박막을 얻었다.
<이동도>
얻어진 각 반도체 박막에 대하여 이동도를 측정하였다. 도 14에는, PaMS의 분자량(Mw)과, 얻어진 반도체 박막에 대하여 측정한 이동도(mobility)와의 관계를 나타낸다. 도 14의 그래프에 나타낸 바와 같이, 사용하는 고분자(PaMS)의 분자량이 클수록 높은 이동도를 나타내는 것을 알 수 있다. 이는, 도 2를 이용하여 설명한 바와 같이, 고분자(PaMS)의 분자량이 클수록 혼합 깁스 에너지(ΔGm)가 높아지는 결과와 잘 일치하고 있다. 그리고, 도 14로부터, 분자량이 5000 이상, 바람직하게는 2만 이상의 고분자(PaMS)를 사용하여 반도체 재료와 혼합함으로써, 충분히 높은 이동도의 반도체 박막을 얻을 수 있는 것이 확인되었다.
<농도 프로파일>
얻어진 각 반도체 박막에 대하여, TOF-SIMS에서 깊이 방향의 농도 프로파일을 측정하였다. 이 결과를 도 15에 나타낸다. 또한, 도 15 중의 CN, O는, 기판의 표면을 구성하는 유기 절연막의 성분이다.
도 15의 (1)은, 분자량이 2만 이상인 PaMS(Mw=108,000, Mn=106,000)를 사용하여 제작한 <샘플 4>의 반도체 박막의 농도 프로파일이다. 이 도면에 도시한 바와 같이, TIPS 펜타센에 포함되는 Si의 피크가 표면 근방과 절연층(기판) 계면 근방의 2군데에 간격을 두고 검출되었다. 이것으로부터, 상술한 도포액의 건조 과정에 있어서, 유기 반도체 재료인 TIPS 펜타센과 유기 절연 재료인 PaMS가 상 분리되고, 도 1에 도시한 바와 같이, Si를 포함하는 TIPS 펜타센으로 구성된 반도체층(a-a') 사이에, PaMS를 주성분으로 하는 중간층(b)이 협지된 적층 구성의 반도체 박막(1)이 얻어지고 있는 것이 확인되었다.
한편, 도 15의 (2)는 분자량이 2만 이하인 PaMS(Mw=2,200, Mn=1,960)를 사용하여 제작한 <샘플 1>의 반도체 박막의 농도 프로파일이다. 이 도면에 도시한 바와 같이, TIPS 펜타센에 포함되는 Si는 극표면에 있어서 약간 편재되어 있지만, CN과 O가 고농도로 검출되어 있는 절연층(기판)보다도 표면측에 있어서 거의 균등하게 검출되었다. 이것으로부터, <샘플 1>의 반도체 박막에 있어서는, 상술한 도포막의 건조 과정에 있어서, 유기 반도체 재료인 TIPS 펜타센과 유기 절연 재료인 PaMS와의 상 분리가 발생하지 않고, 박막 내에 있어서 이들이 대략 균등하게 혼재한 단층 구조의 박막만 얻을 수 있는 것이 확인되었다.
<X선 회절 스펙트럼>
얻어진 각 반도체 박막에 대하여, X선 회절 스펙트럼을 측정하였다. 이 결과를 도 16에 나타낸다.
도 16의 (1)은, 분자량이 2만 이상인 PaMS(Mw=108,000, Mn=106,000)를 사용하여 제작한 <샘플 4>의 반도체 박막의 스펙트럼이다. 도 16의 (2)는 분자량이 5000 이하인 PaMS(Mw=2,200, Mn=1,960)를 사용하여 제작한 <샘플 1>의 반도체 박막의 X선 회절 스펙트럼이다.
또한 도 16의 (3)은 <비교예 1>로서, 유기 절연성 재료를 사용하지 않고 TIPS 펜타센(유기 반도체 재료)만을 메시틸렌에 용해한 용액을 사용하여, 마찬가지의 순서로 제작한 반도체 박막의 스펙트럼이다.
도 16의 (1)에 도시한 바와 같이, 유기 반도체 재료인 TIPS 펜타센이 유기 절연성 재료인 PaMS와 상 분리되어 있는 <샘플 4>의 반도체 박막은, 도 16의 (3)의 TIPS 펜타센으로만 구성된 단층 구조의 <비교예 1>과 동일한 회절 스펙트럼을 나타내고 있다. 이것으로부터, 상 분리되어 있는 <샘플 4>의 반도체 박막(1)에 있어서는, 반도체층(a, a')에 있어서의 TIPS 펜타센의 배열 상태가 비교예 1에서 제작된 TIPS 펜타센으로 이루어지는 단층 구조 내에 있어서의 배열 상태와 동일하게 유지되어 있는 것이 확인되었다.
이에 대해, 도 16의 (2)에 도시한 바와 같이, TIPS 펜타센과 PaMS가 거의 균등하게 혼재한 단층 구조의 <샘플 1>의 반도체 박막은, X선 회절 스펙트럼에 피크가 발생하지 않고, 박막 내에 있어서 TIPS 펜타센을 배향할 수 없어 분자 배열이 흐트러져 있는 것을 알 수 있다.
또한, 상술한 <샘플 1 내지 4>와는 별도로, 수 평균 분자량(Mn)과 중량 평균 분자량(Mw)의 차가 큰 PaMS(Mn=500, Mw=15,000), 즉 분자량 분포가 큰 PaMS를 사용하여 같은 막 형성을 행하였다. 얻어진 막에 대하여 이동도를 측정한 결과, 극단적으로 작은 이동도를 나타냈다. 이것으로부터, 사용하는 고분자 재료에는, 2,000 이하의 분자량의 것이 존재하고 있지 않은 것이 바람직한 것을 알 수 있었다.
≪반도체 박막의 제작-2≫: 폴리스티렌
유기 반도체 재료로서 TIPS 펜타센을 사용하고, 이와 다른 유기 재료로서 폴리스티렌(polystyrene: PS)을 사용하여, 이들을 메시틸렌에 혼합하여 녹인 용액을 제작하였다. 또한, TIPS 펜타센은 공액계 저분자계의 유기 반도체 재료로서 사용하였다. 또한, PS는 고분자 절연 재료로서 사용하였다.
여기서는, 고분자 절연 재료인 PS로서, 하기 표 2의 <샘플 6 내지 11>에 나타내는 각 분자량의 것을 사용하고, 중량으로 TIPS 펜타센:PS=1:1의 혼합비로 용액을 제작하였다.
Figure pct00008
또한 표 2에 나타낸 바와 같이, PS는 수 평균 분자량(Mn)과 중량 평균 분자량(Mw)의 값이 비슷하고, 중량 평균 분자량(Mw)/수 평균 분자량(Mn)이 거의 1인 분자량 분포가 좁은 것을 사용하였다.
다음에, 가교한 PVP(폴리비닐페놀)를 주성분으로 한 유기 절연막으로 표면이 구성된 기판 상에, 제작한 용액을 스핀 코팅에 의해 도포하여 도포막을 형성하였다. 형성한 도포막을 질소 분위기 하 60℃에서 1시간 건조시켜 반도체 박막을 얻었다.
<이동도>
얻어진 각 반도체 박막에 대하여 이동도를 측정하였다. 도 17에는, PS의 분자량과, 얻어진 반도체 박막에 대하여 측정한 이동도(mobility)와의 관계를 나타낸다. 도 17의 그래프에 나타낸 바와 같이, 사용하는 고분자(PS)의 분자량이 클수록 높은 이동도를 나타내는 것을 알 수 있다. 이는, 도 2에 나타낸 바와 같이 고분자(PS)의 분자량이 클수록 혼합 깁스 에너지(ΔGm)가 높아지는 결과와 잘 일치하고 있다. 그리고, 이 도 17로부터도, 분자량이 5000 이상, 나아가 2만 이상의 고분자(PS)를 사용하여 반도체 재료와 혼합함으로써, 충분히 높은 이동도의 반도체 박막이 얻어지는 것이 확인되었다.
≪반도체 박막의 제작-3≫: 환상 올레핀 공중합체
이하와 같이 하여 도 1에 도시하는 반도체 박막을 형성하였다. 우선, TIPS 펜타센(유기 반도체 재료)과, 환상 올레핀 공중합체(유기 절연성 재료)를, 메시틸렌에 혼합하여 녹인 용액을 제작하였다. 혼합비는 중량으로 1:1로 하였다. 다음에, 가교한 PVP(폴리비닐페놀)를 주성분으로 한 유기 절연막을 갖는 기판 상에, 제작한 용액을 스핀 코팅에 의해 도포하여 도포막을 형성하였다. 형성한 도포막을 질소 분위기 하 60℃에서 1시간 건조시켜 박막을 얻었다.
<농도 프로파일>
얻어진 박막에 대하여, TOF-SIMS에서 깊이 방향의 농도 프로파일을 측정하였다. 이 결과를 도 18에 나타낸다. 이 도면에 도시한 바와 같이, TIPS 펜타센에 포함되는 Si의 피크가, 표면 근방과 절연층(기판) 계면 근방의 2군데에 간격을 두고 검출되었다. 이것으로부터, 상술한 도포막의 건조 과정에 있어서, 유기 반도체 재료인 TIPS 펜타센과 유기 절연 재료인 환상 올레핀 공중합체가 상 분리되고, 도 1에 도시한 바와 같이, Si를 포함하는 TIPS 펜타센으로 구성된 반도체층(a-a') 사이에, 환상 올레핀 공중합체로 이루어지는 중간층(b)이 협지된 적층 구성의 반도체 박막(1)이 얻어지고 있는 것이 확인되었다.
또한 앞의 PaMS를 사용하여 얻어진 반도체 박막과의 비교로부터, 유기 반도체 재료와 유기 절연성 재료의 도포막 중에 있어서의 상 분리는, 유기 절연성 재료로서 PaMS와 같은 방향족 탄화수소 화합물을 사용한 경우에 한정되지 않고, 방향환을 갖고 있지 않은 올레핀계의 고분자 재료라도 발생하는 것이 확인되었다.
≪비교예 2의 막의 제작≫: 폴리이소부틸메타크릴레이트
이하와 같이 하여 <비교예 2>의 막을 제작하였다. 우선, 저분자 유기 반도체 재료로서 TIPS 펜타센과, 고분자 절연 재료로서 폴리이소부틸메타크릴레이트(Mw=300,000, Mn=140,000)를 메시틸렌에 혼합하여 녹인 용액을 제작하였다. 혼합비는 중량으로 1:1로 하였다. 다음에, 가교한 PVP(폴리비닐페놀)를 주성분으로 한 유기 절연막을 갖는 기판 상에, 제작한 용액을 스핀 코팅에 의해 도포하여 도포막을 형성하였다. 형성한 도포막을 질소 분위기 하 60℃에서 1시간 건조시켜 <비교예 2>의 막을 얻었다.
<농도 프로파일>
얻어진 비교막에 대하여, TOF-SIMS에서 깊이 방향의 농도 프로파일을 측정하였다. 이 결과를 도 19에 나타낸다. 이 도면에 도시한 바와 같이, TIPS 펜타센에 포함되는 Si의 피크가, CN과 O가 고농도로 검출되어 있는 절연층(기판)보다도 표면측에 있어서 거의 균등하게 검출되었다. 이것으로부터, 여기서 제작된 <비교예 2>의 막은, 상술한 도포막의 건조 과정에 있어서, 유기 반도체 재료인 TIPS 펜타센과 유기 절연 재료인 폴리이소부틸메타크릴레이트 사이에서 상 분리가 발생되어 있지 않고, 단층 구조인 것이 확인되었다.
이 시스템의 혼합 깁스 에너지(ΔGm)는 ΔGm＜0이 되는 것이 Flory-Huggins 이론으로부터 구할 수 있다. 즉 상 분리되는 것보다도 혼합되어 있는 쪽이 에너지적으로 유리하므로, PaMS 등을 사용하였을 때와 달리, 상 분리되지 않는다. 따라서 반도체 분자인 TIPS 펜타센이 배향하지 않아, 충분한 이동도가 얻어지고 있지 않다고 생각된다. 실제로 X선 회절에 의한 분석에서는, TIPS 펜타센이 배향하였을 때와 같은 회절 패턴은 얻을 수 없었다.
≪박막 반도체 장치의 제작≫
각 분자량의 PaMS를 사용한 <샘플 1> 및 <샘플 4>의 반도체 박막의 제작을 적용하여, 이하와 같이 하여, 도 4를 이용하여 설명한 보텀 콘택트 보텀 게이트(BCBG)형의 박막 트랜지스터를 제작하였다.
우선, 3인치의 Si 웨이퍼를 공통의 게이트 전극(13)으로 하고, 이 상부에 유기 절연막으로 이루어지는 게이트 절연막(15)을 형성하고, 이 게이트 절연막(15) 상에 소스 전극(17s) 및 드레인 전극(17d)의 패턴을 87개 이상 형성하였다. 계속해서, 소스 전극(17s) 및 드레인 전극(17d)이 형성된 게이트 절연막(15)의 상방에, 상술한 샘플(1)의 반도체 박막과 샘플(4)의 반도체 박막을 형성하였다. 이에 의해, 도 4에 도시한 보텀 콘택트 보텀 게이트형의 각 박막 트랜지스터를 얻었다.
<장치의 평가-1>
이상, <샘플 1> 및 <샘플 4>와 같이 하여 제작한 박막 트랜지스터에 대하여, 질소 분위기 하에 있어서 가열 온도에 의한 이동도(Mobility)의 변화를 측정하였다. 이 결과를 도 20에 나타낸다. 이 도면에 도시한 바와 같이, <샘플 4>에서 얻어진 박막 트랜지스터에서는, 초기의 이동도 0.2㎠/Vs가 가열에 의해 저하되지만, 180℃까지 가열해도 이동도 0.08㎠/Vs 정도로 유지되고 있다. 이에 대해, <샘플 1>에서 얻어진 박막 트랜지스터에서는, 초기의 이동도 0.09㎠/Vs가 가열에 의해 저하되고, 180℃에서는 이동도 6×10-4㎠/Vs로까지 열화되어 있다.
이에 의해, <샘플 1>에서 얻어진 박막 트랜지스터와 비교하여, 본 발명을 적용한 <샘플 4>에선 얻어진 박막 트랜지스터는, 초기의 이동도도 높고, 또한 180℃까지 가열한 상태이어도 이동도의 저하가 작게 억제되고 있는 것을 알 수 있다.
이에 의해, 본 발명을 적용하여 반도체 박막(1)을 적층 구조로 함으로써, 가열에 의한 이동도의 저하와 이에 의한 특성 열화를 억제 가능하고, 내열성의 향상이 도모된 반도체 박막 및 박막 반도체 장치가 얻어지는 것이 확인되었다.
또한, 이러한 이동도 열화의 억제는, 하나의 요인으로서, 반도체 박막의 가열에 의한 팽창이 적층 구조로 함으로써 억제되어 있는 것이 생각된다. 즉, 열을 가함으로써 일어나는 물리적 변화의 하나로서, 열에 의한 팽창 신축을 들 수 있다. 박막 트랜지스터는 다른 재질의 유기물을 중첩한 구조를 하고 있다고 볼 수 있고, 각각의 층이 다른 열팽창 계수를 갖고, 열이 가해짐으로써 각 층과 층 사이에서 응력이 발생하고 있을 가능성이 있다. 예를 들어, 열팽창 계수가 다른 금속 Ma와 금속 Mb를 맞댄 경우, 실온에서 평탄한 것이 고온이 되면 휘는 것이 알려져 있다. 이는 상하에서 팽창률이 다르기 때문에 일어나는 현상이다. 그러나 이 휨은 Ma-Mb-Ma와 같은 샌드위치 구조로 함으로써 회피할 수 있는 경우가 있다. 이는 금속 Ma-Mb 사이에서 열팽창에 의한 응력이 발생하고 있지만, 1매의 판으로서 보았을 때 샌드위치 구조를 취함으로써 열팽창에 의한 응력이 상하로 완화되어 있기 때문이라고 생각할 수 있다.
또한, 반도체 박막을 도포로 제작하는 경우, 용매의 건조 공정이 박막 트랜지스터로서의 특성의 성능을 크게 좌우하는 것이 알려져 있다. 예를 들어, 보다 고비점(高沸点)의 도포 용매를 사용함으로써, 높은 이동도의 박막 트랜지스터를 얻을 수 있다고 보고되어 있다(「Chem.Mater.」, 16(23), 2004년, p.4772-4776 참조). 이는, 고비점의 도포 용매를 사용함으로써, 건조 공정에 있어서의 도포 용매의 건조 속도가 늦어지기 때문이라 생각된다.
그리고, 이상의 <샘플 1> 및 <샘플 4>와 같이, 반도체 박막의 형성에 동일한 도포 용매(메시틸렌)를 사용한 경우에는, <샘플 4>에 있어서의 도포막의 건조 과정에 있어서 도포 용매의 건조 속도가 늦어지는 것을 육안으로 확인할 수 있다. 이는, 유기 반도체 재료인 TIPS 펜타센(유기 반도체 재료)에 대하여, 이것보다도 충분히 분자량이 큰 고분자 재료인 폴리α메틸스티렌(Mw=108,000, Mn=106,000)을 혼합함으로써 도포 용매의 휘발이 저해되고, 이 결과로서 건조가 늦어졌기 때문이라 생각된다. 그리고 이러한 건조 속도의 저하도 하나의 요인이 되어, 보다 이동도가 높아진 박막 트랜지스터가 얻어졌다고 생각된다.
<장치의 평가-2>
이상, <샘플 1> 및 <샘플 4>와 같이 하여 제작한 복수의 박막 트랜지스터 중, 각 87개씩의 박막 트랜지스터에 대하여 온(ON) 전류의 편차를 측정하였다. 이 결과, <샘플 4>와 같이 하여 제작한 박막 트랜지스터의 온 전류의 편차는 11.3%이었다. 한편, <샘플 1>과 같이 하여 제작한 박막 트랜지스터의 온 전류의 편차는 54.7%이었다.
이에 의해, 스핀 코팅법을 적용한 반도체 박막의 형성에 있어서는, 자발적인 상 분리에 의해 적층 구조의 반도체 박막을 형성하도록 함으로써, 단일의 유기 반도체 재료를 사용하여 반도체 박막을 형성하는 경우와 비교하여, ON 전류의 편차를 약 1/5까지 억제하는 효과도 확인되었다.
<장치의 평가-3>
또한, <샘플 1> 및 <샘플 4>와 같이 하여 제작한 복수의 박막 트랜지스터 중, 각 87개씩의 박막 트랜지스터에 대하여, 게이트 전압 Vg-드레인 전류 Id 특성을 측정하였다. 이 결과를 도 21에 나타낸다. 이 결과로부터도, <샘플 4>와 같이 하여 제작한 박막 트랜지스터의 특성 편차는 <샘플 1>과 같이 하여 제작한 박막 트랜지스터의 특성 편차보다도 작은 것이 확인되었다.
이상의 <장치의 평가-2>와 <장치의 평가-3>의 결과로부터, 유기 반도체 재료인 TIPS 펜타센(유기 반도체 재료)에 대하여, 이것보다도 충분히 분자량이 큰 고분자 재료인 폴리α메틸스티렌(Mw=108,000, Mn=106,000)을 혼합함으로써, 도포용 용액에 대하여 어느 정도의 점도를 얻는 것이 가능해져 도포성이 향상되고, 또한 도포막의 건조 과정에 의한 응집이 방지됨으로써, 면내 균일한 반도체 박막이 얻어지고 있는 것이 확인되었다.

Claims (15)

  1. 유기 반도체 재료를 포함하는 복수 종류의 유기 재료를 혼합한 용액을 기판 상에 도포 또는 인쇄하여 박막을 형성하고,
    상기 박막을 건조시키는 과정에서 상기 복수 종류의 유기 재료를 상 분리시킴으로써, 상기 유기 반도체 재료로 이루어지는 반도체층을 포함하는 적층 구조의 반도체 박막을 형성하고, 상기 상 분리에 의해 적어도 2층의 반도체층을 포함하는 반도체 박막을 형성하는, 반도체 박막의 형성 방법.
  2. 제1항에 있어서, 상기 복수 종류의 유기 재료의 하나로서 유기 절연성 재료를 사용하는, 반도체 박막의 형성 방법.
  3. 제2항에 있어서, 상기 상 분리에 의해 상기 2층의 반도체층 사이에 상기 유기 절연성 재료로 이루어지는 중간층을 협지하여 이루어지는 반도체 박막을 형성하는, 반도체 박막의 형성 방법.
  4. 제1항에 있어서, 상기 상 분리에 의해 동일한 반도체 재료가 2층으로 분리되고, 동일 재료로 이루어지는 상기 2층의 반도체층이 형성되어 있는, 반도체 박막의 형성 방법.
  5. 제1항에 있어서, 상기 복수 종류의 유기 재료로서 유기 반도체 재료와 고분자 절연 재료를 사용하여 상기 박막을 형성하고,
    상기 유기 반도체 재료와 상기 고분자 절연 재료를 상 분리시키는, 반도체 박막의 형성 방법.
  6. 제1항에 있어서, 상기 복수 종류의 유기 재료로서 다결정 또는 결정성의 유기 반도체 재료와 비정질의 고분자 절연 재료를 사용하여 상기 박막을 형성하고,
    상기 유기 반도체 재료와 상기 고분자 절연 재료를 상 분리시키는, 반도체 박막의 형성 방법.
  7. 제1항에 있어서, 상기 복수 종류의 유기 재료 중 고분자 재료의 분자량을 조정함으로써, 당해 유기 재료를 상 분리시키는, 반도체 박막의 형성 방법.
  8. 제1항에 있어서, 상기 복수 종류의 유기 재료의 혼합 깁스 에너지가 정의 값을 나타내는, 반도체 박막의 형성 방법.
  9. 제8항에 있어서, 상기 적층 구조가 고분자 재료와 저분자 재료로 구성되는 경우, 하기 수학식 1로 나타내어지는 Flory-Huggins 이론에 있어서의 고분자 재료를 포함하는 재료계의 혼합 깁스 에너지(ΔGm)로부터 추출되는 함수가 하기 수학식 2를 충족시키는, 반도체 박막의 형성 방법.
    <수학식 1>
    Figure pct00009

    <수학식 2>
    Figure pct00010
  10. 제8항에 있어서, 상기 적층 구조가 복수 종류의 고분자 재료로 구성되는 경우, 하기 수학식 3으로 나타내어지는 Flory-Huggins 이론에 있어서의 고분자 재료-고분자 재료계의 혼합 깁스 에너지(ΔGm)로부터 추출되는 함수가 하기 수학식 4를 충족시키는, 반도체 박막의 형성 방법.
    <수학식 3>
    Figure pct00011

    <수학식 4>
    Figure pct00012
  11. 제1항에 있어서, 상기 적층 구조를 구성하는 복수 재료가 하기 수학식 1 또는 하기 수학식 3을 하기 수학식 5로 나타내어지는 φ의 식으로서 혼합 깁스 에너지(ΔGm)를 구하였을 때 2개 이상의 극소점을 갖는, 박막 반도체 장치.
    <수학식 1>
    Figure pct00013

    <수학식 3>
    Figure pct00014

    <수학식 5>
    Figure pct00015
  12. 제1항에 있어서, 상기 복수 종류의 유기 재료로서, 상기 유기 반도체 재료와 함께, 수 평균 분자량 및 중량 평균 분자량이 5000 이상인 고분자 재료를 사용하는, 반도체 박막의 형성 방법.
  13. 제12항에 있어서, 상기 고분자 재료는 폴리알파메틸스티렌, 폴리스티렌 또는 환상 올레핀 공중합체인, 반도체 박막의 형성 방법.
  14. 제1항에 있어서, 상기 유기 반도체 재료는 아센계 재료인, 반도체 박막의 형성 방법.
  15. 유기 반도체 재료를 포함하는 복수 종류의 유기 재료를 혼합한 용액을 기판 상에 도포 또는 인쇄하여 박막을 형성하는 공정과,
    상기 박막을 건조시키는 과정에서 상기 복수 종류의 유기 재료를 상 분리시킴으로써, 상기 유기 반도체 재료로 이루어지는 반도체층을 포함하는 적층 구조의 반도체 박막을 형성하고, 상기 상 분리에 의해 적어도 2층의 반도체층을 포함하는 반도체 박막을 형성하는 공정을 행하는, 박막 반도체 장치의 제조 방법.
KR1020107013496A 2007-12-27 2008-12-25 반도체 박막의 형성 방법 및 박막 반도체 장치의 제조 방법 KR20100106401A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-335882 2007-12-27
JP2007335882 2007-12-27

Publications (1)

Publication Number Publication Date
KR20100106401A true KR20100106401A (ko) 2010-10-01

Family

ID=40824298

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107013496A KR20100106401A (ko) 2007-12-27 2008-12-25 반도체 박막의 형성 방법 및 박막 반도체 장치의 제조 방법

Country Status (7)

Country Link
US (1) US8415196B2 (ko)
EP (1) EP2226836B1 (ko)
JP (1) JP5636626B2 (ko)
KR (1) KR20100106401A (ko)
CN (1) CN101903993B (ko)
TW (1) TWI381568B (ko)
WO (1) WO2009084584A1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009277710A (ja) * 2008-05-12 2009-11-26 Ricoh Co Ltd 有機トランジスタ、有機トランジスタの製造方法、有機トランジスタアレイ及び表示装置
JP5621273B2 (ja) * 2010-02-23 2014-11-12 ソニー株式会社 薄膜トランジスタ構造体およびその製造方法、ならびに電子機器
JP2012069545A (ja) * 2010-09-21 2012-04-05 Toyoda Gosei Co Ltd 発光素子の搭載方法
JP5807738B2 (ja) * 2011-03-30 2015-11-10 ソニー株式会社 有機トランジスタの製造方法、有機トランジスタ、半導体装置の製造方法、半導体装置および電子機器
WO2012163464A1 (en) * 2011-06-01 2012-12-06 Merck Patent Gmbh Hybrid ambipolar tfts
CN102332534A (zh) * 2011-09-20 2012-01-25 电子科技大学 一种n型有机薄膜晶体管及其制备方法
TWI451580B (zh) * 2011-09-26 2014-09-01 Ind Tech Res Inst 薄膜太陽能電池之製法
WO2013054729A1 (ja) 2011-10-12 2013-04-18 ソニー株式会社 ジオキサアンタントレン系化合物、積層構造体及びその形成方法、並びに、電子デバイス及びその製造方法
JP2013105950A (ja) * 2011-11-15 2013-05-30 Sony Corp 半導体装置および電子機器
JP2013219172A (ja) * 2012-04-09 2013-10-24 Sony Corp 電子デバイス及びその製造方法並びに画像表示装置
JP2014032983A (ja) * 2012-08-01 2014-02-20 Sony Corp 半導体装置、表示装置および電子機器
WO2014027685A1 (ja) * 2012-08-15 2014-02-20 帝人株式会社 有機半導体溶液及び有機半導体膜
JP2014053555A (ja) * 2012-09-10 2014-03-20 Sony Corp 半導体装置の製造方法、半導体装置および電子機器
JP6210530B2 (ja) * 2013-06-04 2017-10-11 国立研究開発法人物質・材料研究機構 デュアルゲート有機薄膜トランジスタ
JP6140626B2 (ja) 2014-03-03 2017-05-31 富士フイルム株式会社 有機薄膜トランジスタ及びその製造方法
US10333072B2 (en) * 2014-08-28 2019-06-25 Basf Se Thin film semiconductor comprising a small-molecular semiconducting compound and a non-conductive polymer
WO2016031968A1 (ja) * 2014-08-29 2016-03-03 国立大学法人東京大学 半導体膜の製造方法、半導体膜及び電界効果トランジスタ
TWI667795B (zh) * 2014-09-25 2019-08-01 日商富士軟片股份有限公司 有機場效電晶體、有機半導體結晶的製造方法及有機半導體元件
JP6328535B2 (ja) * 2014-10-30 2018-05-23 富士フイルム株式会社 有機半導体膜形成用組成物、有機半導体膜、及び、有機半導体素子
EP3240056B1 (en) * 2015-03-11 2020-04-22 FUJIFILM Corporation Organic semiconductor liquid composition and method of producing organic semiconductor element using said composition
WO2016148169A1 (ja) * 2015-03-16 2016-09-22 富士フイルム株式会社 有機半導体素子及びその製造方法、化合物、有機半導体組成物、並びに、有機半導体膜及びその製造方法
WO2017038948A1 (ja) * 2015-09-02 2017-03-09 富士フイルム株式会社 有機薄膜トランジスタ、有機薄膜トランジスタの製造方法、有機半導体組成物、有機半導体膜および有機半導体膜の製造方法
JP6427473B2 (ja) * 2015-09-08 2018-11-21 富士フイルム株式会社 有機半導体膜形成用組成物、有機半導体膜およびその製造方法、並びに有機半導体素子
JP6733157B2 (ja) * 2015-11-27 2020-07-29 東ソー株式会社 有機半導体層形成用溶液、有機半導体層、および有機薄膜トランジスタ
CN113540351A (zh) * 2020-04-21 2021-10-22 丰田自动车株式会社 场效应晶体管、气体传感器及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4306176B2 (ja) * 2002-04-01 2009-07-29 シャープ株式会社 ヘテロ接合素子
JP2005243822A (ja) * 2004-02-25 2005-09-08 Seiko Epson Corp 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ回路、電子デバイスおよび電子機器
KR100560796B1 (ko) * 2004-06-24 2006-03-13 삼성에스디아이 주식회사 유기 박막트랜지스터 및 그의 제조방법
CN100499047C (zh) 2004-08-20 2009-06-10 松下电器产业株式会社 用于形成有机叠层膜的涂液、场效应晶体管的制造方法、及场效应晶体管
US7964440B2 (en) * 2004-12-20 2011-06-21 Palo Alto Research Center Incorporated Phase-separated composite films and methods of preparing the same
US7671448B2 (en) * 2005-03-24 2010-03-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including two organic semiconductor layers
US7352503B2 (en) * 2005-06-24 2008-04-01 Xerox Corporation Two-particle electrophoretic ink for microencapsulated flexible electronic display
WO2007026608A1 (ja) * 2005-08-31 2007-03-08 Riken 有機薄膜トランジスタおよび有機薄膜トランジスタにおけるゲート絶縁層の表面改質方法
US7347953B2 (en) * 2006-02-02 2008-03-25 International Business Machines Corporation Methods for forming improved self-assembled patterns of block copolymers

Also Published As

Publication number Publication date
TWI381568B (zh) 2013-01-01
TW200947779A (en) 2009-11-16
CN101903993B (zh) 2012-11-21
EP2226836A1 (en) 2010-09-08
EP2226836A4 (en) 2013-02-20
CN101903993A (zh) 2010-12-01
WO2009084584A1 (ja) 2009-07-09
JP2009177136A (ja) 2009-08-06
JP5636626B2 (ja) 2014-12-10
US8415196B2 (en) 2013-04-09
US20100233846A1 (en) 2010-09-16
EP2226836B1 (en) 2014-05-14

Similar Documents

Publication Publication Date Title
JP5636626B2 (ja) 半導体薄膜の形成方法および薄膜半導体装置の製造方法
JP5453771B2 (ja) 薄膜半導体装置、表示装置、および電子機器
JP4844767B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器
US8963141B2 (en) Thin-film transistor, fabrication method thereof, and image display device
JP2008034760A (ja) 電子素子、電流制御ユニット、電流制御装置、演算装置及び表示装置
JP2008277375A (ja) 電界効果トランジスタ及びその製造方法
JP4723675B2 (ja) 半導体装置とその製造方法および画像表示装置
CN103283026A (zh) 电子器件
JP5447996B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器
US9548465B2 (en) Electronic device, image display apparatus, and substrate for configuring image display apparatus
JP2012033617A (ja) 有機トランジスタ素子用テンプレートおよびその製造方法、並びに有機トランジスタ素子およびその製造方法
JP5630364B2 (ja) 有機半導体素子の製造方法および有機半導体素子
JP2016163029A (ja) 薄膜トランジスタ、薄膜トランジスタアレイの製造方法及び画素表示装置
US20120132991A1 (en) Organic thin-film transistor, and process for production thereof
JP5532655B2 (ja) 有機薄膜トランジスタ、その製造方法及び画像表示装置
JP5685933B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
WO2015004847A1 (en) Electronic device and manufacturing method therefor and image display apparatus and substrate for constituting image display apparatus
JP5310567B2 (ja) 薄膜トランジスタ及びその製造方法
JP2020031100A (ja) 有機薄膜トランジスタとその製造方法および電子装置
US20150060802A1 (en) Electronic device, manufacturing method thereof, and image display device
JP2004095874A (ja) 有機半導体素子及びその製造方法
JP2013197229A (ja) 積層構造体及びその形成方法、並びに、電子デバイス及びその製造方法
JP2008186845A (ja) 論理素子

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right