KR20100093993A - 반도체 발광소자 및 그 제조방법 - Google Patents

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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 형성된 활성층; 상기 활성층 위에 상면이 나노 크기의 러프니스 패턴으로 형성된 제2도전형 반도체층을 포함한다.
반도체, 발광소자

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다.
Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다. 이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 활성층 위의 도전형 반도체층의 표면을 나노 크기의 러프니스 패턴으로 형성시켜 줌으로써, 광 추출 효율을 개선시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 활성층 위의 도전형 반도체층과 투명전극층의 표면이 러프니스 패턴으로 형성될 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 형성된 활성층; 상기 활성층 위에 상면이 나노 크기의 러프니스 패턴으로 형성된 제2도전형 반도체층을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 적층하는 단계; 상기 제2도전형 반도체층 위에 금속 박막을 형성하는 단계; 상기 금속 박막을 가열하여 금속 도트층을 형성하는 단계; 상기 금속 도트층 상에서 레이저로 에칭하여 상기 제2도전형 반도체층의 표면을 나노 크기의 러프니스로 형성하는 단계를 포함한다.
실시 예는 광 방출 효율을 개선시켜 줄 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 이러한 실시 예를 설명함에 있어서, 각 층의 위 또는 아래에 대한 정의는 각 도면을 기준으로 설명하기로 하며, 각 구성 요소의 두께는 일 예이며 도면을 기준으로 한정하지는 않는다.
도 1은 제1실시 예에 따른 반도체 발광소자의 측 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(110), 언도프드 반도체층(112), 제1도전형 반도체층(120), 활성층(130), 제2도전형 반도체층(140), 투명전극층(150)을 포함한다.
상기 기판(110)은 사파이어 기판(Al203) 및 유리와 같은 투과성 기판을 포함할 수 있다. 또한 상기 기판(110)은 GaN, SiC, ZnO, Si, GaP 그리고 GaAs, 도전성 기판 등으로 이루어진 군에서 선택될 수 있으며, 그 상면은 요철 패턴이 형성될 수도 있다.
상기 기판(110) 위에는 언도프드 반도체층(112)이 형성될 수 있다. 상기 언도프드 반도체층(112)은 undoped GaN계층으로 구현될 수 있다. 상기 기판(110)과 상기 언도프드 반도체층(112) 사이에는 버퍼층(미도시)이 형성될 수 있으며, 상기 버퍼층은 상기 기판(110)과의 격자 상수 차이를 줄여주기 위한 층으로서, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 버퍼층 및 언도프드 반도체층(112)은 어느 한 층만 형성하거나, 두 층 모두 형성하지 않을 수도 있다.
상기 언도프드 반도체층(112) 위에는 제1도전형 반도체층(120)이 형성된다. 상기 제 1도전형 반도체층(120)은 제1도전형 도펀트가 도핑된 N형 반도체층으로 구현될 수 있으며, 상기 N형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있고, 상기 제1도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn , Se, Te 등을 포함한다.
상기 제 1도전형 반도체층(120) 위에는 활성층(130)이 형성되며, 상기 활성 층(130)은 단일 또는 다중 양자우물 구조로 형성되는 데, 예컨대, InGaN 우물층/GaN 장벽층을 한 주기로 하여, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(130)은 발광 재료에 따라 양자 우물층 및 양자 장벽층의 재료가 달라질 수 있으며, 이에 대해 한정하지는 않는다. 상기 활성층(130)의 위 또는/및 아래에는 클래드층이 형성될 수도 있다.
상기 활성층(130) 위에는 제 2도전형 반도체층(140)이 형성되며, 상기 제 2도전형 반도체층(140)은 제2도전형 도펀트가 도핑된 P형 반도체층으로 구현될 수 있다. 상기 P형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Be, Zn 등을 포함한다.
상기 제1도전형 반도체층(120), 활성층(130) 및 제2도전형 반도체층(140)은 발광 구조물로 정의될 수 있다. 상기 제2도전형 반도체층(140) 위에는 N형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물은 상기의 N-P 접합 구조뿐만 아니라, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 제2도전형 반도체층(140)의 상면에는 나노 크기의 러프니스 패턴(145)이 형성된다. 상기 러프니스 패턴(145)의 각 러프니스는 내각(θ)이 임계각(예: 46°) 이상으로 형성되며, 상기 러프니스는 상기 활성층(130)로부터 방출된 광이나 난반사된 광이 전반사되지 않고 외부로 방출될 수 있다. 즉, 상기 러프니스 패턴(145)은 상기 광이 입사되는 임계각에 변화를 주어, 광을 외부로 방출시켜 준다.
상기 러프니스 패턴(145)의 각 러프니스의 두께(T)는 0.1~20nm 정도이며, 그 피치(D)는 0.1~20nm 정도로 형성될 수 있다. 상기 러프니스 패턴(145)의 각 러프니스는 뿔 형상, 원 뿔, 다각뿔 형상, 랜덤한 뿔 형상, 랜덤한 형상 등으로 형성될 수 있다.
상기 제2도전형 반도체층(140) 위에는 투명전극층(150)이 형성되며, 상기 투명전극층(150)은 상기 제2도전형 반도체층(140)의 러프니스 패턴 형상을 따라 러프니스(155)로 형성될 수 있다.
상기 투명전극층(150)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하며, 이러한 재료로 한정하지는 않는다.
도 2 내지 도 6은 제1실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 2를 참조하면, 기판(110) 위에는 언도프드 반도체층(112)이 형성되고, 상기 언도프드 반도체층(112) 위에는 제 1도전형 반도체층(120)이 형성되고, 상기 제 1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제 2도전형 반도체층(130)이 형성된다.
상기 기판(110)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 상기 기판(110) 상에는 요철 패턴이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(110) 위에는 질화물 반도체가 성장되는 데, 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(110) 위에는 언도프드 반도체층(112)이 형성될 수 있으며, 상기 언도프드 반도체층(112)은 undoped GaN계층을 포함한다. 상기 기판(110)과 상기 언도프드 반도체층(112) 사이에는 버퍼층(미도시)이 형성될 수 있으며, 상기 버퍼층 및 언도프드 반도체층은 형성하지 않을 수 있으며, 선택적으로 어느 한 층만 형성할 수 있다.
상기 제 1도전형 반도체층(120)은 N형 반도체층으로, 상기 제 2도전형 반도체층(140)은 P형 반도체층으로 구현할 수 있으며, 상기 N형 반도체층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있고, N형 도펀트(예; Si, Ge, Sn , Se, Te 등)가 도핑된다.
상기 P형 반도체층은 Mg와 같은 P형 도펀트가 도핑되며, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다.
상기 제1도전형 반도체층(120), 상기 활성층(130), 상기 제2도전형 반도체층(140)의 위 또는/및 아래에는 다른 반도체층이 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1도전형 반도체층(120), 상기 활성층(130), 상기 제2도전 형 반도체층(140)은 발광 구조물로 정의될 수 있다. 또한 상기 발광 구조물은 상기의 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
도 3을 참조하면, 상기 제2도전형 반도체층(140) 위에는 금속 박막(142)이 형성된다. 상기 금속 박막(142)은 Ni, Cr, Ag, Ti, Al, Pt, Au 및 이들 중 복수개를 혼합한 합금 중에서 선택적으로 형성될 수 있으며, 상기 물질로 한정하지는 않는다. 상기 금속 박막(142)의 두께는 1nm~10um정도까지 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 3 및 도 4를 참조하면, 상기 금속 박막(142)이 형성되며, 상기 금속 박막(142) 상에서 열 처리를 수행하게 된다. 상기 열 처리는 금속 재질에 따라 달라질 수 있으며, 예컨대, Ag의 경우 300~500℃ 정도이며, Ni의 경우 600~900℃ 정도일 수 있다.
상기 금속 박막(142)의 열 처리 공정에 의해 도 4와 같은 금속 도트층(142A)이 형성될 수 있다. 상기 금속 도트층(142A)은 상기 제2도전형 반도체층(140)의 마스크 패턴으로 기능하게 된다.
상기 금속 도트층(142A)은 금속 마스크 패턴으로서 상기 금속 재료에 따라 크기가 달라질 수 있으며, 예컨대 Ag의 경우 100nm ~ 3um 정도의 두께이고, Ni의 경우 1nm~20nm의 두께로 형성될 수 있다. 이러한 금속 도트층(142A)은 나노 크기일 때 가장 효과적인 마스크 패턴일 수 있다.
도 4를 참조하면, 상기 금속 도트층(142A)이 형성되면, 상기 금속 도트 층(142A) 상에서 레이저로 상기 제2도전형 반도체층(140)의 상부를 에칭하게 된다. 상기 레이저는 엑시머(excimer) 레이저를 이용할 수 있으며, 이러한 레이저는 상기 반도체에 손해를 주지 않는 장비로 이용할 수 있다.
상기 엑시머 레이저를 이용한 에칭은 상기 금속 도트층(142A)과 부분 노출된 상기 제2도전형 반도체층(140)의 표면을 식각하게 된다. 이때 상기 금속 도트층(142A)가 에칭되면서 상기 제2도전형 반도체층(140)의 재질 차이에 의해 에칭 깊이가 차이가 발생된다. 이에 따라 상기 제2도전형 반도체층(140)의 표면은 도 5와 같이 나노 크기의 러프니스 패턴(145)이 형성될 수 있다.
상기 제2도전형 반도체층(140)의 표면에 나노 크기의 러프니스 패턴(145)이 형성되면, 상기 금속 도트층(142A)이 남아 있는 경우 에칭하여 제거할 수 있다.
상기 러프니스 패턴(145)의 각 러프니스는 0.1~20nm 정도의 두께(T) 및 피치(D)로 형성될 수 있으며, 그 형상은 원 뿔, 다각 뿔, 랜덤한 뿔 형상 등을 선택적으로 포함하며, 랜덤한 형상으로 형성될 수도 있다.
도 6을 참조하면, 상기 제2도전형 반도체층(140) 위에는 투명전극층(150)이 형성된다. 상기 투명전극층(150)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminium zinc oxide), ATO(antimony tin oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하며, 이러한 재료로 한정하지는 않는다.
상기 투명전극층(150)의 표면은 상기 제2도전형 반도체층(140)의 러프니스 패턴(145)에 의해 러프니스(155)의 형태로 형성될 수 있다.
이러한 반도체 발광소자는 메사 에칭을 통해 제1도전형 반도체층(120) 위에 제1전극을 형성하고, 제2도전형 반도체층(140) 및/또는 투명전극층(150) 위에 소정 패턴의 제2전극을 형성할 수 있다.
이러한 반도체 발광소자는 활성층(130)로부터 방출된 광이나 난반사된 광은 상기 제2도전형 반도체층(140)의 러프니스 패턴(145)에 입사되는 데, 이때 상기 러프니스 패턴(145)의 러프니스는 내각(θ)이 임계각 이상(예: 46°이상)으로 형성되어, 상기 러프니스 패턴(145)으로 진행되는 광의 임계각을 변화시켜 줌으로써, 상기 광이 외부로 방출될 수 있도록 한다. 이에 따라 광 추출 효율을 개선시켜 줄 수 있다.
도 7은 제2실시 예에 따른 반도체 발광소자의 측 단면도이다.
도 7을 참조하면, 반도체 발광소자(100A)는 기판(110), 언도드프 반도체층(112), 제1도전형 반도체층(120), 활성층(130), 제2도전형 반도체층(140), 제3도전형 반도체층(147), 투명전극층(150)을 포함한다.
상기 제3도전형 반도체층(147)은 상기 제2도전형 반도체층(140) 위에 형성되며, 제1도전형 도펀트가 도핑된 반도체층 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 제1도전형 도펀트는 N형 도펀트를 포함할 수 있다.
상기 제3도전형 반도체층(147)은 상기 제1도전형 반도체층(120)이 N형 반도 체층인 경우, N형 반도체층으로 형성될 수 있으며, P형 반도체층인 경우 P형 반도체층으로 형성될 수 있다.
상기 제3도전형 반도체층(147) 위에는 투명전극층(150)이 형성될 수 있다. 상기 투명전극층(150)은 입력되는 전류를 균일한 분포로 확산시켜 줄 수 있다.
상기 제2도전형 반도체층(140)의 표면, 상기 제3도전형 반도체층(147) 및 투명전극층(150)에는 나노 크기의 러프니스 패턴(145,148,155)이 형성됨으로써, 3중 구조의 나노 크기의 러프니스로 형성될 수 있다. 이러한 나노 크기의 러프니스는 광 추출 효율을 개선시켜 줄 수 있다.
또한 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명의 실시 예를 한정하는 것이 아니며, 본 발명의 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제 1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2 내지 도 6은 제1실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 7은 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.

Claims (11)

  1. 제1도전형 반도체층;
    상기 제1도전형 반도체층 위에 형성된 활성층;
    상기 활성층 위에 상면이 나노 크기의 러프니스 패턴으로 형성된 제2도전형 반도체층을 포함하는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 러프니스 패턴의 각 러프니스는 0.1~20nm의 두께 및 0.1~20nm의 피치로 형성되는 반도체 발광소자.
  3. 제1항에 있어서,
    상기 제2도전형 반도체층은 N형 반도체층 또는 P형 반도체층을 포함하는 반도체 발광소자.
  4. 제1항에 있어서,
    상기 제2도전형 반도체층 위에 상기 러프니스 패턴을 따라 적층된 제3도전형 반도체층 및 투명전극층 중 적어도 하나를 포함하는 반도체 발광소자.
  5. 제1항에 있어서,
    상기 러프니스 패턴의 각 러프니스는 뿔 형상으로 형성되며, 그 내각은 광의 임계각 이상으로 형성되는 반도체 발광소자.
  6. 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 적층하는 단계;
    상기 제2도전형 반도체층 위에 금속 박막을 형성하는 단계;
    상기 금속 박막을 가열하여 금속 도트층을 형성하는 단계;
    상기 금속 도트층 상에서 레이저로 에칭하여 상기 제2도전형 반도체층의 표면을 나노 크기의 러프니스로 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  7. 제6항에 있어서,
    상기 금속 도트층을 제거하는 단계를 포함하는 반도체 발광소자 제조방법.
  8. 제6항에 있어서,
    상기 레이저는 엑시머 레이저(Excimer laser)를 포함하는 반도체 발광소자 제조방법.
  9. 제6항에 있어서,
    상기 금속 박막은 Ni, Cr, Ag, Ti, Al, Pt, Au 및 상기 물질 중 선택적으로 혼합된 합금 중 적어도 하나를 포함하는 반도체 발광소자 제조방법.
  10. 제6항에 있어서,
    상기 러프니스 패턴의 두께 및 패치는 0.1~20nm로 형성되는 반도체 발광소자 제조방법.
  11. 제6항에 있어서,
    상기 제2도전형 반도체층 위에 투명전극층 및 제1도전형 도펀트가 도핑된 반도체층 중 적어도 하나를 포함하는 반도체 발광소자 제조방법.
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