KR20100087115A - 적층형 듀얼-다이 패키지들, 상기 패키지들의 제조 방법 및 상기 패키지들과 결합된 시스템들 - Google Patents

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conductive
semiconductor
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호워드 앨런
치우시아오 치앤
지앤홍 쥐
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Abstract

반도체 다이 패키지가 개시된다. 반도체 다이 패키지는, 제1 표면 및 제2 표면을 가지는 기판; 기판의 제1 표면에 마주하는 전측 표면을 가지는 제1 반도체 다이, 제1 반도체 다이와 기판의 제1 표면 사이에 위치한 전도성 접착 부재, 및 제1 반도체 다이 상에 위치한 제2 반도체 다이를 포함한다. 제2 반도체 다이의 전측 표면은 제1 반도체 다이의 반대쪽을 향하고, 제2 반도체 다이의 후측 표면은 제1 반도체 다이를 마주한다. 복수의 전도성 구조물들은 제2 반도체 다이 전측 표면의 영역을 기판의 제1 표면의 전도성 영역들과 전기적으로 커플링한다.

Description

적층형 듀얼-다이 패키지들, 상기 패키지들의 제조 방법 및 상기 패키지들과 결합된 시스템들{Stacked dual-die packages, methods of making, and systems incorporating said packages}
본 발명은 적층형 듀얼-다이 패키지들, 상기 패키지들의 제조 방법 및 상기 패키지들과 결합된 시스템들에 관한 것이다.
<관련 출원에의 상호참조>
해당없음.
무선 전화기들, MP3 플레이어들, 무선 헤드셋들, 등과 같은 휴대용 전자 장치 내의 소형 반도체 다이 패키지들의 사용이 증가되고 있다. 일반적인 경향에 따라, 이러한 장치들은 크기가 점점 작아지는 대신 기능성은 증가되고 있다. 기능성의 증가는 구성 요소들의 갯수와 구성 요소의 배선의 증가를 일반적으로 요구하므로, 이러한 경향들은 일반적으로 서로 상충된다. 이러한 상충 경향들을 양보하지 않고 계속 진행시킬 수 있도록 상충 경향들을 완화시키는 방법을 제공하는 것이 바람직할 수 있다.
본 발명은 적층형 듀얼-다이 패키지들, 이들의 제조 방법 및 이들과 결합된 시스템들을 제공하는 것이다.
발명을 수행하는 일부분으로서, 휴대용 전자 장치들 내에 새로운 기능들을 수행하기 위하여, 장치 설계자들이 신호-처리 회로와 전력-제어 회로의 조합을 종종 사용하는 것을 발명자들이 인식하였고, 상기 신호-처리 회로는 아날로그 회로, 디지털 회로, 또는 이들의 조합이다. 이러한 처리 회로 및 전력-제어 회로들은 종종 별개의 반도체 다이 상에 나뉘어 지거나 또는 나뉘어 질 수 있다. 또한, 휴대용 전자 장치들 내에 새로운 기능들을 수행하기 위하여, 장치 설계자들이 아날로그 회로와 디지털 회로의 조합을 종종 사용하는 것을 발명자들이 인식하였고, 상기 아날로그 회로와 디지털 회로들은 별개의 반도체 다이들 상에 종종 나뉘어진다. 패키지의 물리적 크기를 증가시키지 않고 회로들의 조합을 상호연결하기 위하여 하나의 반도체 다이 패키지를 사용한다면, 상술한 회로의 조합들이 더 작은 공간에서 구현될 수 있음을 발견하였다.
이에 따라, 본 발명의 제1 일반적인 실시예는 반도체 다이 패키지와 관련되고, 상기 반도체 다이 패키지는, 제1 표면 및 제2 표면을 가지는 기판, 제1 반도체 다이, 상기 제1 반도체 다이 및 상기 기판의 상기 제1 표면 사이에 위치한 전도성 접착 부재, 및 상기 제1 반도체 다이 상에 위치한 제2 반도체 다이를 포함한다. 상기 제2 반도체 다이는 상기 제1 반도체 다이의 반대쪽을 향하는 제1 표면과 상기 제1 반도체 다이를 마주하는 제2 표면을 포함한다. 상기 반도체 다이는, 상기 제2 반도체 다이의 상기 제1 표면에서의 영역들을 상기 기판의 상기 제1 표면에서의 전도성 영역들에 전기적으로 커플링하는 복수의 전도성 구조물들을 더 포함한다.
이러한 본 발명의 일반적인 실시예는 장치 설계자가 다이들의 하측 표면들(예를 들어, 비활성 표면들)을 서로 마주하게하여, 하나의 단일 패키지 내에 장치의 두 개의 반도체 다이들을 적층시킬 수 있다. 이어서, 상기 설계자는 상기 제1 다이와 상기 기판 사이에 전도성 접착 부재의 패턴들을 이용하여, 예를 들어 플립-칩 본딩을 이용하여, 상기 제1 다이의 전측 표면(예를 들어, 활성 표면)에 전기적 연결들을 형성할 수 있다. 상기 제2 다이의 전측 표면(예를 들어, 활성 표면)에 대한 전기적 연결들은 상술한 전도성 구조물들을 이용하여 형성할 수 있다. 다이들 사이의 전기적 상호 연결들은 상기 기판 및 상기 전도성 구조물들 내의 전기적 트레이스들의 조합으로 형성할 수 있다. 본 실시예에 대한 다른 실시예에 있어서, 상기 패키지로부터의 열 제거를 증가시키기 위하여, 하나 또는 그 이상의 열전도 수직 경로들(예를 들어, "열 비아들")이 상기 기판 내에 결합될 수 있고, 상기 제1 다이 상의 하나 또는 그 이상의 열 패드들에 열적으로 커플링될 수 있다. 본 실시예에서, 더 많은 양의 열을 생성하는 다이가 상기 제1 다이로서 선택될 수 있다. 다른 실시예들에 있어서, 상기 제1 다이에 전기적 보호를 제공하기 위하여, 접지판이 상기 기판 내에 결합될 수 있고, 또한 선택적으로 상기 제1 다이 상의 접지판에 커플링될 수 있다. 다른 실시예들에 있어서, 열 전도 수직 경로 및 접지판이 단일 구조로서 함께 제공될 수 있다.
본 발명의 다른 일반적인 실시예는 반도체 다이 패키지의 제조 방법과 관련되고, 상기 방법은, 전도성 접착 부재를 이용하여 제1 반도체 다이와 기판을 함께 부착하는 단계, 접착 부재를 이용하여 상기 제1 반도체 다이와 제2 반도체 다이를 함께 부착하는 단계로서, 상기 제2 반도체 다이는 상기 제1 반도체 다이의 반대쪽을 향하는 제1 표면과 상기 제1 반도체 다이를 마주하는 제2 표면을 포함하는 상기 단계, 및 상기 제2 반도체 다이의 상기 제1 표면 및 상기 기판에 복수의 전도성 구조물들을 부착하는 단계를 포함한다. 상기 제1 반도체 다이와 상기 기판이 함께 부착되기 전에 또는 그 이후에, 상기 제1 및 제2 반도체 다이들이 함께 부착될 수 있다. 또한, 상기 제1 및 제2 반도체 다이들은, 상기 제1 반도체 다이와 상기 기판이 함께 부착되는 것과 실질적으로 동시에, 함께 부착될 수 있다.
본 발명의 다른 일반적인 실시예는 휴대용 전자 장치와 같은 시스템과 관련되고, 상기 시스템은 본 발명에 따른 반도체 다이 패키지를 포함한다. 이러한 시스템의 이행은 상기 패키지의 하나 또는 그 이상의 다이에 전기적으로 커플링된 범용직렬버스(universal-serial-bus) 제어부를 포함할 수 있다.
본 발명의 상술한 실시예들 및 다른 실시예들은 도면들을 참조하여 상세한 설명에서 상세하게 설명된다. 도면들에서, 유사한 참조번호는 유사한 요소들을 지칭하고, 일부 요소들의 설명들을 반복하지 않을 수 있다.
본 발명의 반도체 다이 패키지들은 상기 패키지들이 그 상에 실장된 회로 보드들을 포함하는 전기적 어셈블리들에 사용될 수 있다. 또한, 이들은 전화기, 컴퓨터 등과 같은 시스템들 내에 사용될 수 있다.
도 1 내지 도 3은 각각 본 발명에 따른 예시적인 반도체 다이 패키지의 상측 사시도, 측 단면도, 및 하측 평면도이다. 도 3은 본 발명에 따른 예시적인 반도체 패키지들에 사용될 수 있는 예시적인 기판의 하측 표면을 도시하는 평면도이다.
도 4는 본 발명에 따른 예시적인 반도체 패키지들에 사용될 수 있는 예시적인 기판의 상측 표면을 도시하는 평면도이다.
도 5는 도 4의 예시적인 기판의 전기적 트레이스들 및 연결 패드들을 도시하는 상측 평면도이다.
도 6은 도 4 및 도 5에 도시된 예시적인 기판의 전기적 트레이스들 및 연결 패드들을 도시하는 투영 사시도이다.
도 7 내지 도 11은 본 발명에 따른 실시예를 제조하는 예시적인 단계에서의 예시적인 반도체 다이 패키지를 도시하는 사시도들이다.
도 12는 본 발명에 따른 예시적인 반도체 다이를 이용한 예시적인 시스템을 도시하는 개략도이다.
본 발명의 제1 예시적인 실시예는 도 1 및 도 2에 참조번호 "10"으로 도시된 반도체 다이 패키지에 관련된다. 패키지(10)는 기판(12), 제1 반도체 다이(30), 제1 반도체 다이(30)와 기판(12) 사이에 위치한 전기전도성 접착 부재(25)(도 2에 도시됨), 및 제1 반도체 다이(30) 상에 위치하고, 접착 부재(50)에 의하여 부착된 제2 반도체 다이(40)를 포함한다. 제1 반도체 다이(30)의 전측 표면은, 바람직하게는 기판(12)을 마주하고, 반면 제2 반도체 다이(40)의 후측 표면은, 바람직하게는 기판(12) 및 제1 반도체 다이(30) 모두의 반대쪽을 향한다. 다이들(30, 40)의 후측 표면들은, 바람직하게는 서로 마주하고, 접착 부재(50)에 의하여 함께 접착된다. 본 명세서에 개시된 바와 같이, 다이의 "전측 표면(front surface)"은 대부분의 전도성 영역들(예를 들어, 상호연결 패드들, 또는 "랜드들(lands)")을 포함하는 표면이고, "후측 표면(back surface)"은 이들을 최소한으로 가지는 표면이다. 통상적으로, 상기 후측 표면은 콘택들을 가지지 않거나, 접지 콘택만을 가지거나, 또는 단 하나의 또는 수개의 드레인 또는 콜렉터(collector) 콘택들을 가진다(수직 트랜지스터 다이의 경우임). 본 기술 분야에 공지된 바와 같이, 반도체 다이의 "활성 표면(active surface)"은 대부분의 전기적 구성 요소들을 가지는 표면이고, 반면 "비활성 표면(inactive surface)"은 이들을 최소한으로 가지는 표면이다(전기적 구성 요소의 정의는 트랜지스터, 저항들, 캐패시터들, 인덕터들, 와이어들, 등과 같은 요소들을 포함한다). 통상적으로, 다이의 상기 활성 표면은 전측 표면일 수 있고, 또한 상기 비활성 표면은 후측 표면일 수 있으며, 그러나 항상 그런 것은 아니다.
또한, 본 발명의 실시예들에 따라 반도체 다이 패키지들 내의 다이들은 전력 트랜지스터들 또는 일 표면에 적어도 하나의 입력 터미널을 가지고, 반대 표면에 출력 터미널을 가지는 다른 유형의 소자들을 포함할 수 있다. 이러한 소자들은 "수직(vertical)" 소자들로 특징질 수 있다. 일부의 수직 소자들의 예들을 수직 전력 모스펫들(MOSFET), 수직 다이오드들, 등을 포함한다
보다 일반적으로 설명하면, 도 3 및 도 4를 참조하면, 기판(12)은 제1 표면(13)(도 4), 제2 표면(14)(도 3), 제1 표면(13) 상에 위치하고 제1 반도체 다이(30) 상의 전도성 영역들에 커플링되도록 구성된 복수의 제1 전도성 영역들(15), 제1 표면(13) 상에 위치한 복수의 제2 전도성 영역들(16), 및 제2 표면(14) 상에 위치한 복수의 제3 전도성 영역들(17)을 가진다. 도 2를 다시 참조하면, 제1 반도체 다이(30)는, 기판(12)의 반대쪽을 향하는 제1 표면(31)(예를 들어, 후측 표면) 및 기판(12)의 제1 표면(13)을 마주하는 제2 표면(32)(예를 들어, 전측 표면)을 포함한다. 제1 반도체 다이(30)는 솔더를 포함할 수 있는 전도성 접착 부재(25)에 의하여 기판(12)의 제1 전도성 영역들(15)(도 4에 도시됨)에 부착된 복수의 전도성 영역들을 포함한다. 제2 반도체 다이(40)는, 제1 반도체 다이(30)의 반대쪽을 향하는 제1 표면(41)(예를 들어, 전측 표면), 및 제1 반도체 다이(30)를 마주하고 제2 표면(42)(예를 들어, 후측 표면)을 가지고, 접착 부재(50)에 의하여 다이(30)의 제1 표면(31)에 부착된다. 접착 부재(50)는, 바람직하게는 에폭시 접착제와 같은 전기절연성 접착 물질을 포함한다.
도 1 및 도 2를 참조하면, 반도체 다이 패키지(10)는, 제2 반도체 다이(40)의 제1 표면(41)에서의 전도성 영역들(45)을 기판(12)의 복수의 제2 전도성 영역들(16)에 전기적으로 커플링하는 복수의 전도성 구조물들(60)을 더 포함한다. 전도성 영역들(45)은 통상적인 집적회로(IC) 패드들을 포함할 수 있고, 또한 전도성 구조물들(60)은 와이어 본드들, 리본 본드들(ribbon bonds), 탭 본드들(tape-automated bonds, TAB bonds), 전도성 클립들(clips), 등을 포함할 수 있다. 전도성 구조물들(60)은, 기판(12) 내의 배선과 함께(하기에 설명함), 반도체 다이들(30, 40) 사이 및 반도체 다이(40)와 패키지(10)를 사용하는 시스템들 사이에서의 전기적 상호 연결을 제공한다. 바람직하게는, 반도체 다이 패키지(10)는, 전도성 구조물들(60) 및 기판(12)과 반도체 다이들(30, 40)의 노출된 제1 표면들 상에 이들을 덮도록 위치하고, 바람직하게는 전도성 구조물들(60)을 엔캡슐레이팅하는 전기절연 물질의 몸체(70)를 더 포함한다. 몸체(70)는 전도성 구조물들(60)에 대한 기계적 지지부를 제공하고, 이들이 외부의 힘에 의하여 휘어지거나 파손되는 것을 방지하고, 또한 기판(12)과 함께 반도체 다이 패키지(10)에 대하여 강한 껍질을 제공한다. 패키지(10)는 리드없는(leadless) 구성을 가지고, 이는 상기 패키지의 치수들을 실질적으로 넘어서 연장되는 전도성 리드들을 갖지않음을 의미한다. 패키지(10)에 대한 전기적 연결들은 기판(12)의 제2 표면(14)의 전도성 영역들(17)에 형성된다.
기판(12)은 선몰딩(pre-molded) 리드프레임(leadframe), 라미네이트(laminate), 또는 전기적 상호연결들을 가지는 다른 유형의 기판 구조를 포함할 수 있다. 예시적인 선몰딩 리드프레임은 몰딩(molding) 물질 내에 개재된 리드프레임을 포함할 수 있고, 상기 몰딩 물질은 리드프레임 구조의 두께와 실질적으로 동일한 두께를 가진다. 일부 실시예들에 있어서, 상기 선몰딩 기판은 제1 표면 및/또는 반대의 제2 표면을 포함하고, 또한 리드 표면 및/또는 다이 부착 표면, 및 상기 표면 및/또는 상기 다이 부착 표면과 동일 평면인 외측 몰딩 물질 표면을 포함할 수 있다.
상술한 전도성 영역들(15-17)에 추가하여, 기판(12)은, 바람직하게는, 전도성 영역들(15, 16, 17) 사이에 복수의 상호연결들을 제공하는, 복수의 트레이스들(20) 및 수직 전도 부재들(22)을 포함한다. 본 명세서에 개시된 바와 같이, 용어 "수직 전도 부재"는 기판 또는 다이의 두 개의 표면들 사이에 연장된 모든 전기적 연결을 광범위하게 포함한다. 라미네이트 기판 기술들에 있어서, 수직 전도 부재는 비아에 의하여 구현될 수 있다. 용어 "트레이스(trace)"는 수직 전도 부재 또는 상호연결 패드의 전기적 기능과는 다른 전기적 기능을 가지는 전도 물질의 모든 부분들을 광범위하게 포함한다. 통상적으로, 트레이스는 수직 전도 부재들, 상호연결 패드들 (즉, 전도성 영역들), 및 다른 트레이스들 중에 둘 또는 그 이상들을 전기적으로 연결하고, 그러나 항상 이와 같은 것은 아니다. 도 5 및 도 6은 기판(12)이 선몰딩 리드프레임을 포함하는 경우의 트레이스들(20) 및 수직 전도 부재들(22)을 도시한다. 도 5는 상면도이고, 도 6은 상측 투영 사시도이다. 도면에서, 리드프레임의 비전도성 몰딩 물질은 도시되지 않았으며, 이에 따라 트레이스들(20)과 수직 전도 부재들(22)이 보다 명백하게 도시되어 있다. 본 실시예에 있어서, 선택된 영역(17)에 선택된 영역(16)을 인접시킴으로써 수직 전도 부재(22)가 형성될 수 있고, 영역들(15-17)의 선택된 일부들에 접촉하는 세그먼트들의 하나 또는 그 이상의 일부들과 함께, 리드프레임 내에 금속의 내부 세그먼트를 제공함으로써 트레이스가 형성될 수 있다. 제1 트레이스(20a)는 제1 영역(15a)을 제2 영역(16a)에 전기적으로 커플링하고, 제2 영역(16a)과 제3 영역(17a)은 그들 사이에 수직 전도 부재(22a)를 형성하도록 서로 인접한다. 전도성 구조물(60)을 따라서, 이러한 구성요소들은 다이들(30, 40)과 패키지(10)를 사용하는 시스템 사이의 전기적 상호연결을 제공할 수 있다. 제2 트레이스(20b)는 두 개의 제1 영역들(15b)과 제2 영역(16b)을 함께 전기적으로 커플링하고, 제2 영역(16b)과 제3 영역(17b)은 그들 사이에 수직 전도 부재(22b)를 형성하도록 서로 인접한다. 이러한 구성요소들은, 전도성 구조물(60)을 따라서, 다이들(30, 40)과 패키지(10)를 사용하는 시스템 사이의 전기적 상호연결을 제공할 수 있다.
제3 트레이스(20c)는 두 개의 제1 영역들(15c)과 제2 영역(16c)을 함께 전기적으로 커플링한다. 전도성 구조물(60)을 따라서, 이러한 구성요소들은 다이들(30, 40) 사이의 전기적 상호연결을 제공할 수 있다. 제4 트레이스(20d)는, 영역들(16d, 17d) 사이에 형성된 수직 전도 부재(22d)를 이용하여, 제1 영역(15d), 제2 영역(16d), 및 제3 영역(17d)을 함께 전기적으로 커플링한다. 제5 트레이스(20e)는 제1 영역(15e)과 제2 영역(16e)을 함께 전기적으로 커플링하고, 제1 영역(15e)과 제3 영역(17e)은 그들 사이에 수직 전도 부재(22e)를 형성하도록 서로 인접한다. 전도성 구조물들(60)과 조합함으로써, 나중의 두 가지 세트들의 구성요소들 은 다이들(30, 40)과 패키지(10)를 사용하는 시스템 사이의 전기적 상호연결들을 제공한다. 마지막으로, 복수의 수직 전도 부재들(22f)은 서로 인접한 영역들(16f, 17f)의 각각의 쌍들에 의하여 형성된다(간명함을 위하여, 도 6에는 수직 전도 부재들(22f)의 단 하나의 참조번호만이 도시됨). 수직 전도 부재들(22f)은, 각각의 전도성 구조물들(60)과 조합하여, 다이(40)와 패키지(10)를 사용하는 시스템 사이의 전기적 상호연결들을 제공한다. 추가적인 특징으로서, 상대적으로 넓은 영역들(15e, 17e) (16f 및 17f과 비교함) 및 수직 전도 부재(22e), 및 다이(30) 하측의 그들의 위치는, 기판(12)의 표면들을 통하여 큰 열 전도성 수직 경로(예를 들어, 열 비아)를 제공할 수 있고, 이에 따라 다이들(30, 40)로부터 패키지(10)를 사용하는 시스템으로 열을 전달 할 수 있다. 영역들(15-17) 각각은 통상적으로 하나 또는 그 이상의 금속들을 포함하고, 이들 각각은 통상적으로 몸체(70)의 물질 및 기판(12)의 절연 물질에 비하여 더 높은 열전도성을 가진다. 추가적인 특징으로서, 영역들(15e, 17e)은 다이(30)에 대한 접지판으로서 사용될 수 있다.
통상적으로, 다이들(30, 40) 각가과 반도체 다이 패키지(10)를 사용하는 시스템 사이에 소정의 전기적 상호연결들을 제공하기 위하여, 설계자는 트레이스들(20), 수직 전도 부재들(22), 전도성 영역들(15-17), 및 전도성 구조물들(60)을 사용할 수 있다. 이러한 상호연결들 및 다이들(30, 40)은 단일의 통상적인 반도체 다이 패키지의 공간 내에 함께 제공될 수 있고, 따라서, 장치 설계자들이 크기를 증가시키지 않고, 경우에 따라서는 크기를 감소시키면서 장치들의 기능성을 증가시킬 수 있다. 리드프레임 또는 기판(12)에 대한 라미네이트는, 전도성 구조물들(60)과 조합하여, 소정의 어플리케이션을 위한 상호연결들을 제공하는 트레이스들과 수직 전도 부재들의 구성과 함께 용이하게 설계될 수 있고, 대량생산될 수 있다. 또한, 기판(12)의 표면(14) 상의 전도성 영역들(17)의 배열과 크기들은, 현존하는 설계와 제조 공정 내로 패키지들(10)을 결합시키기 용이하도록, 페어차일드(Fairchild) 반도체의 마이크로팩 10(MicroPak 10) 패키지 내에서 발견되는 바와 같은 표준 패턴으로 형성될 수 있다. 다른 실시예들에 있어서, 설계 변경의 용이한 구현을 가능하게 하도록 하고, 반도체 다이들의 둘 또는 그 이상의 다른 조합들 내에 사용되는 하나의 기판 설계를 가능하게 하도록, 잔류 트레이스들, 수직 전도 부재들, 및 전도성 영역들이 기판(12) 내에 포함될 수 있다. 다른 실시예들에 있어서, 전도성 구조물들(60)의 위치는 변경될 수 있고, 일부의 전도성 구조물들(60)이 추가되거나 제거될 수 있다.
본 발명에 따른 제조 방법의 예시적인 실시예를 설명하기로 한다. 도 7 내지 도 11은 상기 방법 실시예의 예시적인 단계들 중의 예시적인 반도체 다이 패키지의 사시도들을 나타낸다. 도 7을 참조하면, 기판(12)과 함께 시작하며, 기판(12)의 전도성 영역들(15), 또는 제1 반도체 다이(30)의 전측 표면 상의 상응하는 전도성 영역들, 또는 상기 전도성 영역들 모두에 전도 물질(25)을 공급한다. 전도 물질(25)은 통상적인 금속계 솔더를 포함할 수 있고, 솔더볼 부착법, 픽-앤즈-플레이스(pick-and-place) 공정 등을 포함하는 여러 가지 기술들에 의하여 공급할 수 있다. 이어서, 다이(30)의 전측 표면을 영역들(15)의 공간 내에 기판(12)과 대면하도록 위치시키고, 전도 물질(25)이 전도성 영역들(15)을 다이(30)의 상기 전측 표면 상의 전도성 영역들에 부착되도록 상기 어셈블리를 가열한다. 결과적인 어셈블리가 도 8에 도시되어 있다. 최후의 단계는 통상적인 플립-칩(flip-chip) 본딩으로 지칭된다. 상기 전도성 접착 부재가 통상적인 금속계 솔더를 포함하는 경우에는, 상기 어셈블리의 가열은 상기 전도성 접착 부재를 리플로우시킬 수 있다. 상술한 두 가지 단계들은 총합적으로 전도성 접착 부재(25)를 이용하여 제1 반도체 다이(30)와 기판(12)을 함께 부착하는 단계를 포함한다.
도 9를 참조하면, 접착 부재(50)가 제1 반도체 다이(30)의 후측 표면 상에 위치하고, 상기 표면은 도 9에 노출되어 도시되어 있다. 또한, 접착 부재(50)는 제2 반도체 다이(40)의 후측 표면 상에, 또는 이러한 후측 표면들 모두 상에 위치할 수 있다. 접착 부재(50)는 에폭시 물질을 포함할 수 있고, 초기에는 시트(sheet), 물질의 몸체, 또는 하나 또는 그 이상의 액상 액적들, 또는 젤의 형상일 수 있다. 이어서, 제2 반도체 다이(40)의 후측 표면을 제1 다이(30)의 후측 표면에 부착하고, 상기 두 개의 후측 표면들 사이에는 접착 부재(50)를 이용한다. 접착 부재(50)가 셋팅 또는 큐어링을 위하여 가열될 필요가 있는 경우에는, 접착 부재(50)를 셋팅 또는 큐어링하기 위하여 상온 이상의 상승된 온도로 상기 어셈블리를 가열한다. 결과적인 어셈블리가 도 10에 도시되어 있다. 상술한 도 가지 단계들은 총합적으로 제2 반도체 다이(40)와 제1 반도체 다이(30)를 함께 부착하는 단계를 포함하고, 제2 반도체 다이(40)의 전측 표면은 반도체 다이(30)의 반대쪽을 향하고, 다이(40)의 후측 표면은 다이(30)와 마주한다.
상기 예시적인 방법 실시예는 다이(30)와 기판(12)을 함께 부착하는 단계를 먼저 수행한 후에, 이어서 다이들(30, 40)을 함께 부착하는 단계를 수행하는 것으로 설명하였으나, 이러한 단계들을 반대의 순서로 수행되거나 또는 동시에 수행될 수 있음을 이해할 수 있다. 반대의 순서로 수행되는 경우에는, 접착 부재(50)는 제1 반도체 다이(30)와 기판(12)을 함께 부착하기 위하여 사용되는 상승된 온도보다 높은 변이 온도를 갖거나 또는 갖지 않을 수 있다. 동시에 수행되는 경우에는, 기판(12)과 다이들(30, 40)은 서로 상측에 적층될 수 있고, 접착 부재(25, 50)가 그 사이에 위치할 수 있고, 이어서 접착 물질들이 부착을 수행하기 위하여 동시에 가열되면서 압착될 수 있다.
도 11을 참조하면, 상기 예시적인 방법 실시예는 제2 반도체 다이(40)의 전측 표면(41)에서의 전도성 영역들(45)과 각각의 기판(12)의 전도성 영역들(16) 사이에 복수의 전도성 구조물들(60)을 부착하는 단계를 더 포함할 수 있다. 전도성 구조물들(60)은 와이어 본드들, 리본 본드들, 탭 본드들("TAB bond"), 등을 포함할 수 있고, 공지된 부착 방법들을 이용하여 부착할 수 있다. 본 단계는, 일반적인 용어로, 제2 반도체 다이(40)의 전측 표면과 기판(12)에 복수의 전도성 구조물들을 부착하는 단계이다. 전도성 구조물들(60)을 부착한 후에, 상기 예시적인 방법은 전도성 구조물들(60)을 엔캡슐레이팅하기 위하여 전도성 구조물들(60) 및 기판(12)과 반도체 다이들(30, 40)의 노출된 표면들 상에 전기절연 물질의 몸체(70)를 위치하는 단계를 더 포함할 수 있다. 본 단계는 패키지(10)에 대한 소정의 형상을 제공하기 위하여 인젝션 몰딩 기술을 사용할 수 있다. 결과적인 패키지는 리드없는(leadless) 구성을 가지며(즉, 상기 패키지의 치수들을 실질적으로 넘어서 연장되는 전도성 리드들을 갖지 않음), 이에 대한 전기적 연결들은 기판(12)의 제2 표면(14)의 전도성 영역들(17)에서 형성된다.
반도체 다이 패키지(10)의 일부 실시예들에 있어서, 제1 반도체 다이(30)는 상기 다이의 후측 표면(31)의 주위에 인접하여 하나 또는 그 이상의 후측 콘택들을 가질 수 있다. 이러한 경우에 있어서, 제2 반도체 다이(40)는 다이(30)에 관계되어 위치할 수 있고, 이에 따라 상기 다이들이 부착된 후에 상기 후측 콘택들 모두 또는 일부들은 노출될 수 있다. 이러한 구성과 함께, 다이(30)의 후측 콘택들과 기판(12)의 전도성 영역들(16) 각각 사이에 전도성 구조물들(60)이 부착될 수 있다.
본 발명에 따른 예시적인 반도체 다이 패키지(10')를 이용한 제1 예시적인 시스템(100)의 개략도가 도 12에 도시되어 있다. 시스템(100)은 시스템(100)의 전체적인 서비스들을 제공하는 주 제어부(120), 외부 소자들에 통신 연결을 제공하는 유.에스.비(universal-serial-bus, USB) 연결부(110), 주 제어부(120)와 USB 연결부(110)와 이들에 연결된 외부 소자들 사이의 인터페이스를 제공하는 USB 제어부(130)를 포함한다. USB 연결부(110)는 하기와 같이 네 개의 연결부들을 가진다. 이들은 USB 케이블로부터 전력 공급을 수용하는 전력 연결부(Vusb), 접지 포텐셜를 수용하는 접지 연결부(GND), 데이타 신호들을 수용하는 제1 데이타 연결부(D+/R) 및 제2 데이타 연결부(D-/L)이다. 시스템(100)은 USB 연결부(110)의 데이타 연결부들(D+/R, D-/L)에 멀티플렉싱을 할 수 있는 대체 신호들을 생성하거나 및/또는 수용하는 부 제어부(140) 및 하기에 설명되는 바와 같이 공간의 요구를 증가시키지 않고 시스템(100)에 대한 추가적인 기능성을 용이하게 하는 본 발명에 따른 반도체 다이 패키지(10')를 더 포함할 수 있다.
USB 케이블이 USB 연결부(110)와 연결되지 않고, 대체 케이블이 연결부(110)와 커플링된 경우에, 시스템(100)은 부 제어부(140)와 관련된 대체 신호들을 전송하거나 및/또는 수용하도록 구성된다. 하나의 실시예에 있어서, 마이크로폰, 스피커, 또는 다른 오디오 처리 장치들과 커플링될 수 있는 오디오 케이블이 USB 연결부(110)에 연결된 경우에, 시스템(100)은 부 제어부(140) 사이에 오디오 신호들을 전송하거나 및/또는 수용할 수 있다. 이러한 경우에 있어서, 부 제어부(140)는 오디오 코더/디코더(audio coder/decoder, CODEC)를 포함할 수 있다. USB 케이블 또는 대체 케이블이 is coupled to USB 연결부(110)에 커플린괴어 있는 지 여부를 결정하기 위하여 연결부(110)의 전력 연결부 (Vusb) 및 접지 연결부 GND 사이의 포텐셜 차이 값이 사용될 수 있고, 또는 데이타 연결부들(D+/R, D-/L)에 존재하는 신호들의 주파수 값들은 이러한 결정을 위하여 사용될 수 있다. 도 12에 도시된 구성에 있어서, 약 3.5 V 또는 그 이상의 포텐셜 차이의 존재는 연결부(110)에서 USB 케이블의 존재를 지칭하도록 사용될 수 있고, 포텐셜 차이가 없음은 오디오 케이블의 존재 또는 케이블이 없음을 지칭하도록 사용될 수 있다. 또한, 시스템(100)은 USB 케이블이 USB 연결부(110)에 연결되지 않은 경우에 스스로 전력 공급이 되도록 구성될 수 있고, 케이블이 USB 연결부(110)에 연결된 경우에, USB 케이블로부터 전력의 일부 또는 전부를 얻을 수 있도록 더 구성될 수 있다.
상술한 예시적인 기능성은 제1 반도체 다이(30)가 전력 제어 다이(30')(예를 들어, 전력-제어 회로)이고 제2 반도체 다이(40)가 신호 멀티플렉서 다이(40') (예를 들어, 신호 처리 회로)로서 포함하는 반도체 다이 패키지(10')를 이용하여 구현될 수 있다. 전력 제어 다이(30')는 연결부(110)의 연결부(Vusb, GND) 사이의 포텐셜 차이의 존재를 감지하고, 이에 따라 정류 소스 전압(Vout)을 생성하고, 이어서, USB 제어부(130)(및 선택적으로 시스템(100)의 다른 구성요소들)에 전력을 공급하고, 멀티플렉서 다이(40')에 USB 케이블의 존재를 나타내도록 사용된다. 다이(30')는 버스 공급 전압(Vusb)을 수용하는 입력 패드(Vin), 버스 접지를 수용하는 접지 패드(GND), 작동을 시작하기 위한 시작 신호를 수용하는 제어 패드(ON), USB 제어부(130) 및 시스템(100)의 다른 구성요소들(선택적임)에 정류된 전력 공급을 제공하기 위한 출력 공급 패드(Vout), 및 패드(Vout)에 제공되는 최대 출력 전류를 한정하는 수치를 나타내는 신호를 수용하는 전류-한정 패드(ISET)를 포함한다. 제어 패드(ON)는 높은 수치의 저항을 통하여 Vusb에 커플링될 수 있고, 전류-한정 패드(ISET)는 저항을 통하여 접지에 커플링될 수 있다. 추가적으로, 다이(30')는 패드들(Vin, Vout)에 각각 커플링된 두 개의 도전 터미널들 및 제어부에 커플링된 조정 터미널을 가지는 전력 트랜지스터를 포함한다. 상기 전력 트랜지스터는 소스로부터 로드로 전력을 스위치하는 트랜지스터인 로드 트랜지스터로서 구성되고, PMOS 트랜지스터를 포함할 수 있다. 제어부는 패드들(Vin, ON, ISET, GND)로부터 신호들 및 상기 전력 트랜지스터의 도전 터미널들의 하나와 커플링된 전류 감지 장치로부터 다른 신호를 수용한다. 이러한 신호들로부터, 상기 제어부는 소정의 방법에 의하여 상기 전력 트랜지스터가 패드(Vout)에 전력을 조정하도록 상기 전력 트랜지스터의 조정 터미널에 대한 제어 신호를 생성한다(예를 들어, 패드(Vout)에서 제공된 최대 전류를 패드(ISET)와 접지 사이에 커플링된 저항에 의하여 결정된 값에 한정함). 다이(30')는 페어차일드 반도체 사의 IntelliMAXTMAdvanced Load Management Product, model FPF2125을 포함할 수 있다. 상기 FPF2125의 데이터 정보는 본 명세서에 참조로서 결합된다.
멀티플렉서 다이(40')는 더블-폴 더블 스로우 멀티플렉서(double-pole double throw multiplexer)를 포함하고, 상기 멀티플렉서는 일측에서의 USB 제어부(130)로부터 데이타 신호들(D+, D-)과 타측에서의 부 제어부(140)로부터의 신호들(L, R) 사이에서 USB 연결부(110)의 데이타 연결부들(D+/R, D-/L)을 멀티플렉싱한다. 상기 멀티플렉서의 선택은 다이(40')에서 스위치 제어부에 의하여 제어되고, 세 개의 입력(Vbus, Vaudio, Asel)을 수용한다. 신호(Vbus)가 활성화되면, 상기 스위치 제어부는 데이타 연결부들(D+/R, D-/L)을 데이타 신호들(D+, D-)에 각각 커플링한다. 신호(Vaudio)가 활성화되고 신호(Asel)가 비활성화되면, 상기 스위치 제어부는 데이타 연결부들(D+/R, D-/L)을 데이타 신호들(R, L)에 각각 커플링한다. 신호(Vaudio)가 활성화되고 신호(Asel)가 활성화되면, 상기 스위치 제어부는 데이타 연결부들(D+/R, D-/L)를 데이타 신호들(R, L)에 각각 커플링한다(이때에, 입력(Asel)은 최우선의 입력으로 기능함). 모든 입력 신호들이 비활성화되면, 데이타 연결부들(D+/R, D-/L)는 신호들(D+, D-, R, L) 모두로부터 디커플링된다. 입력(Asel)은 비활성 상태로 바이어스되고, 이러한 이유로 하여 도면에 도시된 바와 같이, 플로팅 상태로 잔존한다. 상기 스위치 제어부는, 이러한 입력들을 수용하고, 상기 멀티플렉서의 스위치들의 구성요소들에 대한 신호들을 생성하는 디지털 로직을 포함한다. 시스템(100)의 예시적인 구현에 있어서, 입력(Vbus)은 반도체 다이(30')의 출력(Vout)에 커플링되고, 입력(Vaudio)은 주 제어부(120)로부터의 신호들에 커플링된다. 다이(30')가 연결부(110)에서 USB 케이블의 존재를 감지하는 경우에는, 다이(40')의 멀티플렉서는 연결부(110)의 데이타 연결부들(D+/R, D-/L)을 USB 제어부(130)의 데이타 신호들(D+, D-)에 각각 커플링한다. USB 케이블이 없는 경우에는, 신호(Vaudio)를 활성화함으로써, 데이타 연결부들(D+/R, D-/L)을 부 제어부(140)의 데이타 신호들(R, L)에 각각 커플링하도록, 주 제어부(120)가 다이(40')의 멀티플렉서에 연결될 수 있다. 다이(40')는 페어차일드 반도체 사의 Negative Signal Capability Product, models FSA201 또는 FSA221를 가지는 USB2.0 초고속 (480Mbps) 및 오디오 스위치들을 포함할 수 있다. 상기 FS A201 및 FSA221의 데이터 정보는 본 명세서에 참조로서 결합된다.
두 개의 예시적인 다이들(30', 40')에 있어서, 다이(30')는 일반적으로 많은 양의 열을 발생하고(전력 흐름의 정류에 기인함), 기판(12)에 인접하여 위치하는 것이 바람직하고, 그 표면의 일부는 수직 전도 부재 및 열 전도성 수직 경로를 함께 제공하는 크고 가운데의 수직 전도 부재(22e) (도 6)에 부착될 수 있다. 다이(30')는 아날로그 및 디지털 회로를 모두 포함하고, 또한 다이(40')는 아날로그 및 디지털 회로를 포함한다. 예시적인 시스템들에 있어서, 다이(30')는 디지털 회로를 주로 포함할 수 있고, 다이(40')는 아날로그 회로를 주로 포함할 수 있고, 또는 이와 반대의 경우일 수 있다.
상술한 반도체 다이 패키지들은 상기 패키지들이 그 상에 실장된 회로 보드들을 포함하는 전기적 어셈블리들에 사용될 수 있다. 또한, 이들은 전화기, 컴퓨터 등과 같은 시스템들 내에 사용될 수 있다.
상술한 예들의 일부는 MLP형 패키지들(마이크로 리드프레임 패키지들)과 같은 "리드없는(leadless)" 패키지들과 관련되고, 리드들의 터미널 말단들은 몰딩 물질의 측면 에지들을 지나서 연장되지 않는다. 본 발명의 실시예들은 몰딩 물질의 측면 표면들 지나서 연장된 리드들을 가지는 리드있는 패키지들을 또한 포함할 수 있다.
단수로 표현된 구성요소들은 특정하게 지칭되는 경우가 아니면 하나 또는 그 이상의 구성 요소를 의미하는 것으로 의도된다.
본 명세서에 사용된 용어들과 표현들은 설명을 위하여 사용되었으며, 한정을 위한 것은 아니고, 도시되고 설명된 특징들의 균등물들을 배제하기 위한 목적으로 이러한 용어들 및 표현들을 사용한 것은 아니며, 청구된 발명의 범위 내에서 다양한 변화들이 가능함을 이해할 수 있다.
또한, 본 발명의 사상을 벗어나지 않고 본 발명의 하나 또는 그 이상의 실시예들의 하나 또는 그 이상의 특징들은 본 발명의 다른 실시예들의 하나 또는 그 이상의 특징들과 결합할 수 있다.
본 발명이 도시된 실시예들에 대하여 특정하게 설명되었다고 하여도, 본 개시를 기초로 하여 다양한 변경들, 변형들, 적용들, 및 균등한 배열들이 가능할 수 있고, 이들은 본 발명의 범위와 첨부된 청구항들 내에서 적용됨을 이해할 수 있다.

Claims (25)

  1. 제1 표면 및 제2 표면을 가지는 기판;
    제1 반도체 다이;
    상기 제1 반도체 다이 및 상기 기판의 상기 제1 표면 사이에 위치한 전도성 접착 부재;
    상기 제1 반도체 다이 상에 위치하고, 상기 제1 반도체 다이의 반대쪽을 향하는 제1 표면과 상기 제1 반도체 다이를 마주하는 제2 표면을 포함하는 제2 반도체 다이; 및
    상기 제2 반도체 다이의 상기 제1 표면에서의 전도성 영역들을 상기 기판의 상기 제1 표면에서의 전도성 영역들에 전기적으로 커플링하는 복수의 전도성 구조물들;
    을 포함하는 반도체 다이 패키지.
  2. 제 1 항에 있어서,
    상기 전도성 구조물들은 와이어들을 포함하고,
    상기 전도성 접착 부재는 솔더를 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  3. 제 1 항에 있어서,
    상기 기판은,
    상기 기판의 상기 제1 표면에 위치하고, 상기 전도성 접착 부재의 일부에 의하여 상기 제1 반도체 다이의 전도성 영역들에 전기적으로 커플링된 복수의 제1 전도성 영역들;
    상기 기판의 상기 제1 표면에 위치한 복수의 제2 전도성 영역들; 및
    상기 제1 전도성 영역들의 적어도 하나를 상기 제2 전도성 영역들의 적어도 하나에 전기적으로 커플링하는 전기적 트레이스;
    를 포함하고,
    상기 전도성 구조물들의 적어도 하나는, 상기 트레이스에 전기적으로 커플링된 제2 전도성 영역에 부착된 것을 특징으로 하는 반도체 다이 패키지.
  4. 제 3 항에 있어서,
    상기 기판은, 상기 기판의 상기 제2 표면에 위치한 복수의 제3 전도성 영역들을 더 포함하고,
    상기 전기적 트레이스는, 상기 복수의 제3 전도성 영역들의 적어도 하나에 전기적으로 더 커플링된 것을 특징으로 하는 반도체 다이 패키지.
  5. 제 1 항에 있어서,
    상기 기판은, 상기 기판의 상기 제1 및 제2 표면들 사이에 연장된(span) 수직 전도 부재를 포함하고,
    상기 수직 전도 부재는, 상기 전도성 접착 부재의 적어도 일부에 의하여, 상기 제1 반도체 다이의 적어도 하나의 영역에 커플링된 것을 특징으로 하는 반도체 다이 패키지.
  6. 제 1 항에 있어서,
    상기 제1 반도체 다이 및 상기 제2 반도체 다이의 적어도 일부를 덮는 몰딩(molding) 물질을 더 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  7. 제 1 항에 있어서,
    상기 기판은, 리드프레임(leadframe)과 몰딩 물질을 가지는 선몰딩(pre-molded) 기판을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  8. 제 1 항에 있어서,
    상기 반도체 다이 패키지는, 리드없는(leadless) 구성을 가지는 것을 특징으로 하는 반도체 다이 패키지.
  9. 제 1 항에 있어서,
    상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 절연층을 더 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  10. 제 1 항에 있어서,
    상기 제1 반도체 다이는 적어도 하나의 로드 스위치(load switch)를 포함하고,
    상기 제2 반도체 다이는 더블-폴 더블 스로우 멀티플렉서(double-pole double throw multiplexer)를 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  11. 제 1 항에 있어서,
    상기 제1 반도체 다이는 전력 트랜지스터를 포함하고,
    상기 제2 반도체 다이는 적어도 하나의 제어 회로를 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  12. 제 1 항에 있어서,
    상기 제1 반도체 다이는 전력-제어 회로를 포함하고,
    상기 제2 반도체 다이는 신호-처리 회로를 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  13. 제 12 항에 있어서,
    상기 기판은, 상기 기판의 상기 제1 표면으로부터 상기 기판의 상기 제2 표면으로 연장된 수직 전도 부재를 더 포함하고,
    상기 수직 전도 부재는, 상기 전도성 접착 부재의 적어도 일부에 의하여 상기 제1 반도체 다이의 적어도 하나의 영역에 커플링된 것을 특징으로 하는 반도체 다이 패키지.
  14. USB 제어부; 및
    상기 USB 제어부에 커플링된 청구항 제1항의 상기 반도체 다이 패키지
    를 포함하는 시스템.
  15. 전도성 접착 부재를 이용하여 제1 반도체 다이와 기판을 함께 부착하는 단계;
    접착 부재를 이용하여 상기 제1 반도체와, 상기 제1 반도체 다이의 반대쪽을 향하는 제1 표면과 상기 제1 반도체 다이를 마주하는 제2 표면을 포함하는 제2 반도체 다이를 함께 부착하는 단계; 및
    상기 제2 반도체 다이의 상기 제1 표면 및 상기 기판에 복수의 전도성 구조물들을 부착하는 단계;
    를 포함하는 방법.
  16. 제 15 항에 있어서,
    상기 기판은 선몰딩 기판을 포함하는 것을 특징으로 하는 방법.
  17. 제 15 항에 있어서,
    상기 제1 반도체 다이와 상기 기판을 함께 부착하는 단계는, 적어도 상기 기판의 전도성 영역들에 전도 물질을 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 15 항에 있어서,
    상기 제1 반도체 다이와 상기 기판을 함께 부착하는 단계는, 적어도 상기 제1 반도체 다이의 전도성 영역들에 전도 물질을 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 15 항에 있어서,
    상기 제1 반도체 다이와 상기 기판을 함께 부착하는 단계는,
    복수의 전도성 영역들에 솔더 페이스트를 공급하는 단계; 및
    그런 다음 상기 제1 반도체 다이와 상기 기판을 함께 접촉시키고 열을 인가하는 단계;
    를 포함하고,
    상기 전도성 영역들은 상기 기판과 상기 제1 반도체 다이 중 하나 또는 이들 모두 상에 위치하는 것을 특징으로 하는 방법.
  20. 제 15 항에 있어서,
    상기 제1 반도체와 상기 제2 반도체를 함께 부착하는 단계는, 상기 제1 반도체 다이 상에 접착 부재를 위치시키는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제 15 항에 있어서,
    상기 제1 반도체와 상기 제2 반도체를 함께 부착하는 단계는, 상기 제1 및 제2 반도체 다이들의 비활성 표면들을 함께 부착하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제 15 항에 있어서,
    상기 반도체 다이의 상기 제1 표면 및 상기 기판에 복수의 전도성 구조물들을 부착하는 단계는, 상기 기판 상의 전도성 영역과 상기 제2 반도체 다이의 상기 제1 표면 상의 전도성 영역 사이에 와이어 본드를 부착하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제 15 항에 있어서,
    상기 제1 반도체 다이와 상기 기판을 함께 부착하는 단계는, 상기 제1 및 제2 반도체 다이들을 함께 부착하기 전에 수행되는 것을 특징으로 하는 방법.
  24. 제 15 항에 있어서,
    상기 제1 반도체와 상기 제2 반도체를 함께 부착하는 단계는, 상기 제1 반도체 다이와 상기 기판을 함께 부착하는 단계 이전에 수행되는 것을 특징으로 하는 방법.
  25. 제 15 항에 있어서,
    상기 전도성 구조물들 및 상기 기판과 상기 반도체 다이들의 노출된 표면들 상에 절연 물질의 몸체를 위치시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
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