KR20100079957A - 반도체 장치 제조방법 - Google Patents

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Abstract

본 발명은 패턴 사이를 매립하는 절연막을 형성함에 있어서, 절연막 내 보이드와 같은 결함이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 기판상에 갭을 갖도록 배치된 복수의 패턴을 형성하는 단계; 상기 기판 후면에 상기 기판보다 작은 열팽창계수를 갖는 제1희생막을 증착하는 단계 및 열처리를 실시하여 상기 기판에 압축응력을 인가함과 동시에 상기 기판상에 상기 패턴 사이를 매립하는 절연막을 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 기판에 압축응력을 인가하여 일시적으로 패턴 사이의 간격을 증대시킴으로써, 절연막의 물성에 관계없이 절연막 내 보이드와 같은 결함이 발생하는 것을 방지할 수 있는 효과가 있다.
압축응력, 보이드

Description

반도체 장치 제조방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 반도체 장치의 절연막 형성방법에 관한 것이다.
반도체 장치의 고집적화가 급속히 진행됨에 따라 장치를 구성하는 각종 패턴의 크기 및 패턴 사이의 간격은 작아지는 반면, 패턴의 종횡비(aspect ratio)는 더욱 증가하고 있다. 이로 인해, 패턴 사이를 매립하는 절연막 형성공정에 대한 난이도가 증가하고 있다.
도 1은 종래기술에 따른 반도체 장치의 문제점을 도시한 단면도이다.
도 1에 도시된 바와 같이, 기판(11) 상에 갭을 갖도록 배치된 복수의 패턴(12) 예컨대, 게이트가 형성되어 있고, 패턴(12) 사이에는 절연막(13)이 매립되어 있다.
하지만, 종래기술은 반도체 장치의 고집적화에 의해 패턴(12)의 높이(H, 또는 종횡비)가 증가하고, 패턴(12) 사이의 간격(S)이 감소함에 따라 패턴(12) 사이 를 매립하는 절연막(13)의 갭필 마진이 감소하여 절연막(13)내 보이드(void, 100)와 같은 결함이 발생하는 문제점이 있다.
이를 해결하기 위해 절연막(13)으로 BPSG(BoroPhospho Silicate Glass)와 같은 리플로우(reflow) 특성을 가진 절연막 또는 스핀온절연막(Spin On Dielectric, SOD)과 같은 유동성절연막을 사용하는 기술이 제안되기도 하였으나, 절연막(13) 물성에 따른 갭필특성의 향상에는 한계가 있기 때문에 고집적화된 반도체 장치에서는 여전히 절연막(13) 내 보이드(100)와 같은 결함이 발생하는 문제점이 있다.
따라서, 절연막(13)의 물성에 따른 갭필특성을 향상시키기 않고도 패턴(12) 사이에 보이드와 같은 결함없이 절연막(13)을 매립할 수 있는 절연막 형성방법이 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 패턴 사이를 매립하는 절연막을 형성함에 있어서, 절연막 내 보이드와 같은 결함이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판상에 갭을 갖도록 배치된 복수의 패턴을 형성하는 단계; 상기 기판 후면에 상기 기판보다 작은 열팽창계수를 갖는 제1희생막을 증착하는 단계 및 열처리를 실시하여 상기 기판에 압축응력을 인가함과 동시에 상기 기판상에 상기 패턴 사이를 매립하는 절연막을 형성하는 단계를 포함한다. 이때, 상기 기판은 실리콘기판을 포함하고, 상기 제1희생막은 실리콘산화막을 포함할 수 있다.
또한, 본 발명은 상기 열처리를 실시하기 이전에, 상기 패턴 상부면에 상기 기판보다 열팽창계수가 작은 제2희생막을 증착하는 단계를 더 포함할 수 있고, 상기 제2희생막의 두께는 상기 제1희생막의 두께보다 얇게 형성할 수 있다. 이때, 상기 기판은 실리콘기판을 포함하고, 상기 제1 및 제2희생막은 실리콘산화막을 포함할 수 있다.
상기 열처리는 30℃ ~ 2000℃ 범위의 온도에서 실시할 수 있고, 상기 패턴은 소자분리를 위한 트렌치, 워드라인, 비트라인 및 금속배선을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판상에 갭을 갖도록 배치된 복수의 패턴을 형성하는 단계; 상기 기판 후면에는 상기 기판보다 작은 열팽창계수를 갖는 제1희생막을 증착하고, 상기 패턴 상부면에는 상기 기판보다 열팽창계수가 큰 제2희생막을 증착하는 단계 및 열처리를 실시하여 상기 기판에 압축응력을 인가함과 동시에 상기 기판상에 상기 패턴 사이를 매립하는 절연막을 형성하는 단계를 포함한다. 이때, 상기 기판은 실리콘기판을 포함하고, 상기 제1희생막은 실리콘산화막을 포함하며, 상기 제2희생막은 실리콘질화막을 포함할 수 있다.
상기 열처리는 30℃ ~ 2000℃ 범위의 온도에서 실시할 수 있고, 상기 패턴은 소자분리를 위한 트렌치, 워드라인, 비트라인 및 금속배선을 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 패턴 사이를 매립하는 절연막을 형성함에 있어서, 제1희생막을 통해 기판에 압축응력을 인가하여 일시적으로 패턴 사이의 간격을 증가시킴으로써, 절연막의 물성에 관계없이 절연막 내 보이드와 같은 결함이 발생하는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 제1희생막과 더불어 제2희생막을 형성함으로써, 보다 효과적으로 기판에 압축응력을 인가할 수 있으며, 이를 통해 기판에 압축응력을 인가하기 위한 열처리 온도를 감소시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 패턴 사이에 매립하는 절연막을 형성함에 있어서, 절연막 내 보이드(void)와 같은 결함이 발생하는 것을 방지할 수 있는 방지할 수 있는 반도체 장치의 제조방법을 제공한다. 이를 위해 본 발명은 기판 후면에 기판보다 작은 열팽창계수를 갖는 희생막을 형성한 후, 열처리하여 기판에 압축응력(Compressive Stress)을 인가하고, 기판에 압축응력이 인가된 상태에서 패턴 사이에 절연막을 매립하는 것을 기술적 원리로 한다.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(21) 예컨대, 실리콘기판 상에 갭(gap)을 갖도록 배치된 복수의 패턴(22)을 형성한다. 여기서, 패턴(22)은 소자분리를 위한 트렌치, 워드라인(word line), 비트라인(bit line) 및 금속배선(metal line)을 포함할 수 있다. 여기서, 도면부호 'S1'은 패턴(22) 사이의 간격을 의미한다.
다음으로, 기판(21) 후면에 기판(21)보다 열팽창계수가 작은 희생막(23)을 증착한다. 예를 들어, 기판(21)이 실리콘기판일 경우에 희생막(23)은 실리콘보다 열팽창계수가 작은 실리콘산화막(SiO2)으로 형성할 수 있다.
여기서, 기판(21) 후면에만 선택적으로 희생막(23)을 증착하기 위해 희생막(23) 증착공정은 PECVD(Plasma Enhanced Chemical Vapor Deposition)법을 사용하여 실시하는 것이 바람직하다. 참고로, PECVD법은 기판(21)의 앞면 또는 후면에만 선택적으로 박막을 증착할 수 있는 증착방법이다.
도 2b에 도시된 바와 같이, 열처리를 실시하여 기판(21)에 압축응력(Compressive Stress)을 인가함과 동시에 패턴(22) 사이를 매립하는 절연막(24)을 형성한다.
여기서, 열처리시 기판(21)과 희생막(23) 사이의 열팽창계수의 차이로 인해 기판(21)에 압축응력이 인가된다. 이는 기판(21)보다 희생막(23)의 열팽창계수가 작기 때문이다. 이어서, 기판(21)에 압축응력이 인가되면, 압축응력으로 인해 기판(21)이 휘어지게 되고, 기판(21)이 휘어지면서 기판(21) 상에 형성된 패턴(22) 사이의 간격(S2)이 기설정된 간격(S1)보다 더 커지게 된다(S2 > S1). 즉, 패턴(22) 사이 갭의 바텀선폭은 변화하지 않은 상태에서 갭의 탑선폭이 증가하여 갭의 측벽이 음의 기울기(또는 둔각)를 갖게 된다. 여기서, 음의 기울기를 갖는 측벽이란, 상부영역에 하부영역으로 갈수록 지속적으로 선폭이 감소하는 것을 의미한다.
이처럼, 기판(21)이 압축응력에 의해 휘어져 패턴(22) 사이의 간격(S2)이 증가한 상태에서 절연막(24)을 증착함으로써, 절연막(24) 내 보이드와 같은 결함이 발생하는 것을 방지할 수 있다. 이때, 절연막(24)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있으며, 갭필 특성이 우수한 절연막으로 형성하는 것이 바람 직하다. 갭필특성이 우수한 절연막으로는 BPSG(BoroPhospho Silicate Glass)와 같은 리플로우(reflow) 특성을 가진 절연막 또는 스핀온절연막(Spin On Dielectric, SOD)과 같은 유동성절연막을 사용할 수 있다.
기판(21)에 압축응력을 인가하기 위한 열처리는 30℃ ~ 2000℃ 범위의 온도에서 실시할 수 있으며, 상술한 온도범위에서 온도가 증가할수록 기판(21)에 인가되는 압축응력이 증가할 수 있다. 즉, 열처리 온도가 증가할수록 패턴(22) 사이의 간격(S2)을 증가시킬 수 있다.
도 2c에 도시된 바와 같이, 절연막(24) 증착공정이 완료된 후에 열처리를 중단한다. 이를 통해, 열처리시 가열된 기판(21) 및 희생막(23)이 냉각되면서 기판(21)에 인가된 압축응력이 제거되고, 이에 따라 패턴(22) 사이의 간격(S2)을 기설정된 간격(S1)으로 회복시킬 수 있다(S2 → S1).
다음으로, 희생막(23)을 제거한다. 희생막(23)은 기판(21) 후면을 화학적기계적연마법을 사용하여 기판(21) 후면에 노출될때까지 희생막(23)을 연마하여 제거할 수 있다.
상술한 공정과정을 통해 본 발명은 패턴(22) 사이를 매립하는 절연막(24)을 형성함에 있어서, 기판(21)에 압축응력을 인가하여 일시적으로 패턴(22) 사이의 간격을 증대시킴으로써, 절연막(24)의 물성에 관계없이 즉, 절연막(24)의 물성에 따른 갭필특성을 향상시키지 않고도 절연막(24) 내 보이드와 같은 결함이 발생하는 것을 방지할 수 있다.
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(31) 예컨대, 실리콘기판 상에 갭(gap)을 갖도록 배치된 복수의 패턴(32)을 형성한다. 여기서, 패턴(32)은 소자분리를 위한 트렌치, 워드라인(word line), 비트라인(bit line) 및 금속배선(metal line)을 포함할 수 있다. 여기서, 도면부호 'S1'은 패턴(32) 사이의 간격을 의미한다.
다음으로, 기판(31) 후면에 기판(31)보다 열팽창계수가 작은 제1희생막(33)을 증착한다. 예를 들어, 기판(31)이 실리콘기판일 경우에 제1희생막(33)은 실리콘보다 열팽창계수가 작은 실리콘산화막(SiO2)으로 형성할 수 있다.
여기서, 기판(31) 후면에만 선택적으로 제1희생막(33)을 증착하기 위해 제1희생막(33) 증착공정은 PECVD(Plasma Enhanced Chemical Vapor Deposition)법을 사용하여 실시하는 것이 바람직하다. 참고로, PECVD법은 기판(31)의 앞면 또는 후면에만 선택적으로 박막을 증착할 수 있는 증착방법이다.
다음으로, 패턴(32) 상부면 상에 제2희생막(34)을 증착한다. 이때, 제2희생막(34)은 기판(31)보다 작은 열팽창계수를 갖는 물질로 형성하거나, 또는 기판(31)보다 큰 열팽창계수를 갖는 물질로 형성할 수 있다. 여기서, 제2희생막(34)은 제1희생막(33)과 더불어서 후속 절연막 증착공정간 기판(31)에 압축응력을 인가하는 역할을 수행한다.
구체적으로, 제2희생막(34)을 기판(31)보다 작은 열팽창계수를 갖는 물질로 형성하는 경우, 제2희생막(34)은 제1희생막(33)과 동일 물질로 형성할 수 있다. 따라서, 기판(31)이 실리콘기판일 경우에 제2희생막(34)은 실리콘보다 열팽창계수가 작은 실리콘산화막으로 형성할 수 있다. 이때, 제1 및 제2희생막(33, 34)을 기판(31)보다 열팽창계수가 작은 물질로 형성하는 경우에는 후속 공정간 효과적으로 기판(31)에 압축응력을 인가하기 위하여 제2희생막(34)의 두께를 제1희생막(33)의 두께보다 얇게 형성하는 것이 바람직하다.
제2희생막(34)을 기판(31)보다 큰 열팽창계수를 갖는 물질로 형성하는 경우, 예컨대, 기판(31)이 실리콘기판일 경우에 제2희생막(34)은 실리콘보다 열팽창계수가 큰 실리콘질화막(Si3N4)으로 형성할 수 있다. 이때, 제1 및 제2희생막(33, 34)을 각각 기판(31)보다 열팽창계수가 작은 물질 및 큰 물질로 형성하는 경우에는 제1 및 제2희생막(33, 34)의 두께를 서로 동일하게 형성하거나, 또는 어느 한쪽을 더 두껍게 형성할 수 있다.
여기서, 제2희생막(34)은 제1희생막(33)보다 먼저 형성하여도 무방하다. 또한, 제2희생막(34)은 패턴(32)을 형성하기 위한 식각공정시 식각장벽(또는 하드마스크막)일 수도 있다.
도 3b에 도시된 바와 같이, 열처리를 실시하여 기판(31)에 압축응력(Compressive Stress)을 인가함과 동시에 패턴(32) 사이를 매립하는 절연막(35)을 형성한다.
여기서, 열처리시 기판(31)과 제1 및 제2희생막(33, 34) 사이의 열팽창계수 의 차이로 인해 기판(31)에 압축응력이 인가된다. 이어서, 기판(31)에 압축응력이 인가되면, 압축응력으로 인해 기판(31)이 휘어지게 되고, 기판(31)이 휘어지면서 기판(31) 상에 형성된 패턴(32) 사이의 간격(S2)이 기설정된 간격(S1)보다 더 커지게 된다(S2 > S1). 즉, 패턴(32) 사이 갭의 바텀선폭은 변화하지 않은 상태에서 갭의 탑선폭이 증가하여 갭의 측벽이 음의 기울기(또는 둔각)를 갖게 된다. 여기서, 음의 기울기를 갖는 측벽이란, 상부영역에 하부영역으로 갈수록 지속적으로 선폭이 감소하는 것을 의미한다.
이처럼, 기판(31)이 압축응력에 의해 휘어져 패턴(32) 사이의 간격(S2)이 증가한 상태에서 절연막(35)을 증착함으로써, 절연막(35) 내 보이드와 같은 결함이 발생하는 것을 방지할 수 있다. 이때, 절연막(35)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있으며, 갭필 특성이 우수한 절연막으로 형성하는 것이 바람직하다. 갭필특성이 우수한 절연막으로는 BPSG(BoroPhospho Silicate Glass)와 같은 리플로우(reflow) 특성을 가진 절연막 또는 스핀온절연막(Spin On Dielectric, SOD)과 같은 유동성절연막을 사용할 수 있다.
기판(31)에 압축응력을 인가하기 위한 열처리는 30℃ ~ 2000℃ 범위의 온도에서 실시할 수 있으며, 상술한 온도범위에서 온도가 증가할수록 기판(31)에 인가되는 압축응력이 증가할 수 있다. 즉, 열처리 온도가 증가할수록 패턴(32) 사이의 간격(S2)을 증가시킬 수 있다.
여기서, 본 발명의 제2실시예는 제1희생막(33)과 더불어서 제2희생막(34)을 구비함으로써, 본 발명의 제1실시예보다 기판(31)에 압축응력을 보다 효과적으로 인가할 수 있으며, 이에 따라 기판(31)에 압축응력을 인가하기 위한 열처리 온도를 감소시킬 수 있다.
도 3c에 도시된 바와 같이, 절연막(35) 증착공정이 완료된 후에 열처리를 중단한다. 이를 통해, 열처리시 가열된 기판(31) 및 제1 및 제2희생막(33, 34)이 냉각되면서 기판(31)에 인가된 압축응력이 제거되고, 이에 따라 패턴(32) 사이의 간격(S2)을 기설정된 간격(S1)으로 회복시킬 수 있다(S2 → S1).
다음으로, 제1 및 제2희생막(33, 34)을 제거한다. 제1희생막(33)은 기판(31) 후면을 화학적기계적연마법을 사용하여 기판(31) 후면에 노출될때까지 제1희생막(33)을 연마하여 제거할 수 있다. 그리고, 제2희생막(34)은 패턴(32) 상부면이 노출되는 조건으로 제2희생막(34)을 연마하여 제거할 수 있다.
상술한 공정과정을 통해 본 발명은 패턴(32) 사이를 매립하는 절연막(35)을 형성함에 있어서, 기판(31)에 압축응력을 인가하여 일시적으로 패턴(32) 사이의 간격을 증대시킴으로써, 절연막(35)의 물성에 관계없이 즉, 절연막(35)의 물성에 따른 갭필특성을 향상시키지 않고도 절연막(35) 내 보이드와 같은 결함이 발생하는 것을 방지할 수 있다.
또한, 제1 및 제2희생막(33, 34)을 형성함으로써, 보다 효과적으로 기판(31)에 압축응력을 인가할 수 있으며, 이를 통해 기판(31)에 압축응력을 인가하기 위한열처리 온도를 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 반도체 장치의 문제점을 도시한 단면도이다.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
21, 31 : 기판 22, 32 : 패턴
23 : 희생막 33 : 제1희생막
34 : 제2희생막 24, 35 : 절연막

Claims (10)

  1. 기판상에 갭을 갖도록 배치된 복수의 패턴을 형성하는 단계;
    상기 기판 후면에 상기 기판보다 작은 열팽창계수를 갖는 제1희생막을 증착하는 단계; 및
    열처리를 실시하여 상기 기판에 압축응력을 인가함과 동시에 상기 기판상에 상기 패턴 사이를 매립하는 절연막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 기판은 실리콘기판을 포함하고, 상기 제1희생막은 실리콘산화막을 포함하는 반도체 장치 제조방법.
  3. 제1항에 있어서,
    상기 열처리를 실시하기 이전에,
    상기 패턴 상부면에 상기 기판보다 열팽창계수가 작은 제2희생막을 증착하는 단계를 더 포함하고, 상기 제2희생막의 두께는 상기 제1희생막의 두께보다 얇게 형성하는 반도체 장치 제조방법.
  4. 제3항에 있어서,
    상기 기판은 실리콘기판을 포함하고, 상기 제1 및 제2희생막은 실리콘산화막을 포함하는 반도체 장치 제조방법.
  5. 제1항에 있어서,
    상기 열처리는 30℃ ~ 2000℃ 범위의 온도에서 실시하는 반도체 장치 제조방법.
  6. 제1항에 있어서,
    상기 패턴은 소자분리를 위한 트렌치, 워드라인, 비트라인 및 금속배선을 포함하는 반도체 장치 제조방법.
  7. 기판상에 갭을 갖도록 배치된 복수의 패턴을 형성하는 단계;
    상기 기판 후면에는 상기 기판보다 작은 열팽창계수를 갖는 제1희생막을 증착하고, 상기 패턴 상부면에는 상기 기판보다 열팽창계수가 큰 제2희생막을 증착하는 단계; 및
    열처리를 실시하여 상기 기판에 압축응력을 인가함과 동시에 상기 기판상에 상기 패턴 사이를 매립하는 절연막을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  8. 제7항에 있어서,
    상기 기판은 실리콘기판을 포함하고, 상기 제1희생막은 실리콘산화막을 포함하며, 상기 제2희생막은 실리콘질화막을 포함하는 반도체 장치 제조방법.
  9. 제7항에 있어서,
    상기 열처리는 30℃ ~ 2000℃ 범위의 온도에서 실시하는 반도체 장치 제조방법.
  10. 제7항에 있어서,
    상기 패턴은 소자분리를 위한 트렌치, 워드라인, 비트라인 및 금속배선을 포함하는 반도체 장치 제조방법.
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