KR20100079895A - 클럭 발생 회로 - Google Patents

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KR20100079895A
KR20100079895A KR1020080138488A KR20080138488A KR20100079895A KR 20100079895 A KR20100079895 A KR 20100079895A KR 1020080138488 A KR1020080138488 A KR 1020080138488A KR 20080138488 A KR20080138488 A KR 20080138488A KR 20100079895 A KR20100079895 A KR 20100079895A
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Abstract

본 발명은 입력클럭의 주파수를 변경하여 내부클럭을 생성하는 기술에 관한 것으로, 지연고정루프(Delay Locked Loop, DLL) 기술을 이용하여 구조가 매우 간단하며 지터(Jitter)가 작은 내부클럭을 생성할 수 있는 클럭 발생 회로를 제공하는 것을 그 목적으로 한다. 본 발명에서는 지연고정루프(Delay Locked Loop, DLL) 기술을 이용하여, 입력클럭에 비해 두 배 또는 그 이상의 주파수를 가지는 내부클럭을 생성한다. 입력클럭에 비해 두 배의 주파수를 가지는 내부클럭을 생성하기 위해서는 입력클럭을 제1, 제2 가변 지연부를 통해서 지연시켜 생성된 출력클럭을 반전시켜 피드백클럭을 생성하고, 피드백클럭과 입력클럭의 위상이 동일하도록 제어한다. 결과적으로 제1, 제2 가변 지연부의 지연량이 동일하다면 제1 가변 지연부의 출력클럭은 입력클럭과 90도의 위상차를 가지며, 제2 가변 지연부의 출력클럭은 입력클럭과 180도의 위상차를 가진다. 따라서 제1 가변 지연부의 출력클럭과 입력클럭을 배타적 논리합을 통해서 최종적인 내부클럭을 생성한다.
클럭생성회로, 지연고정루프(DLL), 가변 지연부, 주파수 변경, 지연라인

Description

클럭 발생 회로{CLOCK SIGNAL GENERATOR}
본 발명은 반도체 설계기술 관한 것으로서, 입력클럭의 주파수를 변경하여 내부클럭을 생성하는 기술에 관한 것이다.
반도체 장치 및 집적회로 등은 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 지속적으로 개선되어 왔다. 이러한 반도체 장치 및 집적회로는 동작속도를 향상시키고 효율적인 내부동작을 위하여 클럭(Clock)과 같은 기준 주기펄스신호(Periodic pulse signal)에 동기되어 동작한다. 일반적으로 반도체 장치 및 집적회로는 크게 조합논리회로(Combinational logic) 및 순차논리회로(Sequential logic)를 통해 구성되는데, 특히 순차논리회로(Sequential logic)는 각 단계별로 연산을 진행하기 위해 정해진 주파수로 펄싱하는 클럭(Clock)이 필요하다. 따라서 대부분의 반도체 장치 및 집적회로는 외부에서 공급되는 클럭 및 필요에 따라 내부에서 생성되는 내부 클럭을 통해서 동작한다.
외부에서 인가되는 클럭(Clock)을 반도체 장치 내부의 클럭 생성 회로를 이 용하여 필요한 주파수의 내부 클럭을 생성할 수 있는데, 일반적으로 위상고정루프(Phase Locked Loop, PLL)를 이용한 방식, 지연고정루프(Delay Locked Loop, DLL)를 이용한 방식, 클럭을 샘플링(Sampling)하는 방식, 'RC Phase Shifter'를 이용한 방식 등이 있다.
위상고정루프(Phase Locked Loop, PLL)를 이용한 기술은 지터(Jitter) 측면에서 가장 좋은 성능을 보이지만, 회로의 면적이 크며 전력 소모가 많은 단점이 있다. 또한, 클럭을 샘플링(Sampling)하는 기술은 듀티 사이클 지터(Duty cycle jitter)에 강한 측면이 있지만, 필요한 클럭의 주파수가 매우 높으며 제어회로가 복잡한 단점이 있다. 또한, 'RC Phase Shifter'를 이용한 기술은 디지털 신호를 아날로그 신호로 변환하여 처리해야 한다는 단점이 있다.
본 발명은 상기와 같은 기술적 과제를 해결하기 위해 제안된 것으로, 지연고정루프(Delay Locked Loop, DLL) 기술을 이용하여 구조가 매우 간단하며 지터(Jitter)가 작은 내부클럭을 생성할 수 있는 클럭 발생 회로를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부; 상기 입력클럭을 지연시키기 위해 서로 직렬로 연결된 다수의 가변 지연부; 상기 입력클럭과 상기 피드백클럭의 위상이 동일하도록 상기 위상 비교부의 출력신호에 응답하여 상기 다수의 가변 지연부의 지연량을 제어하기 위한 지연 제어부; 상기 다수의 가변 지연부 중 최종 지연단계의 가변 지연부의 출력클럭의 위상을 반전시켜 상기 피드백클럭을 생성하기 위한 위상 반전부; 및 상기 입력클럭 및 상기 다수의 가변 지연부의 출력클럭을 논리연산하여 다수의 내부클럭을 생성하기 위한 논리 조합부를 구비하는 클럭 발생 회로가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부; 상기 입력클럭을 지연시키기 위한 제1 가변 지연부; 상기 제1 가변 지연부의 출력클럭을 지연시키기 위한 제2 가변 지연부; 상기 입력클럭과 상기 피드백클럭의 위상이 동일하도록 상기 위상 비교부의 출력신호에 응답하여 상기 제1 및 제2 가변 지연부의 지연량을 제어하기 위한 지연 제어부; 상기 제2 가변 지연부의 출력클럭의 위상을 반전시켜 상기 피드백클럭을 생성하기 위한 위상 반전부; 및 상기 입력클럭과 상기 제1 가변 지연부의 출력클럭을 배타적 논리합하기 위한 논리 조합부를 구비하는 클럭 발생 회로가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부; 상기 입력클럭을 지연시키기 위한 제1 가변 지연부; 상기 제1 가변 지연부의 출력클럭을 지연시키기 위한 제2 가변 지연부; 상기 제2 가변 지연부의 출력클럭을 지연시키기 위한 제3 가변 지연부; 상기 제3 가변 지연부의 출력클럭을 지연시키기 위한 제4 가변 지연부; 상기 입력클럭과 상기 피드백클럭의 위상이 동일하도록 상기 위상 비교부의 출력신호에 응답하여 상기 제1 내지 제4 가변 지연부의 지연량을 제어하기 위한 지연 제어부; 상기 제4 가변 지연부의 출력클럭의 위상을 반전시켜 상기 피드백클럭을 생성하기 위한 위상 반전부; 상기 입력클럭과 상기 제1 가변 지연부의 출력클럭을 배타적 논리합하여 제1 내부클럭을 생성하기 위한 제1 논리 조합부; 상기 제2 가변 지연부의 출력클럭과 상기 제3 가변 지연부의 출력클럭을 배타적 논리합하여 제2 내부클럭을 생성하기 위한 제2 논리 조합부; 및 상기 제1 내부클럭과 상기 제2 내부클럭을 논리합하여 제3 내부클럭을 생성하기 위한 제3 논리 조합부를 구비하는 클럭 발생 회로가 제공된다.
본 발명에서는 지연고정루프(Delay Locked Loop, DLL) 기술을 이용하여, 입력클럭에 비해 두 배 또는 그 이상의 주파수를 가지는 내부클럭을 생성한다. 입력 클럭에 비해 두 배의 주파수를 가지는 내부클럭을 생성하기 위해서는 입력클럭을 제1, 제2 가변 지연부를 통해서 지연시켜 생성된 출력클럭을 반전시켜 피드백클럭을 생성하고, 피드백클럭과 입력클럭의 위상이 동일하도록 제어한다. 결과적으로 제1, 제2 가변 지연부의 지연량이 동일하다면 제1 가변 지연부의 출력클럭은 입력클럭과 90도의 위상차를 가지며, 제2 가변 지연부의 출력클럭은 입력클럭과 180도의 위상차를 가진다. 따라서 제1 가변 지연부의 출력클럭과 입력클럭을 배타적 논리합을 통해서 최종적인 내부클럭을 생성한다.
본 발명에 따른 클럭 발생 회로는 지연고정루프(Delay Locked Loop, DLL) 기술을 이용하여 구조가 매우 간단하며 지터(Jitter)가 작은 내부클럭을 생성할 수 있다. 따라서 전력소모 및 회로의 면적 측면에서 보다 유리하다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 기호 및 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 기호 및 부호가 전체회로에서 동일한 소자를 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 클럭(CLOCK, CLK)은 일정한 주기로 토글링(Toggling)을 하는 주기펄스신호(Periodic Pulse Signal)이다. 일반적으로 클럭은 라이징 에지(Rising Edge) 또는 폴링 에지(Falling Edge)를 기준으로 하여 내부회로 또는 내부신호의 활성화 시점 등을 결정하는데 사용되는데, 정클럭신호와 부클럭신호의 차동형태로 인가되어 사용되기도 한다.
도 1은 본 발명의 일 실시예에 따른 클럭 발생 회로의 구성도이다.
도 1을 참조하면 클럭 발생 회로는, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상을 비교하기 위한 위상 비교부(100)와, 입력클럭(CLK_IN)을 지연시키기 위한 제1 가변 지연부(200)와, 제1 가변 지연부(200)의 출력클럭(CLK_D1)을 지연시키기 위한 제2 가변 지연부(300)와, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상이 동일하도록 위상 비교부(100)의 출력신호(COUT)에 응답하여 제1, 제2 가변 지연부(200,300)의 지연량을 제어하기 위한 지연 제어부(400)와, 제2 가변 지연부(300)의 출력클럭(CLK_D2)의 위상을 반전시켜 피드백클럭(CLK_FB)을 생성하기 위한 위상 반전부(500)와, 입력클럭(CLK_IN)과 제1 가변 지연부(200)의 출력클럭(CLK_D1)을 배타적 논리합하여 내부클럭(CLK_OUT)을 생성하기 위한 논리 조합부(600)를 구비한다.
본 실시예에서 제1, 제2 가변 지연부(200,300)는 지연 제어부(400)에서 생성되는 제어신호(CTRL_1,CTRL_2)의 제어를 통해서 지연량이 조절되는데, 제1, 제2 가변 지연부(200,300)는 가변지연라인 등으로 구성될 수 있을 것이다. 여기에서 지연 제어부(400)는 제1 가변 지연부(200)의 지연량과 제2 가변 지연부(300)의 지연량이 동일하도록 제어한다. 지연 제어부(400)는 쉬프트 레지스터(Shift register) 등을 이용하여 구성될 수 있을 것이다. 또한, 위상 반전부(500)는 제2 가변 지연부(300)의 출력클럭(CLK_D2)을 입력으로 하는 인버터(INV)로 구성되어 위상을 반전 - 위상이 180도 변경됨 - 시켜 출력한다. 논리 조합부(600)는 입력클럭(CLK_IN)과 제1 가변 지연부(200)의 출력클럭(CLK_D1)을 입력으로 하는 배타적 논리합 수단(XOR)으로 구성되는데, 입력클럭(CLK_IN)과 제1 가변 지연부(200)의 출력클럭(CLK_D1)의 위상차가 90도 일 때 배타적 논리합 연산을 통해서 입력클럭(CLK_IN) 대비 2배의 주파수를 가지는 내부클럭(CLK_OUT)이 생성된다.
도 2는 도 1의 클럭 발생 회로의 동작을 나타낸 타이밍 다이어그램이다.
도 2의 타이밍 다이어그램을 참조하여, 상기와 같이 구성되는 클럭 발생 회로의 주요동작을 설명하면 다음과 같다.
우선, 제1 가변 지연부(200)는 입력클럭(CLK_IN)을 지연시키며, 제2 가변 지연부(300)는 제1 가변 지연부(200)의 출력클럭(CLK_D1)을 지연시키게 된다. 또한, 위상 반전부(500)는 제2 가변 지연부(300)의 출력클럭(CLK_D2)의 위상을 반전시켜 피드백클럭(CLK_FB)을 생성하게 된다.
위상 비교부(100)는 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상을 비교 하여 그 결과를 출력(COUT)하고, 지연 제어부(400)는 위상 비교부(100)의 비교결과에 따라 제1, 제2 가변 지연부(200,300)의 지연량을 제어한다. 즉, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상이 동일하도록 제1, 제2 가변 지연부(200,300)의 지연량을 조절하게 된다.
이때, 피드백클럭(CLK_FB)과 입력클럭(CLK_IN)의 위상이 동일하도록 제어되었다면, 도 2의 타이밍 다이어그램과 같은 신호의 파형이 나타나게 된다. 즉, 제1 가변 지연부(200)와 제2 가변 지연부(300)의 지연량은 동일하도록 제어되므로, 제1 가변 지연부(200)의 출력클럭(CLK_D1)은 입력클럭(CLK_IN)과 90도의 위상차이가 생기며, 제2 가변 지연부(300)의 출력클럭(CLK_D2)은 입력클럭(CLK_IN)과 180도의 위상차이가 생기게 된다.
따라서 입력클럭(CLK_IN)과 제1 가변 지연부(200)의 출력클럭(CLK_D1)을 논리 조합부(600)에서 배타적 논리합 연산을 수행하면, 최종적으로 생성되는 내부클럭(CLK_OUT)은 입력클럭(CLK_IN)에 비해 두 배의 주파수를 가지게 된다.
도 3은 본 발명의 다른 실시예에 따른 클럭 발생 회로의 구성도이다.
도 3을 참조하면 클럭 발생 회로는, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상을 비교하기 위한 위상 비교부(10)와, 입력클럭(CLK_IN)을 지연시키기 위한 제1 가변 지연부(20)와, 제1 가변 지연부(20)의 출력클럭(CLK_D1)을 지연시키기 위한 제2 가변 지연부(30)와, 제2 가변 지연부(30)의 출력클럭(CLK_D2)을 지연시키기 위한 제3 가변 지연부(21)와, 제3 가변 지연부(21)의 출력클럭(CLK_D3)을 지연시키 기 위한 제4 가변 지연부(31)와, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상이 동일하도록 위상 비교부(10)의 출력신호(COUT)에 응답하여 제1 내지 제4 가변 지연부(20,30,21,31)의 지연량을 제어하기 위한 지연 제어부(40)와, 제4 가변 지연부(31)의 출력클럭(CLK_D4)의 위상을 반전시켜 피드백클럭(CLK_FB)을 생성하기 위한 위상 반전부(50)와, 입력클럭(CLK_IN)과 제1 가변 지연부(20)의 출력클럭(CLK_D1)을 배타적 논리합하여 제1 내부클럭(CLK_OUT1)을 생성하기 위한 제1 논리 조합부(61)와, 제2 가변 지연부(30)의 출력클럭(CLK_D2)과 제3 가변 지연부(21)의 출력클럭(CLK_D3)을 배타적 논리합하여 제2 내부클럭(CLK_OUT2)을 생성하기 위한 제2 논리 조합부(62)와, 제1 내부클럭(CLK_OUT1)과 제2 내부클럭(CLK_OUT2)을 논리합하여 제3 내부클럭(CLK_OUT3)을 생성하기 위한 제3 논리 조합부(63)를 구비한다.
본 실시예에서 제1 내지 제4 가변 지연부(20,30,21,31)는 지연 제어부(40)에서 생성되는 제어신호(CTRL_1,CTRL_2,CTRL_3,CTRL_4)의 제어를 통해서 지연량이 조절되는데, 제1 내지 제4 가변 지연부(20,30,21,31)는 가변지연라인 등으로 구성될 수 있을 것이다. 여기에서 지연 제어부(40)는 제1 내지 제4 가변 지연부(20,30,21,31)의 지연량이 모두 동일하도록 제어한다. 지연 제어부(40)는 쉬프트 레지스터(Shift register) 등을 이용하여 구성될 수 있을 것이다. 또한, 위상 반전부(50)는 제4 가변 지연부(31)의 출력클럭(CLK_D4)을 입력으로 하는 인버터(INV)로 구성되어 위상을 반전 - 위상이 180도 변경됨 - 시켜 출력한다.
제1 논리 조합부(61)는 입력클럭(CLK_IN)과 제1 가변 지연부(20)의 출력클 럭(CLK_D1)을 입력으로 하는 제1 배타적 논리합 수단(XOR1)으로 구성되고, 제2 논리 조합부(62)는 제2 가변 지연부(30)의 출력클럭(CLK_D2)과 제3 가변 지연부(21)의 출력클럭(CLK_D3)을 입력으로 하는 제2 배타적 논리합 수단(XOR2)으로 구성되며, 제3 논리 조합부(63)는 제1 논리 조합부(61)의 출력신호(CLK_OUT1)와 제2 논리 조합부(62)의 출력신호(CLK_OUT2)를 입력으로 하는 논리합 수단(OR)으로 구성된다.
클럭 발생 회로는 입력클럭(CLK_IN)과 제1 가변 지연부(20)의 출력클럭(CLK_D1)의 위상차가 45도 일 때 제1 논리 조합부(61)의 배타적 논리합 연산을 통해서 입력클럭(CLK_IN) 대비 2배의 주파수를 가지는 제1 내부클럭(CLK_OUT1)이 생성되고, 입력클럭(CLK_IN)과 제2 가변 지연부(30)의 출력클럭(CLK_D2)의 위상차가 90도 이고, 제3 가변 지연부(21)의 출력클럭(CLK_D3)과는 위상차가 135도 일 때 제2 논리 조합부(62)의 배타적 논리합 연산을 통해서 입력클럭(CLK_IN) 대비 2배의 주파수를 가지는 제2 내부클럭(CLK_OUT2)이 생성되므로, 제1 내부클럭(CLK_OUT1)과 제2 내부클럭(CLK_OUT2)을 제3 논리 조합부(63)의 논리합 연산을 통해서 입력클럭(CLK_IN) 대비 4배의 주파수를 가지는 제3 내부클럭(CLK_OUT3)을 생성할 수 있다.
도 4는 도 3의 클럭 발생 회로의 동작을 나타낸 타이밍 다이어그램이다.
도 4의 타이밍 다이어그램을 참조하여, 상기와 같이 구성되는 클럭 발생 회로의 주요동작을 설명하면 다음과 같다.
우선, 제1 가변 지연부(20)는 입력클럭(CLK_IN)을 지연시키고, 제2 가변 지연부(30)는 제1 가변 지연부(20)의 출력클럭(CLK_D1)을 지연시키고, 제3 가변 지연 부(21)는 제2 가변 지연부(30)의 출력클럭(CLK_D2)을 지연시키며, 제4 가변 지연부(31)는 제3 가변 지연부(21)의 출력클럭(CLK_D3)을 지연시키게 된다. 또한, 위상 반전부(50)는 제4 가변 지연부(31)의 출력클럭(CLK_D4)의 위상을 반전시켜 피드백클럭(CLK_FB)을 생성하게 된다.
위상 비교부(10)는 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상을 비교하여 그 결과를 출력(COUT)하고, 지연 제어부(40)는 위상 비교부(10)의 비교결과에 따라 제1 내지 제4 가변 지연부(20,30,21,31)의 지연량을 제어한다. 즉, 입력클럭(CLK_IN)과 피드백클럭(CLK_FB)의 위상이 동일하도록 제1 내지 제4 가변 지연부(20,30,21,31)의 지연량을 모두 동일하게 조절하게 된다.
이때, 피드백클럭(CLK_FB)과 입력클럭(CLK_IN)의 위상이 동일하도록 제어되었다면, 도 4의 타이밍 다이어그램과 같은 신호의 파형이 나타나게 된다. 즉, 제1 내지 제4 가변 지연부(20,30,21,31)의 지연량이 모두 동일하도록 제어되므로, 제1 가변 지연부(20)의 출력클럭(CLK_D1)은 입력클럭(CLK_IN)과 45도의 위상차이가 생기고, 제2 가변 지연부(30)의 출력클럭(CLK_D2)은 입력클럭(CLK_IN)과 90도의 위상차이가 생기고, 제3 가변 지연부(21)의 출력클럭(CLK_D3)은 입력클럭(CLK_IN)과 135도의 위상차이가 생기며, 제4 가변 지연부(31)의 출력클럭(CLK_D4)은 입력클럭(CLK_IN)과 180의 위상차이가 생기게 된다.
따라서 입력클럭(CLK_IN)과 제1 가변 지연부(20)의 출력클럭(CLK_D1)을 제1 논리 조합부(61)에서 배타적 논리합 연산을 수행하여 생성된 제1 내부클럭(CLK_OUT1)은 입력클럭(CLK_IN)에 비해 두 배의 주파수를 가진다. 또한, 제2 가 변 지연부(30)의 출력클럭(CLK_D2)과 제3 가변 지연부(21)의 출력클럭(CLK_D3)을 제2 논리 조합부(62)에서 배타적 논리합 연산을 수행하여 생성된 제2 내부클럭(CLK_OUT2)은 입력클럭(CLK_IN)에 비해 두 배의 주파수를 가진다. 최종적으로 제1 내부클럭(CLK_OUT1)과 제2 내부클럭(CLK_OUT2)을 제3 논리 조합부(63)에서 논리합 연산을 수행하여 생성된 제3 내부클럭(CLK_OUT3)은 입력클럭(CLK_IN)에 비해 네 배의 주파수를 가지게 된다.
상술한 바와 같이 도 1 및 도 2의 실시예를 통해서 입력클럭을 이용하여 주파수가 다른 내부클럭을 생성하는 예를 보였다. 상술한 실시예에서는 입력클럭에 비해 두 배 및 네 배의 주파수를 가지는 내부클럭을 생성하는 예를 보였으나 가변 지연부의 수를 추가하여 다양한 주파수의 내부클럭을 생성할 수도 있을 것이다. 이를 위한 클럭 발생 회로는, 입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부와, 입력클럭을 지연시키기 위해 서로 직렬로 연결된 다수의 가변 지연부와, 입력클럭과 피드백클럭의 위상이 동일하도록 위상 비교부의 출력신호에 응답하여 다수의 가변 지연부의 지연량을 제어하기 위한 지연 제어부와, 다수의 가변 지연부 중 최종 지연단계의 가변 지연부의 출력클럭의 위상을 반전시켜 피드백클럭을 생성하기 위한 위상 반전부와, 입력클럭 및 다수의 가변 지연부의 출력클럭을 논리연산하여 다수의 내부클럭을 생성하기 위한 논리 조합부로 구성될 수 있을 것이다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 클럭 발생 회로의 구성도이다.
도 2는 도 1의 클럭 발생 회로의 동작을 나타낸 타이밍 다이어그램이다.
도 3은 본 발명의 다른 실시예에 따른 클럭 발생 회로의 구성도이다.
도 4는 도 3의 클럭 발생 회로의 동작을 나타낸 타이밍 다이어그램이다.
*도면의 주요 부분에 대한 부호의 설명
50, 500 : 위상 반전부
600 : 논리 조합부
61 : 제1 논리 조합부
62 : 제2 논리 조합부
63 : 제3 논리 조합부

Claims (16)

  1. 입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부;
    상기 입력클럭을 지연시키기 위해 서로 직렬로 연결된 다수의 가변 지연부;
    상기 입력클럭과 상기 피드백클럭의 위상이 동일하도록 상기 위상 비교부의 출력신호에 응답하여 상기 다수의 가변 지연부의 지연량을 제어하기 위한 지연 제어부;
    상기 다수의 가변 지연부 중 최종 지연단계의 가변 지연부의 출력클럭의 위상을 반전시켜 상기 피드백클럭을 생성하기 위한 위상 반전부; 및
    상기 입력클럭 및 상기 다수의 가변 지연부의 출력클럭을 논리연산하여 다수의 내부클럭을 생성하기 위한 논리 조합부
    를 구비하는 클럭 발생 회로.
  2. 제1항에 있어서,
    상기 다수의 가변 지연부는 가변지연라인을 포함하는 것을 특징으로 하는 클럭 발생 회로.
  3. 제1항에 있어서,
    상기 지연 제어부는 상기 다수의 가변 지연부의 지연량이 모두 동일하도록 제어하는 것을 특징으로 하는 클럭 발생 회로.
  4. 제1항에 있어서,
    상기 위상 반전부는,
    최종 지연단계의 가변 지연부의 출력클럭을 입력으로 하는 인버터를 포함하는 것을 특징으로 하는 클럭 발생 회로.
  5. 입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부;
    상기 입력클럭을 지연시키기 위한 제1 가변 지연부;
    상기 제1 가변 지연부의 출력클럭을 지연시키기 위한 제2 가변 지연부;
    상기 입력클럭과 상기 피드백클럭의 위상이 동일하도록 상기 위상 비교부의 출력신호에 응답하여 상기 제1 및 제2 가변 지연부의 지연량을 제어하기 위한 지연 제어부;
    상기 제2 가변 지연부의 출력클럭의 위상을 반전시켜 상기 피드백클럭을 생성하기 위한 위상 반전부; 및
    상기 입력클럭과 상기 제1 가변 지연부의 출력클럭을 배타적 논리합하여 내부클럭을 생성하기 위한 논리 조합부
    를 구비하는 클럭 발생 회로.
  6. 제5항에 있어서,
    상기 제1 및 제2 가변 지연부는 가변지연라인을 포함하는 것을 특징으로 하는 클럭 발생 회로.
  7. 제5항에 있어서,
    상기 지연 제어부는 상기 제1 가변 지연부의 지연량과 상기 제2 가변 지연부의 지연량이 동일하도록 제어하는 것을 특징으로 하는 클럭 발생 회로.
  8. 제5항에 있어서,
    상기 위상 반전부는,
    상기 제2 가변 지연부의 출력클럭을 입력으로 하는 인버터를 포함하는 것을 특징으로 하는 클럭 발생 회로.
  9. 제5항에 있어서,
    상기 논리 조합부는,
    상기 입력클럭과 상기 제1 가변 지연부의 출력클럭을 입력으로 하는 배타적 논리합 수단을 포함하는 것을 특징으로 하는 클럭 발생 회로.
  10. 입력클럭과 피드백클럭의 위상을 비교하기 위한 위상 비교부;
    상기 입력클럭을 지연시키기 위한 제1 가변 지연부;
    상기 제1 가변 지연부의 출력클럭을 지연시키기 위한 제2 가변 지연부;
    상기 제2 가변 지연부의 출력클럭을 지연시키기 위한 제3 가변 지연부;
    상기 제3 가변 지연부의 출력클럭을 지연시키기 위한 제4 가변 지연부;
    상기 입력클럭과 상기 피드백클럭의 위상이 동일하도록 상기 위상 비교부의 출력신호에 응답하여 상기 제1 내지 제4 가변 지연부의 지연량을 제어하기 위한 지연 제어부;
    상기 제4 가변 지연부의 출력클럭의 위상을 반전시켜 상기 피드백클럭을 생성하기 위한 위상 반전부;
    상기 입력클럭과 상기 제1 가변 지연부의 출력클럭을 배타적 논리합하여 제1 내부클럭을 생성하기 위한 제1 논리 조합부;
    상기 제2 가변 지연부의 출력클럭과 상기 제3 가변 지연부의 출력클럭을 배타적 논리합하여 제2 내부클럭을 생성하기 위한 제2 논리 조합부; 및
    상기 제1 내부클럭과 상기 제2 내부클럭을 논리합하여 제3 내부클럭을 생성 하기 위한 제3 논리 조합부
    를 구비하는 클럭 발생 회로.
  11. 제10항에 있어서,
    상기 제1 내지 제4 가변 지연부는 가변지연라인을 포함하는 것을 특징으로 하는 클럭 발생 회로.
  12. 제10항에 있어서,
    상기 지연 제어부는 상기 제1 내지 제4 가변 지연부의 지연량이 모두 동일하도록 제어하는 것을 특징으로 하는 클럭 발생 회로.
  13. 제10항에 있어서,
    상기 위상 반전부는,
    상기 제4 가변 지연부의 출력클럭을 입력으로 하는 인버터를 포함하는 것을 특징으로 하는 클럭 발생 회로.
  14. 제10항에 있어서,
    상기 제1 논리 조합부는,
    상기 입력클럭과 상기 제1 가변 지연부의 출력클럭을 입력으로 하는 제1 배타적 논리합 수단을 포함하는 것을 특징으로 하는 클럭 발생 회로.
  15. 제14항에 있어서,
    상기 제2 논리 조합부는,
    상기 제2 가변 지연부의 출력클럭과 상기 제3 가변 지연부의 출력클럭을 입력으로 하는 제2 배타적 논리합 수단을 포함하는 것을 특징으로 하는 클럭 발생 회로.
  16. 제15항에 있어서,
    상기 제3 논리 조합부는,
    상기 제1 논리 조합부의 출력신호와 상기 제2 논리 조합부의 출력신호를 입력으로 하는 논리합 수단을 포함하는 것을 특징으로 하는 클럭 발생 회로.
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