KR101252190B1

KR101252190B1 - 클럭 데이터 복원회로

Info

Publication number: KR101252190B1
Application number: KR1020110052450A
Authority: KR
Inventors: 도성근; 김종민; 김인수; 이현석; 김준석
Original assignee: (주)에이디테크놀로지
Priority date: 2011-05-31
Filing date: 2011-05-31
Publication date: 2013-04-05
Also published as: KR20120133685A

Abstract

클럭 데이터 복원회로가 개시된다. 본 발명의 클럭 데이터 복원회로는 외부로부터 기준 클럭이나 별도의 제어신호를 받지 않고도 스스로 입력신호로부터 클럭과 데이터를 복원할 수 있으며, 입력 데이터가 트레이닝(Training) 패턴이나 스크램블링 데이터와 같은 특정 패턴을 가질 것을 요구하지 않는다. 이를 위해, 클럭 데이터 복원회로는 입력신호로부터 입력신호의 주파수 정보를 획득하는 주파수 획득부를 구비한다. 주파수 획득부는 전압제어지연라인(VCDL: Voltage Controlled Delay Line)부와, 씨디티부(CDT: Coarse Delay Tracking)부 및 에프디티(FDT: Fine Delay Tracking)부를 구비하고, 별도의 스위치 조합에 의해 씨디티부와 에프디티부가 동작하면서 주파수를 획득한다. 특별히 전압제어지연라인부는 서로 다른 개수의 지연 셀을 구비한 복수 개의 지연라인을 구비하여 입력신호의 주파수에 효과적으로 대응할 수 있다.

Description

클럭 데이터 복원회로{Clock and Data Recovery Circuit}

본 발명은 클럭 데이터 복원회로(CDR: Clock and Data Recovery)에 관한 것으로서, 특별히 넓은 주파수 입력범위에 대하여 별도의 외부의 제어신호가 없더라도 동작할 수 있는 클럭 데이터 복원회로에 관한 것이다.

시스템들의 집적화 및 고속화 등의 이유로, 송신 장치는 기존의 병렬 전송방식보다 고속 직렬 통신방식을 요구한다. 일반적으로 고속 직렬 통신방식에 사용되는 표준들은 수백에서 수 기가(Giga) bps의 데이터 전송속도를 가지고 있으며, 별도의 클럭 신호를 전송하지 않고 데이터만이 전송되거나, 데이터에 클럭 신호에 대한 정보를 포함시켜 전송하게 된다.

따라서, 수신 장치는 송신 장치에서 전송된 데이터로부터 클럭 정보를 추출하고 이를 데이터와 동기시키는 클럭 데이터 복원회로(CDR:Clock and Data Recovery)를 필요로 한다.

종래의 일반적인 클럭 데이터 복원회로는 넓은 주파수 범위를 갖는 입력 신호로부터 클럭과 데이터를 추출하기 위해, 입력신호의 주파수에 대응하여 가변되는 주파수를 갖는 클럭이 필요하다. 일반적으로 넓은 주파수 범위를 갖는 입력신호에 대해 클럭을 제공하기 위해서는, 위상고정루프(PLL : Phase Locked Loop)가 필수적으로 사용되어야 한다.

도 1은 종래의 클럭 데이터 복원 회로로서, 클럭 데이터 복원회로(100)는 송신장치로부터 신호를 수신하는 복원회로부(10)와, 복원회로부(10)에게 주파수가 일정한 안정적인 클럭 정보를 제공하는 위상고정루프(PLL)(20)를 포함한다.

위상고정루프(20)는 외부 기준 클럭(External Ref. CLK)과 제어신호(N Control)를 입력받아 복원회로부(10)에 제공할 주파수 정보를 생성한다. 복원회로부(10)는 위상고정루프(20)가 제공하는 주파수 정보를 이용하여 송신장치가 전송하는 신호로부터 클럭(CLK)과 데이터(D[9:0])를 분리하여 추출한다.

도 1에 도시된 종래의 클럭 데이터 복원회로는, 입력 신호의 주파수와 무관하게 일정한 주파수를 갖는 기준 클럭을 이용한다. 따라서, 기준 클럭이 고정된 주파수를 가지므로, 입력 주파수의 변화에 대응하기 위해서는 외부의 제어신호를 별도로 입력받아 실제 내부 동작에 사용되는 클럭의 주파수를 가변하는 방법을 사용한다.

본 발명의 목적은 별도의 외부 기준 클럭 및 제어 신호 없이도 넓은 주파수 범위에서 동작할 수 있고, 통신 프로토콜에 무관하게 클럭 및 데이터를 복원할 수 있도록 하여 다양한 표준 규격에 적용 가능한 클럭 데이터 복원회로를 제공함에 있다.

상기 목적을 달성하기 위하여 입력신호로부터 클럭과 데이터를 복원하는 본 발명의 클럭 데이터 복원회로는, 주파수획득부와 위상고정루프부를 포함한다.

주파수 획득부는 제 1 노드와 그라운드 사이에 연결되는 커패시터; 서로 다른 개수의 지연 셀을 포함하는 복수 개의 전압제어지연라인으로 구성되며, 제 1 노드 전압인 제1 제어전압(VCN)을 High 단자로 피드백받고 고정된 값의 제 2 제어전압(Vmid)을 Lo 단자로 입력받아, 입력신호를 지연시켜 출력하는 전압제어지연라인부; 전압제어지연라인부의 출력과 제 1 노드 사이에 마련되어 커패시터를 방전시킴으로써 제1 제어전압(VCN)을 가변시켜 입력신호의 주파수의 근사치 값을 획득하는 씨디티(CDT)부; 전압제어지연라인부의 출력과 제 1 노드 사이에 마련되어 커패시터를 충전 또는 방전시킴으로써 제1 제어전압(VCN)을 가변시켜, 입력신호의 주파수를 정확하게 획득하는 에프디티(FDT)부; 씨디티부와 제 1 노드사이에 마련된 제 1 스위치; 및 에프디티부와 제 1 노드사이에 마련되고, 제 1 스위치가 오프(Off)되는 때에 온(On)되는 제 2 스위치를 포함한다.

위상고정루프부는 주파수획득부로부터 제1 제어전압(VCN)을 주파수 정보로 입력받아 입력 신호로부터 클럭과 데이터를 추출한다.

그리고, 상기 전압제어지연라인부는 서로 다른 개수의 지연 셀을 포함하는 복수 개의 전압제어지연라인을 포함한다. 이 경우, 상기 지연 셀의 지연 시간은 상기 전압제어지연라인 별로 다르게 설정되되, 상기 전압제어지연라인 각각에서의 전체 지연시간이 동일하도록 설정된다.

상기 레벨 설정부는, 상기 전압제어지연라인 중 하나를 선택적으로 동작시키는 동작신호를 출력하되, 상기 제1 제어전압(VCN)이 기 설정된 기준전압(Vmin)보다 작아지는 시점에서 다른 전압제어지연라인으로 주파수 획득 동작의 수행을 변경하는 것이 바람직하다.

위상고정루프부는 전압제어지연라인부와 동일한 갯수의 지연 셀을 구비하고 제1 제어전압(VCN)을 High 단자로 입력받는 전압제어발진부; 전압제어발진부의 출력신호에 따라 입력신호로부터 클럭과 데이터를 복원하여 출력하는 위상검출기; 위상검출기의 출력단에 연결되는 차지 펌프(Charge Pump); 제 2 제어전압을 전압제어발진부의 Lo 단자로 연결하여 전압제어발진기가 전압제어지연라인부와 동일한 지연 시간을 갖도록 하였다가, 제 2 스위치가 온(On) 되는 때에 차지펌프의 출력을 전압제어발진부의 Lo 단자로 스위칭하는 제3 스위치; 및 전압제어발진기의 Lo 단자에 연결된 루프 필터를 구비한다.

씨디티부는 전압제어지연라인부가 복수 개의 지연 셀 중에서 선택된 2개 노드에서 2개의 지연신호를 출력하고, 2개의 지연신호의 지연 차가 입력신호의 1 비트 시간의 정수배인 경우에, 제 1 스위치를 오프(Off)시킨다.

이러한 씨디티부는 전압제어지연라인부에서 2 개의 지연신호를 출력하는 단자에 연결되어, 2 개 지연신호 사이의 지연 차가 입력신호의 1 비트 시간의 정수배 인지 확인하는 위상주파수검출기; 및 위상주파수검출기의 출력에 따라 제 1 스위치를 제어하는 극성확인기; 및 제 1 스위치와 그라운드 사이에 연결되어 커패시터의 방전 경로부를 포함할 수 있다.

또한 주파수획득부는 기준전압과 제 1 노드 사이에 마련되어, 스위치 온(On)되는 때에 커패시터를 상기 기준전압으로 충전시킴으로써, 제1 제어전압을 기준전압으로 리셋시키는 리셋 스위치를 더 구비할 수 있다.

본 발명에 따른 클럭 데이터 복원회로는, 외부에서 별도로 입력되는 기준 클럭 및 제어 신호가 없더라도, 넓은 주파수 범위의 입력 신호로부터 클럭과 데이터를 자동으로 복구할 수 있다.

또한, 본 발명의 클럭 데이터 복원회로는, 입력 데이터가 트레이닝 패턴(Training pattern)이나 스크램블링 데이터와 같은 특정 패턴을 가질 것을 요구하지 않으므로 입력 신호의 패턴에 제한없이 주파수 획득이 가능하여, 범용 장치로 사용 가능하다.

또한, 주파수 획득 알고리즘을 통해 입력신호의 주파수를 획득하기 때문에, 클럭 및 데이터 복원까지의 속도가 매우 빠르다.

특히, 본 발명의 복원회로는 주파수 획득 범위가 서로 다른 복수 개의 지연라인을 가지는 구조를 채택함으로써, 낮은 이득을 가지고도 광범위한 입력 데이터의 주파수를 수용할 수 있다는 장점이 있다.

도 1은 종래의 클럭 데이터 복원 회로,
도 2는 본 발명의 클럭 데이터 복원회로,
도 3은 도 2의 전압제어지연라인부 및 전압제어발진부의 일례를 나타내는 도면,
도 4는 제1 내지 제3 전압제어지연라인의 일례를 나타내는 도면,
도 5는 제3 전압제어지연라인의 일례를 나타내는 회로도,
도 6은 제1 내지 제3 전압제어지연라인을 이용한 주파수 출력을 나타내는 도면,
도 7은 전압제어지연라인부의 동작 설명에 제공되는 타이밍도,
도 8은 도 2의 씨디티부(CDT)의 일 예를 도시한 도면,
도 9는 도 2의 에프디티부(FDT)의 일 예를 도시한 도면,
도 10은 도 2의 주파수 획득부의 동작 설명에 제공되는 타이밍도, 그리고
도 11은 복원된 클럭과 데이터의 일 예를 도시한 도면이다.

이하 도면을 참조하여 본 발명을 더욱 상세히 설명한다.

도 2를 참조하면, 본 발명의 클럭 데이터 복원회로(이하, 간단히 '복원회로'라 함)(200)는 외부로부터 입력되는 기준 클럭이나 기타 제어신호 없이 넓은 주파수 범위를 갖는 입력 신호로부터 클럭(CLK)과 데이터를 복원한다.

복원회로(200)로 입력되는 입력 신호(DATA)는 싱글(Single) 신호 또는 차동(Differential) 신호로서, 채널 인코딩을 통해 전달되는 의사난수열(PRBS: Pseudo Random Binary Sequence) 신호이다. 이하에서는 차동 신호가 입력되는 경우를 중심으로 설명한다.

도 2을 참조하면, 본 발명의 복원회로(200)는 지연고정루프(DLL: Delay Locked Loop) 방식으로 입력 신호(DATA)에서 클럭 주파수를 획득하는 주파수획득부(210)와, 데이터 복원을 위한 위상고정루프부(230)를 포함한다.

설명의 편리를 위해, 먼저 전체 구성을 살피면, 주파수획득부(210)는 전압제어지연라인부(VCDL: Voltage Controlled Delay Line)(211), 씨디티(CDT: Coarse Delay Tracking)부(213), 에프디티(FDT: Fine Delay Tracking)부(215), 제 1 스위치(SW-C), 제 2 스위치(SW-F), 커패시터(LF1) 및 리셋 스위치(SW-R)를 포함한다.

위상고정루프부(230)는 전압 제어 발진부(VCO: Voltage Controlled Oscillator)(231), 루프 필터(LF: Loop Filter)(233), 위상 검출기(PD: Phase Detector)(235), 제 1 차지 펌프(CP: Charge Pump)(237) 및 제3 스위치(SW-P)를 포함한다.

입력 신호(DATA)는 주파수획득부(210)와 위상고정루프부(230)로 동시에 입력된다. 이하에서는, 주파수획득부(210)를 먼저 설명한다.

주파수획득부(210)는 입력 신호(DATA)로부터 클럭 주파수를 획득한다. 클럭 주파수의 획득은 입력 신호(DATA)의 1 비트 시간(1Tb)에 대한 정보를 획득하는 것과 같고, 1 비트 시간(1Tb) 정보는 입력 신호(DATA)에 대하여 다양한 지연 시간을 갖는 복수 개의 지연 신호를 생성하여 구할 수 있다. 실시 예에 따라, 주파수획득부(210)는 입력 신호(DATA)의 1 비트 시간의 정수 배(n)에 해당하는 시간 정보를 이용할 수도 있으나, 아래에서는 1 Tb 정보를 구하는 것을 중심으로 설명한다.

전압제어지연라인부(211)는 입력 신호(DATA)를 입력받으며 레벨 설정부(217)로부터 인에이블 신호(EN)를 입력받는다. 씨디티부(213)의 입력단과 에프디티부(215)의 입력단은 전압제어지연라인부(211)의 출력단에 병렬로 연결되어 전압제어지연라인부(211)의 출력신호를 입력받는다. 제 1 스위치(SW-C)는 씨디티부(213)의 출력단과 제 1 노드(a) 사이에 연결되고, 제 2 스위치(SW-F)는 에프디티부(215)의 출력단과 제 1 노드(a) 사이에 연결된다. 커패시터(LF1)는 용량성 루프 필터(Loop Filter)의 하나로서 제 1 노드(a)와 그라운드(GND) 사이에 연결되고, 리셋 스위치(SW-R)는 제 1 노드(a)와 전원전압(VDD) 사이에 연결된다. 제 1 노드(a)의 전압인 제1 제어전압(VCN)은 전압제어지연라인부(211)의 High 단자와 레벨 설정부(217)로 피드백(Feedback)될 뿐만 아니라, 주파수획득부(210)의 최종 출력신호가 되어 위상고정루프부(230)의 전압제어발진부(231)로 입력된다. 제 1 스위치(SW-C)와 제 2 스위치(SW-F)는 아래에서 설명되는 주파수 근사치 감지신호(C_LOCK)에 의해 제어된다. 여기서, 당연히 전원전압(VDD)을 대신하는 다른 별도의 기준 전압이 리셋 스위치(SW-R)의 일단에 연결될 수 있으나, 이하에서는 전원전압(VDD)이 연결된 것을 기준으로 설명한다.

전압제어지연라인부(211)와 씨디티부(213)로 연결되는 피드백 구조가 입력 신호(DATA)로부터 주파수의 근사치 정보를 먼저 획득하면, 전압제어지연라인부(211)와 에프디티부(215)로 연결되는 피드백 구조가 근사치 보다 정확한 주파수 정보를 획득하고 그 획득된 주파수 정보를 유지한다.

앞서 설명한 바와 같이, 1 비트 시간(1Tb) 정보는 입력 신호(DATA)에 대하여 다양한 지연 시간을 갖는 복수 개의 지연 신호를 생성하여 구할 수 있으며, 전압제어지연라인부(211)가 그 복수 개의 지연 신호를 생성한다. 다만, 본 발명의 전압제어지연라인부(211)는 하나가 아닌 복수 개의 전압제어지연라인(VCDL)을 포함하며, 각 전압제어지연라인은 서로 다른 개수의 지연 셀(Delay Cell)을 포함하게 된다. 각 전압제어지연라인은 개별적으로 씨디티부(213)와 함께 피드백 구조를 형성하면서 입력 신호(DATA)로부터 주파수의 근사치 정보를 획득할 수 있도록 설계된다. 다만, 각 전압제어지연라인은 그 지연구조의 차이로 인하여 획득할 수 있는 입력 신호의 주파수 범위가 다르게 되며, 따라서 보다 광범위한 입력신호의 주파수를 획득할 수 있게 된다.

도 3에 도시된 전압제어지연라인부(211)는 3 개의 지연 라인(VCDL)을 구비한 예이며, 앞서 설명한 바와 같이 이에 한정되지 아니한다. 도 3에는 아래에서 설명되는 것처럼 전압제어지연라인부(211)와 동일한 지연 구조를 가지는 전압제어발진부(231)를 함께 도시하고 있으며, 전압제어발진부(231)에 대하여는 아래에서 따로 설명한다.

도 3을 참조하면, 전압제어지연라인부(211)는 3개의 지연라인, 즉 제1 전압제어지연라인(310), 제2 전압제어지연라인(320) 및 제3 전압제어지연라인(330)을 구비한 예이다. 제1 전압제어지연라인(310)은 5 개의 제1 지연회로부(311)를 구비하며, 제2 전압제어지연라인(320)은 5 개의 제2 지연회로부(321)를 구비하고, 제3 전압제어지연라인(330)은 5 개의 제3 지연회로부(331)를 구비한다.

그리고 도 4에서와 같이, 제1 지연회로부(311)는 하나의 지연 셀(401)을 구비하고, 제2 지연회로부(321)는 두 개의 지연 셀(403)을 구비하며, 제3 지연회로부(331)는 세 개의 지연 셀(405)을 구비함으로써, 최종적으로 제1 내지 제3 전압제어지연라인(310, 320, 330)은 서로 다른 개수의 지연 셀을 포함하게 되어 서로 다른 지연 구조를 가지게 된다.

각 전압제어지연라인(310, 320, 330)의 지연시간은 전체적으로 동일한 지연시간을 갖도록 설정되며, 예컨대 두 개의 지연회로부(311, 321, 331)가 1 Tb 시간 지연을 가지도록 설정된다. 따라서, 제1 지연회로부(311)에 포함된 하나의 지연 셀(401)은 Tb/2 의 지연시간을 가짐으로써, 두 개의 제1 지연회로부(311)가 1 Tb의 지연시간을 가지도록 설계된다. 또한, 제2 지연회로부(321)는 두 개의 지연 셀(403)이 Tb/2 의 지연시간을 가짐으로써, 제2 지연회로부(321)의 각 지연 셀(403)은 Tb/4의 지연시간을 가지도록 설계된다. 마찬가지로, 제3 지연회로부(331)는 세 개의 지연 셀(405)이 Tb/2 의 지연시간을 가짐으로써, 제3 지연회로부(331)의 각 지연 셀(405)은 Tb/6의 지연시간을 가지도록 설계된다.

각 전압제어지연라인(310, 320, 330)은 개별적으로 씨디티부(213)와 함께 주파수 근사치 정보를 획득할 수 있도록 설계되며, 다만 레벨 설정부(217)가 제공하는 동작신호(EN)에 의해 제1 내지 제3 전압제어지연라인(310, 320, 330)이 중 하나만이 선택적으로 주파수 근사치 획득 동작을 수행하도록 제어되며, 동시에 같이 동작하지 아니한다. 예컨대, 제3 전압제어지연라인(330)가 동작 중인 경우라면 전압제어지연라인부(211)는 실질적으로 제3 전압제어지연라인(330)만 동작 중인것이 되므로, 도 5에서처럼 전압제어지연라인부(211)를 대신하여 등가적으로 제3 전압제어지연라인(330)만을 도시할 수 있다.

전압제어지연라인부(211)의 각 전압제어지연라인(310, 320, 330)은 레벨 설정부(217)의 제어에 따라 순차적으로 또는 임의적으로 번갈아가며 주파수 근사치 정보를 획득할 때까지 동작하게 된다. 그 제어 알고리즘도 다양하게 할 수 있을 것이다. 아래의 도 10에 도시된 예는, 제1 내지 제3 전압제어지연라인(310, 320, 330)이 순차적으로 동작하도록 제어된 예이다. 이하에서 문장 중에 전압제어지연라인부(211)의 동작으로 설명되더라도, 실질적으로는 제1 내지 제3 전압제어지연라인(330) 중 어느 하나가 동작하는 것이 된다.

전압제어지연라인부(211)는 전압제어지연라인의 개수, 각 전압제어지연라인당 지연회로부의 개수, 지연회로부당 지연 셀의 개수 또는 지연 셀당 지연 시간을 변경함으로써 도 3 및 도 4에 도시된 예와 다른 구성을 가질 수 있다. 그 설계의 핵심은 개별 전압제어지연라인이 획득할 수 있는 입력신호의 주파수 범위가 될 것이다.

각 전압제어지연라인(310, 320, 330)은 서로 다른 지연 시간구조를 가지기 때문에, 각 전압제어지연라인(310, 320, 330)이 입력신호로부터 획득할 수 있는 주파수 범위가 다르며, 그 제1 내지 제3 전압제어지연라인(310, 320, 330)의 출력 주파수 범위는 도 6과 같다.

도 6의 그래프의 가로축은 아래에서 설명될 제1 제어전압(VCN)의 크기이고, 세로 축은 출력되는 지연신호의 주파수이다. 그래프의 기울기는 전압제어지연라인부(211)의 이득(Kvco)으로 표현된다. 이때 F1은 제1 전압제어지연라인(310)을 이용한 출력 주파수이고, F2는 제2 전압제어지연라인(320)을 이용한 출력 주파수이다. 그리고, F3는 제3 전압제어지연라인(330)을 이용한 출력 주파수를 나타낸다. 이와 같이 제1 내지 제3 전압제어지연라인(330)에서의 출력 주파수가 다른 것은 각각의 전압제어지연라인이 다른 개수의 지연 셀을 이용한 지연 회로부로 구성되기 때문이다. 즉, 제1 전압제어지연라인(310)은 가장 적은 개수의 지연 셀(401)을 이용하기 때문에 가장 높은 주파수를 출력하고, 제3 전압제어지연라인(330)은 가장 많은 개수의 지연 셀(405)을 이용하기 때문에 가장 낮은 주파수를 출력한다.

전압제어지연라인부(211)의 각 전압제어지연라인(310, 320, 330)은 지연 셀 구조에 기초하여 입력 신호(DATA)를 다양한 크기로 지연시킨 복수 개의 지연신호를 출력하며, 각 전압제어지연라인(310, 320, 330)의 지연은 High 단자로 입력되는 제1 제어전압(VCN)와, Lo 단자로 입력되는 제 2 제어전압(Vmid)에 의해 결정된다.

여기서, 전압제어지연라인부(211)의 Lo 단자는 낮은 이득을 가지고 정밀 튜닝(Fine Tunning)을 위한 제어전압을 입력받는 단자이고, High 단자는 높은 이득을 가지고 정밀하지 않는 넓은 범위에 대한 튜닝(Coarse Tunning)을 위한 제어전압을 입력받는 단자이다.

또한, 제 2 제어전압(Vmid)은 고정된 값이지만, 제1 제어전압(VCN)은 주파수획득부(210)의 최종 출력으로서 제 1 노드(a)의 전압이 피드백된 것이다. 제1 제어전압(VCN)은 주파수획득부(210)가 현재 획득한 입력신호(DATA)의 주파수 정보를 피드백하기 때문에 원하는 1 Tb 정보를 획득할 때까지 변경된다. 제1 제어전압(VCN)과 제 2 제어전압(Vmid)에 의해, 전압제어지연라인부(211)의 각 전압제어지연라인(310, 320, 330)은 도 7과 같이 입력 신호(DATA)를 일정시간으로 지연시킨 제1 지연신호(D1)와, 제1 지연신호(D1)을 다시 1 비트 시간(1Tb)만큼 지연 시키고(D2) 반전시킨 제2 반전지연신호(D2B)를 최종 출력하도록 제어된다.

그리고, 전압제어지연라인부(211)의 EN 단자로는 제1 내지 제3 전압제어지연라인(310, 320, 330) 중에서 어느 하나의 전압제어지연라인을 선택적으로 동작시키는 전압제어지연라인 동작신호를 레벨 설정부(217)로부터 인가받는다. 레벨 설정부(217)는 제1 제어전압(VCN)과 기 설정된 기준전압(Vmin)을 비교하여, 제1 제어전압(VCN)이 기준전압(Vmin)까지 하강하였을 경우에 지연 셀을 더 많이 포함하는 전압제어지연라인을 동작시키기 위한 동작신호를 생성한다. 여기서, 기준전압(Vmin)은 제1 제어전압(VCN)의 유효범위의 최소값이 바람직하다. 이 경우, 제1 제어전압(VCN)이 기준전압(Vmin)까지 하강한 것은 해당 전압제어지연라인으로 입력신호의 주파수 근사치 정보를 획득하지 못한 것이 된다.

실시 예와 같이 제1 내지 제3 전압제어지연라인(310,320,330)의 동작을 위해서, 레벨 설정부(217)는 아래의 [표 1]과 같은 제 1 내지 제 3 동작신호(S1 내지 S3)을 생성할 수 있다.

	동작신호			동작 스테이지
	S1	S2	S3	동작 스테이지
초기 동작신호	H	L	L	제1 전압제어지연라인
1차 리셋	L	H	L	제2 전압제어지연라인
2차 리셋	L	L	H	제3 전압제어지연라인

[표 1]에서와 같은 동작신호에 의해서, 레벨 설정부(217)는 최초 제1 전압제어지연라인(310)을 동작시키고, 1차 리셋(reset)과 동시에 제 2 동작신호(S2)를 생성하여 제2 전압제어지연라인(320)을 동작시킬 수 있다. 그리고, 2차 리셋과 동시에 제 3 동작신호(S3)를 생성하여 제3 전압제어지연라인(330)을 동작시킨다.

실시 예에 따라, 전압제어지연라인부(211)의 각 전압제어지연라인(310, 320, 330)이 출력하는 지연신호는 반드시 제1 지연신호(D1)와, 제2 반전지연신호(D2B)에 한정되지 아니하며, 1 비트 시간의 정수배를 획득하는데 기여할 수 있는 지연신호의 조합이면 어떠한 조합도 가능하다. 예컨대, 전압제어지연라인부(211)는 제1 지연신호(D1)과, 제1 지연신호(D1)을 다시 1 비트 시간(1Tb)만큼 지연시킨 제 2 지연신호(D2)를 씨디티부(213)와 에프디티부(215)로 출력할 수 있다. 제1 지연신호와 제 2 지연신호(D2)의 라이징 에지(Rising Edge)가 겹치도록 설정함으로써, 2 Tb를 획득할 수 있기 때문이다.

제 1 및 제 2 제어전압(VCN, Vmid)은 아래에서 설명될 위상고정루프부(230)의 전압제어발진부(231)가 전압제어지연라인부(211)와 동일한 지연 시간을 갖도록 제어한다. 제1 제어전압(VCN)에 대하여는 아래에서 다시 설명한다.

씨디티부(213) 및 그 피드백 구조는 제 1 스위치(SW-C)가 온(On) 되는 때에 동작하여 전압제어지연라인부(211)의 출력신호(D1, D2B)를 이용하여 주파수의 근사치를 획득하고, 에프디티부(215)는 제 2 스위치(SW-F)가 온(On) 되는 때에 동작하여 전압제어지연라인부(211)의 출력신호(D1, D2B)를 이용하여 정밀한 주파수를 획득하고 유지한다.

제 1 스위치(SW-C)는 주파수 근사치 감지신호(C_LOCK)가 논리 로우(Low)인 때에 동작하고 제 2 스위치(SW-F)는 주파수 근사치 감지신호(C_LOCK)가 논리 하이(High)인 때에 동작하므로, 씨디티부(213)와 에프디티부(215)는 동시에 동작하지 아니한다. 씨디티부(213) 또는 에프디티부(215)와 연결된 제 1 노드(a)의 전압이 제1 제어전압(VCN)이 되며, 위상고정루프부(230)의 전압제어발진부(231)로 입력된다. 제 1 스위치(SW-C)와 제 2 스위치(SW-F)가 반드시 하나의 주파수 근사치 감지신호(C_LOCK)에 의해 동작하는 것은 아니다. 예컨대, 제 1 스위치(SW-C)는 주파수 근사치 감지신호(C_LOCK)와 논리 반전된 다른 신호(POL 신호)가 논리 하이인 때에 동작하도록 설계될 수 있다.

도 8에 예시적으로 제시된 씨디티부(213)는 위상 주파수 검출기(PFD: Phase Frequency Detector)(501)와, 극성 확인기(Polarity Checker)(503)와, 방전 경로(505)를 포함한다.

위상 주파수 검출기(501)는 제1 지연신호(D1)와 제2 반전지연신호(D2B)의 가장 인접한 라이징 에지(Rising Edge)의 시간 차이를 검출한다. 위상 주파수 검출기(501)의 출력신호 UP은 제1 지연신호(D1)의 라이징 에지에 펄스를 출력하고, 출력신호 DN은 제2 반전지연신호(D2B)가 제1 지연신호(D1)보다 위상이 앞서는 동안 논리 하이를 유지하는 펄스를 출력한다. 따라서 DN의 펄스 폭이 UP의 펄스 폭보다 크도록 설정된다.

극성 확인기(503)는 위상 주파수 검출기(501)의 출력(UP, DN)의 펄스 폭을 비교하여 제1 지연신호(D1)와 제2 반전지연신호 사이의 지연차이가 1 비트 시간(1Tb)를 근사 추적한다. POL 신호는 일반 상태에서 논리 하이를 유지하여 제 1 스위치(SW-C)를 온(On)시키다가, DN 펄스의 폭이 UP 보다 작아지는 시점에 논리 로우로 변경되어 제 1 스위치(SW-C)를 오프(Off) 시킨다. 방전경로부(505)는 제 1 스위치(SW-C)와 그라운드 사이에 연결되어 커패시터(LF1)의 방전 경로를 형성하며, POL 신호에 의해 제 1 스위치(SW-C)가 온(On) 되어 있는 동안에 커패시터(LF1)는 계속 방전하게 되고 제1 제어전압(VCN)은 계속 낮아진다.

도 9를 참조하면, 에프디티부(215)는 윈도우 생성기(Window Generator)(601)와, 위상 검출기(PD: Phase Detector)(603)와, 커패시터(LF1)를 충전/방전 시키는 제2 차지 펌프(605)를 포함한다. 그리고, 도 9의 타이밍 도는 제1 지연신호(D1)와 제2 반전지연신호(D2B) 사이의 지연 시간이 1Tb에 가까워진 상태, 즉 복원회로(200)가 고정(Lock)된 상태에 가까운 것을 나타낸다. 에프디티부(215)는 커패시터(LF1)를 충방전 제어하여 제 1 노드(a)의 제1 제어전압(VCN)이 제1 지연신호(D1)과 제2 반전지연신호(D2B) 사이의 지연 차가 1 Tb를 유지하도록 한다.

윈도우 생성기(601)는 제1 지연신호(D1)와 제2 반전지연신호(D2B)를 지연시킨 신호(DD_D1, DD_D2B)를 위상 검출기(603)로 출력함과 동시에, 제1 지연신호(D1)와 제2 반전지연신호(D2B)가 모두 논리 하이(High)인 시점에서 논리 하이가 되는 윈도우 펄스 신호(WDW)를 위상 검출기(603)의 인에이블(Enable) 단자(EN)로 출력한다. 도 9의 타이밍 도는 제1 지연신호(D1)와 제2 반전지연신호(D2B) 사이의 지연 시간이 1Tb에 가까워진 상태, 즉 본 발명의 클럭 주파수 복원회로(200)가 거의 고정된(Lock) 상태에서 도시된 것이다.

도 9의 타이밍 도를 예로서 설명하면, 위상 검출기(603)는 윈도우 펄스 신호(WDW)가 생성되는, 즉 윈도우 펄스 신호(WDW)가 논리 하이인 구간 동안 제1 지연신호(D1)와 제2 반전지연신호(D2B)를 지연시킨 신호(DD_D1, DD_D2B)의 라이징 에지가 존재하는 시점에만 동작하도록 제어된다.

위상 검출기(603)는 제1 지연신호(D1)와 제2 반전지연신호(D2B)의 가장 인접한 라이징 에지(Rising Edge)의 시간 차이를 검출한다. 위상 주파수 검출기(603)의 출력신호 UP은 제1 지연신호(D1)의 라이징 에지에 펄스를 출력하고, 출력신호 DN은 제2 반전지연신호(D2B)가 제1 지연신호(D1)보다 위상이 앞서는 동안 논리 하이를 유지하는 펄스를 출력한다.

제2 차지 펌프(605)는 위상 검출기(603)의 출력신호 UP과 DN에 따라 커패시터(LF1)를 충전/방전시킴으로써, 제 1 노드(a)의 제1 제어전압(VCN)이 제1 지연신호(D1)과 제2 반전지연신호(D2B) 사이의 지연 차가 1 Tb를 유지하도록 한다.

이하에서는 도 10을 참조하여 주파수획득부(210)의 전체 동작을 설명한다. 먼저, 리셋 스위치(SW-R)가 온 되어 복원회로(200)가 리셋 되면, 제 1 노드(a)에 연결된 커패시터(LF1)는 전원전압(VDD)으로 충전된다. 리셋 스위치(SW-R)는 리셋 신호에 의해 동작하며, 리셋 신호는 본 발명의 복원회로(200)가 파워 온(Power On)되어 동작을 개시한 때, 또는 기타 다른 알고리즘에 의해 필요한 때에 생성될 수 있다.

온(On)된 리셋 스위치(SW-R)가 다시 오프된 시점에서의 커패시터(LF1)에 충전된 전압의 크기는 전원전압(VDD)과 같으므로, 초기 제1 제어전압(VCN)은 커패시터(LF1)에 충전된 전원전압(VDD)과 같다. 이때의 POL 신호는 논리 하이(High) 이므로, 제 1 스위치(SW-C)는 온 상태이고 제 1 노드(a)에는 씨디티부(213)가 연결된다.

제 1 스위치(SW-C)가 온 되고 씨디티부(213)가 제 1 노드(a)에 연결되면, 제1 제어전압(VCN)은 씨디티부(213)의 방전경로부(505)에 의해 풀 다운 되면서 방전하여 최대값(Vmax)에서 점점 작아진다. 제1 제어전압(VCN)은 전압제어지연라인부(211)의 High 단자로 피드백되고 제1 제어전압(VCN)은 점점 작아지므로, 제1 제어전압(VCN)에 의해 전압제어지연라인부(211)가 출력하는 제1 지연신호(D1)와 제2 반전지연신호(D2B) 사이의 지연 차는 점점 커진다.

그리고 제1 제어전압(VCN)이 기준전압(Vmin)까지 작아질 경우에, 레벨 설정부(217)는 동작신호를 제 1 동작신호(S1)에서 제2 전압제어지연라인 동작신호(S2)로 변경한다. 그리고, 복원회로(200)는 전체가 리셋(reset)된다.

제 2 동작신호(S2)의 인가에 따라서, 제2 전압제어지연라인(320)은 주파수 획득 동작을 수행한다.

마찬가지로 제2 전압제어지연라인(320)은 주파수 획득 동작의 수행 중에 제1 제어전압(VCN)이 기준전압(Vmin)까지 내려갈 경우에, 레벨 설정부(217)는 동작신호를 제 3 동작신호(S3)로 변경한다. 제 3 동작신호(S3)에 의해서 제3 전압제어지연라인(330)은 주파수 획득 동작을 수행한다.

주파수 근사치 감지 신호(C_LOCK)는 CDT 구간 내에서 논리 로우를 유지한다. CDT 구간 내에서 위상 주파수 검출기(501)의 DN 출력의 펄스 폭이 UP 출력보다 큰 상태를 유지하므로, POL 신호는 논리 하이를 유지한다. POL 신호와 주파수 근사치 감지 신호(C_LOCK)는 상호 논리 반전된 관계임을 알 수 있다.

도 10에서는 제1 전압제어지연라인(310)부터 제3 전압제어지연라인(330)까지 모두 사용하여 주파수 획득 동작을 수행하는 예를 보이고 있으나, 제1 전압제어지연라인(310) 동작 중에 제1 제어전압(VCN)이 기준전압(Vmin)까지 내려가지 않고 주파수 근사치 감지 신호(C_LOCK)가 논리 하이로 변경된다면, 즉 제1 지연신호(D1)와 제2 반전지연신호(D2B) 사이의 지연 차가 1 Tb에 근사한다면, 제2 전압제어지연라인(320)의 동작없이 다음의 FDT 구간이 수행될 것이다.

제1 지연신호(D1)와 제2 반전지연신호(D2B) 사이의 지연 차가 1 Tb 보다 커지는 순간, 씨디티부(213)의 위상 주파수 검출기(501)의 DN 출력의 펄스 폭이 UP 출력의 펄스 폭 보다 작아지게 되고 극성 확인기(503)의 출력인 POL 신호는 논리 로우로 변경된다. POL 신호가 논리 로우로 변경되면서 제 1 스위치(SW-C)는 오프 되고, 제 2 스위치(SW-F)는 주파수 근사치 감지 신호(C_LOCK)에 의해 온 된다.

따라서 제 1 노드(a)는 에프디티부(215)에 연결되고, 제1 제어전압(VCN)은 에프디티부(215)와 전압제어지연라인부(211)의 피드백 구조에 의해 결정된다.

에프디티부(215)는 제1 지연신호(D1)와 제2 반전지연신호(D2B) 사이의 지연 차가 1 Tb가 되도록 정밀하게 주파수를 획득하고 유지한다.

먼저, 에프디티부(215)의 제2 차지 펌프(605)는 제1 지연신호(D1)와 제2 반전지연신호(D2B) 사이의 지연 차가 1 Tb가 되도록 커패시터(LF1)를 다시 충전시켜 제1 제어전압(VCN)을 높이게 된다. 그리고, 제1 지연신호(D1)와 제2 반전지연신호(D2B) 사이의 지연 차가 1 Tb가 되면, 에프디티부(215)의 제2 차지 펌프(605)는 커패시터(LF1)의 충전 전압, 즉 제1 제어전압(VCN)을 일정하게 유지한다.

이와 같이 씨디티부(213)와 에프디티부(215)의 동작에 의해, 주파수획득부(210)는 입력 신호(DATA)에 대한 제1 지연신호(D1)와 제 2 지연신호(D2B) 사이의 지연시간이 1 비트 시간(1Tb)이 되도록 하는 제1 제어전압(VCN)을 최종 출력하게 된다.

제1 제어전압(VCN)은 입력신호(DATA)의 주파수 정보를 포함하고 있으며, 종래의 클럭 데이터 복원회로(100)의 위상고정루프(20)가 생성하는 클럭정보에 해당한다. 다시 말해, 본 발명의 클럭 데이터 복원회로(200)는 외부의 제어신호나 기준 클럭 없이도 동작하게 된다.

위상고정루프부(230)는, 앞서 언급한 바와 같이, 전압 제어 발진기(VCO)(231), 루프 필터(LF)(233), 위상 검출기(PD)(235), 제 1 차지 펌프(CP)(237) 및 제3 스위치(SW-P)를 포함한다.

입력 신호(DATA)는 위상검출기(235)로 입력되고, 위상검출기(235)의 출력은 제 1 차지 펌프(237)로 입력된다. 루프 필터(233)는 전압제어발진부(231)의 Lo 단자와 그라운드(GND) 사이에 연결되고, 제3 스위치(SW-P)는 전압제어발진부(231)의 Lo 단자를 제 1 차지 펌프(237)의 출력단과 제 2 기준전압(Vmid) 중 하나에 연결한다. 제3 스위치(SW-P)는 주파수 근사치 감지 신호(C_LOCK)에 의해 제어되어, 주파수 근사치 감지 신호(C_LOCK)가 논리 하이가 되면 전압제어발진부(231)의 Lo 단자를 제 1 차지 펌프(237)의 출력단에 연결한다.

전압제어발진부(231)는 전압제어지연라인부(211)와 제1 제어전압(VCN) 및 레벨 설정부(217)의 출력인 제1 내지 제3 동작신호를 공유하며, CDT 구간 동안 전압제어발진부(231)의 Low 단자로 제 2 제어전압(Vmid)이 동일하게 입력된다.

또한, 전압제어발진부(231)는 전압제어지연라인부(211)와 동일한 형태로 구성된다. 즉, 도 3에서와 같이, 전압제어발진부(231)는 제1 내지 제3 전압제어발진기(340, 350, 360)으로 구성되고, 제1 내지 제3 전압제어발진기(340, 350, 360)은 각각 제 1 내지 제 3 지연 회로부(341, 351, 361)들을 포함한다. 이때, 제1 내지 제3 전압제어발진기(340, 350, 360) 각각의 지연구조는 제1 내지 제3 전압제어지연라인(310, 320, 330)과 동일한 지연구조를 갖는다.

또한, 전압제어발진부(231)는 전압제어지연라인부(211)와 동일한 동작신호(S1 내지 S3)에 의해서 전압제어지연라인부(211)에서 동작하는 전압제어지연라인과 같은 지연 구조의 전압제어발진기가 동작한다. 즉, 제 1 동작신호(S1)에 의해, 제1 전압제어지연라인(310)과 제1 전압제어발진기(340)가 동작한다. 그리고, 제 2 동작신호(S2)에 의해 제2 전압제어지연라인(320)과 제2 전압제어발진기(350)가 동작하고, 제 3 동작신호(S3)에 의해 제3 전압제어지연라인(330)과 제3 전압제어발진기(360)가 동작한다.

이처럼, CDT 구간 동안, 각 전압제어발진기(340, 350, 360)에는 제1 제어전압(VCN)과 제 2 제어전압(Vmid) 및 동작신호(S1 내지 S3)가 동일하게 입력되고 동일한 지연구조를 가지기 때문에, 전압제어지연라인부(211)가 입력신호의 1Tb 시간 정보를 획득한 순간에 전압제어발진기(340, 350, 360)로 입력되는 제1 제어전압(VCN) 및 제2 제어전압(Vmid)은 주파수 획득부(210)가 최종적으로 제공하는 입력신호의 주파수 정보가 된다. 다시 말해, 전압제어발진부(231)는 제1 지연신호(D1)와 제2 반전지연신호(D2B) 사이의 지연 시간차를 1 Tb로 제어하는 제1 제어전압(VCN)을 입력받게 되는 것이다. 그러므로 CDT 구간은 위상고정루프부(230)가 본래의 동작을 수행하는 구간이 아닌 것이며, 입력신호의 주파수 정보를 획득하는 구간이 된다.

FDT 구간에서, 주파수 근사치 감지 신호(C_LOCK)가 논리 하이가 되면, 제3 스위치(SW-P)는 전압제어발진부(231)의 Lo 단자를 제 1 차지 펌프(237)의 출력단에 연결한다. 즉, 주파수 근사치 감지 신호(C_LOCK)가 논리 하이 된 이후 FDT 구간에서 위상고정루프부(230)가 실질적인 동작을 개시한다.

FDT 구간 동안, 제1 지연신호(D1)와 제2 반전지연신호(D2B) 사이의 지연 시간차를 1 Tb로 제어하는 제1 제어전압(VCN)은 동일한 지연 구조의 전압제어발진부(231)로 하여금 1/5 Tb 주파수(2.5 Tb의 지연)를 갖는 발진 신호(도 8의, P[9:0])를 출력하도록 한다.

위상검출기(235)는 전압제어발진부(231)에서 출력되어 피드백되는 발진신호를 기준 클럭으로 삼아, 입력 신호(DATA)로부터 도 11과 같은 클럭(CLK)과 데이터(D[0] ~ D[9])를 복원하여 출력한다. 앞서 언급한 바와 같이, 위상검출기(235), 제 1 차지 펌프(237) 및 루프 필터(233)의 동작은 종래의 알려진 위상검출기, 차지 펌프 및 루프 필터의 동작과 동일하다.

이상에서 설명한 바에 따라, 본 발명의 복원회로(200)가 구현되고 동작한다.

이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.

Claims

입력신호로부터 클럭과 데이터를 복원하는 클럭 데이터 복원회로에 있어서,
제 1 노드와 그라운드 사이에 연결되는 커패시터;
서로 다른 개수의 지연 셀을 포함하는 복수 개의 전압제어지연라인으로 구성되며, 상기 제 1 노드 전압인 제1 제어전압(VCN)을 High 단자로 피드백받고 고정된 값의 제 2 제어전압(Vmid)을 Lo 단자로 입력받아, 상기 입력신호를 지연시켜 출력하는 전압제어지연라인부;
상기 전압제어지연라인부의 복수 개의 상기 전압제어지연라인을 개별적으로 동작시키기 위한 동작신호를 생성하는 레벨 설정부;
상기 전압제어지연라인부의 출력과 제 1 노드 사이에 마련되어 상기 커패시터를 방전시킴으로써 상기 제1 제어전압(VCN)을 가변시켜 상기 입력신호의 주파수의 근사치 값을 획득하는 씨디티(CDT)부;
상기 전압제어지연라인부의 출력과 제 1 노드 사이에 마련되어 상기 커패시터를 충전 또는 방전시킴으로써 상기 제1 제어전압(VCN)을 가변시켜, 상기 입력신호의 주파수를정확하게 획득하는 에프디티(FDT)부;
상기 씨디티부와 제1 노드사이에 마련되고, 상기 입력신호의 주파수의 근사치 값이 획득된 때에 상기 씨디티부에 의해 오프(Off)되는 제 1 스위치; 및
상기 에프디티부와 제1 노드사이에 마련되고, 상기 제1 스위치가 오프(Off)되는 때에 상기 씨디티부에 의해 온(On)되는 제 2 스위치를 포함하는 주파수획득부와,
상기 주파수획득부로부터 상기 제1 제어전압(VCN)을 주파수 정보로 입력받아 상기 입력 신호로부터 클럭과 데이터를 추출하는 위상고정루프부를 포함하는 것을 특징으로 하는 클럭 데이터 복원회로.
제 1 항에 있어서,
상기 전압제어지연라인부는
서로 다른 개수의 지연 셀을 포함하는 복수 개의 전압제어지연라인을 포함하며,
상기 지연 셀의 지연 시간은 상기 전압제어지연라인 별로 다르게 설정되되, 상기 전압제어지연라인 각각에서의 전체 지연시간이 동일하도록 설정되고,
상기 레벨 설정부는
상기 전압제어지연라인 중 하나를 선택적으로 동작시키는 동작신호를 출력하되, 상기 제1 제어전압(VCN)이 기 설정된 기준전압(Vmin)보다 작아지는 시점에서 다른 전압제어지연라인으로 주파수 획득 동작의 수행을 변경하는 것을 특징으로 하는 클럭 데이터 복원회로.
제 1 항 또는 제 2 항에 있어서,
상기 위상고정루프부는,
상기 전압제어지연라인부와 동일한 갯수의 지연 셀을 구비하고 상기 제1 제어전압(VCN)을 High 단자로 입력받는 전압제어발진기;
상기 전압제어발진기의 출력신호에 따라 상기 입력신호로부터 상기 클럭과 데이터를 복원하여 출력하는 위상검출기;
상기 위상검출기의 출력단에 연결되는 차지 펌프(Charge Pump);
상기 제 2 제어전압을 상기 전압제어발진기의 Lo 단자로 연결하여 상기 전압제어발진기가 상기 전압제어지연라인부와 동일한 지연 시간을 갖도록 하였다가, 상기 제 2 스위치가 온(On) 되는 때에 상기 차지펌프의 출력을 상기 전압제어발진기의 Lo 단자로 스위칭하는 제3 스위치; 및
상기 전압제어발진기의 Lo 단자에 연결된 루프 필터를 구비하는 것을 특징으로 하는 클럭 데이터 복원회로.
제 3 항에 있어서,
상기 씨디티부는,
상기 전압제어지연라인부가 상기 복수 개의 지연 셀 중에서 선택된 2개 노드에서 2개의 지연신호를 출력하고, 상기 2개의 지연신호의 지연 차가 상기 입력신호의 1 비트 시간의 정수배인 경우에, 상기 제 1 스위치를 오프(Off)시키는 것을 특징으로 하는 클럭 데이터 복원회로.
제 4 항에 있어서,
상기 씨디티부는,
상기 전압제어지연라인부에서 상기 2 개의 지연신호를 출력하는 단자에 연결되어, 상기 2 개 지연신호 사이의 지연 차가 상기 입력신호의 1 비트 시간의 정수배 인지 확인하는 위상주파수검출기; 및
상기 위상주파수검출기의 출력에 따라 상기 제 1 스위치를 제어하는 극성확인기; 및
상기 제 1 스위치와 그라운드 사이에 연결되어 상기 커패시터의 방전 경로부를 포함하는 것을 특징으로 하는 클럭 데이터 복원회로.
제 1 항 또는 제 2 항에 있어서,
상기 주파수획득부는,
기준전압과 제 1 노드 사이에 마련되어, 스위치 온(On)되는 때에 상기 커패시터를 상기 기준전압으로 충전시킴으로써, 상기 제1 제어전압을 상기 기준전압으로 리셋시키는 리셋 스위치를 더 구비하는 것을 특징으로 하는 클럭 데이터 복원회로.