KR20100079143A - 반도체 소자의 ｍｉｍ커패시터 및 이의 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 MIM 커패시터 및 이의 형성 기술에 관한 것으로, MIM 커패시터 구조의 형성 시 하부 금속층 상에 포토레지스트 패턴을 형성한 후. 식각공정을 수행하여 MIM 공정 추가로 높아지는 위상으로 인한 단차를 상대적으로 낮추고, 하부 금속층의 식각된 영역에 절연체 및 상부 금속층을 형성하여 MIM 커패시터를 형성하는 것을 특징으로 한다. 본 발명에 의하면, MIM 커패시터 제조 시 하부 금속층의 패턴 및 식각을 통하여 단차를 상대적으로 낮추어 줌으로써, MIM 구조에서 절연체의 파손을 방지할 수 있으므로 안정화된 MIM 커패시터 구조를 형성하게 할 수 있다.

반도체, MIM 커패시터, 절연체 파손

Description

반도체 소자의 ＭＩＭ커패시터 및 이의 형성방법{MIM CAPACITOR OF SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 특히 금속/절연체/금속(MIM: Metal/Insulator/Metal) 커패시터 구조의 형성 시 비아(VIA) 저항 증가 및 절연체 파괴를 방지하는데 적합한 반도체 소자의 MIM 커패시터 및 이의 형성방법에 관한 것이다.

일반적으로 반도체 소자에 사용하는 커패시터는 그 구조에 따라 크게 PIP(Poly Insulator Poly) 커패시터와 MIM 커패시터로 구분되며, 상기 각 구조의 커패시터는 각각의 고유한 특성이 있어 반도체 소자의 특성에 따라 적절히 선택되어 사용되고 있다.

이중 특히 MIM 구조 커패시터는 고주파를 사용하는 반도체 소자에 사용되고 있는데, 이는 상기 PIP 구조의 커패시터는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 절연체 박막 계면에서 산화반응 이 일어나 커패시턴스의 용량이 줄어드는 문제점이 있는 반면, MIM 구조 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 커패시턴스가 없어 높은 용량의 구현이 가능하기 때문이다.

즉, 고주파를 사용하는 반도체 소자에서는 RC 지연에 의해 소자 특성이 달라질 수 있기 때문에 가급적 전기적 특성이 좋은 금속을 사용하는 MIM 구조의 커패시터가 사용되는 것이다.

한편, 이러한 MIM 커패시터는 다른 반도체 소자와 동시에 구현되어야 하므로 상호 연결 배선인 금속 배선을 통해 반도체 소자와 전기적으로 연결되어 있다.

이하 첨부된 도면을 참조하여 종래기술에 따른 MIM 커패시터의 제조공정에 관하여 구체적으로 설명하도록 한다.

도 1은 종래 기술에 따른 MIM 커패시터의 구조를 도시한 단면도이다.

도 1을 참조하면, 하부 금속 배선이 형성된 반도체 기판 상에 TiN-AlCu-TiN과 같은 스택 구조를 가진 하부 금속(102) 상에 절연체(104) 및 상부 금속(106)을 차례로 형성한 후, 포토레지스트 패터닝을 수행하여 절연체(104) 및 상부 금속(106)을 일부 식각하여 MIM을 형성하게 된다.

이후 MIM 상에 절연막을 증착한 후, 비아홀(110) 형성 및 금속층(112) 형성을 통해 MIM 커패시터 구조를 형성하게 되나, 비아홀 형성 공정 시 절연막 두께가 너무 낮은 경우에는 상부 금속(106)과 절연체(104)까지 식각될 수 있다.

도 2는 종래 기술에 따른 MIM 커패시터의 비아홀 형성 공정을 도시한 단면도이다.

도 2를 참조하면, 하부금속(202), 절연체(204), 상부금속(206)에 절연막(208)이 형성된 상태에서 비아(210) 형성 및 금속층(212)을 형성하게 되나, 절연막(208)의 두께가 낮은 경우에는 비아홀 형성 시 상부 금속(206)과 절연체(204)까지 식각되어 절연체(204)가 파손될 수 있다.

상기한 바와 같이 동작하는 종래 기술에 의한 MIM 커패시터 구조의 형성 공정에 있어서는, 비아홀 형성 시 상부 금속까지 충분히 콘택하기 위해서는 절연막의 두께가 증가해야 하나 이 경우에는 금속 위에 형성되는 비아홀의 종횡비(aspect ratio)가 증가하게 되어 비아 저항 문제를 발생시킬 수 있다. 또한, 절연막의 두께를 증가시키지 않을 경우에는 앞서 설명한 바와 같이 비아홀 형성 시 상부 금속 및 절연체까지 식각되어 절연체가 파손될 수 있다는 문제점이 있었다.

이에 본 발명은, MIM 커패시터의 형성 시 비아의 저항을 증가시키지 않고, 절연체의 파손을 방지할 수 있는 반도체 소자의 MIM 커패시터 및 이의 형성방법을 제공한다.

또한 본 발명은, MIM 커패시터의 형성 시 MIM 공정 추가로 높아지는 위상(Topology)에 대해 하부 금속 전극의 단차를 상대적으로 낮추는 공정을 통하여 비아 저항을 감소시킬 수 있는 반도체 소자의 MIM 커패시터 및 이의 형성방법을 제공한다.

또한 본 발명은, MIM 커패시터의 형성 시 하부 금속에 대한 포토레지스트 패턴 및 식각을 통하여 하부 금속 전극의 단차를 상대적으로 낮출 수 있는 반도체 소자의 MIM 커패시터 및 이의 형성방법을 제공한다.

본 발명의 일 실시예 MIM 커패시터의 구조는, 하부 금속 배선이 형성된 기판 상에 형성된 하부 금속층과, 상기 하부 금속층의 일부 두께를 제거하여 형성한 MIM 구조 정의 영역과, 상기 MIM 구조 정의 영역 상에 형성되는 절연체와, 상기 절연막 상에 형성되는 상부 금속층을 포함한다.

본 발명의 일 실시예 방법은, 하부 금속 배선이 형성된 기판 상에 하부 금속층을 형성하는 단계; 상기 하부 금속층 상에 포토레지스트 패턴을 형성한 후, MIM 구조가 형성될 영역에 대한 식각을 수행하는 단계; 상기 하부 금속층 전면에 절연체 및 상부 금속층을 형성하는 단계; 상기 상부 금속층 상에 포토레지스트를 증착한 후, 상기 MIM 구조가 형성될 영역을 제외한 영역에 대한 노광 및 식각을 수행하는 단계를 포함한다.

본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

본 발명은, MIM 커패시터 제조 시 하부 금속층의 패턴 및 식각을 통하여 단 차를 상대적으로 낮추어 줌으로써, 비아 저항의 증가 방지 및 MIM 구조에서 절연체의 파손을 방지할 수 있으므로 안정화된 MIM 커패시터 구조를 형성할 수 있는 효과가 있다.

이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명은 MIM 커패시터의 형성 시 비아의 저항을 증가시키지 않고, 절연체의 파손을 방지하기 위한 것으로서, MIM 커패시터의 형성 시 MIM 커패시터의 구조 정의 영역에 대한 포토레지스트 패턴 및 식각을 통하여 하부 금속 전극의 단차를 상대적으로 낮추어 비아 저항을 감소시키는 것이다.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 MIM 커패시터 형성 공정을 도시한 공정 순서도이다.

도 3a를 참조하면, 하부 금속 배선이 형성된 반도체 기판 상에 하부 금 속(302)층을 형성하게 된다. 이때, 하부 금속층(302)은 티타늄(Ti) 또는 티타늄 질화막(TiN)을 증착한 후에 알루미늄(Al) 또는 알루미늄 구리(Alcu)를 증착하고, 형성된 알루미늄 상에 다시 티타늄 또는 티타늄 질화막을 순차적으로 증착하여 형성할 수 있다.

이후, MIM 커패시터의 형성 시 MIM 공정 추가로 높아지는 위상에 대해 하부 금속층(302)의 단차를 상대적으로 낮추기 위하여, 형성된 하부 금속층(302) 상에 포토레지스트를 코팅한 후, 패턴을 형성하여 형성된 패턴에 노광 및 현상을 수행하고, 이후 식각 공정을 통하여 MIM 구조 정의 영역에 대한 식각을 수행한다. 이후, 남아있는 포토레지스트는 세척공정을 통하여 제거하도록 한다. 이를 통해 MIM 구조 정의 영역은 기 설정된 일정 깊이만큼 낮아지게 된다.

그리고 도 3b에 도시한 바와 같이 하부 금속층(302) 전면에 절연체(304)를 형성하고, 형성된 절연체(304) 상에 증착 공정을 실시하여 상부 금속층(306)을 형성하게 된다. 이때, 절연체(304)는 실리콘 질화막(SiN)으로 형성할 수 있으며, 상부 금속층(306)은 티타늄 또는 티타늄 질화막으로 형성할 수 있다. 이때, 형성된 상부 금속층(306)은 식각되지 않은 하부 금속층(302)과 동일한 단차를 가질 수 있다.

즉, 추후 비아홀 형성 시 상부 금속층(306)까지 충분히 콘택이 되기 위해서는 일정 두께 이상의 절연체(304)가 형성되어 있어야 하므로, MIM 구조 정의 영역의 단차를 상대적으로 낮추어 절연체(304)를 형성하는 경우에 두께 조절을 수행할 필요가 없으며, 이를 통해 비아홀 형성 시 충분한 콘택이 되도록 구현할 수 있다.

물론 상부 금속층(306)과 하부 금속층(302) 간의 단차는 본 발명의 구현 방식에 따라 달라질 수 있다.

이후 도 3c에 도시한 바와 같이 포토레지스트를 형성한 후, 패턴을 형성하여 패턴된 영역에 대한 노광 및 현상을 수행한 후, 식각공정을 통하여 MIM 커패시터가 형성될 영역을 제외한 모든 영역에 대한 식각을 수행함으로써, 상부 금속층(306)을 제거하고, 기 설정된 일정한 두께의 절연체(304)를 제거하여 상부 금속 배선을 형성하게 된다. 이후 남아있는 포토레지스트는 세척 공정을 통하여 제거하게 된다.

그리고 도 3d에 도시한 바와 같이 포토레지스트의 세척 공정 다음에, 증착 공정과 평탄화 공정 등을 순차적으로 실시하여 상부 금속층(306)과 하부 금속층(302)이 형성된 반도체 기판의 전면에 절연막(IMD :Inter Metal Dielectric)(308)을 형성하고, 마스크 패턴(도시 생략)을 이용하는 식각 공정을 통해 절연막(308)의 일부를 선택적으로 제거함으로써 하부 지지 금속층(302)의 상부를 노출시키는 비아홀과　상부 금속층(306)의 상부를 노출시키는 비아홀을 각각 형성하고, 금속 물질의 증착 공정과 식각 공정 등을 실시함으로써, 일 예로서 각각의 비아홀을 금속 물질로 매립하여 절연막(308) 내부에 각각의 비아(310)를 형성한다.

이어서, 금속 물질의 증착 공정과 선택적인 식각 등을 실시함으로써, 일 예로서 비아(310)와 지지 비아 상에 각각 대응하는 금속층(312)과 지지 금속층을 각각 형성한다.

이를 통해 절연막(308) 상부에 비아(310)와 각각 연결되는 금속 배선을 형성하게 된다.

이와 같이 형성되는 비아홀(310)은 상대적으로 단차가 낮아진 MIM 구조를 통하여 기존에 절연막(308)의 두께를 크게 형성하여 발생할 수 있는 비아의 저항을 방지할 수 있으며, 비아홀(310) 형성 시 식각을 통해 발생 할 수 있는 상부 금속층(306)의 표면 식각을 넘어 절연체(304)의 표면까지 식각되어 절연체(304)가 파손되는 경우를 방지할 수 있다.

이상 설명한 바와 같이, 본 발명은 MIM 커패시터의 형성 시 비아의 저항을 증가시키지 않고, 절연체의 파손을 방지하기 위한 것으로서, MIM 커패시터의 형성 시 하부 금속에 대한 포토레지스트 패턴 및 식각을 통하여 하부 금속 전극의 단차를 상대적으로 낮추어 비아 저항을 감소시킨다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

도 1은 종래 기술에 따른 MIM 커패시터의 구조를 도시한 단면도,

도 2는 종래 기술에 따른 MIM 커패시터의 비아홀 형성 공정을 도시한 단면도,

도 3a 내지 도 3d는 본 발명의 실시예에 따른 MIM 커패시터 형성 공정을 도시한 공정 순서도.

<　도면의 주요 부분에 대한 부호 설명 >

302 : 하부 금속층 304 : 절연체

306 : 상부 금속층 308 : 절연막

310 : 비아 312 : 금속층

Claims (8)

1. 하부 금속 배선이 형성된 기판 상에 형성된 하부 금속층과,

   상기 하부 금속층의 일부 두께를 제거하여 형성한 MIM 구조 정의 영역과,

   상기 MIM 구조 정의 영역 상에 형성되는 절연체와,

   상기 절연막 상에 형성되는 상부 금속층

   을 포함하는 반도체 소자의 MIM 커패시터.
2. 제 1항에 있어서,

   상기 상부 금속층은,

   상기 하부 금속층과 동일한 단차를 갖는 것을 특징으로 하는 반도체 소자의 MIM 커패시터.　
3. 제 1항 또는 제2항에 있어서,

   상기 MIM 커패시터는,

   상기 기판 전면에 형성되는 절연막과,

   상기 절연막 상에 비아홀 형성 후, 상기 비아홀에 금속막을 갭필하여 형성되는 비아와,

   상기 절연막 상부에 상기 비아와 각각 연결되도록 형성되는 금속 배선

   을 더 포함하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터.
4. 제 1항 또는 제2항에 있어서,

   상기 하부 금속층은,

   티타늄(Ti) 또는 티타늄 질화막(TiN), 알루미늄 또는 알루미늄 구리, 티타늄(Ti) 또는 티타늄 질화막(TiN)이 순차적으로 형성된 구조인 것을 특징으로 하는 반도체 소자의 MIM 커패시터.
5. 하부 금속 배선이 형성된 기판 상에 하부 금속층을 형성하는 단계;

   상기 하부 금속층 상에 포토레지스트 패턴을 형성한 후, MIM 구조가 형성될 영역에 대한 식각을 수행하는 단계;

   상기 하부 금속층 전면에 절연체 및 상부 금속층을 형성하는 단계;

   상기 상부 금속층 상에 포토레지스트를 증착한 후, 상기 MIM 구조가 형성될 영역을 제외한 영역에 대한 노광 및 식각을 수행하는 단계

   를 포함하는 반도체 소자의 MIM 커패시터 형성방법.
6. 제 5항에 있어서,

   상기 상부 금속층은,

   상기 하부 금속층과 동일한 단차를 갖는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성방법.
7. 제 5항 또는 제6항에 있어서,

   상기 방법은,

   상기 기판 전면에 절연막 형성 후, 상기 MIM 구조에 비아홀을 형성하는 단계;

   상기 비아홀에 갭필 금속막을 형성하여 비아를 형성하고, 상기 절연막 상부에 상기 비아와 각각 연결되는 배선을 형성하는 단계

   를 더 포함하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성방법.
8. 제 5항 또는 제6항에 있어서,

   상기 하부 금속층은,

   티타늄(Ti) 또는 티타늄 질화막(TiN), 알루미늄 또는 알루미늄 구리, 티타늄(Ti) 또는 티타늄 질화막(TiN)이 순차적으로 형성된 구조인 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성방법.

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