KR20100078985A - 반도체 장치 제조방법 - Google Patents

Abstract

본 발명은 금속배선을 퓨즈로 사용하는 반도체 장치를 제조함에 있어서, 센터영역 및 에지영역을 구비하는 기판의 각 영역상에 제1금속막, 식각정지막 및 제2금속막이 적층된 구조의 금속배선을 형성하는 단계; 상기 기판상에 상기 금속배선을 덮는 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 금속배선을 노출시키는 퓨즈박스를 형성하는 단계; 상기 퓨즈박스로 인해 노출된 상기 제2금속막을 식각하는 단계 및 상기 퓨즈박스로 인해 노출된 상기 식각정지막을 식각하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, 제1 및 제2금속막 사이에 식각정지막을 개재함으로써, 퓨즈박스로 인해 노출된 금속배선을 일부 식각하여 퓨즈를 형성할 때 전 기판에서 균일한 특성(또는 균일한 두께)를 갖는 퓨즈를 형성할 수 있는 효과가 있다.

금속배선, 퓨즈, 블로잉

Description

반도체 장치 제조방법{METHOD FOR MANUFCTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 금속배선(Metal line)을 퓨즈(Fuse)로 사용하는 반도체 장치 제조방법에 관한 것이다.

반도체 메모리 장치에서 수많은 셀 중 어느 한 개라도 결함(fail)이 있으면 메모리로서 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 반도체 메모리 장치 내의 일부 셀에만 결함이 발생하였는데도 불구하고 반도체 메모리 장치 전체를 불량품으로 폐기하는 것을 수율(yield) 측면에서 비효율적인 처리방법이다. 따라서, 현재는 반도체 메모리 장치 내에 미리 마련해둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체하여 전체 반도체 메모리 장치를 되살려 주는 리페어 공정을 통해 수율 향상을 도모하고 있다.

상술한 리페어 공정을 수행하기 위해서 반도체 메모리 장치는 퓨즈를 구비하는데, 최근에는 리페어 성공률을 향상시키기 위한 목적으로 금속배선을 퓨즈로 사용하는 방법을 도입 및 적용하고 있다.

도 1은 종래기술에 따른 금속배선을 이용한 퓨즈를 구비하는 반도체 장치를 도시한 단면도이고, 도 2는 기판 영역별 퓨즈를 나타낸 이미지이다. 여기서, 도 1의 (A)는 기판의 에지영역(edge region)에 형성된 퓨즈를 나타낸 것이고, (B)는 기판의 센터영역(center region)에 형성된 퓨즈를 나타낸 것이다.

도 1을 참조하여 종래기술에 따른 금속배선을 사용하여 퓨즈 제조방법을 살펴보면, 소정의 구조물을 구비하는 기판(11)상에 제1장벽금속막(12), 금속막(13) 및 제2장벽금속막(14)이 적층된 구조의 금속배선(15)을 형성한 후, 기판(11) 상에 금속배선(15)을 덮는 절연막(16)을 형성한다.

다음으로, 절연막(16)을 선택적으로 식각하여 퓨즈영역의 금속배선(15)을 노출시키는 퓨즈박스(17)를 형성한 후, 퓨즈박스(17)로 인해 노출된 금속배선(15)의 금속막(13)을 일부 식각하여 퓨즈(15A)를 형성한다. 이하, 식각된 금속막(13)의 도면부호를 '13A'로, 식각된 제2장벽금속막(14)의 도면부호를 '14A'로 변경하여 표기한다.

하지만, 종래기술은 리페어 공정시 퓨즈박스(17)에 의해 노출된 퓨즈(15A)에 레이저를 조사하여 퓨즈(15A)를 컷팅하는 퓨즈 블로잉(fuse blowing)방식을 사용하여 진행하는데, 퓨즈(15A)의 금속막(13A) 두께가 얇을수록 퓨즈 컷팅불량 쉽게 발생하는 문제점이 있다.

특히, 리페어 공정시 기판(11)의 에지영역[도 1의 (A)]에 형성된 퓨즈(15A)보다 기판(11) 센터영역[도 1의 (B)]에 형성된 퓨즈(15A)에서 퓨즈 컷팅불량이 많이 발생하는 문제점이 있다. 이는 퓨즈(15A)를 형성하기 위한 금속배선(15)의 금속 막(13A)을 식각하는 과정에서 식각특성상 기판(11) 센터영역에서의 금속막(13A) 식각속도가 기판(11) 에지영역의 금속막(13A) 식각속도보다 더 빠르기 때문이다. 이로 인해, 전 기판(11)에서 잔류하는 금속막(13A)의 두께가 균일한 퓨즈(15A)를 형성하는 것이 매우 어렵다는 문제점이 있다(T1 > T2, 도 2 참조).

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 금속배선을 퓨즈로 사용하는 반도체 장치에서 전 기판에서 균일한 특성(또는 균일한 두께)을 갖는 퓨즈를 형성할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 금속배선을 퓨즈로 사용하는 반도체 장치를 제조함에 있어서, 센터영역 및 에지영역을 구비하는 기판의 각 영역상에 제1금속막, 식각정지막 및 제2금속막이 적층된 구조의 금속배선을 형성하는 단계; 상기 기판상에 상기 금속배선을 덮는 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 금속배선을 노출시키는 퓨즈박스를 형성하는 단계; 상기 퓨즈박스로 인해 노출된 상기 제2금속막을 식각하는 단계 및 상기 퓨즈박스로 인해 노출된 상기 식각정지막을 식각하는 단계를 포함한다.

상기 센터영역에 형성되는 상기 식각정지막의 두께를 상기 에지영역에 형성되는 상기 식각정지막의 두께보다 더 두껍게 형성할 수 있다. 구체적으로, 상기 센터영역에 형성되는 상기 식각정지막의 두께는, 상기 에지영역에 형성되는 상기 식각정지막의 두께대비 1% ~ 10% 범위 더 두껍게 형성할 수 있다.

상기 식각정지막은 상기 제1 및 제2금속막과 식각선택비를 갖는 도전물질로 형성할 수 있다.

상기 제1 및 제2금속막은 동일 물질로 형성할 수 있다.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 제1 및 제2금속막 사이에 식각정지막을 개재함으로써, 퓨즈박스로 인해 노출된 금속배선을 일부 식각하여 퓨즈를 형성할 때 전 기판에서 균일한 특성(또는 균일한 두께)를 갖는 퓨즈를 형성할 수 있는 효과가 있다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.

후술한 본 발명은 금속배선을 퓨즈로 사용하는 반도체 장치에서 전 기판에 걸쳐 균일한 특성(또는 균일한 두께)를 갖는 퓨즈를 구비하는 반도체 장치 제조방법을 제공하는데 그 목적이 있다. 이를 위해 본 발명은 종래의 제1장벽금속막, 금속막 및 제2장벽금속막이 적층된 구조의 금속배선 구조를 제1장벽금속막, 제1금속막, 식각정지막, 제2금속막 및 제2장벽금속막이 적층된 구조로 변환시키는 것을 기술적 원리로 한다.

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 금속배선을 이용한 퓨즈를 구비하는 반도체 장치의 제조방법을 도시한 공정단면도이다. 여기서, 각 도면에 (A)는 기판 에지영역(edge region)에 형성된 퓨즈를 도시한 것이고, (B)는 기판 센터영역(center region)에 형성된 퓨즈를 도시한 것이다.

도 3a에 도시된 바와 같이, 반도체 장치의 목적 및 특성에 따라 소정의 구조물이 형성된 기판(21)을 준비한다. 이때, 기판(21)에 형성된 구조물은 소자분리막(isolation), 트랜지스터(transistor), 비트라인(bit line), 워드라인(word line), 캐패시터(capacitor) 등을 포함할 수 있다.

다음으로, 기판(21) 상에 퓨즈로 이용될 금속배선(27)을 형성한다. 예컨대, TLM(Triple Layers of Metal) 구조의 금속배선 즉, 제1, 제2 및 제3금속배선을 구비하는 반도체 장치에서 제1 또는 제2금속배선을 퓨즈로 사용할 수 있으며, 제2금속배선을 사용하여 퓨즈를 형성하는 것이 바람직하다. 이는 후속 퓨즈박스 형성공정시 식각마진을 증대시킬 수 있기 때문이다.

퓨즈로 이용될 금속배선(27)은 제1장벽금속막(22), 제1금속막(23), 식각정지막(24), 제2금속막(25) 및 제2장벽금속막(26)이 순차적으로 적층된 구조로 형성할 수 있다.

제1 및 제2장벽금속막(22, 26)은 서로 동일 물질로 형성할 수 있으며, 금속배선(27) 상하부에 형성된 구조물과의 상호 확산을 방지하는 확산방지장벽(anti-diffusion barrier)으로 작용한다. 제1 및 제2장벽금속막(22, 26)은 내열금속으로 형성할 수 있으며, 내열금속으로는 티타늄(Ti), 코발트(Co), 몰리브덴(Mo), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 크롬(Cr), 탄탈륨(Ta) 및 지르코늄(Zr)으로 이루 어진 그룹으로부터 선택된 어느 하나를 사용할 수 있다. 또한, 제1 및 제2장벽금속막(22, 26)으로는 상술한 내열금속과 질소(N)가 결합된 금속질화물 예컨대, 티타늄질화물(TiN)을 사용할 수도 있다. 또한, 제1 및 제2장벽금속막(22, 26)은 상술한 내열금속과 질소와 내열금속이 결합된 금속질화물이 적층막 예컨대, 티타늄과 티타늄질화막이 적층된 적층막으로 형성할 수도 있다.

식각정지막(24)은 후속 퓨즈 블로잉(blowing) 공정을 용이하게 진행할 목적으로 금속배선의 두께를 감소시키는 과정에서 제1금속막(23)이 식각되는 것을 방지하는 역할을 수행하며, 이를 통해 전 기판(21)에서 균일한 두께를 갖는 퓨즈를 형성할 수 있다. 이를 위해, 기판(21) 센터영역에 형성되는 식각정지막(24)의 두께는 기판(21) 에지영역에 형성되는 식각정지막(24)의 두께보다 더 두껍게 형성하는 것이 바람직하다. 구체적으로, 기판(21) 센터영역에 형성되는 식각정지막(24)의 두께는 기판(21) 에지영역에 형성되는 식각정지막(24)의 두께대비 1% ~ 10% 범위 더 두껍게 형성할 수 있다. 이는 통상적으로 식각공정시 기판(21) 센터영역에서의 식각속도가 기판(21) 에지영역에서의 식각속도보다 빠르기 때문이다.

식각정지막(24)은 도전성 물질로 형성하는 것이 바람직하며, 제1 및 제2장벽금속막(22, 26)과 동일 물질로 형성할 수 있다.

제1 및 제2금속막(23, 25)은 서로 동일 물질로 형성할 수 있으며, 알루미늄막(Al), 구리막(Cu), 티타늄막(Ti) 또는 텅스텐막(W) 중 어느 하나를 사용하여 형성할 수 있다.

여기서, 제1금속막(23)은 후속 퓨즈 블로잉 공정에 적합한 두께를 갖도록 형 성하는 것이 바람직하다. 그리고, 제2금속막(25)은 금속배선(27)에서 제1금속막(23)으로는 부족한 신호전달 특성을 보완할 수 있는 두께를 갖도록 형성하는 것이 바람직하다.

다음으로, 기판(21) 상에 금속배선(27)을 덮는 절연막(28)을 형성한다. 절연막(28)은 산화막, 질화막, 산화질화막(oxynitride) 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 산화막으로는 실리콘산화막 계열을, 질화막으로는 실리콘질화막 계열을, 산화질화막으로는 실리콘산화질화막을, 탄소함유막으로는 PIQ(Polyimide Isoindore Quinaoriindion) 등을 사용할 수 있다.

도 3b에 도시된 바와 같이, 절연막(28)을 선택적으로 식각하여 퓨즈영역(미도시)의 금속배선(27) 상부면을 노출시키는 퓨즈박스(29)를 형성한다. 이때, 제2장벽금속막(26)이 퓨즈박스(29)를 형성하는 동안 금속배선(27)의 상부면이 손실(또는 손상)되는 것을 방지하는 역할을 수행한다.

다음으로, 퓨즈 블로잉 공정을 용이하게 진행할 목적으로 퓨즈박스(29)로 인해 노출된 금속배선(27) 즉, 퓨즈로 사용될 금속배선(27)을 일부 식각하여 금속배선(27)의 두께를 감소시킨다. 구체적으로, 퓨즈박스(29)로 인해 노출된 제2장벽금속막(26) 및 제2금속막(25)을 식각하여 금속배선(27)의 두께를 감소시킨다. 이때, 식각정지막(24)이 장벽층으로 작용하여 제2장벽금속막(26) 및 제2금속막(25)을 식각하는 과정에서 제1금속막(23)이 손실(또는 식각)되는 것을 방지하는 역할을 수행한다.

여기서, 종래에는 금속배선(27)을 일부 식각하여 금속배선(27)의 두께를 감소시키는 과정(즉, 금속배선을 일부 식각하여 퓨즈를 형성하는 과정)에서 기판(21) 센터영역에서의 식각속도가 기판(21) 에지영역에서의 식각속도보다 더 빠른 식각특성으로 인해 기판(21) 센터영역에 형성된 금속배선(27)이 기판(21) 에지영역에 형성된 금속배선(27)보다 더 많이 식각되는 문제점이 발생하였다. 이로 인하여, 전 기판(21)에서 균일한 특성(또는 균일한 두께)를 갖는 퓨즈를 형성하기 어려웠으며, 기판(21) 센터영역에 형성된 퓨즈에서 퓨즈컷팅 불량이 많이 발생하는 문제점이 발생하였다.

하지만, 본 발명은 제1 및 제2금속막(23, 25) 사이에 식각정지막(24)을 개재함으로써, 금속배선(27)의 두께를 감소시키기 위한 식각공정 후 잔류하는 금속배선(27)의 두께를 전 기판(21)에서 균일하도록 제어할 수 있다. 이는 퓨즈로 사용될 금속배선(27)에서 식각정지막(24)으로 인해 제2금속막(25)만이 식각되고, 제1금속막(23)은 식각되지 않기 때문이다.

이하, 식각된 제2장벽금속막(26)의 도면부호를 '26A'로, 식각된 제2금속막(25)의 도면부호를 '25A'로 변경하여 표기한다.

도 3c에 도시된 바와 같이, 퓨즈박스(29)로 인해 노출된 식각정지막(24)을 식각하여 제1금속막(23)을 노출시킨다. 이하, 식각된 식각정지막(24)의 도면부호를 '24A'로 변경하여 표기한다.

여기서, 퓨즈박스(29)로 인해 노출된 식각정지막(24A)을 식각하는 이유는 후속 레이저를 사용한 블로잉 방식의 퓨즈 컷팅공정시 공정효율을 향상시키기 위함이 다. 이때, 식각정지막(24)은 제1금속막(23)에 비하여 상대적으로 얇은 두께를 갖기 때문에 식각정지막(24)을 식각하는 과정에서 발생하는 제1금속막(23)의 손실량은 미비하다. 그리고, 기판(21) 센터영역이 기판(21) 에지영역보다 빠른 식각속도를 갖는다는 점을 고려하여 기판(21) 센터영역에 형성된 식각정지막(24)의 두께가 기판(21) 에지영역에 형성된 식각정지막(24)보다 더 두껍게 형성하기 때문에 전 기판(21)에서 잔류하는 제1금속막(23)의 두께를 균일하게 유지할 수 있다.

상술한 공정과정을 통해 전 기판(21)에서 균일한 특성(또는 균일한 두께)를 갖는 금속배선(27)을 사용한 퓨즈(27A)를 형성할 수 있다.

이와 같이, 본 발명은 제1 및 제2금속막(23, 25) 사이에 식각정지막(24)을 개재함으로써, 퓨즈박스(29)로 인해 노출된 금속배선(27)을 일부 식각하여 퓨즈(27A)를 형성할 때 전 기판(21)에서 균일한 특성(또는 균일한 두께)를 갖는 퓨즈(27A)를 형성할 수 있는 효과가 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1은 종래기술에 따른 금속배선을 이용한 퓨즈를 구비하는 반도체 장치를 도시한 단면도.

도 2는 기판 영역별 퓨즈를 나타낸 이미지.

도 3a 내지 도 3d는 본 발명의 일실시예에 따른 금속배선을 이용한 퓨즈를 구비하는 반도체 장치의 제조방법을 도시한 공정단면도.

*도면 주요 부분에 대한 부호 설명*

21 : 기판 22 : 제1장벽금속막

23 : 제1금속막 24, 24A : 식각정지막

25, 25A : 제2금속막 26, 26A : 제2장벽금속막

27 : 금속배선 27A : 퓨즈

28 : 절연막 29 : 퓨즈박스

Claims (5)

1. 금속배선을 퓨즈로 사용하는 반도체 장치를 제조함에 있어서,

   센터영역 및 에지영역을 구비하는 기판의 각 영역상에 제1금속막, 식각정지막 및 제2금속막이 적층된 구조의 금속배선을 형성하는 단계;

   상기 기판상에 상기 금속배선을 덮는 절연막을 형성하는 단계;

   상기 절연막을 선택적으로 식각하여 상기 금속배선을 노출시키는 퓨즈박스를 형성하는 단계;

   상기 퓨즈박스로 인해 노출된 상기 제2금속막을 식각하는 단계; 및

   상기 퓨즈박스로 인해 노출된 상기 식각정지막을 식각하는 단계

   를 포함하는 반도체 장치 제조방법.
2. 제1항에 있어서,

   상기 센터영역에 형성되는 상기 식각정지막의 두께를 상기 에지영역에 형성되는 상기 식각정지막의 두께보다 더 두껍게 형성하는 반도체 장치 제조방법.
3. 제1항에 있어서,

   상기 센터영역에 형성되는 상기 식각정지막의 두께는,

   상기 에지영역에 형성되는 상기 식각정지막의 두께대비 1% ~ 10% 범위 더 두껍게 형성하는 반도체 장치 제조방법.
4. 제1항에 있어서,

   상기 식각정지막은 상기 제1 및 제2금속막과 식각선택비를 갖는 도전물질로 형성하는 반도체 장치 제조방법.
5. 제1항에 있어서,

   상기 제1 및 제2금속막은 동일 물질로 형성하는 반도체 장치 제조방법.

Images