KR20100073979A - 바디 접촉형 혼합 표면 ｓｏｉ 장치 - Google Patents

바디 접촉형 혼합 표면 ｓｏｉ 장치 Download PDF

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KR20100073979A
KR20100073979A KR1020090109591A KR20090109591A KR20100073979A KR 20100073979 A KR20100073979 A KR 20100073979A KR 1020090109591 A KR1020090109591 A KR 1020090109591A KR 20090109591 A KR20090109591 A KR 20090109591A KR 20100073979 A KR20100073979 A KR 20100073979A
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에드워드 제이. 노왁
브렌트 알란 앤더슨
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

SOI(semiconductor-on-insulator) 기판의 상부 반도체 층의 부분이 실질적으로 수직인 측벽을 가지는 반도체 핀 내로 패터닝된다. 반도체 핀의 바디 영역의 부분이 반도체 핀의 바디 영역과 반대인 도전체형의 도핑을 가지는 제2 소스 영역 사이의 반도체 핀의 상부 표면 상에서 노출된다. 금속 반도체 합금부가 두 개의 소스 영역과 두 개의 소스 영역 사이의 노출된 바디 영역의 상부 표면 바로 위에 형성된다. 바디 영역의 노출된 상부 부분의 도핑 농도는 바디 영역에 낮은-저항 컨택을 제공하기 위해 이온 주입에 의해 증가될 수 있거나, 또는 고밀도의 결정 결합을 가지는 재결합 영역이 형성될 수 있다. 따라서 형성된 HSSOI(hybrid surface semiconductor-on-insulator) MOSFET(metal-oxide-semiconductor-field-effect-transistor)이 소스 영역과 전기적으로 연결된 바디 영역을 가진다.
HSSOI, MOSFET, 바디 영역, 패터닝

Description

바디 접촉형 혼합 표면 ＳＯＩ 장치{BODY CONTACTED HYBRID SURFACE SEMICONDUCTOR-ON-INSULATOR DEVICES}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 SOI(semiconductor-on-insulator) 기판 상에 형성된 바디 접촉형 HSSOI(hybrid surface semiconductor-on-insulator) 장치 및 이를 제조하는 방법에 관한 것이다.
HSSOI(hybrid surface semiconductor-on-insulator) 장치는 SOI(semiconductor-on-insulator) 기판의 상부 반도체 층의 측벽(sidewall)을 사용하여 형성된 반도체 장치를 지칭한다. HSSOI 장치는 상부 반도체 층의 상부 표면에 평행한 반도체 표면을 사용하는 평면 반도체 장치로서 동일한 SOI 기판 상에 형성될 수 있다.
HSSOI 장치의 전자적 특성은 통상적인 SOI 장치의 특징을 보여준다. 구체적으로, 플로팅 바디 효과(floating body effect)가 HSSOI 장치의 성능 파라미터 상에 제한을 줄 수 있다. HSSOI 장치의 전력과 성능 우위를 최적화하는 중요한 인자는 플로팅 바디의 전압의 정확한 제어이다.
본 발명의 실시예는 소스에 전기적으로 연결된 바디를 가지는 HSSOI(hybrid surface semiconductor-on-insulator) MOSFET(metal-oxide-semiconductor field effect transitor)를 제공하여, HSSOI MOSFET의 플로팅 바디 효과를 최소화하거나 또는 제거한다.
본 발명의 일태양에 따르면, SOI 기판의 상부 반도체 층의 일부가 실질적으로 수직인 측벽을 가지는 반도체 핀(semiconductor fin) 내로 패터닝된다. 반도체 핀의 바디 영역의 부분은 반도체 핀의 바디 영역과 반대되는 도전체형(conductivity type)의 도핑을 가지는 두 개의 소스 영역 사이의 반도체 핀의 상부 표면 상에서 노출된다. 금속 반도체 합금부(metal semiconductor alloy portion)는 두 개의 소스 영역 및 두 개의 소스 영역 사이의 노출된 바디 영역의 상부 표면 바로 위에 형성된다. 바디 영역의 노출된 상부 부분의 도핑 농도는 바디 영역에 낮은 저항 컨택(low resistance contact)을 제공하기 위하여 이온 주입에 의해 증가될 수 있다. 따라서, HSSOI MOSFET는 소스 영역과 전기적으로 연결된 바디 영역을 가지도록 형성된다.
본 발명의 다른 태양에 따르면, 반도체 구조체는 제1 측벽, 제2 측벽 및 실질적으로 수평인 상부 표면을 가지고 절연층 바로 위에 위치하는 반도체 핀(제1 및 제2 측벽은 실질적으로 서로 평행하고 실질적으로 수직임), 반도체 핀 내에 위치하 고 제1 도전체형의 도핑를 가지고 절연체 층에 수직으로 접하는 바디 영역, 반도체 핀의 제1 단부 내에서 제1 측벽 바로 위에 위치하고 제2 도전체형의 도핑을 가지는 제1 소스 영역(제2 도전체형은 제1 도전체형의 반대임), 반도체 핀의 제1 단부 내에서 제2 측벽 바로 위에 위치하고 제2 도전체형의 도핑을 가지는 제2 소스 영역 및 제1 소스 영역, 제2 소스 영역 및 제1 도전체형의 도핑을 가지는 반도체 핀의 부분의 상부 표면에 접하고 제1 소스 영역과 제2 소스 영역의 사이에 위치하는 금속 반도체 합금부를 포함한다.
반도체 구조체는 제1 측벽 바로 아래의 제1 채널 및 제2 측벽 바로 아래의 제2 채널을 가지는 MOSFET가 될 수 있고, 전류는 각각 제1 채널 및 제2 채널의 제1 측벽 및 제2 측벽을 따라 수평 방향으로 흐른다.
본 발명의 다른 태양에 따르면, 반도체 구조체를 형성하는 방법은 제1 측벽, 제2 측벽 및 실질적으로 수평인 상부 표면을 가지고 절연체 층 바로 위에 위치하며 제1 도전체형의 도핑을 가지는 반도체 핀을 형성하는 단계(제1 및 제2 측벽은 실질적으로 서로 평행하고 실질적으로 수직임), 반도체 핀의 제1 단부 내의 제1 측벽 바로 위에 제2 도전체형의 도핑을 가지는 제1 소스 영역을 형성하는 단계(제2 도전체형은 제1 도전체형의 반대임), 반도체 핀의 제1 단부 내의 제2 측벽 바로 위에 제2 도전체형의 도핑을 가지는 제2 소스 영역을 형성하는 단계 및 제1 소스 영역, 제2 소스 영역 및 제1 도전체형의 도핑을 가지고 제1 소스 영역과 제2 소스 영역 사이에 위치하는 반도체 핀의 부분의 상부 표면 바로 위에 금속 반도체 합금부를 형성하는 단계를 포함한다.
본 발명의 실시예는 소스에 대한 선택적인 누설(leakage)로 HSSOI MOSFET의 플로팅 효과를 최적화하는 바디를 가지는 HSSOI MOSFET을 제공한다.
본 발명의 태양에 따르면, SOI 기판의 상부 반도체 층의 부분이 실질적으로 수직인 측벽을 가지는 반도체 핀 내로 패터닝된다. 반도체 핀의 바디 영역의 부분은 반도체 핀의 바디 영역과 반대되는 도전체형의 도핑을 가지는 두 개의 소스 영역 사이의 반도체 핀의 상부 표면 상에서 노출된다. 생성/재결합 영역은 여러가지 방법 중 적어도 하나에 의해 형성된다. 일실시예에서 고밀도의 결정 결함을 가지는 영역이 노출된 바디 영역의 비결정화에 의해 형성된다. 금속 반도체 합금부가 두 개의 소스 영역 사이 및 두 개의 소스 영역 사이의 재결합 영역 바로 위에 형성된다. 재결합 영역은 전자와 홀의 재결합 비율을 증가시켜서, 플로팅 바디 효과를 감소 또는 제거하여 바디 영역의 전하의 제거를 용이하게 한다. 대안적으로, 노출된 바디 영역의 금속-반도체 인터페이스는 생성/재결합 중심을 제공한다. 따라서, 형성된 HSSOI MOSFET은 소스에 대한 전기적 누수를 선택적으로 증가시키는 바디 영역을 가진다. 이는 소스에 대한 바디 상의 낮은 순전압(forward voltage)을 유지하면서 증가된 바디 도핑을 가능하게 한다.
본 발명의 다른 태양에 따르면, 반도체 구조체는 제1 측벽, 제2 측벽 및 실질적으로 수평인 상부 표면을 가지고 기판의 절연체 층 바로 위에 위치하는 반도체 핀(제1 및 제2 측벽은 실질적으로 서로 평행하고 실질적으로 수직임), 반도체 핀 내에 위치하고 제1 도전체형의 도핑을 가지고 절연체 층에 수직으로 접하는 바디 영역, 실질적으로 수평인 상부 표면 바로 아래에 위치하고 제1 도전체형의 도핑을 가지는 비결정 반도체 물질을 포함하는 재결합-중심-포함 반도체 영역 및 반도체 핀 내에 위치하는 적어도 하나의 소스 영역에 접하고 제2 도전체형의 도핑을 가지는 금속 반도체 합금부를 포함하며, 제2 도전체형은 제1 도전체형의 반대이다.
반도체 구조체는 제1 측벽, 제2 측벽 및 말단벽의 드레인 영역에 접하는 다른 금속 반도체 합금부를 더 포함할 수 있다.
제1 소스 영역은 제2 소스 영역에 접하지 않고 바디 영역에 의해 제2 소스 영역과 분리될 수 있다. 대안적으로, 제1 소스 영역 및 제2 소스 영역은 일체적이며 단일 구조일 수 있다.
본 발명의 다른 태양에 따르면, 반도체 구조체를 형성하는 방법은 제1 측벽, 제2 측벽 및 실질적으로 수평인 상부 표면을 가지고 절연체 층 바로 위에 위치하며 제1 도전체형의 도핑을 가지는 반도체 핀을 형성하는 단계(제1 및 제2 측벽은 실질적으로 서로 평행하고 실질적으로 수직임), 실질적으로 수평인 상부 표면 바로 아래에 비결정 반도체 물질을 포함하고 제1 도전체형의 도핑을 가지는 재결합-중심-포함 반도체 영역을 형성하는 단계, 재결합-중심-포함 반도체 영역 및 반도체 핀 내에 형성된 적어도 하나의 소스 영역 바로 위에 제2 도전체형의 도핑을 가지는 금속 반도체 합금부를 형성하는 단계를 포함하고, 제2 도전체형은 제1 도전체형의 반대이다.
본 발명은 소스에 전기적으로 연결된 바디를 가지는 HSSOI MOSFET를 제공하여, HSSOI MOSFET의 플로팅 바디 효과를 최소화하거나 또는 제거한다.
상기에서 전술한 바와 같이, 본 발명은 본 명세서에서 첨부된 도면과 함께 개시되는 SOI 기판 상에 형성된 바디 접촉형 HSSOI 장치 및 이를 제조하는 방법에 관한 것이다. 도면을 통하여, 동일한 참조 번호 및 문자는 유사 또는 동일한 구성요소를 지칭하기 위하여 사용된다. 본 도면은 축적을 고려하여 도시되지 않았다.
도 1a 내지 1f를 참조하면, 예시적인 제1 반도체 구조체는 핸들 기판(6), 절연체 층(10), 반도체 핀(18) 및 유전체 핀 캡부(30)를 포함한다. 핸들 기판(6), 절연체 층(10) 및 반도체 핀(18)의 스택은 SOI 기판의 상부 반도체 층을 패터닝하여 형성될 수 있다. 예시적으로, 핸들 기판(6), 절연체 층(10) 및 상부 반도체 층을 포함하는 SOI가 사용될 수 있다. 이러한 경우에, 절연체 층(10)은 핸들 기판 및 상부 반도체 층에 수직으로 접하는 SOI 기판의 매립된 절연체 층이다.
핸들 기판(6)은 반도체 물질, 절연체 물질 또는 금속성 물질을 포함할 수 있다. 예를 들어, 핸들 기판은 실리콘과 같은 단결정 반도체 물질을 포함할 수 있다. 절연체 층(10)은 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 물질 또는 실질적으로 전기적으로 절연되도록 도핑되거나 손상된 반도체 층을 포함한다. 상부 반도체 층은 반도체 물질을 포함한다. 바람직하게는, 상부 반도체 물질은 상부 반도체 층의 전체적인 원자들 사이의 에픽텍셜 배열(epitaxial alignment)을 가지는 단결정 반도체 물질을 포함한다. 반도체 물질은 이에 한정되지는 않지만, 실리콘, 게르마늄, 실리콘-게르마늄 합금, 실리콘 탄소 합금, 실리콘-게르마늄-탄소 함금, 게르마늄 비화물, 인듐 비화물, 인듐 인화물, Ⅲ-Ⅴ족 화합물 반도체 물질, Ⅱ -Ⅵ족 화합물 반도체 물질, 유기적 반도체 물질 및 다른 화합물 반도체 물질로부터 선택될 수 있다. 예를 들어, 반도체 물질은 단결정 실리콘을 포함할 수 있다. 상부 반도체 층의 두께는 1nm에서 2000nm, 또는 가능하게는 10nm에서 200nm의 범위에 있을 수 있고, 통상적으로는 약 30nm에서 약 120nm의 범위에 있을 수 있지만, 본 명세서에서는 더 작거나 더 큰 두께 역시 고려하고 있다.
상부 반도체 층 내의 반도체 물질은 제1 도전체형의 전기적인 도펀트(dopants)로 도핑될 수 있다. 제1 도전체형이 p-형인 경우에, 전기적 도펀트는 B, Ga 및 In과 같은 p-형 도펀트 중 적어도 하나일 수 있다. 제1 도전체형이 n-형인 경우에, 전기적 도펀트는 P, As 및 Sb와 같은 n-형 도펀트 중 적어도 하나일 수 있다. 통상적으로, 전기적 도펀트의 농도는 1.0x1013atoms/cm3에서 1.0x1020atoms/cm3, 또는 가능하게는 1.0x1014atoms/cm3에서 1.0x1019atoms/cm3의 범위에 있을 수 있지만, 본 명세서에서는 더 작거나 더 큰 농도 역시 고려하고 있다.
상부 반도체 층은 상부 반도체 층의 최상위 표면의 표면 법선(surface normal)의 방향에 수직인 평면의 빌트-인 응력(built-in stress)을 가질 수 있다. 추가적으로 또는 대안적으로, 상부 반도체 층은 상부 반도체 층의 최상위 표면의 표면 법선의 방향에 따르는 빌트-인 응력을 가질 수 있다. 본 발명의 실시예는 벌크 부 및 SOI 부를 포함하는 혼합 기판의 SOI 부에 구현될 수 있다. 본 명세서에서 이러한 변형을 명시적으로 고려하고 있다.
반도체 층의 상부 표면은 <110> 방향의 전류를 수반하는, <100> 방향 실리콘 평면 및 <110> 실리콘 평면 상의 측벽 위일 수 있다. 대안적으로 상부 표면은 <110> 방향의 전류를 수반하는 <110> 평면 및 <100> 유형 방향의 측벽일 수 있다.
유전체 핀 캡 층은 상부 반도체 층의 상부 표면 상에 형성된다. 유전체 핀 캡 층은 유전체 산화물, 유전체 질화물 또는 유전체 산화질화물을 포함한다. 예를 들어, 유전체 핀 캡 층은 실리콘 질화물 또는 실리콘 산화물을 포함한다. 유전체 핀 캡 층의 두께는 0.5nm에서 1000nm, 또는 가능하게는 5nm에서 100nm이고, 통상적으로는 약 15nm에서 약 50nm의 범위에 있지만, 본 명세서에서는 더 작거나 더 큰 두께 역시 고려하고 있다. 유전체 핀 캡 층은 단일 동형 유전체 물질(single homogeneous dielectric material) 또는 상이한 성분을 가지는 적어도 두 개의 유전체 물질 층의 수직 스택을 포함할 수 있다.
유전체 핀 캡 층의 스택 및 상부 반도체 층은 반도체 핀(18) 및 유전체 핀 캡부(30)의 수직 스택을 포함하는 측면으로 고립된 구조(laterally isolated structure)를 형성하기 위해 리소그래픽 방식으로 패터닝된다. 구체적으로, 상부 반도체 층의 남아있는 부분은 반도체 핀(18)을 구성하고, 유전체 핀 캡 층의 남아있는 부분은 유전체 핀 캡부(30)를 구성한다.
반도체 핀(18)은 서로 평행한 실질적으로 수직인 측벽의 쌍을 가진다. 실질적으로 수직인 측벽의 쌍 중 하나는 본 명세서에서 "제1 측벽"으로 지칭되고 실질적으로 수직인 측벽의 쌍 중 다른 하나는 본 명세서에서 "제2 측벽"으로 지칭된다. 반도체 핀(18)은 실질적으로 수직인 측 벽의 다른 쌍을 가질 수 있고, 이는 본 명세서에서 제1 말단벽(first end wall) 및 제2 말단벽(second end wall)으로 지칭된 다. 각각의 제1 및 제2 말단벽은 제1 측벽 및 제2 측벽과 접한다. 반도체 핀(18)의 제1 측벽, 제2 측벽, 제1 말단벽 및 제2 말단벽은 유전체 핀 캡부(30)의 측벽과 실질적으로 수직으로 일치한다. 접미사 "B"를 가지는 모든 도면에서, 제1 측벽은 2차원 도면에서 표현되는 바와 같이 반도체 핀(18)의 하부측 상에 위치하고, 제2 측벽은 2차원 도면에서 표현되는 바와 같이 반도체 핀(18)의 상부측 상에 위치한다. 접미사 "C"를 가지는 모든 도면에서, 제1 말단벽은 2차원 도면에서 표현되는 바와 같이 반도체 핀(18)의 좌측 상에 위치하고, 제2 말단벽은 2차원 도면에서 표현되는 바와 같이 반도체 핀(18)의 우측 상에 위치한다.
도 2a 내지 2f를 참조하면, 게이트 유전체(40) 및 게이트 도전체(50)가 반도체 핀(18)의 스택 및 유전체 핀 캡부(30) 상에 형성된다. 간략화를 위해 도 2a 내지 2f 및 모든 후속 도면에서 하부 반도체 층(6)이 생략되었지만, 모든 도면에서 하부 반도체 층(6)이 절연체 층(10) 바로 아래에 존재하는 것으로 가정한다.
게이트 유전체(40)는 반도체 핀(18)의 제1 측벽 바로 위에 위치하는 제1 게이트 유전체 및 반도체 핀(18)의 제2 측벽 바로 위에 위치하는 제2 게이트 유전체를 포함한다. 게이트 유전체(40)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 및/또는 이들의 스택과 같은 반도체-기반 유전 물질을 포함할 수 있다. 반도체 기반 유전 물질은 반도체 핀(18)의 노출된 부분의 열 전환 및/또는 CVD(chemical vapor deposition)에 의해 형성될 수 있다. 대안적으로, 게이트 유전체(40)는 HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, 이들의 합금 및 이들의 실리케이트와 같은 높은-K 유전체 물질(high-k dielectric material)을 포함할 수 있다. 높은-k 유전체 물질은, 예를 들어 CVD(chemical vapor deposition), ALD(atomic layer deposition), MBE(molecular beam epitaxy), PLD(pulsed laser deposition), LSMCD(liquid source misted chemical deposition), PVD(physical vapor deposition) 등을 포함하는 본 기술분야의 잘 알려진 방법에 의해 형성될 수 있다. 게이트 유전체(40)의 두께는 0.1nm에서 60nm 또는 종래의 유전체 물질의 경우에 가능하게는 1nm에서 3nm의 범위에 있을 수 있고, 높은-k 유전체 물질의 경우에 가능하게는 2nm에서 6nm의 범위에 있을 수 있으며, 1nm에서 10nm 정도 또는 이보다 작은 유효 산화막 두께를 가질 수 있다.
게이트 도전체(50)는 도핑된 반도체 물질, 도전성 금속 질화물, 금속성 물질 또는 이들의 조합과 같은 도전성 물질을 포함한다. 예시적인 도핑된 반도체 물질은 도핑된 폴리실리콘, 도핑된 실리콘-포함 반도체 함금 등을 포함한다. 예시적인 도전성 금속 질화물은 이에 한정되지는 않지만, TaN, TiN, TiAlN, 다른 도전성 내화 금속 질화물(conductive refractory metal nitrides) 또는 이들의 합금을 포함한다. 예시적인 금속 물질은 단일 원소 금속(elemental metals) 및 금속간 합금을 포함한다. 유전체 핀 캡부(30)의 상부 표면에서 측정할 때, 게이트 도전체(50)의 두께는 2nm에서 4000nm, 또는 가능하게는 20nm에서 400nm의 범위에 있고, 통상적으로 약 40nm에서 약 200nm의 범위에 있을 수 있지만, 더 작거나 더 큰 두께 역시 본 명세서에서 명시적으로 고려하고 있다. 게이트 도전체(50)의 두께는 유전체 핀 캡부(30)의 두께보다 크다.
게이트 유전체(40) 및 게이트 도전체(50)는 반도체 핀(18)의 노출된 표면 상에서의 게이트 유전체 층의 형성, 게이트 유전체 층 바로 위에서의 게이트 도전체 층의 형성 및 게이트 도전체 층과 게이트 유전체 층의 스택의 리소그래픽 패터닝에 의해 형성될 수 있다. 예를 들어, 게이트 유전체 층이 반도체 핀(18)의 반도체 물질의 열 또는 플라즈마 전환에 의해 형성되거나 또는 반도체 핀(18)의 표면 및 유전체 핀 캡부(30)의 상부 표면 및 측벽 표면 위에 형성되거나, 예를 들어 게이트 유전체 층이 유전체 물질의 피착(deposition)에 의해 형성된다면, 게이트 유전체 층은 오직 반도체 핀(18)의 표면에 형성될 수 있고 유전체 핀 캡부(30)의 표면 상에 형성되지 않는다.
게이트 유전체 층의 남아있는 부분인 게이트 유전체(40) 및 게이트 도전체 층의 남아있는 부분인 게이트 도전체(50)가 반도체 핀(18)의 제1 단부와 반도체 핀(18)의 제2 단부 사이의 반도체 핀(18)의 중간 부분을 스트래들(straddle)하기 위해, 게이트 유전체 층의 스택 및 게이트 도전체가 리소그래픽 방식으로 패터닝된다. 따라서, 제1 측벽의 부분, 제2 측벽의 부분 및 반도체 핀(18)의 제1 말단벽이 유전체 핀 캡부(30)의 일측 상에 위치한 반도체 핀(18)의 제1 단부에서 노출되고, 제1 측벽의 다른 부분, 제2 측벽의 다른 부분 및 반도체 핀(18)의 제2 말단벽이 유전체 핀 캡부(30)의 다른 측 상에 위치한 반도체 핀(18)의 제2 단부에서 노출된다.
반도체 핀(18)의 제1 및 제2 측벽의 평면 내의 수평 방향의 게이트 유전체(40) 및 게이트 도전체(50)의 너비는 예시적인 제1 반도체 구조체에서 형성되는 HSSOI MOSFET의 게이트 길이이다.
선택적으로, 할로 이온 주입 및/또는 소스 및 드레인 신장 이온 주입이 할로 영역(도시되지 않음) 및/또는 소스 및 드레인 신장 영역(도시되지 않음)을 형성하기 위해 이 단계에서 수행될 수 있다. 게이트 스페이서(55)가 컨포멀 유전체 층(conformal dielectric layer)의 피착 및 이방성 에칭(anisotropic etch)에 의해 게이트 도전체(50)의 측벽 상에 형성된다. 게이트 도전체(50)의 측벽 상에 위치한 컨포멀 유전체 층의 남아있는 부분이 게이트 스페이서(55)를 구성한다. 게이트 스페이서(55)는 측면으로 게이트 도전체(50)를 둘러쌀 수 있다. 게이트 스페이서(55)는 유전체 핀 캡부(30)의 상부 표면에 접한다. 게이트 스페이서(55)는 게이트 도전체(50) 및 소스의 에지와 후속적으로 형성되는 드레인 영역의 에지 사이의 옵셋을 제공할 수 있다.
게이트 스페이서(55) 위의 게이트 도전체(50)의 측벽의 노출된 부분의 높이와 반도체 핀(18) 및 유전체 핀 캡부(30)의 전체 높이의 비율에 따라, 나머지 유전체 스페이서(도시되지 않음)가 반도체 핀(18)의 제1 및 제2 측벽과 제1 및 제2 말단벽의 하부에 형성되거나 또는 형성되지 않을 수 있다. 구체적으로, 게이트 스페이서(55) 위의 게이트 도전체(50)의 측벽의 노출된 부분의 높이가 반도체 핀(18) 및 유전체 핀 캡부(30)의 전체 높이보다 크면, 반도체 핀(18)의 하부에 나머지 유전체 스페이서가 형성되지 않는다. 게이트 스페이서(55) 위의 게이트 도전체의 측벽의 노출된 부분의 높이가 반도체 핀(18) 및 유전체 핀 캡부(30)의 전체 높이보다 작으면, 게이트 스페이서(55)와 일체적으로 형성된 나머지 유전체 스페이서가 반도체 핀(18)의 하부에 형성된다. 나머지 유전체 스페이서 및 게이트 스페이서(55)가 절연체 층(10)의 상부 표면에 접한다.
도 3a 내지 3f를 참조하면, 소스 및 드레인 이온 주입이 제2 도전체형의 도펀트를 제1 단부의 제1 측벽의 부분, 제1 단부의 제2 측벽의 부분, 제2 단부의 제1 측벽의 부분, 제2 단부의 제2 측벽의 부분 및 반도체 핀(18)의 제2 말단벽에 주입하기 위해 수행된다. 제2 도전체형은 제1 도전체형의 반대이다. 예를 들어, 제1 도전체형이 p-형이면, 제2 도전체형은 n-형이고, 그 역도 성립한다. 경사 이온 주입(angled ion implantation)이 제1 및 제2 측벽과 반도체 핀(18)의 제2 말단벽을 통해 제2 도전체형의 도펀트를 주입하기 위해 사용된다. 경사 이온 주입의 방향은 도 3a 및 3c에 개략적으로 도시된다. 게이트 도전체(50) 및 유전체 핀 캡부(30)가 이온 주입에 대한 마스킹 구조로서 기능한다.
제2 도전체형의 도펀트의 주입 깊이는 반도체 핀(18)의 너비의 절반보다 작도록 선택된다. 반도체 핀(18)의 너비는 반도체 핀(18)의 제1 측벽과 제2 측벽 사이의 거리이다. 제1 및 제2 소스 영역(62)이 제1 단부에서 제1 측벽의 부분의 바로 아래 및 제1 단부에서 제2 측벽의 부분의 바로 아래에 형성된다. 제1 및 제2 소스 영역(62)은 제2 도전체형의 도펀트로 주입되지 않는 제1 도전체형의 도핑을 가지는 반도체 핀(18)의 부분에 의해 분리된다. 따라서, 제1 소스 영역은 제2 소스 영역에 접하지 않는다. 본 발명의 실시예에서 HSSOI MOSFET의 바디 영역으로서 기능하는, 제1 도전체형의 도핑을 가지는 반도체 핀(18)의 부분은 본 명세서에서 바디 영역(220)으로 지칭된다. 각각의 제1 및 제2 소스 영역(62)은 게이트 도전체(50)의 에지와 실질적으로 수직으로 일치하는 에지를 가질 수 있다. 더 나아가, 각각의 제1 및 제2 소스 영역(62)은 제1 및 제2 게이트 유전체(40)의 주변 부분과 각각 접할 수 있다. 제1 및 제2 소스 영역(62)과 제1 및 제2 게이트 유전체(40) 사이의 오버레이(overaly)는 게이트 스페이서(55)의 두께 및/또는 경사 이온 주입의 틸트 각도(tilt angles)로 조절될 수 있다.
드레인 영역(64)은 제1 게이트 유전체의 에지로부터 제2 단부 상의 제1 측벽을 지나 제2 측벽으로, 제2 말단벽을 지나고, 반도체 핀(18)의 제2 단부 상의 제2 측벽을 지나, 제2 게이트 유전체의 에지로 연장된다. 드레인 영역(64)은 일체적이며 단일 구조이다(즉, 물리적으로 명백한 인터페이스 없이 서로 연결된 단일 연속 부분(single contiguous piece)임). 드레인 영역(64)은 제1 측벽에 접하는 부분, 제2 말단벽에 접하는 제2 부분 및 제2 측벽에 접하는 제3 부분을 포함한다. 드레인 영역(64)과 바디 영역(20) 사이의 인터페이스는 유전체 핀 캡부(30)의 하부 표면으로부터 절연체 층(10)의 상부 표면으로 연장된다. 드레인 영역(64)과 바디 영역(20) 사이의 전체 인터페이스는 실질적으로 수직이다. 드레인 영역(64)은 본 발명의 실시에에서 HSSOI MOSFET의 드레인으로서 기능한다. 드레인 영역(64)은 게이트 도전체(50)의 에지와 실질적으로 수직으로 일치하는 에지를 가질 수 있다. 더 나아가, 드레인 영역(64)은 각각의 제1 및 제2 게이트 유전체(40)의 주변 부분에 접할 수 있다. 드레인 영역(64)과 제1 및/또는 제2 게이트 유전체(40) 사이의 오버레이는 게이트 스페이서의 사용에 의해 조절되고/조절되거나 경사 이온 주입의 틸트 각도의 조정에 의해 조절될 수 있다. 유전체 핀 캡부(30)의 하부 표면은 드레인 영역(64) 및 바디 영역(20)과 수직으로 접한다.
통상적으로, 제1 및 제2 소스 영역(62)과 드레인 영역(64)은 각각의 제1 및 제2 소스 영역(62)과 드레인 영역(64)에 낮은 저항을 제공하기 위하여 강하 도핑된다. 예를 들어, 제1 및 제2 소스 영역(62)과 드레인 영역(64)의 도펀트 농도는 1.0 x 1018/cm3에서 1.0 x 1022/cm3, 또는 가능하게는 1.0 x 1019/cm3에서 1.0 x1021/cm3의 범위에 있을 수 있지만, 제1 및 제2 소스 영역(62)과 드레인 영역(64)에 대한 더 작거나 더 큰 도펀트 농도 역시 본 명세서에서 고려하고 있다.
도 4a 내지 4f를 참조하면, 반도체 핀(18)의 제1 단부를 노출하는 동안, 포토레지스트(67)가 반도체 핀(18) 및 유전체 핀 캡부(30)에 걸쳐서 인가되고 반도체 핀(18)의 제2 단부를 마스크(mask)하기 위해 리소그래픽 방식으로 패터닝된다. 포토레지스트(67)의 에지가 게이트 도전체(50)를 오버라이(overlie)할 수 있다. 대안적으로, 포토레지스트의 에지가 게이트 스페이서(55)를 오버라이하고 게이트 도전체(50)를 완전히 덮을 수 있다. 반도체 핀(18)의 제1 단부 위에 위치한 유전체 핀 캡부(30)의 서브-부분이 노출된다. 이방성 에칭이 게이트 도전체(50) 또는 포토레지스트(67)에 의해 덮이지 않는 유전체 핀 캡부(30)의 서브-부분을 제거하기 위하여 사용된다. 포토레지스트(67)의 에지가 게이트 도전체(50)를 오버라이하는 경우에, 게이트 도전체(50) 및 포토레지스트(67)는 공동으로 이방성 에칭에 대한 에칭 마스크로서 기능한다. 포토레지스트(67)의 에지가 게이트 스페이서(55)를 오버라이하고 게이트 도전체(50)를 완전히 덮는 경우에, 포토레지스트(67)가 이방성 에칭에 대한 에칭 마스크로서 사용된다. 유전체 핀 캡부(30)의 남아있는 부분의 에지는 반도체 핀(18)의 제1 단부 상의 게이트 스페이서(55)의 외곽 에지와 실질적으로 수직으로 일치한다.
바람직하게는, 이방성 에칭은 반도체 핀(18)의 반도체 물질에 대하여 선택적이다. 이방성 에칭은 절연체 층(10)에 대하여 선택적이거나 또는 선택적이지 않을 수 있다. 반도체 핀(18)의 제1 단부의 상부 표면이 노출되면, 포토레지스트(67)가 제거될 수 있다. 그러나, 제1 도전체형의 도펀트의 주입이 있을 때까지 또는 재결합-중심-생성 원소(recombination-center-generating element)의 이온의 주입이 있을 때까지 포토레지스트(67)의 제거가 미루어지는 실시예 역시 본 명세서에서 고려하고 있다.
도 5a 내지 5f를 참조하면, 제1 도전체형의 도펀트는 반도체 핀(18)의 제1 단부의 노출된 상부 표면 내로 주입될 수 있다. 이온 주입 전에 반도체 핀(18)의 제1 단부의 상부 표면은 제1 및 제2 소스 영역(62)의 상부 표면과 제1 및 제2 소스 영역(62)에 측면으로 접하는 바디 영역(20)의 상부 표면을 포함한다. 반도체 핀(18)의 제1 단부의 상부 표면에 접하고 제1 및 제2 소스 영역(62)에 측면으로 접하는 바디 영역(20)의 부분이 변형된 반도체 영역(72)인 제1-도전체-유형 도핑 영역을 형성하기 위해 제1 도전체형의 도펀트로 주입될 수 있다. 변형된 반도체 영역(72)이 제1-도전체-유형 도핑 영역인 경우에 변형된 반도체 영역(modified semiconductor region; 72)의 두께는 1nm에서 1000nm, 또는 가능하게는 10nm에서 100nm의 범위에 있을 수 있고, 통상적으로는 약 300nm에서 약 600nm의 범위에 있을 수 있지만, 더 작거나 더 큰 두께 역시 본 명세서에서 고려하고 있다.
제1 도전체형의 주입된 도펀트가 제1 및 제2 소스 영역(62)의 상부 부분의 도핑의 유형을 변경시키지 않도록 이온 주입의 주입량(dose)이 설정된다. 다시 말하면, 변형된 반도체 영역(72)의 제1 도전체형의 도펀트의 도펀트 농도는 제1 및 제2 소스 영역(62)의 제2 도전체형의 도펀트의 도펀트 농도보다 작다. 예를 들어, 변형된 반도체 영역(72)의 도펀트 농도는 1.0 x 1015/cm3에서 5.0 x 1021/cm3, 또는 가능하게는 1.0 x 1016/cm3에서 5.0 x 1020/cm3의 범위에 있을 수 있고, 통상적으로는 약 1.0 x 1018/cm3에서 약 1.0 x 1020/cm3의 범위에 있을 수 있지만, 변형된 반도체 영역(72)에 대한 더 작거나 더 큰 도펀트 농도 역시 본 명세서에서 고려하고 있다. 변형된 반도체 영역(72) 내로 도입되는 제1 도전체형의 추가적인 도펀트로 인해, 변형된 반도체 영역(72)이 반도체 핀(18)의 바디 영역(20)보다 큰 도펀트 농도를 가진다.
일실시예에서 반도체 핀(18)의 제1 단부의 상부 표면 바로 아래에 변형된 반도체 영역(72)을 형성하기 위하여, 제1 도전체형의 도펀트의 이온 주입이 틸트 각도 없이 (즉, 반도체 핀(18)의 상부 표면에 수직한 방향으로) 수행될 수 있다. 변형된 반도체 영역(72)은 반도체 핀(18)의 상부 표면 상의 유전체 핀 캡부(30)의 에지로부터, 반도체 핀(18)의 제1 단부 부분의 상부 표면을 지나 변형된 반도체 영역(72)의 깊이와 동일한 레벨의 제1 말단벽의 수편선까지 연장된다. 이러한 경우에, 변형된 반도체 영역(72)은 절연체 층(10)과 접하지 않고, 제1 말단벽은 바디 영역(20)의 노출된 실질적으로 수직인 표면을 포함한다.
게이트 도전체(50), 게이트 스페이서(55) 및 유전체 핀 캡부(30)는 주입 동안 제1 도전체형의 도펀트의 반도체 핀(18) 내로의 도입을 방지하기 위하여 제1 도전체형의 도펀트를 차단한다. 포토레지스트(67)가 이 단계에서 존재하는 경우, 포토레지스트는 또한 주입 마스크로서 사용될 수 있다. 포토레지스트(67)는, 이온 주입 동안 존재한다면, 차후에 제거된다.
다른 경우에, 제1 도전체형의 도펀트가 경사 이온 주입에 의해 제1 말단벽 내로 주입될 수 있다. 이온 주입의 틸트 각도는 제1 도전체형의 도펀트가 제1 말단벽을 통해 주입될 수 있지만, 제1 도전체형의 도펀트의 제2 말단벽 내로의 주입은 방지되도록 설정된다. 이러한 경우에, 변형된 반도체 영역(72)이 반도체 핀(18)의 상부 표면 상의 유전체 핀 캡부(30)의 에지로부터, 반도체 핀(18)의 제1 단부 부분의 상부 표면을 지나고, 제1 말단벽을 지나, 절연체 층(10)의 상부 표면으로 연장된다.
또 다른 경우에, 재결합-중심-생성 원소의 이온이 변형된 반도체 영역(72)을 형성하기 위하여 반도체 핀(18)의 제1 단부의 상부 표면 내로 주입될 수 있다. 이온 주입 전에 반도체 핀(18)의 제1 단부의 상부 표면은 제1 및 제2 소스 영역(62)의 상부 표면과 제1 및 제2 소스 영역(62)과 측면으로 접하는 바디 영역(20)의 상부 표면을 포함한다. 반도체 핀(18)의 제1 단부의 상부 표면과 접하고 제1 및 제2 소스 영역(62)과 측면으로 접하는 바디 영역(20)의 부분은 변형된 반도체 영역(72)인 재결합-중심-포함 반도체 영역을 형성하기 위하여 재결합-중심-생성 원소로 주입될 수 있다.
재결합-중심-생성 원소는, 예를 들어 질소, 산소, 탄소, 게르마늄, 아르곤, 크립톤, 제논, 금, 백금 및 이들의 조합을 포함한다. 변형된 반도체 영역(72) 내로 주입되는 재결합-중심-생성 원소는 원소의 주기율표의 3A족 또는 5A족에 속한 전기적 도펀트가 아니다. 재결합-중심-생성 원소가 비전기적이기 때문에, 추가적인 자유 홀(free hole) 또는 자유 전자가 변형된 반도체 영역(72)에 추가되지 않는다.
변형된 반도체 영역(72)의 두께는 1nm에서 1000nm, 또는 가능하게는 10nm에서 100nm의 범위에 있을 수 있고, 통상적으로 약 30nm에서 약 60nm의 범위에 있을 수 있지만, 더 작거나 더 큰 두께 역시 본 명세서에서 고려하고 있다. 변형된 반도체 영역(72)의 두께는 반도체 핀(18)의 두께보다 작다. 재결합-중심-생성 원소의 농도는 1.0 x 1011/cm3에서 1.0 x 1022/cm3, 또는 가능하게는 1.0 x 1012/cm3에서 1.0 x 1021/cm3의 범위에 있을 수 있지만, 더 작거나 더 큰 농도 역시 본 명세서에서 고려하고 있다. 재결합-중심-생성 원소의 주입량은 변형된 반도체 영역(72)의 두께 내의 농도 범위에 이르도록 결정된다.
재결합-중심-생성 원소는 점결함(point defects) 및 전위(dislocation)와 같은 결정 구조에 대한 손상을 변형된 반도체 영역(72) 내로 도입한다. 주입된 재결합-중심-생성 원소의 존재로 인해, 변형된 반도체 영역(72)은 제1 및 제2 소스 영역(62)과 드레인 영역(64)의 전기적 도펀트를 활성화시키는 어닐 활성화(activation anneals) 이후에도 고밀도의 결정 결함을 유지한다. 높은 결함 밀 도는 바디 영역(20)에 축적되는 홀 또는 전자가 재결합에 의해 수집되고 소멸되는 재결합 중심으로서 기능한다.
일실시예에서, 변형된 반도체 영역(72)은 바디 영역(20)과 동일한 제1 도전체형의 도펀트의 농도를 가질 수 있다. 추가적인 전기적 도펀트, 즉, 3A족 원소 및 5A족 원소와 같은 자유 전자 또는 자유 홀을 제공하는 도펀트가 변형된 반도체 영역(72) 내로 추가되지 않는다. 변형된 반도체 영역(72)은 제2 도전체형의 도펀트를 포함하지 않는다.
다른 경우에, 제1 도전체형의 도펀트가 이온 주입에 의해 변형된 반도체 영역(72) 내로 주입될 수 있다. 이온 주입의 주입량은 제1 도전체형의 주입량이 제1 및 제2 소스 영역(62)의 상부 부분의 도핑의 유형을 변경하지 않도록 설정된다. 다시 말하면, 변형된 반도체 영역(72)의 제1 도전체형의 도펀트의 도펀트 농도는 제1 및 제2 소스 영역(62)의 제2 도전체형의 도펀트의 도펀트 농도보다 작다. 예를 들어, 변형된 반도체 영역(72)의 제1 도전체형의 도펀트의 농도는 1.0 x 1015/cm3에서 5.0 x 1021/cm3, 또는 가능하게는 1.0 x 1016/cm3에서 5.0 x 1020/cm3의 범위에 있을 수 있고, 통상적으로는 약 1.0 x 1018/cm3에서 약 1.0 x 1020/cm3의 범위에 있을 수 있지만, 변형된 반도체 영역(72)의 더 작거나 더 큰 도펀트 농도 역시 본 명세서에서 고려하고 있다. 변형된 반도체 영역(72) 내로 도입되는 제1 도전체형의 추가적인 도펀트로 인해, 변형된 반도체 영역(72)은 반도체 핀(18)의 바디 영역(20)보다 더 큰 도펀트 농도를 가진다.
일구성에서, 반도체 핀(18)의 제1 단부의 상부 부분 바로 아래에 변형된 반도체 영역(72)을 형성하기 위해, 재결합-중심-생성 원소의 이온 주입이 틸트 각도없이 (즉, 반도체 핀(18)의 상부 표면에 수직한 방향으로) 수행될 수 있다. 변형된 반도체 영역(72)은 반도체 핀(18)의 상부 표면 상의 유전체 핀 캡부(30)의 에지로부터, 반도체 핀(18)의 제1 단부 부분의 상부 표면을 지나 변형된 반도체 영역(72)의 깊이와 동일한 레벨의 제1 말단벽의 수평선까지 연장된다. 이러한 경우에, 변형된 반도체 영역(72)은 절연체 층(10)과 접하지 않고, 제1 말단벽은 바디 영역(20)의 노출된 실질적으로 수직인 표면을 포함한다.
게이트 도전체(50), 게이트 스페이서(55) 및 유전체 핀 캡부(30)는 반도체 핀(18) 내로의 재결합-중심-생성 원소의 이온의 도입을 방지하기 위해 주입 동안 재결합-중심-생성 원소를 차단한다. 포토레지스트(67)가 이 단계에서 존재하는 경우에, 포토레지스트가 또한 주입 마스크로서 사용될 수 있다. 포토레지스트(67)가, 이온 주입 동안 존재한다면, 이후에 제거된다.
다른 구성에서, 재결합-중심-생성 원소가 경사 이온 주입에 의해 제1 말단벽 내로 주입될 수 있다. 이온 주입의 틸트 각도는 재결합-중심-생성 원소의 이온이 제1 말단벽을 통해 주입되지만, 제2 말단벽 내로의 재결합-중심-생성 원소의 이온 주입은 방지되도록 설정된다. 이러한 경우에, 변형된 반도체 영역(72)은 반도체 핀(18)의 상부 표면 상의 유전체 핀 캡부(30)의 에지로부터, 반도체 핀(18)의 제1 단부 부분의 상부 표면을 지나고, 제1 말단벽을 지나, 절연체 층(10)의 상부 표면으로 연장된다.
도 6a 내지 6f를 참조하면, 금속 반도체 함급 부는 반도체 핀(18)의 노출된 반도체 표면 상에 형성된다. 금속 반도체 합금부는, 예를 들어 노출된 반도체 표면의 금속 층의 피착 및 금속 층과 아래의 반도체 물질의 반응에 의해 형성될 수 있다.
소스측 금속 반도체 합금부(82)는 제1 및 제2 소스 영역(62)의 외부 표면, 변형된 반도체 영역(72) 및 (존재한다면) 제1 말단벽 상의 바디 영역(20)의 임의의 노출된 표면 바로 위에 직접 형성된다. 따라서, 소스측 금속 반도체 합금부(82)는 제1 및 제2 소스 영역(62), 변형된 반도체 영역(72) 및 선택적으로 제1 말단벽 상의 바디 영역(20)에 접하고 전기적으로 쇼트된다. 소스측 금속 반도체 합금부(82)는 또한 유전체 핀 캡부(30)의 측벽 표면과 접한다. 나머지 유전체 스페이서가 형성되지 않으면 소스측 금속 반도체 합금부(82)가 절연체 층(10)의 상부 표면에 접할 수 있다. 나머지 유전체 스페이서가 존재하면 소스측 금속 반도체 합금부(82)가 나머지 유전체 스페이서에 접한다. 소스측 금속 반도체 합금부(82)는 일체적이며 단일 구조이다.
드레인측 금속 반도체 합금부(84)는 드레인 영역(64)의 외부 표면 바로 위에 형성된다. 드레인측 금속 반도체 합금부(84)는 드레인 영역(64)에 접하고 바디 영역(20)에 접하지 않는다. 드레인측 금속 반도체 합금부(84)는 또한 유전체 핀 캡부(30)의 측벽 표면에 접한다. 나머지 유전체 스페이서가 형성되지 않으면 드레인측 금속 반도체 합금부(84)가 절연체 층(10)의 상부 표면에 접할 수 있다. 나머지 유전체 스페이서가 존재하면 드레인측 금속 반도체 합금부(84)가 나머지 유전체 스 페이서에 접한다. 드레인측 금속 반도체 합금부(84)는 일체적이며 단일 구조이다.
소스측 금속 반도체 합금부(82) 및 드레인측 금속 반도체 합금부(84)는반도체 핀(18)의 반도체 물질의 합금과 금속 층을 포함한다. 반도체 핀(18)이 실리콘을 포함하는 경우에, 소스측 금속 반도체 합금부(82) 및 드레인측 금속 반도체 합금부(84)는 금속 실리사이드를 포함한다. 반도체 핀(18)이 실리콘-게르마늄 합금을 포함하는 경우에, 소스측 금속 반도체 합금부(82) 및 드레인측 금속 반도체 합금부(84)는 금속 게르마노-실리사이드를 포함할 수 있다. 게이트 도전체(50)가 반도체 물질을 포함하면, 게이트측 금속 반도체 합금부(도시되지 않음)가 게이트 도전체(50) 바로 위에 형성될 수 있다.
도 7a 내지 7f를 참조하면, MOL(middle-of-line) 유전체 층(90)은 반도체 핀(18)에 걸쳐서, 소스측 금속 반도체 합금부(82), 드레인측 금속 반도체 합금부(84), 유전체 핀 캡부(30), 게이트 스페이서(55) 및 게이트 도전체(50) 바로 위에 형성된 게이트 도전체(50) 또는 게이트측 금속 반도체 합금부(도시되지 않음) 중 적어도 하나의 바로 위에 형성된다. MOL 유전체 층(90)은 실리콘 산화물, 실리콘 질화물, CVD(chemical vapor deposition), 낮은-k 유전체 물질, 스핀-온 낮은-k 유전체 물질(spin-on low-k dielectric material) 또는 이들의 스택을 포함할 수 있다. MOL 유전체 층(90)은 BEOL(back-end-of-line) 유전체 층으로부터 소디움 및 포타슘(potassium)과 같은 이동성 이온(mobile ions)의 확산을 방지하는 이동성 이온 확산 배리어 층(mobie ion dissusion barrier layer)을 포함할 수 있다. 더 나아가, MOL 유전체 층(90)은 제1 및 제2 게이트 유전체(40) 바로 아래에 위치한 HSSOI MOSFET의 채널의 전하 캐리어 이동도(charge carrier mobility)를 변경하기 위해 하부 구조 상에 인장 응력(tensile stress) 또는 압축 응력(compressive stress)을 인가하는 응력 라이너(stress liner)를 포함할 수 있다.
컨택 홀(contact via holes)이 MOL 유전체 층(90)에 형성되고 다양한 금속 컨택을 형성하기 위해 금속으로 채워진다. 예를 들어, 소스측 금속 반도체 합금부(82)와 수직으로 접하는 소스 컨택 비아(contact via; 92) 및 드레인측 금속 반도체 합금부(84)와 측면으로 접하는 적어도 하나의 드레인측 컨택 비아(94)가 형성될 수 있다. 드레인측 금속 반도체 합금부(84)가 반도체 핀(18)의 상부 표면 바로 위에 형성되지 않기 때문에, 적어도 하나의 드레인측 컨택 비아(94)가 드레인측 금속 반도체 합금부(84)와 측면으로 접한다. 이는 드레인 영역(64)과 드레인측 금속 반도체 합금부(84) 사이의 실질적으로 수직인 인터페이스를 스트래들하는 적어도 하나의 드레인측 비아 홀의 형성에 의해 이루어진다.
HSSOI MOSFET은 제1 및 제2 측벽의 모든 가능한 방향으로부터 선택될 수 있는 결정학적 방향(crystallographic orientations)의 이점을 취하도록 방향이 정해질 수 있다. 구체적으로, 제1 및 제2 측벽의 표면 방향은 제1 및 제2 게이트 유전체(40)의 바로 아래에 위치한 채널의 HSSOI MOSFET에 대한 전하 캐리어 이동도를 최대화하도록 선택될 수 있다. HSSOI MOSFET의 바디 영역(20)은 변형된 반도체 영역(72)을 통해 소스측 금속 반도체 합금부(82)와 전기적으로 연결된다.
도 8a 내지 8f를 참조하면, 예시적인 제1 반도체 구조체의 변형이 예시적인 제1 반도체 구조체로부터 도 3a 내지 도 3f에 대응하는 프로세스 단계에서 제2 도 전체형의 도펀트를 제1 말단벽에 주입하여 도출될 수 있다. 제2 도전체형의 도펀트를 제1 말단벽 내로 주입하여, 제1 및 제2 소스 영역(62)을 연결하기 위해 경사 이온 주입이 사용될 수 있다. 일체적이며 단일 구조의 합쳐진 소스 영역(62')은 제1 게이트 유전체의 에지로부터 제1 단부 상의 제1 측벽의 부분을 지나 제1 말단벽으로, 그리고 제1 말단벽을 지나고 반도체 핀(18)의 제1 단부 상의 제2 측벽을 지나 제2 게이트 유전체의 에지로 연장되어 형성된다. 합쳐진 소스 영역(62')은 도 7a 내지 7f의 제1 및 제2 소스 영역(62)을 포함한다.
도 9a 내지 9f를 참조하면, 본 발명의 제2 실시예를 따르는 예시적인 제2 반도체 구조체가 도 2a 내지 2f의 예시적인 제1 반도체 구조체로부터 도출된다. 포토레지스트(57)가 반도체 핀(18) 및 유전체 핀 캡부(30)에 인가되고, 반도체 핀(18)의 제2 단부를 노출하는 동안 제1 단부 및 반도체 핀(18)의 제1 단부를 마스크하기 위하여 리소그래피 방식으로 패터닝된다. 포토레지스트(57)의 에지가 게이트 도전체(50)를 오버라이할 수 있다. 대안적으로, 포토레지스트의 에지가 게이트 스페이서(55)를 오버라이하고 게이트 유전체(50)를 완전히 덮을 수 있다. 반도체 핀(18)의 제2 단부 위에 위치한 도전체 핀 캡부(30)의 서브-부분이 노출된다. 이방성 에칭이 게이트 도전체(50) 또는 포토레지스트(57)에 의해 덮이지 않은 유전체 핀 캡부(30)의 서브-부분을 제거하기 위해 사용된다. 포토레지스트(57)의 에지가 게이트 도전체(50)를 오버라이하는 경우에, 게이트 도전체(50) 및 포토레지스트(57)가 공동으로 이방성 에칭에 대한 에칭 마스크로서 기능한다. 포토레지스트(57)의 에지가 게이트 스페이서(55)를 오버라이하고 게이트 도전체(50)를 완전히 덮는 경우에, 포토레지스트(57)가 이방성 에칭에 대한 에칭 마스크로서 사용된다. 유전체 핀 캡부(30)의 남아있는 부분의 에지는 반도체 핀(18)의 제2 단부 상의 게이트 스페이서(55)의 외곽 에지와 실질적으로 수직으로 일치한다.
바람직하게는, 이방성 에칭은 반도체 핀(18)의 반도체 물질에 대하여 선택적이다. 이방성 에칭은 절연체 층(10)에 선택적이거나 또는 선택적이지 않을 수 있다. 반도체 핀(18)의 제2 단부의 상부 표면이 노출되면, 포토레지스트(57)가 제거될 수 있다.
도 10a 내지 10f를 참조하면, 제2 도전체형의 도펀트를 제1 단부의 제1 측벽의 부분, 제1 단부의 제2 측벽의 부분, 제2 단부의 제1 측벽의 부분, 제2 단부의 제2 측벽의 부분 및 반도체 핀(18)의 제2 말단벽 내로 주입하기 위하여 소스 및 드레인 이온 주입이 수행된다. 상기에서 논의한 바와 같이, 제2 도전체형은 제1 도전체형의 반대이다. 반도체 핀(18)의 제1 및 제2 측벽과 제2 말단벽을 통해 제2 도전체형의 도펀트를 주입하기 위해 경사 이온 주입이 사용된다. 경사 이온 주입의 방향이 도 10a 및 10c에 개략적으로 도시된다. 게이트 도전체(50) 및 유전체 핀 캡부(30)가 이온 주입에 대한 마스킹 구조로서 기능한다.
제2 도전체형의 도펀트의 주입 두께는 반도체 핀(18)의 너비의 절반보다 작도록 선택되고, 보다 일반적으로는 핀 측벽으로부터 약간 벗어나는 위치로 선택된다. 제1 및 제2 소스 영역(62)이 제1 실시예와 동일한 방식으로 제1 단부의 제1 측벽의 부분의 바로 아래와 제1 단부의 제2 측벽의 부분의 바로 아래에 형성된다.
드레인 영역(66)은 제1 게이트 유전체의 에지로부터 제2 단부 상의 제1 측벽 의 부분을 지나 제2 말단벽으로, 그리고 제2 말단벽을 지나고 반도체 핀(18)의 제2 단부상의 제2 측벽을 지나 제2 게이트 도전체의 에지로 측면 방향으로 연장된다. 드레인 영역은 또한 제2 단부 상의 제1 측벽으로부터, 반도체 핀(18)의 제2 단부의 상부 표면으로, 반도체 핀(18)의 제2 단부의 상부 표면을 지나, 반도체 핀(18)의 제2 단부 상의 제2 측벽으로 연장된다. 따라서, 반도체 핀의 제2 단부의 모든 노출된 표면은 드레인 영역(66)의 표면이다. 드레인 영역(66)은 일체적이며 단일 구조이다(즉, 물리적으로 명백한 인터페이스 없이 서로 연결된 단일 연속 부분임).
드레인 영역(66)은 제1 측벽에 접하는 부분, 제2 말단벽에 접하는 제2 부분, 제2 측벽에 접하는 제3 부분 및 반도체 핀(18)의 제2 단부의 상부 표면에 접하는 제4 부분을 포함한다. 드레인 영역(66)과 바디 영역(20) 사이의 인터페이스는 드레인 영역(66)의 제4 부분과 바디 영역(20) 사이의 실질적으로 수평인 표면 및 드레인 영역(20)의 제1, 제2 및 제3 부분과 바디 영역(20) 사이의 실질적으로 수직인 표면을 포함한다. 따라서, 바디 영역(20)의 부분은 드레인 영역(66)의 아래에 있다. 드레인 영역(66)은 본 발명의 실시예의 HSSOI MOSFET의 드레인으로서 기능한다. 드레인 영역(66)은 게이트 도전체(50)의 에지와 실질적으로 수직으로 일치하는 에지를 가질 수 있다. 더 나아가, 드레인 영역(66)은 각각의 제1 및 제2 게이트 유전체(40)의 주변 부분에 접할 수 있다. 드레인 영역(66)과 제1 및/또는 제2 게이트 유전체(40) 사이의 오버레이는 게이트 스페이서(55)의 두께 및/또는 경사 이온 주입의 틸트 각도로 조절될 수 있다. 유전체 핀 캡부(30)의 하부 표면은 드레인 영역(66) 및 바디 영역(20)에 수직으로 접한다.
통상적으로, 제1 및 제2 소스 영역(62)과 드레인 영역(66)은 각각의 제1 및 제2 소스 영역(62)과 드레인 영역(66)에 낮은 저항을 제공하기 위하여 크게 도핑된다. 예를 들어, 제1 및 제2 소스 영역(62)과 드레인 영역(66)의 도펀트 농도는 1.0 x 1018/cm3에서 1.0 x 1022/cm3, 또는 가능하게는 1.0 x 1019/cm3에서 1.0 x 1021/cm3의 범위에 있을 수 있지만, 제1 및 제2 소스 영역(62)과 드레인 영역(66)에 대한 더 작거나 더 큰 도펀트 농도 역시 본 명세서에서 고려하고 있다.
도 11a 내지 11f를 참조하면, 반도체 핀(18)의 제1 단부 상의 게이트 도전체(50) 또는 게이트 스페이서(55)에 의해 덮이지 않은 유전체 핀 캡부(30)의 노출된 서브-부분이, 이방성 이온 에칭 또는 등방성 에칭이 될 수 있는 에칭에 의해 제거된다. 게이트 도전체(50) 및 게이트 스페이서(55)는 공동으로 에칭 마스크로서 사용된다. 바람직하게는, 에칭은 반도체 핀(18)의 물질에 대하여 선택적이다. 필수적이지는 않지만 바람직하게는, 에칭은 절연체 층(10)의 물질에 대하여 선택적이다. 반도체 핀(18)의 제1 단부의 상부 표면이 에칭 후에 노출된다.
제1 도전체형의 도펀트가 반도체 핀(18)의 제1 단부 및 제2 단부의 노출된 상부 표면 내로 주입된다. 반도체 핀(18)의 제1 단부의 상부 표면은 이온 주입 전에 제1 및 제2 소스 영역(62)의 상부 표면과 제1 및 제2 소스 영역(62)과 측면으로 접하는 바디 영역(20)을 포함한다. 이온 주입 전의 반도체 핀(18)의 제2 단부의 상부 표면은 드레인 영역(66)의 상부 표면이다.
반도체 핀(18)의 제1 단부의 상부 표면에 접하고 제1 및 제2 소스 영역(62) 에 측면으로 접하는 바디 영역(20)의 부분이 변형된 반도체 영역(72)을 형성하기 위해 제1 도전체형의 도펀트로 주입된다. 변형된 반도체 영역(72)의 두께는 1nm에서 1000nm, 또는 가능하게는 10nm에서 100nm의 범위에 있을 수 있고, 통상적으로는 약 30nm에서 약 60nm의 범위에 있을 수 있지만, 더 작거나 더 큰 두께 역시 본 명세서에서 고려하고 있다.
이온 주입의 주입량은 제1 도전체형의 주입량이 제1 및 제2 소스 영역(62)의 상부 부분의 도핑의 유형을 변경시키지 않도록 설정된다. 이와 유사하게, 제1 도전체형의 주입량은 드레인 영역(66)의 주입된 상부 표면의 도핑의 유형을 변경시키지 않는다. 변형된 반도체 영역(72)의 제1 도전체형의 도펀트의 도펀트 농도는 제1 및 제2 소스 영역(62)과 드레인 영역(66)의 제2 도전체형의 도펀트의 도펀트 농도보다 작다. 예를 들어, 변형된 반도체 영역(72)의 도펀트 농도는 1.0 x 1015/cm3에서 5.0 x 1021/cm3, 또는 가능하게는 1.0 x 1016/cm3에서 5.0 x 1020/cm3의 범위에 있을 수 있고, 통상적으로는 약 1.0 x 1018/cm3에서 약 1.0 x 1020/cm3의 범위에 있을 수 있지만, 변형된 반도체 영역(72)에 대한 더 작거나 더 큰 도펀트 농도 역시 본 명세서에서 고려하고 있다. 변형된 반도체 영역(72)으로 도입되는 제1 도전체형의 추가적인 도펀트로 인해, 변형된 반도체 영역(72)이 반도체 핀(18)의 바디 영역(20)보다 더 큰 도펀트 농도를 가진다.
일실시예에서, 반도체 핀(18)의 제1 단부의 상부 표면 바로 아래에 변형된 반도체 영역(72)을 형성하기 위해, 제1 도전체형의 도펀트의 이온 주입이 틸트 각 도 없이 (즉, 반도체 핀(18)의 상부 표면에 수직한 방향으로) 수행될 수 있다. 변형된 반도체 영역(72)은 반도체 핀(18)의 상부 표면 상의 유전체 핀 캡부(30)의 에지로부터, 반도체 핀(18)의 제1 단부 부분의 상부 표면을 지나 변형된 반도체 영역(72)의 깊이와 동일한 레벨의 제1 말단벽의 수평선까지 연장된다. 이러한 경우에, 변형된 반도체 영역(72)은 절연체 층(10)에 접하지 않고, 제1 말단벽은 바디 영역(20)의 노출된 실질적으로 수직인 표면을 포함한다.
게이트 도전체(50), 게이트 스페이서(55) 및 유전체 핀 캡부(30)는 반도체 핀(18) 내로의 제1 도전체형의 도펀트의 도입을 방지하기 위하여 주입 동안 제1 도전체형의 도펀트를 차단한다.
다른 실시예에서, 제1 도전체형의 도펀트가 경사 이온 주입에 의해 제1 말단벽 내로 주입될 수 있다. 이온 주입의 틸트 각도는 제1 도전체형의 도펀트가 제1 말단벽을 통하여 주입되지만, 제2 말단벽 내로의 제1 도전체형의 도펀트의 주입은 방지되도록 설정된다. 이러한 경우에, 변형된 반도체 영역(72)은 반도체 핀(18)의 상부 표면 상의 유전체 핀 캡부(30)의 에지로부터, 반도체 핀(18)의 제1 단부 부분의 상부 표면을 지나고, 제1 말단벽을 지나, 절연체 층(10)의 상부 표면으로 연장된다.
또 다른 실시예에서, 재결합-중심-생성 원소의 이온이 제1 실시예와 동일한 방식으로 반도체 핀(18)의 제1 단부 및 제2 단부의 노출된 상부 표면 내로 주입될 수 있다. 반도체 핀(18)의 제1 단부의 상부 표면은 이온 주입 전에 제1 및 제2 소스 영역(62)의 상부 표면 및 제1 및 제2 소스 영역(62)에 측면으로 접하는 바디 영 역(20)의 상부 표면을 포함한다. 이온 주입 전의 반도체 핀(18)의 제2 단부의 상부 표면은 드레인 영역(66)의 상부 표면이다.
반도체 핀(18)의 제1 단부의 상부 표면에 접하고 제1 및 제2 소스 영역(62)에 측면으로 접하는 바디 영역(20)의 부분이 변형된 반도체 영역(72)을 형성하기 위해 재결합-중심-생성 원소의 이온으로 주입될 수 있다. 변형된 반도체 영역(72)의 두께는 1nm에서 1000nm, 또는 가능하게는 10nm에서 100nm의 범위에 있을 수 있고, 통상적으로는 약 30nm에서 약 60nm의 범위에 있을 수 있지만, 더 작거나 더 큰 두께 역시 본 명세서에서 고려하고 있다. 재결합-중심-생성 원소의 원자 농도는 제1 실시예에서와 동일할 수 있다.
변형된 반도체 영역(72)은 바디 영역(20)과 동일한 제1 도전체의 도펀트의 원자 농도를 가질 수 있거나, 또는 바디 영역(20)보다 큰 제1 도전체형의 도펀트의 원자 농도를 가질 수도 있다. 제1 도전체의 임의의 추가적인 도펀트가 변형된 반도체 영역(72)으로 도입되는 경우에, 제1 실시예와 동일한 방법이 사용될 수 있다.
일실시예에서 반도체 핀(18)의 제1 단부의 상부 표면 바로 아래에 변형된 반도체 영역(72)을 형성하기 위하여, 재결합-중심-생성 원소의 이온 주입이 틸트 각도 없이 (즉, 반도체 핀(18)의 상부 표면과 수직한 방향으로) 수행될 수 있다. 변형된 반도체 영역(72)은 반도체 핀(18)의 상부 표면 상의 유전체 핀 캡부(30)의 에지로부터, 반도체 핀(18)의 제1 단부 부분의 상부 표면을 지나 변형된 반도체 영역(72)의 깊이와 같은 레벨의 제1 말단벽의 수평선까지 연장된다. 이러한 경우에, 변형된 반도체 영역(72)은 절연체 층(10)에 접하지 않고, 제1 말단벽은 바디 영 역(20)의 노출된 실질적으로 수직인 표면을 포함한다.
게이트 도전체(50), 게이트 스페이서(55) 및 유전체 핀 캡부(30)는 반도체 핀(18) 내로의 재결합-중심-생성 원소의 도입을 방지하기 위하여 주입 동안 재결합-중심-생성 원소의 이온을 차단한다.
다른 실시예에서, 재결합-중심-생성 원소의 이온이 경사 이온 주입에 의해 제1 말단벽 내로 주입될 수 있다. 이온 주입의 틸트 각도는 재결합-중심-생성 원소의 이온이 제1 말단벽을 통해 주입되지만, 제2 말단벽 내로의 재결합-중심-생성 원소의 이온의 주입이 방지될 수 있도록 설정된다. 이러한 경우에, 변형된 반도체 영역(72)은 반도체 핀(18)의 상부 표면 상의 유전체 핀 캡부(30)의 에지로부터, 반도체 핀(18)의 제1 단부 부분의 상부 표면을 지나고, 제1 말단벽을 지나, 절연체 층(10)의 상부 표면으로 연장된다.
도 12a 내지 12f를 참조하면, 금속 반도체 합금부가 제1 실시예와 동일한 방식으로 반도체 핀(18)의 노출된 반도체 표면 상에 형성된다. 소스측 금속 반도체 합금부(82)는 제1 및 제2 소스 영역(62), 변형된 반도체 영역(72) 및 (존재한다면) 제1 말단벽 상의 바디 영역(20)의 임의의 노출된 표면 바로 위에 형성된다. 나머지 유전체 스페이서가 형성되지 않으면 소스측 금속 반도체 합금부(82)가 절연체 층(10)의 상부 표면에 접할 수 있다. 나머지 유전체 스페이서가 존재하면 소스측 금속 반도체 합금부(82)가 나머지 유전체 스페이서에 접한다. 소스측 금속 반도체 합금부(82)는 일체적이며 단일 구조이다.
드레인측 금속 반도체 합금부(86)는 드레인 영역(66)의 외부 표면 바로 위에 형성된다. 구체적으로, 드레인측 금속 반도체 합금부는 반도체 핀(18)의 제1 측벽의 제2 단부, 제2 측벽의 제2 단부, 제2 말단벽 및 제2 단부의 상부 표면 바로 위에 형성된다. 따라서, 드레인측 금속 반도체 합금부(86)의 서브-부분이 드레인 영역(66) 및 바디 영역(20)의 부분을 오버라이한다. 드레인측 금속 반도체 합금부(86)는 드레인 영역(66)에 접하고, 바디 영역(20)에 접하지 않는다. 드레인측 금속 반도체 합금부(86)는 또한, 측벽 표면이 게이트 스페이서(55)의 에지와 실질적으로 수직으로 일치하는 유전체 핀 캡부(30)의 측벽 표면에 접한다. 나머지 유전체 스페이서가 형성되지 않으면 드레인측 금속 반도체 합금부(86)가 절연체 층(10)의 상부 표면에 접할 수 있다. 나머지 유전체 스페이서가 존재하면 드레인측 금속 반도체 합금부(86)가 나머지 유전체 스페이서에 접한다. 드레인측 금속 반도체 합금부(86)는 일체적이며 단일 구조이다.
소스측 금속 반도체 합금부(82) 및 드레인측 금속 반도체 합금부(86)는 제1 실시예에서와 같이 반도체 핀(18)의 반도체 물질의 합금 및 금속 층을 포함한다.
도 13a 내지 13f를 참조하면, MOL(middle-of-line) 유전체 층(90)은 제1 실시예에서와 같이 반도체 핀(18) 상에 형성된다. 컨택홀이 MOL 유전체 층(90)에 형성되고 다양한 금속 컨택을 형성하기 위하여 금속으로 채워진다. 예를 들어, 소스측 금속 반도체 합금부(82)에 수직으로 접하는 소스 컨택 비아(92) 및 드레인측 금속 반도체 합금부(86)에 수직으로 접하는 드레인측 컨택 비아(94)가 형성될 수 있다. 드레인측 금속 반도체 합금부(86)가 반도체 핀(18)의 상부 표면 바로 위에 형성되기 때문에, 드레인측 컨택 비아는 드레인측 금속 반도체 합금부(86)에 수직으 로 접한다.
HSSOI MOSFET은 제1 실시예에서와 같이 제1 및 제2 측벽의 모든 가능한 방향으로부터 선택될 수 있는 결정학적 방향의 이점을 취하기 위해 방향이 정해질 수 있다. HSSOI MOSFET의 바디 영역(20)은 변형된 반도체 영역(72)을 통해 소스측 금속 반도체 합금부(82)와 전기적으로 연결된다.
도 14a 내지 14f를 참조하면, 예시적인 제2 반도체 구조체의 변형이 예시적인 제2 반도체 구조체로부터 도 11a 내지 11f에 대응하는 프로세스 단계에서 제2 도전체형의 도펀트의 제1 말단벽 내로의 주입을 통해 도출될 수 있다. 경사 이온 주입이 제2 도전체형의 도펀트를 제1 말단벽 내로 주입하여, 제1 및 제2 소스 영역(62)을 연결하기 위해 사용될 수 있다. 일체적이며 단일 구조의 합쳐진 소스 영역(62')은 제1 게이트 도전체의 에지로부터 제1 단부 상의 제1 측벽의 부분을 지나 제1 말단벽으로, 그리고 제1 말단벽을 지나고 반도체 핀(18)의 제1 단부 상의 제2 측벽을 지나 제2 게이트 유전체의 에지로 연장되어 형성된다. 합쳐진 소스 영역(62')은 도 13a 내지 13f의 제1 및 제2 소스 영역(62)을 포함한다.
도 15a 내지 15f를 참조하면, 본 발명의 제3 실시예를 따르는 예시적인 제3 반도체 구조체가 도 10a 내지 10f의 예시적인 제2 반도체 구조체로부터 도출된다. 경사 이온 주입이 제2 실시예에서와 같이 제1 및 제2 측벽과 반도체 핀(18)의 제2 말단벽을 통해 제2 도전체형의 도펀트를 주입하기 위해 사용된다. 그러나 소스 및 드레인 이온 주입 동안, 반도체 핀(18)의 제2 단부 내로 주입되는 제2 도전체형의 도펀트의 에너지 및 주입량이 반도체 핀(18)의 제2 단부의 전체가 제2 도전체형의 도핑을 가지도록 조절된다. 다시 말하면, 반도체 핀(18)의 제2 단부의 전체가 드레인 영역(68)이 된다. 드레인 영역(68)은 일체적이며 단일 구조이다(즉, 물리적으로 명백한 인터페이스 없이 서로 연결된 단일 연속 부분임).
드레인 영역(68)과 바디 영역(20) 사이의 인터페이스의 전체는 실질적으로 수직이다. 드레인 영역(68)과 바디 영역(20) 사이의 인터페이스는 유전체 핀 캡부(30)의 하부 표면으로부터 절연체 층(10)의 상부 표면으로 연장된다. 드레인 영역(68)은 바디 영역(20)을 오버라이하지 않고, 절연체 층(10)에 수직으로 접한다. 경사 이온 주입의 방향은 도 15a 및 15c에 개략적으로 도시된다. 게이트 도전체(50) 및 유전체 핀 캡부(30)는 이온 주입에 대한 마스킹 구조로서 기능한다. 제3 실시예의 제1 및 제2 소스 영역(62)이 제2 실시예의 제1 및 제2 소스 영역(62)과 동일할 수 있다.
드레인 영역(68)은 본 발명의 실시예의 HSSOI MOSFET의 드레인으로서 기능한다. 드레인 영역(68)은 게이트 도전체(50)의 에지와 수직으로 일치하는 에지를 가질 수 있다. 더 나아가, 드레인 영역(68)은 각각의 제1 및 제2 게이트 유전체(40)의 주변 부분과 접할 수 있다. 드레이 영역(68)과 제1 및/또는 제2 게이트 유전체(40) 사이의 오버레이가 게이트 스페이서(55)의 두께 및/또는 경사 이온 주입의 틸트 각도로 조절된다. 반도체 핀 캡부(30)의 하부 표면은 드레인 영역(68) 및 바디 영역(20)과 수직으로 접한다.
통상적으로, 제1 및 제2 소스 영역(62)과 드레인 영역(68)은 각각의 제1 및 제2 소스 영역(62)과 드레인 영역(68)에 낮은 저항을 제공하기 위해 강하 도핑된 다. 예를 들어, 제1 및 제2 소스 영역(62)과 드레인 영역(68)의 도펀트 농도는 1.0 x 1018/cm3에서 1.0 x 1022/cm3, 또는 가능하게는 1.0 x 1019/cm3에서 1.0 x 1021/cm3의 범위에 있을 수 있지만, 제1 및 제2 소스 영역(62)과 드레인 영역(68)에 대한 더 작거나 더 큰 도펀트 농도 역시 본 명세서에서 고려하고 있다.
도 16a 내지 16f를 참조하면, 도 11a 내지 13f에 대응하는 프로세스 단계가 제2 실시예에서와 같이 수행된다. 제1 및 제2 실시예에서와 같이, HSSOI MOSFET은 제1 및 제2 측벽의 모든 가능한 방향으로부터 선택될 수 있는 결정학적 방향의 이점을 취하기 위하여 방향이 정해질 수 있다. HSSOI MOSFET의 바디 영역(20)은 변형된 반도체 영역(72)을 통해 소스측 금속 반도체 합금부(82)와 전기적으로 연결된다.
도 17a 내지 17f를 참조하면, 예시적인 제3 반도체 구조체의 변형이 예시적인 제3 반도체 구조체로부터 도 11a 내지 11f에 대응하는 프로세스 단계에서 제2 도전체형의 도펀트를 제1 말단벽 내로 주입하여 도출될 수 있다. 경사 이온 주입이 제2 도전체형의 도펀트를 제1 말단벽 내로 주입하여, 제1 및 제2 소스 영역(62)을 연결하기 위해 사용될 수 있다. 일체적이며 단일 구조의 합쳐진 소스 영역(62')은 제1 게이트 유전체의 에지로부터 제1 단부 상의 제1 측벽의 부분을 지나 제1 말단벽으로, 그리고 제1 말단벽을 지나고 반도체 핀(18)의 제1 단부 상의 제2 측벽을 지나 제2 게이트 유전체의 에지로 연장하여 형성된다. 합쳐진 소스 영역(62')은 도 16a 내지 16f의 제1 및 제2 소스 영역(62)을 포함한다.
도 18a 내지 18f를 참조하면, 본 발명의 제4 실시예에 대응하는 예시적인 제4 반도체 구조체가 예시적인 제1 반도체 구조체로부터 도 5a 내지 5f에 대응하는 프로세스 단계에서 변형된 반도체 영역(72)의 형성을 생략하여 도출된다. 따라서, 소스측 금속 반도체 합금부(82)는 제1 및 제2 소스 영역(62)과 제1 및 제2 소스 영역(62)의 사이에 위치한 바디 영역(20)의 부분에 접한다. 이전의 실시예에서와 같이, HSSOI MOSFET은 제1 및 제2 측벽의 모든 가능한 방향으로부터 선택될 수 있는 결정학적 방향의 이점을 취하기 위해 방향이 정해질 수 있다. HSSOI MOSFET의 바디 영역(20)은 소스측 금속 반도체 합금부(82)와 직접 전기적으로 연결된다.
도 19a 내지 19f를 참조하면, 본 발명의 제5 실시예에 따르는 예시적인 제5 반도체 구조체가 예시적인 제2 반도체 구조체로부터 도 11a 내지 11f에 대응하는 프로세스 단계에서 변형된 반도체 영역(72)의 형성을 생략하여 도출된다. 따라서, 소스측 금속 반도체 합금부(82)는 제1 및 제2 소스 영역(62)과 제1 및 제2 소스 영역(62)의 사이에 위치한 바디 영역(20)의 부분에 접한다. 이전의 실시예에서와 같이, HSSOI MOSFET은 제1 및 제2 측벽의 모든 가능한 방향으로부터 선택될 수 있는 결정학적 방향의 이점을 취하기 위해 방향이 정해질 수 있다. HSSOI MOSFET의 바디 영역(20)은 소스측 금속 반도체 합금부(82)와 직접 전기적으로 연결된다.
도 20a 내지 20f를 참조하면, 본 발명의 제6 실시예에 따르는 예시적인 제6 반도체 구조체가 예시적인 제3 반도체 구조체로부터 도 11a 내지 11f에 대응하는 프로세스 단계에서 변형된 반도체 영역(72)의 형성을 생략하여 도출된다. 따라서, 소스측 금속 반도체 합금부(82)는 제1 및 제2 소스 영역(62)과 제1 및 제2 소스 영 역(62)의 사이에 위치한 바디 영역(20)의 부분에 접한다. 이전의 실시예에서와 같이, HSSOI MOSFET은 제1 및 제2 측벽의 모든 가능한 방향으로부터 선택될 수 있는 결정학적 방향의 이점을 취하기 위해 방향이 정해질 수 있다. HSSOI MOSFET의 바디 영역(20)은 소스측 금속 반도체 합금부(82)와 직접 전기적으로 연결된다.
본 발명이 특정한 실시예와 관련하여 개시되었지만, 전술한 개시로부터 수많은 대안, 수정 및 변형이 본 기술분야의 당업자에게 명백해질 것이다. 따라서, 본 발명은 본 발명 및 다음의 청구항의 범위 및 사상 내에 있는 이러한 모든 대안, 수정 및 변형을 포함하는 것으로 해석된다.
모든 도면에 대하여 아래의 규칙이 적용된다. 동일한 숫자 라벨을 가지는 도면은 동일한 실시예에서 제조과정의 동일한 단계에 대응한다. 접미사 "A"를 가지는 도면은 평면도이다. 접미사 "B"를 가지는 도면은 평면 B-B' 방향의 수평 횡-단면도이다. 접미사 "C", "D", "E" 또는 "F"를 가지는 도면은 각각 동일한 숫자 라벨 및 접미사 "A"를 가지는 도면에 대응하는 평면 C-C', D-D', E-E' 또는 F-F' 방향의 수직 횡-단면도이다.
도 1a 내지 7f는 본 발명의 제1 실시예를 따르는 예시적인 제1 HSSOI(hybrid surface semiconductor-on-insulator) MOSFET(metal-oxide-semiconductor field effect transistor) 구조의 단면도.
도 8a 내지 8f는 본 발명의 제1 실시예를 따르는 예시적인 제1 HSSOI MOSFET 구조의 변형의 다양한 도면.
도 9a 내지 13f는 본 발명의 제2 실시예를 따르는 예시적인 제2 HSSOI MOSFET구조의 단면도.
도 14a 내지 14f는 본 발명의 제2 실시예를 따르는 예시적인 제2 HSSOI MOSFET 구조의 변형의 다양한 도면.
도 15a 내지 16f는 본 발명의 제3 실시예를 따르는 예시적인 제3 HSSOI MOSFET 구조의 단면도.
도 17a 내지 17f는 본 발명의 제3 실시예를 따르는 예시적인 제3 HSSOI MOSFET 구조의 변형의 다양한 도면.
도 18a 내지 18f는 본 발명의 제4 실시예를 따르는 예시적인 제4 HSSOI MOSFET 구조의 다양한 도면.
도 19a 내지 19f는 본 발명의 제5 실시예를 따르는 예시적인 제5 HSSOI MOSFET 구조의 다양한 도면.
도 20a 내지 20f는 본 발명의 제6 실시예를 따르는 예시적인 제6 HSSOI MOSFET 구조의 다양한 도면.
<도면의 주요 부분에 대한 부호의 설명>
6: 핸들 기판
10: 절연체 층
18: 반도체 핀
30: 유전체 핀 캡부
40: 게이트 유전체
50: 게이트 도전체
62: 제1 및 제2 소스 영역
64: 드레인 영역
67: 포토레지스트
72: 변형된 반도체 영역

Claims (10)

  1. 반도체 구조체로서,
    제1 측벽(a first sidewall), 제2 측벽 및 실질적으로 수평인 상부 표면을 가지고 기판 상에 위치한 절연체 층 바로 위에 위치하는 반도체 핀(a semiconductor fin) - 상기 제1 및 제2 측벽은 실질적으로 서로 평행하고 실질적으로 수직임 -;
    상기 반도체 핀 내에 위치하고 제1 도전체형(a first conductivity type)의 도핑을 가지며 상기 절연체 층에 수직으로 접하는 바디 영역(a body region);
    상기 반도체 핀의 제1 단부(a first end) 내에서 상기 제1 측벽의 바로 위에 위치하고 상기 제1 도전체형과 반대인 제2 도전체형의 도핑을 가지는 제1 소스 영역;
    상기 반도체 핀의 상기 제1 단부 내에서 상기 제2 측벽의 바로 위에 위치하고 상기 제2 도전체형의 도핑을 가지는 제2 소스 영역; 및
    상기 제1 소스 영역, 상기 제2 소스 영역 및 상기 제1 도전체형의 도핑을 가지는 상기 반도체 핀의 부분의 상부 표면에 접하고 상기 제1 소스 영역과 상기 제2 소스 영역의 사이에 위치하는 금속 반도체 합금부(a metal semiconductor alloy portion)
    를 포함하는 반도체 구조체.
  2. 제1항에 있어서,
    상기 반도체 핀의 제2 단부 내에 위치하고 상기 제2 도전체형의 도핑을 가지는 드레인 영역을 더 포함하고, 상기 드레인 영역은 상기 바디 영역에 의해 상기 제1 및 제2 소스 영역과 분리되며, 상기 제2 단부는 상기 반도체 핀의 상기 제1 단부의 반대측에 위치하는 반도체 구조체.
  3. 제2항에 있어서,
    상기 드레인 영역은 상기 제1 측벽의 바로 위 및 상기 제2 측벽의 바로 위에 위치하는 반도체 구조체.
  4. 제3항에 있어서,
    상기 드레인 영역은 연속적이고(contiguous) 상기 반도체 핀의 말단벽(an end wall) 바로 위에 위치하는 부분을 포함하며, 상기 말단벽은 상기 제1 측벽 및 상기 제2 측벽에 실질적으로 수직이고 상기 제1 측벽 및 상기 제2 측벽에 직접 접하는 반도체 구조체.
  5. 제3항에 있어서,
    상기 제1 측벽의 중간 부분에 접하는 제1 게이트 유전체;
    상기 제2 측벽의 중간 부분에 접하는 제2 게이트 유전체; 및
    상기 제1 게이트 유전체 및 상기 제2 게이트 유전체에 접하는 게이트 도전체
    를 더 포함하는 반도체 구조체.
  6. 제3항에 있어서,
    상기 바디 영역 및 상기 드레인 영역에 수직으로 접하는 유전체 핀 캡부(a dielectric fin cap portion)를 더 포함하는 반도체 구조체.
  7. 제1항에 있어서,
    상기 제1 도전체형의 도핑을 가지는 상기 반도체 핀의 상기 부분은 상기 바디 영역의 부분인 반도체 구조체.
  8. 제1항에 있어서,
    상기 반도체 핀의 상기 부분은 상기 바디 영역의 도펀트 농도보다 높은 도펀트 농도를 가지는 제1 도전체형 도핑 영역(a first-conductivity-type doped region)인 반도체 구조체.
  9. 반도체 구조체를 형성하는 방법으로서,
    제1 측벽, 제2 측벽, 및 실질적으로 수평인 상부 표면을 가지고, 절연체 층 바로 위에 위치하며, 제1 도전체형의 도핑을 가지는 반도체 핀을 형성하는 단계 - 상기 제1 및 제2 측벽은 실질적으로 서로 평행하고 실질적으로 수직임 -;
    상기 반도체 핀의 제1 단부 내의 상기 제1 측벽의 바로 위에, 상기 제1 도 전체형과 반대인 제2 도전체형의 도핑을 가지는 제1 소스 영역을 형성하는 단계;
    상기 반도체 핀의 상기 제1 단부 내의 상기 제2 측벽의 바로 위에 상기 제2 도전체형의 도핑을 가지는 제2 소스 영역을 형성하는 단계; 및
    상기 제1 소스 영역, 상기 제2 소스 영역, 및 상기 제1 도전체형의 도핑을 가지는 상기 반도체 핀의 부분의 상부 표면 바로 위에서, 상기 제1 소스 영역과 상기 제2 소스 영역 사이에 위치하는 금속 반도체 합금부를 형성하는 단계
    를 포함하는 반도체 구조체를 형성하는 방법.
  10. 반도체 구조체를 형성하는 방법으로서,
    제1 측벽, 제2 측벽 및 실질적으로 수평인 상부 표면을 가지고, 절연체 층의 바로 위에 위치하며, 제1 도전체형의 도핑을 가지는 반도체 핀을 형성하는 단계 - 상기 제1 및 제2 측벽은 실질적으로 서로 평행하고 실질적으로 수직임 -;
    상기 실질적으로 수평인 상부 표면의 바로 아래에, 비결정 반도체 물질(an amorphized semiconductor material)을 포함하고 상기 제1 도전체형의 도핑을 가지는 재결합-중심-포함 반도체 영역(a recombination-center-containing semiconductor region)을 형성하는 단계; 및
    상기 재결합-중심-포함 반도체 영역 및 상기 반도체 핀 내에 형성된 적어도 하나의 소스 영역의 바로 위에, 상기 제1 도전체형과 반대인 제2 도전체형의 도핑을 가지는 금속 반도체 합금부를 형성하는 단계
    를 포함하는 반도체 구조체를 형성하는 방법.
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