KR20100070302A - 발광형 표시 장치, 반도체 장치, 전자 장치 및 전원선 구동 방법 - Google Patents

발광형 표시 장치, 반도체 장치, 전자 장치 및 전원선 구동 방법 Download PDF

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Abstract

발광형 표시 장치는, 화소들을 액티브 매트릭스 구동 방식으로 준비시킨 화소 어레이부; 각각의 표시 프레임의 피크 휘도 레벨을 설정하는 회로; 및 설정된 피크 휘도 레벨이 얻어지도록, 각각의 화소에 접속되는 전원선에 인가되는 구동 전압의 총 인가 기간 길이 및 구동 전압의 진폭을 가변 제어하기 위한 구동 회로로서, 설정된 피크 휘도 레벨이 설정값보다 낮은 경우, 구동 전압을 복수회의 펄스 파형으로 분할하고, 적어도 1회의 출력 시점에서의 구동 전압 진폭이 비발광 기간에서의 최대 구동 전압보다 낮아지도록 피크 휘도 레벨에 따라 각각의 출력 시점에서의 구동 전압의 진폭을 가변 제어하는 구동 회로를 포함한다.
발광형 표시 장치, 피크 휘도 레벨, 구동 전압, 가변 제어

Description

발광형 표시 장치, 반도체 장치, 전자 장치 및 전원선 구동 방법{EMISSIVE TYPE DISPLAY DEVICE, SEMICONDUCTOR DEVICE, ELECTRONIC DEVICE, AND POWER SUPPLY LINE DRIVING METHOD}
본 명세서에서 설명되는 본 발명은, 패널 상에 매트릭스 형상으로 배치된 자발광 소자들을 갖는 표시 패널 및 이 표시 패널에 구동 회로가 실장된 패널 모듈에 관한 것이다. 본 명세서에서는, 표시 패널 및 패널 모듈이 모두 발광형 표시 장치로 지칭될 것이다. 부가적으로, 본 명세서에서의 본 발명은, 반도체 장치, 전자 장치 및 전원선 구동 방법의 양태들을 갖는다.
디스플레이의 기본 성능 요건들 중 하나는 밝기(휘도)이다. 따라서, 최근의 디스플레이들(예를 들어, 액정 디스플레이들, 플라즈마 디스플레이들, 유기 EL(Electro Luminescence) 디스플레이들)이 표시 방식에서의 차이에 관계없이 고휘도를 갖는 것이 당연하게 여겨진다.
한편, 항상 최대 휘도로 발광하는 디스플레이는, 고성능을 제공하기 보다는 오히려 지나치게 밝아서 눈부심 문제를 갖는다. 또한, 이러한 종류의 디스플레이는 전력을 많이 소비하고, 환경 성능면에서도 열세이다.
따라서, 최대 휘도(피크 휘도) 및 평균 휘도(전체 화이트 휘도)를 적절히 사용하는 방법이 디스플레이들에 사용된다. 이러한 방법은 음극선형의 디스플레이들이 주류였을 때부터 사용되어 왔다.
그러나, 음극선형 디스플레이의 제어 방법은, 발광 원리 및 구동 방법에서의 차이로 인해 최근의 디스플레이들과는 상당히 상이하다.
플라즈마 디스플레이의 경우, 예를 들어, 영상 신호 레벨의 폭넓은 동적 범위를 보장함으로써 최대 휘도 및 평균 휘도가 제어된다. 한편, 액정 디스플레이의 경우, 영상 신호와는 별개로 백라이트의 밝기를 제어함으로써(즉, 영상 신호 및 백라이트의 2개의 파라미터들에 의해 최대 휘도 및 평균 휘도를 제어함으로써), 최대 휘도 및 평균 휘도가 제어된다.
부가적으로, 이러한 휘도 제어를 위해, 배터리를 전원으로서 사용하여 동작하는 휴대 장치에 디스플레이가 실장되는 경우가 고려될 필요가 있다. 이 경우의 휴대 장치는 디스플레이를 주기능으로서 제공하는 장치들뿐만 아니라, 정보 처리 기능 및 통신 기능과 조합된 장치들도 포함한다.
휴대 장치는 주위의 밝기에 따라 표시 휘도를 변화시키는 모드 및 장시간 사용을 목적으로 한 전력 절약 모드를 갖는 것이 요구된다.
또한, 휴대 장치는 옥외 사용을 가정하는 고휘도 모드 및 암흑에서의 사용에서도 당연히 보이는 저휘도 모드 모두에 대한 준비가 요구된다.
상술된 바와 같이, 최근의 디스플레이들의 휘도 제어는 기본적인 제어 기술들뿐만아니라, 여러가지 제어 기술들을 포함하도록 요구된다.
이들 제어 기술들에 대한 준비를 위해, 액티브 매트릭스형의 유기 EL 디스플레이에 대한 몇 개의 제어 기술들이 제안되었다. 예를 들어, 입력 신호의 동적 범위를 제어하는 방법이 제안되었다.
그러나, 입력 신호의 동적 범위를 제어하는 방법은 입력 신호의 신호 진폭의 증가 및 구동 회로에서 소비되는 전력의 증가로 인해 구동 회로로부터 출력되는 아날로그 신호의 진폭이 증가하는 문제들을 갖는다.
발광 시간 길이를 제어함으로써, 전력 소비를 감소시키 방법(예를 들어, 일본 공개특허 공보 제2003-228331호)이 제안되었으나, 발광 시간 길이에 따라 표시 특성들이 변화되는 문제를 갖는다.
상기 문제를 해결하기 위해, 본 발명의 실시예에 따르면, 화소들을 액티브 매트릭스 구동 방식으로 준비시킨 화소 어레이부; 각각의 표시 프레임의 피크 휘도 레벨을 설정하는 회로; 설정된 피크 휘도 레벨이 얻어지도록, 각각의 화소에 접속되는 전원선에 인가되는 구동 전압의 총 인가 기간 길이 및 구동 전압의 진폭을 가변 제어하기 위한 구동 회로로서, 설정된 피크 휘도 레벨이 설정값보다 낮은 경우, 구동 전압을 복수회의 펄스 파형으로 분할하고, 적어도 1회의 출력 시점에서의 구동 전압 진폭이 비발광 기간에서의 최대 구동 전압보다 낮도록 피크 휘도 레벨에 따라 각각의 출력 시점에서의 구동 전압의 진폭을 가변 제어하는 구동 회로를 포함 하는 발광형 표시 장치가 제공된다.
본 발명의 다른 실시예에 따르면, 설정된 피크 휘도 레벨이 얻어지도록, 화소 어레이부를 형성하는 각각의 화소에 접속되는 전원선에 인가하는 구동 전압의 총 인가 기간 길이 및 구동 전압의 진폭을 가변 제어하는 구동 회로로서, 설정된 피크 휘도 레벨이 설정값보다 낮은 경우, 구동 전압을 복수회의 펄스 파형으로 분할하고, 적어도 1회의 출력 시점에서의 구동 전압의 진폭이 비발광 기간에서의 최대 구동 전압보다 낮도록 피크 휘도 레벨에 따라 각각의 출력 시점에서의 구동 전압의 진폭을 가변 제어하는 구동 회로를 포함하는 반도체 장치가 제공된다.
본 발명의 다른 실시예에 따르면, 화소들을 액티브 매트릭스 구동 방식으로 준비시킨 화소 어레이부; 신호선을 구동하는 제1 구동 회로; 화소 어레이부를 형성하는 각각의 화소에 신호선의 전위를 기입하는 동작을 제어하는 제2 구동 회로; 각각의 표시 프레임의 피크 휘도 레벨을 설정하는 회로; 설정된 피크 휘도 레벨이 얻어지도록, 각각의 화소에 접속되는 전원선에 인가되는 구동 전압의 총 인가 기간 길이 및 구동 전압의 진폭을 가변 제어하기 위한 제3 구동 회로로서, 설정된 피크 휘도 레벨이 설정값보다 낮은 경우, 구동 전압을 복수회의 펄스 파형으로 분할하고, 적어도 1회의 출력 시점에서의 구동 전압 진폭이 비발광 기간에서의 최대 구동 전압보다 낮도록 피크 휘도 레벨에 따라 각각의 출력 시점에서의 구동 전압의 진폭을 가변 제어하는 제3 구동 회로; 전체 시스템의 동작을 제어하도록 구성된 시스템 제어부; 및 시스템 제어부에 입력되는 동작을 수신하도록 구성된 동작 입력부를 포함하는 전자 장치가 제공된다.
본 발명의 또 다른 실시예에 따르면, 발광형 표시 장치에 배치되는 전원선을 구동하는 방법이 제공되는데, 그 방법은, 설정된 피크 휘도 레벨이 얻어지도록, 화소 어레이부를 형성하는 각각의 화소에 접속되는 전원선에 인가되는 구동 전압의 총 인가 기간 길이 및 구동 전압의 진폭을 가변 제어할 시에, 설정된 피크 휘도 레벨이 설정값보다 낮은 경우, 구동 전압을 복수회의 펄스 파형으로 분할하는 단계; 및 적어도 1회의 출력 시점에서의 구동 전압의 진폭이 비발광 기간에서의 최대 구동 전압보다 낮도록 피크 휘도 레벨에 따라 각각의 출력 시점에서의 구동 전압의 진폭을 가변 제어하는 단계를 포함한다.
즉, 펄스 구동 기술 및 구동 전압 진폭 가변 기술을 조합하는 구동 기술이 채택된다.
본 발명의 실시예에 따른 구동 방식의 경우, 구동 전압이 설정된 피크 휘도 레벨이 설정값보다 낮은 경우 복수회의 펄스 파형으로 분할된다. 따라서, 본 발명의 실시예에 따른 구동 방식은, 기존 방식보다 광범위에 걸쳐 동일한 피크 휘도 레벨이 달성되는 경우 구동 전압의 출력을 분산시킬 수 있다. 따라서, 발광 기간 내에서의 외관 점멸 주파수를 증가시켜, 플리커의 발생을 억제할 수 있다.
부가적으로, 복수회의 펄스 파형의 출력폭이 아니라, 펄스 파형의 구동 전압 진폭을 제어함으로써 피크 휘도 레벨이 제어된다. 이러한 방식은 표시 품질을 유지하면서, 낮은 범위(low range)에서의 피크 휘도 레벨을 가변 제어하는 것을 가능하게 한다. 따라서, 종래 방식에서보다 저휘도에서 피크 휘도 레벨이 조정될 수 있다. 이러한 기능은 표시 패널의 주변이 어두워도, 그 어두움에 따라 피크 휘도 레벨이 저하되도록 할 수 있다. 동시에, 전력 소비도 저하시킬 수 있다.
부가적으로, 제어가능한 피크 휘도 레벨이 종래 방식보다 저하되도록 할 수 있어, 가변 가능한 피크 휘도 레벨의 범위가 종래 방식에 비해 확대될 수 있다. 즉, 콘트라스트비가 확대될 수 있어, 표시 품질이 향상될 수 있다.
이하에서는, 본 발명의 실시예들을 하기 순서로 설명한다.
(A) 유기 EL 패널 모듈의 외관 구조
(B) 제1 실시예
(B-1) 시스템 구성
(B-2) 각각의 디바이스의 구성
(B-3) 유기 EL 패널 모듈의 구동 동작예
(B-4) 정리
(C) 제2 실시예
(C-1) 시스템 구성
(C-2) 구동 타이밍 발생부의 구성
(C-3) 정리
(D) 다른 실시예들
부수적으로, 후술되는 액티브 매트릭스 구동형의 유기 EL 패널들은 본 발명에 따른 발광형 표시 장치의 일례이며, 본 발명자들에 의해 제안된 본 발명은 이들 실시예들에 한정되는 것이 아님은 당연하다. 부가적으로, 당해 기술 분야의 주지 또는 공지 기술들은 본 명세서에서 구체적으로 도시되지 않거나 또는 기재되지 않는 부분들에 적용된다.
(A) 유기 EL 패널 모듈의 외관 구조
우선, 유기 EL 패널 모듈의 외관예를 설명한다. 본 명세서에서, 화소 어레이부 및 구동 회로가 동일한 프로세스에 의해 형성되는 패널 모듈뿐만 아니라, 화소 어레이부가 형성된 패널에 집적 회로로서 구성된 구동 회로가 실장되는 모듈은 패널 모듈로 지칭될 것이다. 이 경우의 집적 회로는 특허 청구 범위에서의 "반도체 장치"에 대응한다.
도 1은 유기 EL 패널 모듈의 외관예를 도시한다. 유기 EL 패널 모듈(1)은 지지 기판(3)에 대향 기판(5)을 적층함으로써 형성된 구조를 갖는다.
지지 기판(3)은 글래스, 플라스틱 등과 같은 베이스 재료로 형성된다. 대향 기판(5)도 글래스, 플라스틱 등과 같은 투명 부재를 갖는다. 대향 기판(5)은 대향 기판(5)과 지지 기판(3) 사이에 밀봉 재료를 끼워 지지 기판(3)의 표면을 밀봉하는 부재이다.
부수적으로, 광 발광측만이 기판의 투명성이 확보되면, 다른 기판측은 불투명성 기판이어도 충분하다.
유기 EL 패널 모듈(1)은 또한, 외부 신호 및 구동 전원을 입력하기 위한 FPC(가요성 인쇄 회로)(7)이 필요에 따라 배치되어 있다.
(B) 제1 실시예
본 실시예에서, 낮은 표시 프레임 레이트 및 낮은 전력 소비가 강력히 요구되는 장치에 유기 EL 패널 모듈이 실장되는 경우에 적합한 구동 방식에 대해 설명할 것이다.
예를 들어, 그 구동 방식은 일본에서 채택된 지상 디지털 방송 규격의 1 세그먼트 방송을 수신하는데 적합하다. 물론, 본 발명 자체는 1 세그먼트 방송 프로그램들의 표시에 한정되는 것은 아니다.
부수적으로, 1 세그먼트 방송의 경우, 유효 화상 해상도는 수평 320 도트× 수직 240 도트, 또는 수평 320 도트×수직 180 도트로 주어진다.
표시 프레임 레이트는 예를 들어, 초당 15 프레임으로 주어진다. 따라서, 표시 프레임 레이트가 낮을 경우, 플리커가 보이기 쉬워지는 경향이 있다. 따라서,본 실시예에서, 플리커의 출현을 억제시키면서, 전력 소비도 저하시킬 수 있는 구동 방식에 대해 설명할 것이다.
(B-1) 시스템 구성예
우선, 본 실시예에 따른 구동 방식을 채택하는 유기 EL 패널 모듈(11)의 시스템 구성에 대해 설명한다.
도 2는 본 실시예에 따른 유기 EL 패널 모듈(11)의 시스템 구성예를 도시한다.
도 2에 도시된 유기 EL 패널 모듈(11)은 화소 어레이부(13), 신호선 구동부(15), 기입 제어선 구동부(17), 전원선 구동부(19), 구동 타이밍 발생부(21), 및 구동 전압 발생부(23)를 단일 패널 상에 배치하여 형성된 구성을 갖는다.
(B-2) 각각의 디바이스의 구성
이하, 유기 EL 패널 모듈(11)을 형성하는 디바이스들(기능 블록들)의 실시예들을 순서대로 설명할 것이다.
(a) 화소 어레이부
화소 어레이부(13)는 액티브 매트릭스 구동 방식이 가능한 화소 구조 및 배선 구조를 갖는다.
본 실시예에서, 표시를 위해 1 화소를 형성하는 화이트 유닛들이 화소 어레이부(13)에 M행×N열로 배치되어 있다고 가정한다.
부수적으로, 본 명세서에서, 행은 도 2에서 X 방향으로 연장되는 3×N개의 서브 화소들(25)로 형성되는 화소행을 지칭한다. 열은 도 2에서 Y 방향으로 연장되는 M개의 서브 화소들(25)로 형성되는 화소열을 지칭한다. 물론, M과 N의 값들은 수직 방향의 표시 해상도 및 수평 방향의 표시 해상도에 따라 결정된다.
도 3은 화이트 유닛을 형성하는 서브 화소들(25)의 배열예를 도시한다. 도 3은 3원색에 대응하는 R 화소, G 화소 및 B 화소에 대응하는 서브 화소들(25)이 화이트 유닛을 형성하는 예를 도시한다. 물론, 화이트 유닛의 구성은 이에 한정되는 것은 아니다. 부가적으로, 서브 화소들(25)은 원색 발광형 뿐만 아니라, 필터에 의한 색 변환형, 멀티 발광형 등의 서브 화소 구조들을 가질 수 있다.
도 4는 액티브 매트릭스 구동이 가능한 서브 화소(25)의 화소 회로예를 도시한다.
부수적으로, 이러한 종류의 화소 회로에 대한 폭넓은 각종 회로 구성들이 제 안되었다. 도 4는 각종 회로 구성들 중 가장 단순한 회로 구성들 중 하나를 도시한다.
도 4에 도시된 화소 회로의 설명으로 되돌아 가면, 도 4에 도시된 화소 회로는, 2개의 박막 트랜지스터 N1 및 N2, 저장 캐패시터 Cs, 및 유기 EL 소자 OLED를 포함한다.
이들 구성요소들 중, 박막 트랜지스터 N1은 신호선 DTL에 나타나는 전위를 서브 화소 내에 샘플링하는 타이밍을 제어한다. 이하, 이러한 박막 트랜지스터 N1은 "샘플링 트랜지스터"로 지칭될 것이다.
한편, 박막 트랜지스터 N2는 유기 EL 소자 OLED에 공급되는 구동 전류량을 제어한다. 이하, 이러한 박막 트랜지스터 N2는 "구동 트랜지스터"로 지칭될 것이다.
도 4의 경우, 샘플링 트랜지스터 N1은, 제어 전극이 기입 제어선 WSL에 접속되고, 한쪽의 주 전극이 신호선 DTL에 접속되며, 다른 쪽의 주 전극이 구동 트랜지스터 N2의 제어 전극에 접속된다. 따라서, 샘플링 트랜지스터 N1이 온(on) 동작을 행하는 동안, 신호선 DTL에 나타나는 전위는 서브 화소 내에 기입된다.
한편, 구동 트랜지스터 N2는, 한쪽의 주 전극이 전원선 DSL에 접속되고, 다른 쪽의 주 전극이 유기 EL 소자 OLED의 애노드 전극에 접속된다. 구동 트랜지스터 N2의 제어 전극은, 샘플링 트랜지스터 N1의 한쪽의 주 전극에 접속되고, 또한 저장 캐패시터 Cs의 한쪽의 전극에도 접속된다.
부수적으로, 저장 캐패시터 Cs의 다른 쪽의 전극은, 유기 EL 소자 OLED의 애 노드 전극측에 접속된다. 따라서, 저장 캐패시터 Cs는 구동 트랜지스터 N2의 제어 전극과 유기 EL 소자 OLED의 애노드 전극측 사이에 접속된다.
저장 캐패시터 Cs는 구동 트랜지스터 N2의 특성 편차를 보정하는 전위 및 화소 계조에 대응하는 전위를 발광 기간 동안 유지한다.
따라서, 구동 트랜지스터 N2는, 구동 전압(유기 EL 소자 OLED에 대한 온 동작을 행할 수 있는 전압)이 전원선 DSL에 인가되는 조건에서, 저장 캐패시터 Cs에 의해 유지되는 전압에 대응하는 구동 전류가 유기 EL 소자 OLED를 통해 흐르도록 동작한다.
부수적으로, 구동 전류가 클수록, 유기 EL 소자 OLED를 통해 흐르는 전류량은 커지고, 발광휘도가 높아진다. 즉, 구동 전류의 크기에 의해 화소 계조가 표현된다. 이러한 구동 전류가 공급되는 한, 유기 EL 소자 OLED는 사전결정된 휘도로 발광 상태를 계속할 수 있다.
화소 어레이부(13)의 일반 구성에 대한 설명으로 복귀된다. 본 실시예에서, 신호선들 DTL은 열 단위로 배열된다. 따라서, 특성 보정용의 전위 Vofs(이하, "오프셋 전위"로 지칭됨) 및 화소 계조에 대응하는 신호 전위 Vsig이 동일한 열에 위치되는 모든 서브 화소들(25)에 공급될 수 있다.
본 실시예에서, 기입 제어선들 WSL 및 전원선들 DSL은 행 단위로 배열된다. 따라서, 기입 제어 펄스 및 구동 전압 각각은 동일한 행에 위치된는 모든 서브 화소들(25)에 공급될 수 있다.
본 실시예에서, 표시 모드에 대응하는 구동 전압이 전원선들 DSL에 인가된 다. 상세에 대해서는 후술하겠지만, 본 실시예에서, 4개의 모드들, 즉, 최대 휘도 모드, 중간 휘도 모드, 저휘도 모드, 및 최저 휘도 모드를 가정한다. 부수적으로, 최대 휘도 모드에서, 1 프레임 기간의 피크 휘도 레벨은 600nits로 고정된다. 중간 휘도 모드에서, 피크 휘도 레벨은 600nits와 40nits 사이에서 가변적으로 설정된다.
저휘도 모드에서, 피크 휘도 레벨은 40nits로 고정된다. 최저 휘도 모드에서, 1 프레임 기간의 피크 휘도 레벨은 40nits와 최저값(0nits보다 큰 설정값) 사이에서 가변적으로 설정된다. 최저 휘도 모드에 대응하는 구동 전압의 제어 동작은, 특허 청구 범위에 기재된 "구동 회로"의 구동 동작에 대응한다.
부수적으로, 중간 휘도 모드에서, 구동 전압들 VH(고정), VM(가변), 및 VSS(고정)는 전원선들 DSL의 구동에 사용된다. 이들 구동 전압들 중, 구동 전압 VH는 전원선들 DSL에 인가될 수 있는 최대 구동 전압에 대응한다. 구동 전압 VSS는 캐소드 전압 Vcat보다 낮고, 따라서, 유기 EL 소자 OLED를 역 바이어스 상태에서 제어한다. 이러한 구동 전압 VSS는 비발광 기간에 전원선들 DSL에 인가된다.
구동 전압 VM은 구동 전압 VH와 구동 전압 VM0(>VSS) 사이의 중간 범위에서 가변적으로 설정된다. 이러한 구동 전압 VM은 이하에서 가변 구동 전압으로서도 지칭될 것이다. 이 경우, 가변 구동 전압 VM의 하한을 제공하는 구동 전압 VM0는 유기 EL 소자 OLED에 소등(quenching) 제어를 행할 수 있다. 그러나, 구동 전압 VM0는 유기 EL 소자 OLED에 역 바이어스를 인가하지 않는 범위에서 설정된다. 구동 전압 VM0는 예를 들어, 유기 EL 소자 OLED의 캐소드 전위 Vcat로 설정된다.
이 경우, 유기 EL 소자 OLED에 역 바이어스 전압을 인가하지 않기 위해서, 발광 기간에서의 유기 EL 소자 OLED에 대한 소등 제어에 캐소드 전위 Vcat(즉, 구동 전압 VM0)이 사용된다. 일반적으로, 순 바이어스 전압과 역 바이어스 전압의 반복은 유기 EL 소자 OLED를 포함하는 패널에 심한 부담을 준다. 따라서, 본 실시예에서, 가변 구동 전압 VM의 최소값으로서 캐소드 전위 Vcat(즉, VM0)이 채택되어, 패널에 부여되는 부담을 최소화한다.
부가적으로, 최저 휘도 모드에서, 구동 전압들 VH(고정) 및 VSS(고정)에 부가하여, 최대 4개의 값의 구동 전압들 VM0 내지 VM3이 사용된다.
이들 구동 전압들 중, 구동 전압 VM0는 상술된 바와 같이, 유기 EL 소자 OLED의 캐소드 전위 Vcat에 대응한다.
다른 구동 전압들 VM1 내지 VM3은 설정된 피크 휘도 레벨에 따라, 펄스 형상으로 인가되는 구동 전압들의 출력의 상이한 회별로 가변적으로 설정된다. 이하에서는, 이들 구동 전압들 VM1 내지 VM3도 가변 구동 전압들로서 지칭된다. 본 실시예에서, 펄스 형상으로 출력되는 가변 구동 전압의 출력 횟수는 3회이기 때문에, 3개의 가변 구동 전압들 VM1 내지 VM3이 가정된다. 따라서, 준비되는 구동 전압의 수는 가정된 출력 횟수에 따라 증감된다.
부수적으로, 이들 구동 전압들 VM1 내지 VM3에 최소값이 제공된다. 본 명세서에서, 최소값을 제공하는 구동 전압은 구동 전압 VM0보다 큰 구동 전압 VM1(min)으로서 설정된다. 이러한 최소값은 설정가능한 피크 휘도 레벨의 최소값을 규정한다. 따라서, 가변 구동 전압들 VM1 내지 VM3은 구동 전압 VH와 VM(min) 사이의 중 간 범위에서 가변된다. 전원선들 DSL을 구동하는 더 구체적인 방법에 대해서는 후술한다.
(b) 신호선 구동부
신호선 구동부(15)는 서브 화소들(25)의 특성 보정에 필요한 오프셋 전위Vofs 및 화소 계조에 대응하는 신호 전위 Vsig을 신호선들 DTL에 인가하는 회로 디바이스이다. 신호선들 DTL은 열 단위로 배열되고, 동일한 열에 위치되는 모든 서브 화소들(25)에 전위를 인가한다.
본 실시예에서의 신호선 구동부(15)는 시프트 레지스터, 래치 회로단, 디지털/아날로그 변환 회로단, 선택기단, 및 출력 버퍼단을 포함한다. 시프트 레지스터는 수평 해상도와 동일한 단수의 플립플롭으로 형성된다. 시프트 레지스터는 수평 주사 클록에 따른 선-순차 방식으로, 수평 방향(도 2의 X 방향)의 출력 펄스를 전송한다. 이러한 출력 펄스는 래치 타이밍 신호로서 사용된다.
래치 회로단도 수평 해상도와 동일한 단수의 래치 회로들로 형성된다. 각각의 래치 회로에는 시프트 레지스터의 대응하는 출력단으로부터 출력되는 래치 타이밍 신호가 공급된다. 각각의 래치 회로는 래치 타이밍 신호의 입력 시의 계조 데이터를 저장한다. 디지털/아날로그 변환 회로단도 수평 해상도와 동일한 단수의 디지털/아날로그 변환 회로로 형성된다.
디지털/아날로그 변환 회로들은 대응하는 계조 데이터를 아날로그 신호(신호 전위 Vsig)로 변환하는 동작을 행한다.
선택기단도 수평 해상도와 동일한 단수의 선택기들로 형성된다. 각각의 선 택기는, 신호 전위 Vsig과 오프셋 전위 Vofs 중 어느 한쪽을, 후술하는 구동 타이밍에 따라 선택적으로 출력한다.
출력 버퍼단도 수평 해상도와 동일한 단수의 출력 버퍼들로 형성된다. 각각의 출력 버퍼는, 대응하는 개개의 신호선 DTL의 전위를 구동한다. 출력 버퍼는 레벨 시프트 동작도 행한다.
(c)기입 제어선 구동부
기입 제어선 구동부(17)는 오프셋 전위 Vofs 및 신호 전위 Vsig의 기입 타이밍을 제공하는 제어 펄스를 기입 제어선들 WSL에 인가하는 회로 디바이스이다. 본 실시예에서, 기입 제어선들 WSL은 상술된 바와 같이 행 단위로 배열된다. 따라서, 기입 제어선 구동부(17)는 수평 동기 클록에 동기하여 동작하고, 수평 동기 클록이 입력될 때마다 다음 행의 화소열에 제어 펄스를 출력하도록 동작한다.
본 실시예에서의 기입 제어선 구동부(17)는 각각의 출력단이 각각의 행(화소열)에 대응하는 시프트 레지스터 및 각각의 행에 대응하는 출력 버퍼단으로 형성된다. 부수적으로, 시프트 레지스터는 예를 들어, 제어 펄스의 상승 에지 타이밍과 제어 펄스의 하강 에지 타이밍을 제공하는 타이밍 신호를 다음 행에 순차적으로 전송하는데 사용된다.
출력 버퍼단은 시프트 레지스터로부터 공급되는 타이밍 펄스에 기초하여 제어 펄스를 발생시키는 논리 회로, 제어 펄스를 구동에 적합한 전위로 변환하는 레벨 시프터, 및 기입 제어선들 WSL을 실제로 구동하는 버퍼 회로를 포함한다.
(d) 전원선 구동부
전원선 구동부(19)는 기입 제어선들 WSL의 제어 동작과 연동되는 방식으로 서브 화소들(25)의 구동 동작을 제어하는 회로 디바이스이다. 상술된 바와 같이, 전원선 구동부(19)는 3개 내지 6개의 값들의 구동 전압 중 하나를 시간 순차적으로 전원선들 DSL에 인가한다.
부수적으로, 본 명세서에서, 유기 EL 소자 OLED가 발광하는 기간은 발광 기간으로서 지칭되고, 유기 EL 소자 OLED가 발광하지 않는 기간은 비발광 기간으로서 지칭된다.
물론, 발광 기간이라도, 구동 전압 VM0(즉, 캐소드 전위 Vcat)가 인가되는 기간과 같이, 유기 EL 소자 OLED가 소등 상태로 제어되는 기간을 포함한다. 따라서, 이 경우의 발광 기간은 유기 EL 소자 OLED에 역 바이어스가 인가되지 않는 기간을 나타내는데 사용된다.
도 5는 전원선 구동부(19)의 내부 구성예를 도시한다. 전원선 구동부(19)는 6개의 값들의 구동 전압에 각각 대응하는 출력 타이밍 펄스를 선-순차에 기초하여 전송하는 6단의 시프트 레지스터(31A 내지 31F) 및 개개의 전원선들 DSL에 대응하는 M개의 출력단 회로들(33)을 포함한다. 도 5는 도면을 그리는데 있어서의 제약으로 인해 하나의 출력단 회로(33)만을 도시한다.
시프트 레지스터(31A)는 구동 전압 VH용이다. 시프트 레지스터(31B)는 구동 전압 VM용이다. 시프트 레지스터(31B)는 가변 범위의 최소값으로서 구동 전압 VM0의 출력 타이밍의 제어에도 사용된다. 시프트 레지스터(31C)는 구동 전압 VM1용이다. 시프트 레지스터(31D)는 구동 전압 VM2용이다. 시프트 레지스터(31E)는 구동 전압 VM3용이다. 시프트 레지스터(31F)는 구동 전압 VSS용이다.
각각의 시프트 레지스터들은 처리될 수평 라인을 한번에 1행씩 진행시키기 위한 시프트 클록에 동기하여 동작하고, 시프트 클록이 입력되는 타이밍에서 각각의 단에 의해 유지되는 논리 레벨값을 다음 단으로 진행시키도록 동작한다. 부수적으로, 각각의 시프트 레지스터에 대응하는 타이밍 펄스는 구동 타이밍 발생부(21)로부터 공급된다.
출력단 회로(33)는 6개의 내부 전원선들에 각각 대응하는 버퍼 회로들 N21 내지 N26 및 각각의 버퍼 회로의 동작을 제어하는 스위칭 회로를 포함한다. 부수적으로, 스위칭 회로는 시프트 레지스터로부터의 클록 펄스를 제어 단자에 공급하는 박막 트랜지스터 및 부하 저항을 포함한다. 도 5에서, 박막 트랜지스터 N11 및 부하 저항 R11은 구동 전압 VH용의 스위칭 회로를 형성한다.
마찬가지로, 박막 트랜지스터 N12 및 부하 저항 R12는 구동 전압 VM용의 스위칭 회로를 형성한다. 박막 트랜지스터 N13 및 부하 저항 R13은 구동 전압 VM1용의 스위칭 회로를 형성한다. 박막 트랜지스터 N14 및 부하 저항 R14는 구동 전압 VM2용의 스위칭 회로를 형성한다. 박막 트랜지스터 N15 및 부하 저항 R15는 구동 전압 VM3용의 스위칭 회로를 형성한다. 박막 트랜지스터 P11 및 부하 저항 R16은 구동 전압 VSS용의 스위칭 회로를 형성한다.
이 경우, 각각의 버퍼 회로에 의한 전원선 DSL에의 구동 전압의 공급은 스위칭 회로의 제어에 의해 배타적으로 행해진다. 예를 들어, 구동 전압 VH의 출력 타이밍에서는, 박막 트랜지스터 N11만이 온 동작을 행하고, 그 밖의 박막 트랜지스터 N12 내지 N15 및 P11은 오프 동작을 행하도록 타이밍이 제어된다. 이들 박막 트랜지스터들에 대한 출력 타이밍 펄스들은 설정된 피크 휘도 레벨에 따라 구동 타이밍 발생부(21)에서 설정된다.
(e) 구동 타이밍 발생부
구동 타이밍 발생부(21)는 전원선 구동부(19)를 구동하는데 사용되는 출력 타이밍 펄스들을 발생시키는 회로 디바이스이다. 부수적으로, 6종류의 타이밍 펄스들의 출력 타이밍들 중 비발광 기간에서의 구동 전압 VH 및 구동 전압 VSS의 출력 타이밍만이 고정적으로 설정된다. 그 밖의 출력 타이밍들은 구동 타이밍 발생부(21)에 의해 발생된다.
도 6은 구동 타이밍 발생부(21)의 회로 구성예를 도시한다. 구동 타이밍 발생부(21)는 1 프레임 평균 휘도 검출부(41), 피크 휘도 설정부(43) 및 타이밍 발생부(45)를 포함한다.
이들 구성요소들 중, 1 프레임 평균 휘도 검출부(41)는 1 프레임 화면을 형성하는 모든 화소들에 대응하는 입력 화상 데이터 Din의 평균 휘도 레벨 Yavr을 산출하는 회로 디바이스이다.
부수적으로, 입력 화상 데이터 Din은 예를 들어, R(적) 화소 데이터, G(녹) 화소 데이터 및 B(청) 화소 데이터의 데이터 형식으로 주어진다. 본 실시예에서, 평균 휘도 레벨 Yavr은 계조값들의 최대값을 100%로 하는 값으로서 산출된다.
1 프레임 평균 휘도 검출부(41)는 우선, 각각의 화소에 대응하는 R 화소 데이터, G 화소 데이터 및 B 화소 데이터를 화소 단위의 휘도 레벨들로 변환하고, 이 들 휘도 레벨들에 대한 가중 연산에 의해 평균 휘도 레벨 Yavr을 산출하는 방법을 채택한다.
부수적으로, 평균 휘도 레벨 Yavr은 1 프레임 단위로 산출될 수 있거나, 또는 복수의 프레임 단위의 평균값으로서 산출될 수 있다.
부가적으로, 본 실시예에서, 평균 휘도 레벨 Yavr은 중간 휘도 모드 또는 최저 휘도 모드가 표시 모드로서 선택되는 경우에만 산출된다. 물론, 평균 휘도 레벨 Yavr은 표시 모드에 관계없이 산출될 수 있다.
그러나, 최대 휘도 모드 및 저휘도 모드에서, 피크 휘도 레벨은 평균 휘도 레벨에 관계없이 고정적으로 설정된다. 따라서, 이들 표시 모드에서, 평균 휘도 레벨 Yavr의 산출을 정지함으로써, 전력 소비가 감소될 수 있다.
피크 휘도 설정부(43)는 휘도 센서(47)로부터 입력되는 주변 휘도 정보, 사용자 입력 정보, 평균 휘도 레벨 Yavr, 프로그램 정보 등에 기초하여 표시 모드를 결정하고, 결정된 표시 모드에 따라 피크 휘도 레벨을 설정하는 회로 디바이스이다. 부수적으로, 프로그램 정보로서, 영화, 버라이어티 쇼, 드라마, 뉴스 등이 고려된다. 일반적으로, 영화는 보통 어두운 화면을 갖지만, 콘트라스트 측면을 고려하면 높은 피크 휘도 레벨이 요구된다.
본 실시예에서, 피크 휘도 설정부(43)는 예를 들어, 주변 휘도 정보로부터 주변이 밝다고 결정되는 경우(예를 들어, 주변이 맑은 날씨의 옥외라고 결정되는 경우) 최대 휘도 모드를 설정한다. 피크 휘도 설정부(43)는 예를 들어, 주변 휘도 정보로부터 주변이 어둡다고 결정되는 경우(예를 들어, 주변이 야간이라고 결정되 는 경우) 최저 휘도 모드를 설정한다. 물론, 이들의 결정에 있어서, 사용자 입력 및 그 밖의 설정 정보를 고려하여, 표시 모드가 결정된다. 부수적으로, 중간 휘도 모드가 일반적으로 선택되고, 전력 절약 모드 등의 저휘도 모드가 선택된다.
사실, 표시 모드 설정 방법으로서 이미 여러가지 방법들이 제안되었다. 따라서, 상세한 설명은 생략한다. 피크 휘도 설정부(43) 내의 표시 모드 결정부(43A)는 표시 모드를 설정하는 기능을 행한다. 표시 모드 결정부(43A)는 특허 청구 범위에의 "결정부"에 대응한다.
피크 휘도 설정부(43)는 이렇게 결정된 표시 모드에 따라 피크 휘도 레벨을 설정한다.
예를 들어, 표시 모드가 최대 휘도 모드인 경우, 피크 휘도 설정부(43)는 피크 휘도 레벨을 600nits로 설정한다. 도 7은 피크 휘도 레벨과 입력 화상의 평균 휘도 레벨 Yavr 사이의 관계를 도시한다.
예를 들어, 표시 모드가 저휘도 모드인 경우, 피크 휘도 설정부(43)는 피크 휘도 레벨을 40nits로 설정한다. 도 8은 피크 휘도 레벨과 입력 화상의 평균 휘도 레벨 Yavr 사이의 관계를 도시한다.
예를 들어, 표시 모드가 중간 휘도 모드인 경우, 피크 휘도 설정부(43)는 피크 휘도 레벨을, 평균 휘도 레벨 Yavr의 크기에 따라 40nits 내지 600nits의 범위에서 설정한다. 도 9는 피크 휘도 레벨과 입력 화상의 평균 휘도 레벨 Yavr 사이의 관계를 도시한다.
도 9에 도시된 바와 같이, 중간 휘도 모드에서, 피크 휘도 레벨은 입력 화상 의 평균 휘도 레벨에 기초하여 설정된다. 따라서, 낮은 평균 휘도 레벨 Yavr을 갖는 프레임 화면에 대하여, 동적 범위의 최고치로 피크 휘도 레벨이 설정된다. 한편, 높은 평균 휘도 레벨 Yavr을 갖는 프레임 화면에 대하여는, 동적 범위의 낮은 값으로 피크 휘도 레벨이 설정된다.
야경의 네온 광 또는 밤하늘의 표시 시에는, 명점(bright dot)들의 휘도를 높게하여 콘트라스트비를 증가시킬 필요가 있기 때문에 이러한 설정이 이루어진다.
예를 들어, 표시 모드가 최저 휘도 모드인 경우, 피크 휘도 설정부(43)는 평균 휘도 레벨 Yavr의 크기에 따라 40nits이하의 범위에서 피크 휘도 레벨을 설정한다. 부수적으로, 피크 휘도 레벨의 최소값은 미리 결정되어 있다. 도 10은 피크 휘도 레벨과 입력 화상의 평균 휘도 레벨 Yavr 사이의 관계를 도시한다.
최저 휘도 모드로서, 입력 화상의 평균 휘도 레벨에 기초하여 피크 휘도 레벨이 설정된다. 또한, 낮은 평균 휘도 레벨 Yavr을 갖는 프레임 화면에 대하여, 동적 범위의 최고치로 피크 휘도 레벨이 설정된다. 한편, 높은 평균 휘도 레벨 Yavr의 프레임 화면에 대하여, 동적 범위의 낮은 값으로 피크 휘도 레벨이 설정된다.
도 11은 피크 휘도 레벨과 화소 계조값에 따른 휘도 레벨의 변화 사이의 관계를 도시한다. 도 11에 도시된 바와 같이, 중간 휘도 모드에서, 피크 휘도 레벨은 평균 휘도 레벨 Yavr에 따라 광범위에 걸쳐 가변 제어된다. 부수적으로, 도 11은 또한, 다음에 설명될 최저 휘도 모드 시의 피크 휘도 레벨의 가변 범위를 도시한다. 부수적으로, 최대 휘도 모드에서, 도 11의 실선을 따라 계조 휘도가 변화한 다. 저휘도 모드에서는, 도 11의 점선을 따라 계조 휘도가 변화한다.
타이밍 발생부(45)는 설정된 피크 휘도 레벨이 얻어지도록, 최대 6개의 값의 구동 전압의 출력 타이밍을 결정하는 회로 디바이스이다. 상술된 바와 같이, 피크 휘도 레벨은 1 프레임 내의 총 발광 기간 길이와 구동 전압의 진폭의 조합에 의해 가변 제어된다. 도 12의 (a), (b) 및 (c)는 총 발광 기간 길이의 길이 제어의 이미지를 도시한다. 구동 전압의 진폭이 동일하면, 1 프레임 내에서 차지하는 총 발광 기간 길이(즉, 유기 EL 소자 OLED를 발광시키기에 충분한 크기를 갖는 구동 전압의 인가 기간의 길이)가 긴 만큼, 피크 휘도 레벨은 높아진다.
그러나, 유기 EL 소자 OLED를 발광시키기에 충분한 크기를 갖는 구동 전압은 도 12의 (a), (b) 및 (c)에 도시된 바와 같이 반드시 연속적으로 인가될 필요는 없고, 1 프레임 기간 내에 분산 방식으로 복수회 분할하여 출력될 수 있다. 유기 EL 소자 OLED를 발광시키기에 충분한 크기를 갖는 구동 전압의 출력이 복수회로 분할되는 경우, 각각의 출력 시점에서의 인가의 기간 길이의 총합(즉, 총 발광 기간 길이)에 의해, 피크 휘도 레벨이 결정된다.
부수적으로, 총 발광 기간 길이의 인가 기간 길이가 동일하면, 실현되는 피크 휘도 레벨은 동일하지만, 연속 출력 시와 분산 출력 시 사이에서 1 프레임 기간 내에서의 휘도 분포는 상이하다.
유기 EL 소자 OLED를 발광시키기에 충분한 크기를 갖는 구동 전압이 1 프레임 기간 내에 등간격으로 배치되는 경우, 외관 점멸 주파수가 증가되어, 플리커가 덜 쉽게 인지된다. 부가적으로, 유기 EL 소자 OLED를 발광시키기에 충분한 크기를 갖는 구동 전압의 인가가 복수회로 분할되는 경우, 예를 들어, 특정 출력 시점의 양측에서 발생하는 출력 시점들의 인가 기간 길이보다 긴 특정 출력 시점의 인가 기간 길이를 설정함으로써, 동화상 흐려짐의 발생이 감소될 수 있다.
이들 시인성의 차이는 휘도 분포의 차에 의해 실현된다. 즉, 휘도 분포의 분산이 플리커를 감소시키기에 효과적인 한편, 동화상 흐려짐을 감소시키기에는 휘도 분포의 집중이 효과적이다.
도 13의 (a), (b), (c), (d), (e) 및 (f)는 본 실시예에서 채택된 구동 전압의 출력 타이밍과 구동 전압의 진폭 사이의 관계를 도시한다.
도 13의 (a)는 1 프레임 기간을 제공하는 프레임 펄스이다. 본 실시예에서, 표시 화상에 대해 1 세그먼트 방송 프로그램이 가정되고, 따라서 1 화면을 형성하는 수평 라인의 수는 240개이다.
도 13의 (b)는 최대 휘도 모드에서 사용되는 구동 전압의 출력 패턴을 도시한다. 최대 휘도 모드의 경우, 1 프레임 기간의 98%(수평 라인의 236 라인 분)는 구동 전압 VH의 출력 기간이고, 1 프레임 기간의 2%(수평 라인의 4 라인 분)는 구동 전압 VSS의 출력 기간이다.
즉, 타이밍 발생부(45)는 프레임 펄스의 하강 에지로부터 1 프레임 기간의 236개 라인들의 기간 동안 구동 전압 VH를 출력시키도록 VH 타이밍 펄스를 발생시킨다. 부가적으로, 타이밍 발생부(45)는 1 프레임 기간의 236 라인의 기간이 프레임 펄스의 하강 에지를 경과한 시점에서 4 라인 기간에 대해 구동 전압 VSS를 출력시키도록 VSS 타이밍 펄스를 발생시킨다.
부수적으로, 구동 전압 VSS의 출력 기간은 1 프레임 내에 항상 배치될 필요가 있는 비발광 기간이다. 서브 화소들(25)에 의해 유지되는 전위 상태의 초기화 동작 및 임계값 보정 준비 동작이 비발광 기간에 행해진다. 구동 전압 VSS의 이러한 출력 기간은 모든 표시 모드에 대해 공통이다.
부가적으로, 도면들에서, 프레임 펄스의 하강 에지 직후의 구동 전압 VH의 인가 기간 동안, 구동 트랜지스터 N2의 특성 편차의 보정(임계값 보정 및 이동도 보정) 및 신호 전위 Vsig의 기입 동작이 행해진다.
이들 동작들은 전원선들 DSL에 대한 구동 전압 VH의 인가를 필요로 한다. 따라서, 후술하는 임의의 표시 모드에서, 펄스 형태의 형상으로 된 파형을 갖는 구동 전압 VH의 출력 기간은 프레임 펄스의 하강 에지 직후에 배치된다.
도 13의 (c)는 중간 휘도 모드에서 사용되는 구동 전압의 출력 패턴을 도시한다. 이러한 중간 휘도 모드에서, 구동 전압 VH의 4개의 출력 기간들은 프레임 펄스의 하강 에지의 타이밍으로부터 등간격으로 설정된다. 이 경우의 펄스 출력폭은 수 라인 단위의 고정폭으로서 설정된다. 부수적으로, 4개의 펄스 출력 기간들 중 도면의 선두에 위치되는 펄스 출력 기간(구동 전압 VH의 출력 기간)은 상술된 바와 같이, 비발광 기간에서의 이동도 보정 동작 등을 행하는데 사용된다.
따라서, 발광 기간 동안 출력되는 출력 펄스의 수는 3개이다. 따라서, 표시 프레임 레이트가 초당 15 프레임인 경우에도, 외관 점멸 주파수는 초당 15 프레임의 표시 프레임 레이트의 3배인 초당 45 프레임까지 증가될 수 있다. 초당 45 프레임의 외관 프레임 레이트는 플리커를 감소시킬 수 있다. 물론, 발광 기간 내의 4개의 출력 펄스는, 외관 프레임 레이트를 초당 60 프레임까지 증가시킬 수 있다. 이 경우, 플리커도 또한 감소될 수 있다. 따라서, 표시 프레임 레이트에 따라 펄스 출력의 횟수를 설정하는 것이 바람직하다.
4개의 펄스 출력 기간은 구동 전압 VH의 고정 출력 기간이며, 중간 전압(즉, 가변 구동 전압 VM)의 크기에 관계없이 불변이다. 부수적으로, 중간 전압의 크기는 후술하는 구동 전압 발생부(23)에서 발생된다. 이 경우의 구동 전압 VM의 최소 전압은 구동 전압 VM0이며, 구동 전압 VM의 최대 전압은 구동 전압 VH이다.
타이밍 발생부(45)는 프레임 펄스의 하강 에지로부터 236 라인의 기간에서 고정적으로 설정된 4개의 펄스 출력 기간을 제외한 기간 동안, 가변 구동 전압 VM을 출력하도록 VM 타이밍 펄스를 발생시킨다. 즉, 도 13의 (c)의 경우, 타이밍 발생부(45)는 3개의 타이밍 펄스, 즉, VH 타이밍 펄스, VM 타이밍 펄스 및 VSS 타이밍 펄스를 발생시킨다.
도 13의 (d)는 저휘도 모드에서 사용되는 구동 전압의 출력 패턴을 도시한다. 이러한 출력 패턴은 중간 휘도 모드의 출력 패턴과 동일하다. 구동 전압 진폭만이 다르다. 따라서, 타이밍 발생부(45)는 구동 전압 VH의 고정 출력 기간으로서 4개의 펄스 출력 기간 동안 VH 타이밍 펄스를 발생시킨다. 따라서, 타이밍 발생부(45)는, 프레임 펄스의 하강 에지로부터 236 라인의 기간에서 고정적으로 설정된 4개의 펄스 출력 기간을 제외한 기간 동안, 구동 전압 VM0을 출력하도록 VM0 타이밍 펄스를 발생시킨다. 즉, 도 13의 (d)의 경우, 타이밍 발생부(45)는 3개의 타이밍 펄스들, 즉, VH 타이밍 펄스, VM0 타이밍 펄스 및 VSS 타이밍 펄스를 발생시 킨다.
도 13의 (e)는 최저 휘도 모드에서 사용되는 구동 전압의 일반적인 출력 패턴을 도시한다. 이러한 최저 휘도 모드에서, 4개의 펄스 출력 기간들 중 선두로부터 2번째 펄스 출력 기간 및 이후의 펄스 출력 기간으로서 나타나는 펄스 출력 기간들의 구동 전압의 진폭은, 저휘도 모드의 피크 휘도 레벨이 최대값이도록 가변 제어된다. 구체적으로, 출력 횟수가 진행함에 따라 구동 전압 진폭이 감소되도록 제어된다.
본 실시예에서, 선두로부터 4번째 펄스 출력 기간으로서 나타나는 펄스 출력 기간의 구동 전압의 진폭은 VM1으로서 설정되고, 구동 전압의 출력 타이밍을 제공하는 펄스는 VM1 타이밍 펄스로서 지칭된다.
선두로부터 3번째 펄스 출력 기간으로서 나타나는 펄스 출력 기간의 구동 전압의 진폭은 VM2로서 설정되고, 구동 전압의 출력 타이밍을 제공하는 펄스는 VM2 타이밍 펄스로서 지칭된다. 선두로부터 2번째 펄스 출력 기간으로서 나타나는 구동 전압의 진폭은 VM3으로서 설정되고, 구동 전압의 출력 타이밍을 제공하는 펄스는 VM3 타이밍 펄스로서 지칭된다.
즉, 도 13의 (e)의 경우, 타이밍 발생부(45)는 6개의 타이밍 펄스들, 즉, VH 타이밍 펄스, VM0 내지 VM3 타이밍 펄스 및 VSS 타이밍 펄스를 발생시킨다.
부수적으로, 도 13의 (f)의 경우, 최저 휘도 모드에서 사용되는 출력 패턴들 중 피크 휘도 레벨의 최소값을 실현하기 위한 출력 패턴에 대응한다. 도 13의 (f)의 경우, 4개의 펄스 출력 기간들 중 선두로부터 2번째 펄스 출력 기간 및 이후의 펄스 출력 기간들로서 나타나는 펄스 출력 기간들의 구동 전압 진폭들은 동일한 최소값 VM1(min)으로 설정된다. 이 경우, 타이밍 발생부(45)는 3개의 타이밍 펄스들, 즉, VH 타이밍 펄스, VM1(min) 타이밍 펄스 및 VSS 타이밍 펄스를 발생시킨다.
(f) 구동 전압 발생부(23)
구동 전압 발생부(23)는 표시 모드에 대응하는 피크 휘도 레벨에 따른 전원선 구동부(19)의 구동에 사용되는 구동 전압을 발생시키는 회로 디바이스이다.
도 14는 구동 전압 발생부(23)의 회로 구성예를 도시한다. 구동 전압 발생부(23)는 피크 휘도 레벨에 따른 가변 구동 전압을 발생시키는 4개의 가변 구동 전압 발생부(51) 및 피크 휘도 레벨과 관계없이 고정 구동 전압을 발생시키는 고정 구동 전압 발생부들(53 및 55)을 포함한다.
각각의 가변 구동 전압 발생부(51)는 도 13의 (a) 내지 (f)를 참조하여 설명한 바와 같이, 구동 전압들의 출력 패턴 정보를 저장하고, 설정된 피크 휘도 레벨이 얻어지도록, 필요한 구동 전압들 VM(0) 내지 VM3을 발생시킨다.
부수적으로, 고정 구동 전압 발생부(53)는 구동 전압 VH의 발생용이며, 고정 구동 전압 발생부(55)는 구동 전압 VSS의 발생용이다.
도 15의 (a), (b), (c), (d), (e), (f) 및 (g)는 최저 휘도 모드에서의 구동 전압들 VM1 내지 VM3의 출력 패턴들의 이미지를 도시한다. 도 15의 (a)는 최저 휘도 모드에서의 최대 휘도가 제공되는 저휘도 모드의 출력 패턴을 도시한다. 최저 휘도 모드에서, 도 15의 (b)→(c)→(d)에 도시된 바와 같이, 설정된 피크 휘도 레벨이 저하됨에 따라, 도면들의 우측 단부의 펄스 출력 기간의 구동 전압 진폭이 저 하되고, 도면들에서 선두로부터 2번째 펄스 출력 기간 및 3번째 펄스 출력 기간의 구동 전압 진폭들은, 선두로부터 2번째 내지 4번째 펄스 출력 기간들의 구동 전압 진폭들이 줄지어 감소되도록 설정된다.
부수적으로, 도면들에서 선두로부터 4번째 펄스 출력 기간에서의 구동 전압 진폭이 가변 가능한 최소값(즉, 구동 전압 VM1(min))에 도달한 후, 이번에는 도 15의 (e) 내지 (f)로부터 도시된 바와 같이, 도면들에서 선두로부터 3번째 펄스 출력 기간에서의 구동 전압 진폭이 저하되도록 설정된다.
이때, 도면에서 선두로부터 2번째 및 3번째 펄스 출력 기간들의 구동 전압 진폭들이 발광 기간 내에서 줄지어 저하되도록, 도면들에서 선두로부터 2번째 펄스 출력 기간의 구동 전압 진폭이 설정된다.
또한, 도면들에서 선두로부터 3번째 펄스 출력 기간에서의 구동 전압 진폭이 가변 가능한 최소값(즉, 구동 전압 VM1(min))에 도달한 후, 도면들에서 선두로부터 2번째 펄스 출력 기간에서의 구동 전압 진폭만이 저하되도록 설정된다. 도 15의 (g)는 가변 가능한 피크 휘도 레벨의 최소값에 대응하는 출력 패턴을 도시한다.
도 16은 가변 구동 전압 발생부(51)의 회로 구성예를 도시한다. 가변 구동 전압 발생부(51)는 가변 구동 전압값 설정부(61), 디지털/아날로그 변환 회로(63) 및 레벨 시프팅 버퍼 회로(65)를 포함한다.
가변 구동 전압값 설정부(61)는 검출된 평균 휘도 레벨에 대응하는 가변 구동 전압값을 설정하는 회로 디바이스이다. 본 실시예에서, 가변 구동 전압값 설정부(61)는 예를 들어, 룩업 테이블에 의해 형성된다. 즉, 가변 구동 전압값 설정 부(61)는 입력값으로서 피크 휘도 레벨을 갖고, 출력값으로서 가변 구동 전압값을 갖는다.
디지털/아날로그 변환 회로(63)는 디지털 값으로서 판독된 가변 구동 전압값을 아날로그 전압으로 변환하는 회로 디바이스이다.
레벨 시프팅 버퍼 회로(65)는 전단으로부터 입력되는 아날로그 전압의 레벨을 서브 화소들(63)을 구동하는데 필요한 전압 레벨로 변환하는 버퍼 회로이다. 레벨 시프팅 버퍼 회로(65)의 출력 전압(즉, 구동 전압)은 출력단 회로(33)(도 5)에서의 대응하는 전원선에 인가된다. 물론, 고정 구동 전압 발생부(53)의 출력 전압도, 출력단 회로(33)(도 5)에서의 대응하는 전원선에 인가된다.
(B-3) 유기 EL 패널 모듈의 구동 동작예
이하, 도 17의 (a), (b), (c), (d) 및 (e)를 참조하여, 유기 EL 패널 모듈의 구동 동작예를 설명한다. 부수적으로, 도 17의 (a)는 신호선 DTL의 전위 파형을 도시한다. 도 17의 (b)는 기입 제어선 WSL의 구동 파형을 도시한다. 도 17의 (c)는 전원선 DSL의 구동 파형을 도시한다. 도 17의 (d)는 구동 트랜지스터 N2의 게이트 전위 Vg의 전위 파형을 도시한다. 도 17의 (e)는 구동 트랜지스터 N2의 소스 전위 Vs의 전위 파형을 도시한다.
우선, 초기화 동작이 설명될 것이다. 초기화 동작은 저장 캐패시터 Cs에 의해 유지된 전위를 초기화하는 동작이다. 기입 제어선 WSL이 L 레벨인 상태에서, 전원선 DSL을 구동 전원 VH로부터 구동 전원 VSS로 변화시킴으로써 이러한 동작이 행해진다(도 17의 (b) 및 (c)). 도 18은 이 시점에서의 화소 회로 내의 접속 상태 및 전위 관계를 도시한다. 이 때, 전원선 DSL이 구동 전원 VSS로 감소되기 때문에, 구동 트랜지스터 N2의 소스 전위 Vs는 구동 전원 VSS로 감소된다. 물론, 유기 EL 소자 OLED에 역 바이어스가 인가되므로 유기 EL 소자 OLED는 소등된다.
이 때, 구동 트랜지스터 N2는 플로팅 상태에서 동작하고 있다. 따라서, 구동 트랜지스터 N2의 소스 전위 Vs가 감소됨에 따라, 저장 캐패시터 Cs를 통해 결합되어 있는 게이트 전극의 전위(게이트 전위 Vg)도 감소된다. 이러한 동작이 초기화 동작이다.
이러한 동작 상태는 구동 트랜지스터 N2의 임계 전압 Vth의 편차를 보정하는 동작(임계값 보정 동작)의 개시 직전까지 계속된다.
부수적으로, 본 실시예에서, 도 17의 (b)에 도시된 바와 같이, 임계값 보정 동작의 개시 직전에 기입 제어선 WSL이 L 레벨로부터 H 레벨로 변화된다. 기입 제어선 WSL이 H 레벨로 설정되기 때문에, 샘플링 트랜지스터 N1은 온 동작을 행하고, 구동 트랜지스터 N2의 게이트 전위 Vg는 오프셋 전위 Vofs로 설정된다(도 17의 (d)). 이러한 동작이 보정 준비 동작이다. 도 19는 이 시점에서의 화소 회로 내의 접속 상태 및 전위 관계를 도시한다.
이 후, 전원선 DSL이 구동 전원 VSS로부터 구동 전원 VH로 변화되어, 임계값 보정 동작이 개시된다(도 17의 (c)).
임계값 보정 동작이 개시되면, 구동 트랜지스터 N2는 온 동작을 행하고, 소스 전위 Vs는 상승하기 시작한다. 한편, 구동 트랜지스터 N2의 게이트 전위 Vg는 오프셋 전위 Vofs로 고정된다. 따라서, 구동 트랜지스터 N2의 게이트-소스간 전압 Vgs는 점차 감소된다. 도 20은 이 시점에서의 화소 회로 내의 접속 상태 및 전위 관계를 도시한다. 도 21은 임계값 보정 동작 시의 구동 트랜지스터 N2의 소스 전위 Vs의 전위 변화를 확대하여 도시한다.
도 21에 도시된 바와 같이, 구동 트랜지스터 N2의 소스 전위 Vs의 전위 상승은, 구동 트랜지스터 N2의 게이트-소스간 전압 Vgs가 임계 전압 Vth에 도달할 때 자동적으로 정지한다. 도 22는 이 시점에서의 화소 회로 내의 접속 상태 및 전위 관계를 도시한다. 이러한 동작이 구동 트랜지스터 N2의 임계 전압 Vth의 편차를 캔슬하는 임계값 보정 동작이다. 부수적으로, 기입 제어선 WSL의 전위는 임계값 보정 동작에 필요한 시간의 편차를 고려하여 설정된 타이밍에서, H 레벨로부터 L 레벨로 변환된다(도 17의 (b)). 도 23은 이 시점에서의 화소 회로 내의 접속 상태 및 전위 관계를 도시한다.
이 후, 신호선 DTL의 전위는 신호 전위 Vsig로 변화된다. 물론, 신호 전위 Vsig은 기입될 서브 화소(25)의 화소 계조에 대응하는 전위이다. 부수적으로, 신호 전위 Vsig은 기입 제어선 WSL이 H 레벨로 변화되기 전에 신호선 DTL에 기입된다(도 17의 (a)). 이는, 신호선 DTL의 전위가 신호 전위 Vsig로 변화된 채 기입이 개시되기 때문이다.
기입 제어선 WSL은 신호 전위 Vsig가 신호선 DTL에 인가되고 구동 전원 VH가 전원선 DSL에 인가된 상태에서 H 레벨로 변화되도록 제어되어, 신호 전위 Vsig의 기입이 개시된다. 도 24는 이 시점에서의 화소 회로 내의 접속 상태 및 전위 관계를 도시한다.
신호 전위 Vsig이 기입됨에 따라, 구동 트랜지스터 N2의 게이트 전위 Vg는 상승하고, 구동 트랜지스터 N2는 온 동작을 행한다.
구동 트랜지스터 N2가 온 동작을 행하면, 게이트-소스간 전압 Vgs에 대응하는 크기의 전류가 전원선 DSL로부터 끌어내어져, 유기 EL 소자 OLED에 기생하는 용량 소자를 충전한다. 기생 용량의 충전은 유기 EL 소자 OLED의 애노드 전위(구동 트랜지스터 N2의 소스 전위 Vs)를 상승시킨다. 그러나, 유기 EL 소자 OLED의 애노드 전위가 유기 EL 소자 OLED의 캐소드 전위보다 임계 전압 Vth(oled)만큼 높아지지 않는다면, 유기 EL 소자 OLED는 발광하지 않는다.
이때 흐르는 전류는 구동 트랜지스터 N2의 이동도μ에 의존한다. 도 25는 이동도 μ의 차이로 인한 소스 전위 Vs의 상승 속도의 차이를 도시한다. 도 25에 도시된 바와 같이, 이동도 μ가 클수록 전류량이 증가되고, 소스 전위 Vs도 더 빠르게 상승한다. 이것은, 동일한 신호 전위 Vsig이 인가되는 경우에도, 높은 이동도 μ의 구동 트랜지스터 N2의 게이트-소스간 전압 Vgs가 상대적으로 낮은 이동도 μ의 구동 트랜지스터 N2의 게이트-소스간 전압 Vgs보다 작다는 것을 의미한다.
즉, 높은 이동도 μ의 구동 트랜지스터 N2에 흐르는 전류량은 상대적으로 낮은 이동도 μ의 구동 트랜지스터 N2를 통해 흐르는 전류량보다 적다. 결과적으로, 이동도 μ의 크기에 관계없이, 신호 전위 Vsig가 동일하면, 동일한 크기의 전류가 유기 EL 소자 OLED에 흐르도록 보정이 이루어진다. 이러한 동작이 이동도 보정 동작이다.
부수적으로, 이동도 보정 동작이 완료되는 시점에서, 유기 EL 소자 OLED의 애노드 전위는 임계 전압 Vth(oled)보다 커져, 유기 EL 소자 OLED가 온 동작을 행한다. 이러한 온 동작에 의해 유기 EL 소자 OLED는 발광을 개시한다.
또한, 신호 전위 Vsig의 기입 완료 후, 샘플링 트랜지스터 N1이 오프되도록 제어되어, 구동 트랜지스터 N2가 플로팅 상태로 동작한다. 따라서, 유기 EL 소자 OLED의 온 동작에 의해 애노드 전위가 상승됨에 따라, 구동 트랜지스터 N2의 게이트 전위 Vg도 부트스트랩 동작에 의해 상승된다. 도 26은 이 시점에서의 화소 회로 내의 접속 상태 및 전위 관계를 도시한다.
이 후, 유기 EL 소자 OLED의 점등(lit) 상태는 전원선 DSL에 인가되는 구동 전압의 진폭(구동 전압 진폭)에 따라 변화한다.
예를 들어, 전원선 DSL에 구동 전압 VH가 인가되는 경우, 유기 EL 소자 OLED는, 저장 캐패시터 Cs에 의해 유지되는 전위에 대응하는 최대 휘도로 점등(illuminate)할 수 있다. 예를 들어, 전원선 DSL에 구동 전압 VM0 또는 VSS가 인가되는 경우, 유기 EL 소자 OLED는 소등된다. 예를 들어, 전원선 DSL에 구동 전압 VM이 인가되는 경우, 유기 EL 소자 OLED는 저장 캐패시터 Cs에 의해 유지되는 전위 및 구동 전압의 진폭에 따라 결정되는 중간 휘도로 점등한다. 즉, 유기 EL 소자 OLED의 발광 상태는, 도 13의 (a) 내지 (f) 및 도 15의 (a) 내지 (g)에 도시된 구동 전압의 출력 패턴들 및 화소 계조에 따라 제어된다.
(B-4) 정리
상술된 바와 같이, 본 실시예에서, 구동 전원 VM의 가변 제어에 의해 피크 휘도 레벨이 제어될 수 있다. 이 때, 화소 데이터는 임의의 방식으로 조작되지 않 는다. 따라서, 피크 휘도 레벨의 제어에 있어 계조 표현의 표시 성능은 손상되지 않는다.
부가적으로, 표시 모드가 최저 휘도 모드인 경우, 구동 전압은 4개의 펄스 파형들로 분할되고, 적어도 1회의 출력 시점에서의 구동 전압 진폭이 구동 트랜지스터 N2의 특성 보정용 구동 전압 VH보다 낮도록 가변 제어된다. 이에 의해, 1 프레임 기간 내의 피크 휘도 레벨은 일반적인 휘도 레벨 이하에 대해서도 연속적으로 가변 제어될 수 있다. 이는, 높은 콘트라스트비를 갖는 표시 패널이 실현될 수 있다는 것을 의미한다.
부가적으로, 표시 모드가 최저 휘도 모드인 경우, 구동 전압이 4개의 펄스 파형들로 분할되기 때문에, 발광 위치들은 1 프레임 기간 내에 광범위하게 분산될 수 있다. 따라서, 프레임 기간 내에서의 외관 점멸 주파수가 증가될 수 있고, 따라서, 낮은 표시 프레임 레이트의 경우에도 플리커의 발생이 효과적으로 억제될 수 있다.
부가적으로, 상술된 바와 같이, 저휘도 표시 모드에서의 피크 휘도 레벨의 제어는, 구동 전압의 진폭 제어에 의해서만 실현된다. 이는, 유기 EL 소자 OLED를 통해 흐르는 구동 전류가 감소될 수 있다는 것을 의미한다. 따라서, 전력 소비의 추가 감소가 실현될 수 있다. 전력 소비가 감소되기 때문에, 이러한 구동 기술은 휴대형 전자 장치에 탑재될 때 특히 효과를 발휘한다. 또한, 최저 휘도 모드에서도 피크 휘도 레벨이 연속적으로 가변될 수 있기 때문에, 주변이 어두운 경우에 화면의 눈부심을 억제하여 표시 품질을 향상시킬 수 있다.
(C) 제2 실시예
제2 실시예를 설명한다. 본 실시예에서, 1 세그먼트 방송 프로그램 이외의 화상이 표시되는 경우도 가정된다. 즉, 표시 모드에 따라 피크 휘도 레벨을 제어할 뿐만아니라, 어떤 휘도 레벨에서도 표시되는 화상의 표시 품질을 향상시킬 수 있는 구동 기술이 제안된다.
(C-1) 시스템 구성예
도 27은 본 실시예에 따른 유기 EL 패널 모듈(71)의 시스템 구성예를 도시한다. 부수적으로, 도 27에서, 도 2의 부분들에 대응하는 부분들은 동일한 참조 부호를들로 나타낸다.
유기 EL 패널 모듈(71)은 화소 어레이부(13), 신호선 구동부(15), 기입 제어선 구동부(17), 전원선 구동부(19), 구동 타이밍 발생부(81) 및 구동 전압 발생부(23)를 단일 패널 상에 배치하여 형성된 구성을 갖는다.
이하에서는, 본 실시예에서 신규한 구성인 구동 타이밍 발생부(81)에 대해서만 설명한다.
(C-2) 구동 타이밍 발생부의 구성
(a) 일반적인 구성
도 28은 구동 타이밍 발생부(81)의 회로 구성예를 도시한다. 구동 타이밍 발생부(81)는 1 프레임 평균 휘도 검출부(41), 플리커 성분 검출부(83), 피크 휘도 설정부(85) 및 타이밍 발생부(87)를 포함한다.
이하, 각각의 기능부에 대해 설명한다.
(b) 플리커 성분 검출부
플리커 성분 검출부(83)는 입력 화상 데이터 Din에 기초하여, 입력 화상에 포함되는 동화상 성분 및 플리커 성분을 검출하는 회로 디바이스이다. 부수적으로, 예를 들어, 이전 프레임에 대한 움직임 벡터들의 평균값에 의해 동화상 성분을 검출하는 방법 또는 1 프레임에서의 정지 화소들의 비율에 의해 동화상 성분을 검출하는 방법이 동화상 성분의 검출에 적용된다.
예를 들어, 다음 조건들을 수치로 변환함으로써 플리커 성분을 검출하는 방법이 플리커 성분의 검출에 적용된다.
· 프레임 레이트
·1 프레임 내의 발광 시간의 길이
·움직임량
·평균 휘도 레벨이 50% 이상인 영역의 연속 출현 시간
도 29는 플리커 성분 검출부(83)의 내부 구성예를 도시한다. 플리커 검출부(83)는 휘도 레벨 검출부(91), 발광 기간 길이 제어부(93), 움직임량 검출부(95), 움직임량 포맷 변환부(97), 블록 제어부(99), 발광 시간 계측부(101) 및 플리커 정보 산출부(103)를 포함한다.
(1) 휘도 레벨 검출부
이들 중, 휘도 레벨 검출부(91)는 1 프레임 화면을 형성하는 모든 화소들에 대응하는 입력 화상 데이터 Din의 평균 휘도 레벨 S1을 산출하는 회로 디바이스이다. 부수적으로, 1 프레임 평균 휘도 검출부(41)와 동일한 검출부가 휘도 레벨 검 출부(91)로서 사용될 수 있거나, 또는 휘도 레벨 검출부(91)가 상술된 1 프레임 평균 휘도 검출부(41)로서 역할을 할 수도 있다.
(2) 발광 기간 길이 제어부
발광 기간 길이 제어부(93)는 1 프레임 화면 전체의 평균 휘도 레벨 S1에 기초하여, 1 프레임 기간 내의 발광 기간 길이를 가변 제어하는 회로 디바이스이다. 구체적으로, 발광 기간 길이 제어부(93)는, 평균 휘도 레벨 S1이 높을수록 발광 기간 길이를 짧게 제어하고, 반대로 평균 휘도 레벨 S1이 낮을수록 발광 기간 길이를 길게하도록 발광 기간 길이를 제어한다. 사용될 발광 기간 길이 S5는 블록 제어부(99)에 공급된다.
(3) 움직임량 검출부
움직임량 검출부(95)는 입력 화상 데이터 Din에 기초하여 각각의 화소의 움직임량을 검출하는 회로 디바이스이다.
도 30은 움직임량 검출부(95)의 내부 구성예를 도시한다. 움직임량 검출부(95)는 프레임 메모리(111), 움직임 검출부(113) 및 동화상/정지 화상 결정부(115)를 포함한다.
본 실시예에서, 프레임 메모리(111)는 2 프레임 분의 메모리 영역들을 갖고 있다. 각각의 메모리 영역의 기입 및 판독은 수직 동기 신호 Vsync에 의해 교체된다. 즉, 입력 화상 데이터 Din은 한쪽의 메모리 영역에 기입되는 한편, 이전 프레임의 입력 화상 데이터 Din은 다른쪽의 메모리 영역으로부터 판독된다.
움직임 검출부(113)는 화소수 단위로 움직임량 S4을 검출하는 회로 디바이스 이다.
동화상/정지 화상 결정부(115)는 검출된 움직임량 S4에 기초하여, 입력 화상이 동화상인지 또는 정지 화상인지를 결정하고, 결정 결과 S3을 출력하는 회로 디바이스이다.
동화상/정지 화상 결정부(115)는 기본적으로 움직임량이 제로인 화상을 정지 화상이라고 결정한다. 그러나, 동화상/정지 화상 결정부(115)는 움직임량이 매우 작은 화상도 정지 화상이라고 결정할 수도 있다. 이 경우의 결정 임계값으로서, 경험 등이 고려된 설계의 값이 사용된다.
부수적으로, 본 실시예는 2 프레임 화상들을 서로 비교함으로써 움직임량을 검출한다. 그러나, 그 밖의 현재 사용가능한 움직임 검출 기술들도 사용될 수도 있다.
예를 들어, 코움(comb) 필터를 사용하는 움직임 검출 기술들, MPEG 디코더에 사용되는 움직임 검출 기술들, 인터레이스-프로그레시브 변환 처리에 사용되는 움직임 검출 기술들 및 기타 움직임 검출 기술들이 사용될 수도 있다. 부가적으로, 유기 EL 패널 모듈(71)이 탑재하는 이들 움직임 검출 기능들의 검출 결과를 전용(divert)할 수도 있다. 도 29에서, 이러한 종류의 외부로부터 공급되는 움직임량은 Dmove로 나타낸다.
참고로, 도 31은 MPEG 디코더로부터 공급되는 움직임량 Dmove의 데이터의 예를 도시한다. 외부에 배치되는 움직임 검출부는 움직임량뿐만 아니라 움직임량 방향 및 휘도 성분도 검출한다. 따라서, 도 31에 도시된 바와 같이, 움직임량 Dmove 는 휘도 성분(121), 움직임 벡터 방향(123) 및 움직임 벡터 크기(125)의 1 세트로서 공급된다.
(4) 움직임량 포맷 변환부
움직임량 포맷 변환부(97)는 기본적으로 화소수로서 공급되는 움직임량 S4 또는 Dmove를 연산용의 수치(본 실시예에서, "움직임값"으로 지칭됨)로 포맷 변환을 행하는 회로 디바이스이다. 이 경우의 움직임값은 블록 제어부(99)에서 플리커 결정용의 블록 면적을 조정하는데 사용되는 파라미터들 중 하나이다. 일반적으로, 움직임이 큰 화면에서는 플리커가 쉽게 눈에 보이지 않는다. 따라서, 움직임량이 클수록 움직임값으로서 큰 값이 할당된다.
도 32는 움직임량과 움직임값 사이의 대응관계가 기록된 테이블의 예를 도시한다. 도 32의 경우, 움직임량 S4은, 0, 1, 2, 3, 4 및 5 이상의 6 단계들을 갖는다. 도 32의 경우, 움직임량의 크기가 제로인 화소(즉, 정지 화상)는 움직임값 "1.0"이 할당된다. 부가적으로, 도 32의 경우, 움직임량 크기가 제로 이외인 화소들(즉, 동화상)은 움직임량 크기에 비례하여 증가되는 움직임값이 할당된다. 부수적으로, 움직임값을 제한없이 증가시키면, 본래의 목적인 플리커 결정을 방해할 수 있다. 따라서, 도 32의 경우, 움직임량이 5이상인 경우에는, 움직임값의 증가를 "1.5"로 제한한다.
구체적으로, 움직임량이 1 화소만큼 증가되면, 움직임값은 "0.1"만큼 증가된다. 이러한 대응관계는 움직임량의 1 화소의 증가가 기준 면적(움직임량이 제로인 경우의 면적)의 10%를 증가시키도록 하는 기능을 한다.
부수적으로, 상술된 바와 같이, 움직임량이 움직임량 Dmove로서 외부로부터 공급되는 경우, 움직임 벡터의 크기는 화소수로 변환되고, 이 후 움직임값으로 변환된다. 물론, 도 32는 일례이며, 움직임량의 단계수 및 대응하는 변화폭은 임의적이다.
(5) 블록 제어부
블록 제어부(99)는 플리커 결정 처리에 사용되는 블록 영역의 수, 위치 및 면적을 결정하는 회로 디바이스이다.
도 33은 블록 제어부(99)의 내부 구성예를 도시한다. 블록 제어부(99)는 휘도 분포 검출부(131), 블록수 결정부(133), 블록 위치 결정부(135), 블록 면적 결정부(137) 및 초기 설정 정보 기억부(139)를 포함한다.
휘도 분포 검출부(131)는 각각의 화소에 대해 얻어지는 휘도 레벨 S2에 기초하여 높은 휘도 레벨을 갖는 영역을 검출하는 회로 디바이스이다. 휘도 분포 검출부(131)는 결정 임계값으로서 휘도 레벨의 50%(100%가 최대 계조값임)를 사용하고, 각각의 휘도 레벨 S2와 결정 임계값을 비교한 결과를 휘도 분포 정보 S7로서 출력한다. 본 실시예에서, 결정 임계값보다 휘도 레벨이 높은 화소는 값 "1"로 나타내고, 결정 임계값보다 휘도 레벨이 낮은 화소는 값 "0"으로 나타낸다.
본 실시예에서, 플리커는 밝은 영역에서 눈에 더 잘 보일 수 있기 때문에, 휘도 레벨의 50%가 임계값으로서 사용된다. 물론, 이러한 조건은 일례이며, 후술하는 바와 같이 다른 조건들이 만족되지 않으면 플리커는 눈에 보이지 않는다.
이와 같이 휘도 분포 정보 S7을 미리 얻음으로써, 다음 단계의 각각의 처리 부에서 필요한 연산량을 감소시킬 수 있다.
결정 결과는 휘도 분포 정보 S7로서 블록수 결정부(133), 블록 위치 결정부(135) 및 블록 면적 결정부(137)에 공급된다. 부수적으로, 고해상도의 표시 장치는 다수의 화소들을 갖는다. 따라서, 휘도 분포 정보 S7이 RAM 등과 같은 메모리에 기억되고, 다음 단계의 각각의 처리부가 메모리를 액세스하는 방법이 채택될 수 있다.
블록수 결정부(133)는 플리커 결정 처리에 사용되는 블록수를 결정하는 회로 디바이스이다. 이 경우의 결정 처리는 2단계로 나누어 행해진다.
제1 단계에서의 처리는 전체 화면의 평균 휘도 레벨 S1 및 발광 기간 길이 S5에 기초하여, 입력 화상에 포함되는 플리커 성분이 화면 내에 "분산"되거나 "집중"되는지를 결정한다.
본 실시예에서, 블록수 결정부(133)는 다음 2개의 조건이 동시에 만족될 때, 플리커 성분이 "분산형"이라고 결정하고, 그 밖의 경우에는 플리커 성분이 "집중형"이라고 결정한다.
· 전체 화면의 평균 휘도 레벨 S1이 50% 이상(최대 계조값이 100%로 설정됨)
· 발광 기간 길이 S5가 1 프레임 기간의 60% 이하(1 프레임 기간이 100%로 설정됨)
부수적으로, 본 실시예에서, 발광 기간 길이는 25% 내지 50%의 범위에서 설정되는 경우가 고려된다. 따라서, 두번째 조건은 무조건 만족된다.
플리커 성분이 "분산형"이라고 결정되는 경우, 블록수 결정부(133)는 블록수 S8을 "1"로 설정한다. 한편, 플리커 성분이 "집중형" 이라고 결정되는 경우, 블록수 결정부(133)는 제2 단계에서의 처리를 통해 블록수 S8을 설정한다.
제2 단계에서의 처리는 휘도 분포 정보 S7 및 사전에 준비된 결정 블록들에 대한 초기 설정 정보(개수, 위치 및 면적)에 기초하여, 입력 화면에 따른 블록들의 수를 결정한다.
도 34는 결정 블록들의 초기 설정의 예를 도시한다. 상술된 바와 같이, 플리커 성분은, 플리커 성분이 전체 화면의 10% 이상의 면적 영역을 갖는 조건으로 인식된다. 따라서, 초기 설정 시의 블록 면적은 최대로 전체 화면의 5% 내지 10% 범위에서 설정된다. 부가적으로, 화면 중앙 부근은 화면의 주위에 비하여 플리커가 눈에 보이기 쉬운 경향이 있다. 따라서, 초기 설정 시에는, 도 34에 도시된 바와 같이, 중앙 부근의 블록들은 주변 영역의 4분의 1의 면적으로 설정된다. 도 34에서, 일련 번호 "6" 내지 "13"에 대응하는 블록들은 중앙 부근의 블록들에 대응한다.
이 경우, 블록수 결정부(133)는 집중형이라고 결정된 입력 화상의 휘도 분포 정보 S7에 대응하는 초기 설정 정보 기억부(139)에 준비된 각각의 블록 영역(도 34)을 할당하고, 블록 영역의 평균 휘도 레벨이 계조 휘도의 50% 이상인지의 여부를 결정한다. 본 실시예에서, 평균 휘도 레벨이 각각의 블록 영역에 대응하는 휘도 분포 정보 S7의 계조 휘도의 50%를 초과한다고 결정된 화소(값 "1")의 수와 평균 휘도 레벨이 휘도 분포 정보 S7의 계조 휘도의 50% 미만이라고 결정된 화소(값 "0")의 수가 서로 비교되어, 어느 수가 더 큰지에 따라 각각의 블록 영역의 평균 휘도 레벨이 50% 이상인지 여부가 결정된다.
예를 들어,소정의 블록 영역의 평균 휘도 레벨이 계조 휘도의 50% 미만이라고 결정되는 경우(값 "0"의 수가 값 "1"의 수보다 큰 경우), 블록수 결정부(113)는 블록 영역을 1개의 블록 영역으로서 계수하거나, 또는 블록 영역과 복수의 인접하는 블록 영역들의 1 세트를 1개의 블록 영역으로서 계수한다. 예를 들어, 중앙 부근과 같이 이미 세분화된 블록들은 서로 인접하는 블록 영역들이 동일한 결정 결과를 갖는 조건에서, 전체 화면의 10%를 초과하지 않는 범위에서 1개의 블록 영역으로서 계수된다.
도 35는 합체(union) 후의 이미지의 예를 도시한다. 도 35는 도 34에서의 블록들 "6", "7", "10" 및 "11"의 평균 휘도 레벨들이 각각 임계값 이하인 경우, 이들 4개의 블록들이 1개의 블록으로서 취급되는 상태를 나타낸다. 이 경우, 결정용 블록 영역들의 수는 초기 상태의 18개로부터 15개로 변화된다.
한편, 소정의 블록 영역의 평균 휘도 레벨이 계조 휘도의 50% 이상이라고 결정되는 경우(값 "0"의 수가 값 "1"의 수보다 작은 경우), 블록수 결정부(133)는 블록 영역의 초기 상태 및 블록 영역의 위치(블록 영역이 중앙 부근인지 또는 주변 영역인지)를 고려하여 소정의 블록 영역이 세분화되는 블록 영역들의 수를 결정한다. 예를 들어, 주변부에 위치하는 블록은 2개 이상의 블록들로 분할된다.
도 36은 분할 후의 이미지의 예를 도시한다. 도 36은 도 34에서의 블록 "2"의 평균 휘도 레벨이 임계값 이상인 경우, 그 블록이 4개의 블록 영역들로 분할되는 상태를 나타낸다. 이 경우, 결정용 블록 영역들의 수는 초기 상태의 18개로부 터 21개로 변화된다.
이러한 처리를 통해 결정된 블록수 S8은 블록 위치 결정부(135)에 공급된다. 부수적으로, 블록 영역들의 면적이 작을수록, 플리커 결정의 정밀도는 높아진다. 그러나, 블록 영역들의 수가 지나치게 많아지면, 필요한 연산량도 초과된다. 따라서, 블록 영역들의 수는 적당한 수로 제한되는 것이 바람직하다.
블록 위치 결정부(135)는 휘도 분포 정보 S7, 블록수 S8 및 사전에 준비된 결정 블록들에 대한 초기 설정 정보(위치)에 기초하여, 각각의 블록에 대한 위치 정보 S9를 결정한다.
부수적으로, 블록 영역들의 수가 1개인 경우("분산형"인 경우), 전체 화면은 1 블록을 형성한다. 따라서, 블록 위치 결정부(135)는 블록 영역 위치 정보 S9를 개별적으로 결정할 필요가 없다. 이 경우, 블록 위치 결정부(135)는 사전에 설정된 1개의 기준 위치를 위치 정보 S9로서 출력한다.
한편, 복수의 블록 영역들이 결정된 경우("집중형"의 경우), 블록 위치 결정부(135)는 휘도 분포 정보 S7를 참조하여, 다수의 블록 영역들이 높은 휘도 레벨을 갖는 다수의 화소들이 모여있는 영역에 할당되도록 위치 정보 S9를 결정한다.
그러나, 이 시점에서는, 블록들의 수만이 결정되어 있을 뿐, 각각의 블록의 면적은 아직 결정되어 있지 않다.
따라서, 초기 설정 정보를 참고하여, 블록의 개시점의 좌표(예를 들어, 블록의 우측 상부의 좌표), 중심 좌표 등이 XY 좌표로 제공된다. 예를 들어, 휘도 레벨이 낮은 영역에 대하여는, 초기 설정 정보의 설정된 블록 영역의 위치 정보가 그 대로 사용된다. 예를 들어, 휘도 레벨이 높은 영역에 대하여는, 초기 설정 정보의 설정된 블록 영역이 블록수 결정부(133)에서와 같이 분할되도록 위치 정보 S9가 결정된다.
블록 면적 결정부(137)는 움직임값 S6 및 휘도 분포 정보 S7에 기초하여, 대응하는 블록들의 면적을 결정하는 회로 디바이스이다. 블록 면적 결정부(137)는 연속하여 산출되는 블록 면적 S10을 발광 시간 계측부(101)에 출력한다.
부수적으로, 공급된 위치 정보 S9의 수가 1개인 경우("분산형"인 경우), 전체 화면이 1개의 블록 영역을 형성함에 따라 면적이 결정될 필요가 없다.
한편, 복수의 위치 정보 S9가 제공되는 경우("집중형"인 경우), 블록 면적 결정부(137)는 다음 수학식 1에 기초하여 위치 정보 S9에 대응하는 각각의 블록의 면적을 산출한다.
블록 면적=(총 표시 영역의 10%의 면적)× 휘도 레벨값× 움직임값
이 경우의 휘도 레벨값은 블록 면적을 조정하는데 사용되는 파라미터들 중 하나이다. 휘도 레벨값은 위치 정보 S9에 기초하여 위치된 블록 영역(총 표시 영역의 10%의 면적을 갖는 블록 영역) 내에 위치하는 모든 화소들의 평균 휘도 레벨로서 제공된다.
부수적으로, 위치된 블록 영역의 형상은 정사각 형상일 수 있거나 또는 화면의 종횡비를 유지하는 형상일 수 있다. 본 실시예에서, 블록 영역의 형상을 화면의 종횡비와 일치하도록 하는 방법이 채택된다.
부가적으로, 평균 휘도 레벨은 각각의 블록 영역 내에 위치하는 모든 화소들의 휘도 레벨 S2의 평균값으로서 산출된다.
도 37은 휘도 레벨과 휘도 레벨값 사이의 대응관계에 대한 테이블의 예를 도시한다. 일반적으로, 휘도 레벨이 증가됨에 따라 플리커는 보다 쉽게 인지된다. 따라서, 본 실시예에서, 휘도 레벨이 높은 블록 영역은 작은 휘도 레벨값이 할당되어 면적이 감소된다. 부수적으로, 고휘도 영역에 배치되는 블록 영역의 면적의 감소는, 고휘도 영역의 면적의 검출의 정밀도를 증가시키고, 플리커의 검출의 정밀도를 증가시킨다.
도 37의 경우, 휘도 레벨로서, 50% 내지 55%, 55% 내지 60%, 60% 내지 65%, 65% 내지 70%, 70% 내지 75% 및 75% 이상의 6단계들이 준비된다.
도 37의 경우, 휘도 레벨이 50% 내지 55%인 블록은 휘도 레벨값 "1.0"이 할 당된다. 부가적으로, 도 37의 경우, 휘도 레벨이 1단계만큼 증가됨에 따라, 휘도 레벨값이 감소되도록 휘도 레벨값이 할당된다. 구체적으로는, 휘도 레벨의 계급이 1단계만큼 증가되면, 휘도 레벨값은 "0.1"만큼 감소된다. 이러한 대응관계는, 휘도 레벨이 1 단계만큼 증가하면 기준 면적(휘도 레벨이 50% 내지 55%인 경우의 면적)의 10%의 감소를 일으킨다는 것을 의미한다.
도 38 및 도39는 블록 면적 결정부(137)에 의한 처리 결과의 일례를 도시한다. 도 38은 입력 화상예를 도시한다. 부수적으로, 도 38에 도시된 입력 화상은 움직임량이 제로이며, 화면의 우하측 모서리에 휘도가 집중되는 경우를 도시한다.
도 39는 블록 면적 결정부(137)의 출력예를 도시한다. 블록 위치 결정 부(135)의 단계에서 화면의 우측 하부 모서리에 많은 블록들이 배치되어 있고, 수학식 1에 기초하는 면적 계산의 결과로서 화면의 우측 하부 모서리에 작은 면적 블록들이 많이 배치된다.
초기 설정 정보 기억부(139)는 상술된 바와 같이, 플리커 결정용 블록의 수, 위치 및 면적의 초기값을 기억하는 기억 영역이다.
(6) 발광 시간 계측부
발광 시간 계측부(101)(도 29)는 소정 면적 이상의 면적을 갖는 고휘도 영역을 검출하고, 고휘도 영역의 발광 시간을 계측하는 회로 디바이스이다. 이는, 밝은 화상 또는 움직임의 적은 화상뿐만 아니라, 소정 면적 이상의 면적에서 소정 시간 이상의 시간 동안 연속 발광이 없으면 플리커가 눈에 보이지 않기 때문이다.
따라서, 발광 시간 계측부(101)는 이하의 처리를 행한다. 우선, 발광 시간 계측부(101)는 평균 휘도 레벨이 이전 단계의 처리에서 설정된 블록 영역들 중 계조 휘도의 50% 이상인 블록 영역들을 검출한다. 다음으로, 발광 시간 계측부(101)는 검출된 블록 영역들 중 서로 인접하거나 또는 서로 겹치는 블록 영역들을 하나의 블록 영역으로 결합하고, 결합 후에 그 블록 영역의 면적을 결정한다.
또한, 산출된 면적이 전체 표시 영역의 10% 이상인 적어도 하나의 결합 블록을 검출하는 경우, 발광 시간 계측부(101)는 검출 개시로부터 미검출까지의 시간을 계측한다. 부수적으로, 면적이 표시 영역의 10% 이상인 블록 영역들의 최대 개수는 10개이다. 본 실시예에서는, 10개의 블록 영역들의 발광 시간이 동시에 계측될 수 있다고 가정한다.
발광 시간의 계측 대상이 되는 블록 영역의 면적 및 계측값은 발광 시간 정보 S11로서 플리커 정보 산출부(103)에 공급된다.
부수적으로, 입력 화상이 분산형인 경우(전체 화면이 평균적으로 밝고, 총 발광 기간 길이가 임계값 이상인 경우), 발광 시간 계측부(101)는, 입력 화상이 분산형인 것을 나타내는 검출 결과가 얻어지는 동안, 입력 화상의 발광 시간 및 평균 휘도 레벨을 발광 시간 정보 S11로서 출력한다.
(7) 플리커 정보 산출부
플리커 정보 산출부(103)는 발광 시간 정보 S11 및 프레임 레이트 S12에 기초하여 플리커 정보를 산출하는 회로 디바이스이다. 부수적으로, 플리커 정보 산출부(103)는 발광 시간 정보 S11의 시간 길이가 제로가 아닌 경우 플리커 정보를 산출한다. 부수적으로, 발광 시간 정보 S11의 계측 대상이 되는 복수의 영역들이 존재하는 경우, 모든 영역들에 대해 플리커 정보가 산출될 수 있거나, 또는 플리커가 가장 눈에 보이기 쉬운 경향이 있는 영역(즉, 가장 큰 면적을 갖는 영역)에 대해서만 플리커 정보가 산출될 수 있다.
플리커 정보 산출부(103)는 다음 수학식 2에 기초하여 플리커 정보를 산출한다.
플리커 정보= 프레임 레이트값×평균 휘도 레벨 50% 이상의 면적값×발광 시간값
수학식 2에서, 프레임 레이트값은 유기 EL 패널 모듈(11)의 표시 구동에 사 용되는 프레임 레이트 S12의 크기를 반영하는 결정용 파라미터이다. 평균 휘도 레벨 50% 이상의 면적값은, 파라미터가 발광 시간 정보 S11의 측정 대상이 되는 결합 블록 영역의 면적의 크기를 반영하는 결정용 파라미터이다. 발광 시간값도 파라미터가 발광 시간 정보 S11의 계측 시간을 반영하는 결정용 파라미터이다.
도 40 내지 도42는 값들을 대응하는 파라미터들로 변환하기 위한 대응관계 테이블들의 예를 도시한다.
도 40은 프레임 레이트와 프레임 레이트값 사이의 대응관계에 대한 테이블의 예를 도시한다. 프레임 레이트가 65Hz 이상인 경우, 플리커는 일만적으로 눈에 보이지 않는다. 따라서, 이러한 범위의 프레임 레이트는 프레임 레이트값으로서 제로와 대응된다. 부수적으로, 프레임 레이트가 65Hz보다 작아지면, 플리커가 점차 보이기 쉬워진다. 따라서, 프레임 레이트값은 점차 증가된다. 도 40의 경우, 프레임 레이트가 54Hz 이하의 경우, 프레임 레이트값은 최대값인 "4"이다.
도 41은 고휘도 영역의 면적과 면적값 사이의 대응관계에 대한 테이블의 예를 도시한다. 말할 필요없이, 면적이 총 표시 영역의 10% 미만인 경우에는, 일반적으로 플리커는 보이지 않는다. 따라서, 이러한 범위의 면적은 면적값으로서 제로와 대응된다. 부수적으로, 면적이 10%보다 커지면, 플리커는 점차 보이기 쉬워진다. 따라서, 면적값은 점차 증가된다. 도 41의 경우, 대응관계는 총 표시 영역의 면적의 5%의 단계로 설정된다. 면적이 50% 이상인 경우, 면적값은 최대값인 "2"이다.
도 42는 검출된 고휘도 영역의 발광 시간과 발광 시간값 사이의 대응관계에 대한 테이블의 예를 도시한다. 말할 필요없이, 고휘도 영역의 발광 시간이 짧으면 고휘도 영역에서라도 플리커는 보이지 않는다. 도 42에서, 발광 시간의 한계값은 1초로 설정되고, 1초 미만의 발광 시간은 발광 시간값으로서 제로와 대응된다. 부수적으로, 발광 시간이 1초보다 커지면, 플리커는 점차 보이기 쉬워진다. 따라서, 발광 시간값은 점차 증가된다. 도 42의 경우, 대응관계는 0.1 초의 단계로 설정된다. 발광 시간이 2초 이상인 경우, 발광 시간값은 최대값인 "2"이다.
이상의 대응관계 테이블들을 사용하여, 플리커 정보 산출부(103)는 플리커 정보 S13을 산출한다.
부수적으로, 프레임 레이트가 높은 경우, 고휘도 영역(평균 휘도 레벨이 50% 이상이고, 그 면적이 전체 화면의 10% 이상인 영역)의 면적이 작은 경우, 또는 고휘도 영역의 연속 발광 시간이 1초 미만인 경우, 플리커 정보 S13은 제로의 값이라고 가정한다. 부수적으로, 블록들의 수를 결정할 시에는 총 발광 시간 길이가 반영되고, 고휘도 영역의 면적을 결정할 시에는 움직임량이 반영된다. 따라서, 플리커 정보 S13은 플리커 판정에 필요한 모든 조건을 반영한다.
(c) 피크 휘도 설정부
피크 휘도 설정부(85)(도 28)는 검출된 플리커 정보 S13뿐만 아니라 휘도 센서(47)로부터 입력되는 주변 휘도 정보, 유저 입력 정보, 평균 휘도 레벨 Yavr, 프로그램 정보, 표시 프레임 레이트 등에 기초하여 표시 모드(피크 휘도 레벨) 및 구동 모드를 결정한다. 부수적으로, 이 경우의 구동 모드는 특허 청구 범위에서의 "표시 모드"에 포함된다. 다음으로, 피크 휘도 레벨에 기초한 구동 제어의 선택과 플리커 성분량에 기초한 구동 제어의 선택 사이를 구별하기 위해 2개의 용어들이 상이한 방식으로 사용된다.
부수적으로, 표시 모드(피크 휘도 레벨)는 이전 실시예의 피크 휘도 설정부(43)와 동일한 방법에 의해 결정될 수 있다. 부가적으로, 예를 들어, 표시 프레임 레이트가 결정 임계값보다 낮은 경우, 플리커를 감소시키는 표시 모드 및 구동 모드는 상술된 플리커 정보 S13에 관계없이 강제적으로 선택될 수 있다. 이 경우의 결정 임계값으로서, 예를 들어, 초당 30 프레임의 레이트가 사용된다. 따라서, 입력 화상이 1 세그먼트 방송 프로그램인 경우, 표시 모드 및 구동 모드는, 입력 화상이 1 세그먼트 방송 프로그램을 나타내는 정보에 따라 플리커 개선(remedying) 모드로 강제적으로 설정된다.
이하에서, 표시 프레임 레이트가 결정 임계값보다 큰 경우의 구동 모드의 설정 방법을 설명한다. 도 43은 플리커 정보와 구동 모드 사이의 대응관계를 도시한다. 도 43의 경우, 플리커 정보 S13의 값이 작을수록 플리커의 강도는 작고, 플리커 정보 S13의 값이 클수록 플리커의 강도는 크다.
따라서, 플리커의 강도가 작은 입력 화상에 대하여, 동화상 개선계의 구동 모드가 선택된다. 플리커의 강도가 중간인 입력 화상에 대하여는, 밸런스계의 구동 모드가 선택된다. 플리커의 강도가 큰 입력 화상에 대하여는, 플리커 개선계의 구동 모드가 선택된다.
(d) 타이밍 발생부
타이밍 발생부(87)(도 28)는 설정된 구동 모드에 대해, 설정된 피크 휘도 레 벨을 얻도록, 최대 6개의 값들의 구동 전압의 출력 타이밍을 결정한다.
도 44의 (a), (b) 및 (c)는 발생된 타이밍 펄스에 의해 실현되는 구동 전압의 출력 패턴들의 예를 도시한다. 부수적으로, 도 44의 (a), (b) 및 (c)는, 제1 실시예에서의 중간 휘도 모드에 대응하는 출력 패턴들의 예를 도시한다.
도 44의 (a)는, 피크 휘도 레벨이 40%(240nits)이고, 구동 모드가 동화상 개선 모드인 경우의 구동 전력의 출력 패턴의 예를 도시한다. 동화상 개선 모드에서, 동화상 흐려짐을 피하기 위해, 휘도 분포가 특정 기간에 집중되도록 배열되는 것이 바람직하다. 따라서, 도 44의 (a)에서, 펄스 형태의 형상으로 된 파형을 갖는 구동 전압의 출력이 발광 기간의 양단부 부분들에 배치된다. 이 결과, 도 45의 (a)에서 굵은선으로 도시된 바와 같이, 휘도 분포는 발광 기간의 중앙측에 집중될 수 있다. 휘도 분포가 발광 기간의 중앙에 집중되기 때문에, 동화상 흐려짐이 시각적으로 인지되기 어렵고, 동화상의 시인성이 개선된다.
도 44의 (b)는 피크 휘도 레벨이 40%(240nits)이고, 구동 모드가 플리커 개선 모드인 경우의 출력 패턴의 예를 도시한다. 플리커 개선 모드에서, 점멸 주파수를 증가시킴으로써 화상의 시인성이 향상될 수 있다. 따라서, 도 44의 (b)에서, 4개의 펄스 출력들은 분산 방식으로 배치된다. 이 결과, 도 45의 (b)에서 굵은선으로 도시된 바와 같이, 휘도 분포는 발광 기간의 전체에 걸쳐 분산될 수 있다. 외관 주파수 성분이 높아지기 때문에, 정지 화상의 시인성이 개선된다. 부수적으로, 플리커 개선 모드에 대하여는, 제1 실시예의 출력 패턴이 그대로 적용될 수 있다.
도 44의 (c)는 피크 휘도 레벨이 40%(240nits)이고, 구동 모드가 밸런스 모드인 경우의 출력 패턴의 예를 도시한다. 밸런스 모드에서, 펄스 형태의 형상으로 된 파형을 갖는 구동 전압의 출력은 발광 기간의 전체에 걸쳐 균일하게 배치된다. 이 결과, 도 45의 (c)에서 굵은선으로 도시된 바와 같이, 휘도 분포는 발광 기간의 전역에 걸쳐 균일하게 감소된다.
(C-3) 정리
본 실시예에서, 입력 화상에 포함되는 플리커 성분의 양에 따라 구동 모드가 선택될 수 있다. 따라서, 본 실시예는, 입력 화상이 1 세그먼트 방송 프로그램인 경우뿐만 아니라, 입력 화상이 또 다른 입력 화상인 경우에도 적용될 수 있다.
물론, 피크 휘도 레벨을 설정하는데 있어 최저 휘도 모드가 선택되는 경우, 제1 실시예와 마찬가지의 구동 기술이 적용될 수 있다. 최저 휘도 모드가 선택되는 경우, 전력 소비가 감소될 수 있다. 전력 소비가 감소되기 때문에, 이러한 구동 기술은 휴대형 전자 장치에 탑재될 때 특히 효과를 발휘한다.
(D) 다른 실시예들
(D-1) 피크 휘도 레벨을 설정하는 다른 방법
상술된 실시예에서는, 프레임 평균 휘도, 주변 조도의 크기 등에 따라 피크 휘도 레벨이 가변적으로 설정되는 경우에 대하여 설명했다.
그러나, 다른 정보를 참조하여 피크 휘도 레벨이 설정될 수 있다. 예를 들어, 유기 EL 패널 모듈의 주변 온도 또는 환경 온도에 기초하여 피크 휘도 레벨이 가변적으로 설정될 수 있다. 예를 들어, 온도가 낮은 경우, 피크 휘도 레벨은 높 게 설정되고, 온도가 높은 경우, 피크 휘도 레벨의 전압값은 낮게 설정될 수 있다.
부가적으로, 상술된 복수의 조건이 서로 조합될 수 있어, 피크 휘도 레벨은 가변적으로 설정될 수 있다.
(D-2) 최저 휘도 모드에의 펄스 출력의 출력폭
상술된 실시예에서, 최저 휘도 모드에서의 펄스 출력폭들은 서로 모두 동일하게 설정된다. 그러나, 펄스폭을 변조하는 방법은 조합될 수 있다. 구동 전압 진폭뿐만 아니라 펄스폭에 대한 변조는 미세 제어를 가능하게 한다.
(D-3) 최저 휘도 모드에의 펄스 출력의 출력 횟수
상술된 실시예에서, 최저 휘도 모드에서 펄스 출력이 4회 출력되는 경우에 대해 설명했다. 그러나, 출력 횟수는 4회에 한정되지 않고, 2회, 3회, 5회 이상일 수 있다. 부수적으로, 유기 EL 표시 패널의 경우, 펄스 출력 중 1회는 비발광 기간에서의 이동도 보정 동작에 사용되고, 따라서, 발광 기간 내의 2회 이상의 펄스 출력은 플리커에 대한 대책의 관점에서 장점이 있다. 부가적으로, 적절한 횟수는 표시 프레임 레이트에 따라 설정되는 것이 바람직하다.
(D-4) 최저 휘도 모드에서의 펄스 출력의 출력 간격
상술된 실시예에서, 펄스 출력이 최저 휘도 모드에서 등간격으로 출력되는 경우에 대해 설명했다.
그러나, 펄스 출력의 간격은 가변될 수 있다. 제2 실시예에서, 특히, 펄스 출력 간격은 최저 휘도 모드 시에, 구동 모드에 따라 가변될 수 있다.
예를 들어, 동화상 개선 모드에서, 최저 휘도 모드에서의 펄스 출력 간격을 좁힘으로써 휘도 분포가 특정 위치에 집중될 수 있다. 따라서, 최저 휘도 모드에서의 동화상 흐려짐이 감소될 수 있다. 예를 들어, 밸런스 모드에서, 최저 휘도 모드에서의 펄스 출력 횟수는 증가될 수 있고, 펄스 출력 간격은 동화상 개선 모드에서 보다 확장될 수 있다. 따라서, 최저 휘도 모드에서의 동화상 흐려짐이 감소될 수 있다.
(D-5) 다른 표시 장치들의 예
상술된 실시예에서, 본 발명이 유기 EL 패널 모듈에 적용되는 경우에 대해 설명했다.
그러나, 상술된 구동 기술은 그 밖의 발광형의 표시 패널 모듈들에도 적용될 수 있다. 예를 들어, 구동 기술들은 LED가 배치되어 있는 표시 장치 및 다이오드 구조를 갖는 발광 소자들이 화면 상에 배치되어 있는 다른 표시 장치에도 적용될 수 있다. 예를 들어, 구동 기술들은 무기 EL 소자들이 매트릭스 형상으로 배치되어 있는 표시 패널 모듈에도 적용될 수 있다.
(D-6) 제품예들(전자 장치들)
상술된 구동 전압의 인가 기술은 표시 패널 모듈의 형태뿐만 아니라, 각종 전자 장치들에 실장된 제품의 형태로 유통된다. 이하, 전자 장치들에의 실장예들을 나타낸다.
도 46은 전자 장치(141)의 개념 구성예를 도시한다. 전자 장치(141)는 상술된 구동 전압 인가 기술을 채용하는 표시 패널 모듈(143), 시스템 제어부(145) 및 조작 입력부(147)를 포함한다. 시스템 제어부(145)에 의해 행해지는 처리 내용은 전자 장치(141)의 제품 형태에 따라 상이하다. 조작 입력부(147)는 시스템 제어부(145)에 대한 조작 입력을 수신하는 디바이스이다. 조작 입력부(147)로서, 예를 들어, 스위치, 버튼, 기타의 기계식 인터페이스, 그래픽 인터페이스 등이 사용된다.
부수적으로, 전자 장치(141)가 장치 내에서 생성거나 또는 외부로부터 입력되는 화상 또는 영상을 표시하는 기능을 갖는 한, 전자 장치(141)는 특정한 분야의 장치에 한정되지 않는다.
도 47은 또 다른 전자 장치가 텔레비전 수상기인 경우의 외관예를 도시한다. 정면 패널(153) 및 필터 글래스(155) 등으로 구성되는 표시 화면(157)이 텔레비전 수상기(151)의 케이싱 정면에 배치된다.
부가적으로, 이러한 종류의 전자 장치(141)로서, 예를 들어, 디지털 카메라가 고려된다. 도 48의 (a) 및 (b)는 디지털 카메라(161)의 외관을 도시한다. 도 48의 (a)는 정면측(피사체측)의 외관예를 도시한다. 도 48의 (b)는 배면측(촬영자측)의 외관예를 도시한다. 디지털 카메라(161)는 보호 커버(163), 촬상 렌즈부(165), 표시 화면(167), 컨트롤 스위치(169) 및 셔터 버튼(171)을 포함한다.
부가적으로, 이러한 종류의 전자 장치(141)로서, 예를 들어, 비디오 카메라가 고려된다. 도 49는 비디오 카메라(181)의 외관예를 도시한다.
비디오 카메라(181)는 본체(183)의 전방에서 피사체를 촬상하는 촬상 렌즈(185), 촬영의 시작/정지 스위치(187) 및 표시 화면(189)을 포함한다.
부가적으로, 이러한 종류의 전자 장치(141)로서, 예를 들어, 휴대 단말 장치 가 고려된다. 도 50의 (a) 및 (b)는 휴대 단말 장치로서의 휴대 전화기(191)의 외관예를 도시한다. 도 50의 (a) 및 (b)에 도시된 휴대 전화기(191)는 접이식이다. 도 50의 (a)는 케이싱이 오픈된 상태의 외관예를 도시한다. 도 50의 (b)는 케이싱이 닫힌 상태의 외관예를 도시한다.
휴대 전화기(191)는 상측 케이싱(193), 하측 케이싱(195), 연결부(본 예에서는 힌지부)(197), 표시 화면(199), 보조 표시 화면(201), 픽처 라이트(203) 및 촬상 렌즈(205)를 포함한다.
부가적으로, 이러한 종류의 전자 장치(141)로서, 예를 들어, 컴퓨터가 고려된다. 도 51은 노트북 컴퓨터(211)의 외관예를 도시한다.
노트북 컴퓨터(211)는 하측 케이싱(213), 상측 케이싱(215), 키보드(217) 및 표시 화면(219)을 포함한다.
상기 이외에, 전자 장치(141)로서, 오디오 재생 장치, 게임기, 전자북, 전자 사전 등이 고려된다.
(D-7) 기타
상술한 실시예들의 다양한 변형들은 본 발명의 사상에서 벗어남 없이 고려될 수 있다. 부가적으로, 본 명세서의 설명에 기초하여 창작되거나 또는 조합된 본원의 다양한 변형예들 및 다양한 응용예들도 고려될 수 있다.
본원은 2008년 12월 17일에 일본 특허청에 출원된 일본 특허 출원 번호 제2008-321653호에 기재된 바와 관련된 요지를 포함하며, 그 전체 내용은 본원에 참조로서 포함된다.
도 1은 유기 EL 패널 모듈의 외관예를 도시하는 도면이다.
도 2는 유기 EL 패널 모듈의 구성예를 도시하는 도면이다.
도 3은 화소 어레이부를 형성하는 서브 화소들의 배열 구조를 설명하는 보조 도이다.
도 4는 서브 화소의 회로 구성예를 도시하는 도면이다.
도 5는 전원선 구동부의 구성예를 설명하는 보조 도면이다.
도 6은 구동 타이밍 발생부의 회로 구성예를 설명하는 보조 도면이다.
도 7은 최대 휘도 모드에서의 피크 휘도 레벨과 입력 화상의 평균 휘도 레벨 사이의 관계를 도시하는 도면이다.
도 8은 저휘도 모드에서의 피크 휘도 레벨과 입력 화상의 평균 휘도 레벨 사이의 관계를 도시하는 도면이다.
도 9는 중간 휘도 모드에의 피크 휘도 레벨과 입력 화상의 평균 휘도 레벨 사이의 관계를 도시하는 도면이다.
도 10은 최저 휘도 모드에서의 피크 휘도 레벨과 입력 화상의 평균 휘도 레벨 사이의 관계를 도시하는 도면이다.
도 11은 피크 휘도 레벨과 화소 계조값에 따른 휘도 레벨의 변화 사이의 관계를 도시하는 도면이다.
도 12의 (a), (b) 및 (c)는 총 발광 기간 길이의 길이 제어의 이미지를 도시하는 도면들이다.
도 13의 (a), (b), (c), (d), (e) 및 (f)는 구동 전압들의 출력 타이밍과 구동 전압들의 진폭의 관계를 도시하는 도면들이다.
도 14는 구동 전압 발생부의 회로 구성예를 설명하는 보조 도면이다.
도 15의 (a), (b), (c), (d), (e), (f) 및 (g)는 최저 휘도 모드에서의 구동 전압들의 출력 타이밍과 구동 전압들의 진폭의 관계를 도시하는 도면들이다.
도 16은 가변 구동 전압 발생부의 회로 구성예를 도시하는 도면이다.
도 17의 (a), (b), (c), (d) 및 (e)는 서브 화소의 구동 동작의 예를 도시하는 도면들이다.
도 18은 초기화 동작 시의 화소 회로 내의 접속 상태 및 전위 관계를 도시하는 도면이다.
도 19는 보정 준비 동작 시의 화소 회로 내의 접속 상태 및 전위 관계를 도시하는 도면이다.
도 20은 임계값 보정 동작 시의 화소 회로 내의 접속 상태 및 전위 관계를 도시하는 도면이다.
도 21은 임계값 보정 동작을 설명하는 설명하는 보조 도면이다.
도 22는 임계값 보정 동작의 완료 시의 화소 회로 내의 접속 상태 및 전위 관계를 도시하는 도면이다.
도 23은 임계값 보정 동작의 완료로부터 이동도 보정 동작이 개시될 때까지의 화소 회로 내의 접속 상태 및 전위 관계를 도시하는 도면이다.
도 24는 이동도 보정 동작 시의 화소 회로 내의 접속 상태 및 전위 관계를 도시하는 도면이다.
도 25는 이동도 보정 동작을 설명하는 보조 도면이다.
도 26은 발광 기간에서의 화소 회로 내의 접속 상태 및 전위 관계를 도시하는 도면이다.
도 27은 유기 EL 패널 모듈의 구성예를 도시하는 도면이다.
도 28은 구동 타이밍 발생부의 회로 구성예를 설명하는 보조 도면이다.
도 29는 플리커 성분 검출부의 회로 구성예를 설명하는 보조 도면이다.
도 30은 움직임량 검출부의 회로 구성예를 설명하는 보조 도면이다.
도 31은 움직임량 데이터의 구조예를 도시하는 도면이다.
도 32는 움직임량과 움직임값 사이의 대응관계가 기록된 테이블의 예를 도시하는 도면이다.
도 33은 블록 제어부의 회로 구성예를 설명하는 보조 도면이다.
도 34는 결정 블록들의 초기 설정예를 도시하는 도면이다.
도 35는 블록 영역들의 단일화 동작을 설명하는 보조 도면이다.
도 36은 블록 영역의 분할 동작을 설명하는 보조 도면이다.
도 37은 휘도 레벨과 휘도 레벨값 사이의 대응관계에 대한 테이블의 예를 도시하는 도면이다.
도 38은 입력 화상예를 도시하는 도면이다.
도 39는 블록 면적 결정부의 출력예를 도시하는 도면이다.
도 40은 프레임 레이트와 프레임 레이트값 사이의 대응관계에 대한 테이블의 예를 도시하는 도면이다.
도 41은 고휘도 영역의 면적과 면적값 사이의 대응관계에 대한 테이블의 예를 도시하는 도면이다.
도 42는 검출된 고휘도 영역의 발광 시간과 발광 시간 값 사이의 대응관계에 대한 테이블의 예를 도시하는 도면이다.
도 43은 플리커 정보와 구동 모드 사이의 대응관계에 대한 테이블의 예를 도시하는 도면이다.
도 44의 (a), (b) 및 (c)는 생성된 타이밍 펄스에 의해 실현되는 구동 전압들의 출력 패턴들의 예를 도시하는 도면들이다.
도 45의 (a), (b) 및 (c)는 구동 전압들의 출력 패턴들의 예에 대응하는 휘도 분포의 출현예를 도시하는 도면들이다.
도 46은 전자 장치의 기능 구성예를 도시하는 도면이다.
도 47은 전자 장치의 상품예를 도시하는 도면이다.
도 48의 (a) 및 (b)는 전자 장치의 상품예를 도시하는 도면들이다.
도 49는 전자 장치의 상품예를 도시하는 도면이다.
도 50의 (a) 및 (b)는 전자 장치의 상품예를 도시하는 도면들이다.
도 51은 전자 장치의 상품예를 도시하는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
11: 유기 EL 패널 모듈
13: 화소 어레이부
19: 전원선 구동부
21: 구동 타이밍 발생부
23: 구동 전압 발생부

Claims (11)

  1. 발광형 표시 장치로서,
    화소들을 액티브 매트릭스 구동 방식으로 준비시킨 화소 어레이부;
    각각의 표시 프레임의 피크 휘도 레벨을 설정하는 회로;
    설정된 피크 휘도 레벨이 얻어지도록, 각각의 화소에 접속되는 전원선에 인가되는 구동 전압의 총 인가 기간 길이 및 구동 전압의 진폭을 가변 제어하기 위한 구동 회로로서, 상기 설정된 피크 휘도 레벨이 설정값보다 낮은 경우, 상기 구동 전압을 복수회의 펄스 파형으로 분할하고, 적어도 1회의 출력 시점에서의 상기 구동 전압의 진폭이 비발광 기간에서의 최대 구동 전압보다 낮도록 상기 피크 휘도 레벨에 따라 각각의 출력 시점에서의 상기 구동 전압의 진폭을 가변 제어하는 구동 회로
    를 포함하는, 발광형 표시 장치.
  2. 제1항에 있어서,
    복수의 표시 모드들이 선택가능하고 표시 모드의 결정부가 플리커를 감소시키기 위한 표시 모드를 선택하는 경우, 상기 구동 회로에 의한 제어가 행해지는, 발광형 표시 장치.
  3. 제2항에 있어서,
    상기 결정부는, 표시 프레임 레이트가 결정 임계값보다 낮은 경우, 플리커를 감소시키기 위한 표시 모드를 선택하는, 발광형 표시 장치.
  4. 제1항에 있어서,
    상기 구동 회로는 상기 피크 휘도 레벨이 상기 설정값인 경우, 각각의 출력 시점에서의 상기 구동 전압의 진폭을 상기 비발광 기간에서의 상기 최대 구동 전압으로 제어하고,
    상기 피크 휘도 레벨이 상기 설정값보다 낮은 경우, 출력 횟수가 진행됨에 따라 상기 구동 전압의 진폭이 감소되도록 각각의 출력 시점에서의 상기 구동 전압의 진폭을 제어하는, 발광형 표시 장치.
  5. 제4항에 있어서,
    상기 화소 어레이부가 EL(Electro Luminescence) 발광 장치인 경우, 상기 비발광 기간에서의 상기 최대 구동 전압은 이동도 특성의 보정 시에 인가되는 전압인, 발광형 표시 장치.
  6. 제1항에 있어서,
    상기 피크 휘도 레벨이 상기 설정값보다 낮은 경우에 출력되는 복수회의 상기 구동 전압의 출력 기간 길이들은 모두 서로 동일한, 발광형 표시 장치.
  7. 제1항에 있어서,
    상기 피크 휘도 레벨이 상기 설정값보다 낮은 경우에 출력되는 복수회의 상기 구동 전압의 출력 위치들은 등간격으로 설정되는, 발광형 표시 장치.
  8. 제1항에 있어서,
    상기 피크 휘도 레벨이 상기 설정값보다 낮은 경우에 출력되는 상기 구동 전압의 출력 횟수는 표시 프레임 레이트에 따라 설정되는, 발광형 표시 장치.
  9. 반도체 장치로서,
    설정된 피크 휘도 레벨이 얻어지도록, 화소 어레이부를 형성하는 각각의 화소에 접속되는 전원선에 인가되는 구동 전압의 총 인가 기간 길이 및 구동 전압의 진폭을 가변 제어하는 구동 회로로서, 설정된 피크 휘도 레벨이 설정값보다 낮은 경우, 상기 구동 전압을 복수회의 펄스 파형으로 분할하고, 적어도 1회의 출력 시점에서의 상기 구동 전압의 진폭이 비발광 기간에서의 최대 구동 전압보다 낮도록 상기 피크 휘도 레벨에 따라 각각의 출력 시점에서의 상기 구동 전압의 진폭을 가변 제어하는 구동 회로를 포함하는, 반도체 장치.
  10. 전자 장치로서,
    화소들을 액티브 매트릭스 구동 방식으로 준비시킨 화소 어레이부;
    신호선을 구동하는 제1 구동 회로;
    상기 화소 어레이부를 형성하는 각각의 화소에 상기 신호선의 전위를 기입하는 동작을 제어하는 제2 구동 회로;
    각각의 표시 프레임의 피크 휘도 레벨을 설정하는 회로;
    설정된 피크 휘도 레벨이 얻어지도록, 각각의 화소에 접속되는 전원선에 인가되는 구동 전압의 총 인가 기간 길이 및 구동 전압의 진폭을 가변 제어하기 위한 제3 구동 회로로서, 상기 설정된 피크 휘도 레벨이 설정값보다 낮은 경우, 상기 구동 전압을 복수회의 펄스 파형으로 분할하고, 적어도 1회의 출력 시점에서의 상기 구동 전압의 진폭이 비발광 기간에서의 최대 구동 전압보다 낮도록 상기 피크 휘도 레벨에 따라 각각의 출력 시점에서의 상기 구동 전압의 진폭을 가변 제어하는 제3 구동 회로;
    전체 시스템의 동작을 제어하도록 구성된 시스템 제어부; 및
    상기 시스템 제어부에 입력되는 동작을 수신하도록 구성된 동작 입력부
    를 포함하는, 전자 장치.
  11. 발광형 표시 장치에 배치되는 전원선을 구동하는 방법으로서,
    설정된 피크 휘도 레벨이 얻어지도록, 화소 어레이부를 형성하는 각각의 화소에 접속되는 전원선에 인가되는 구동 전압의 총 인가 기간 길이 및 상기 구동 전압의 진폭을 가변 제어할 시에,
    상기 설정된 피크 휘도 레벨이 설정값보다 낮은 경우, 상기 구동 전압을 복수회의 펄스 파형으로 분할하는 단계; 및
    적어도 1회의 출력 시점에서의 상기 구동 전압의 진폭이 비발광 기간에서의 최대 구동 전압보다 낮도록 상기 피크 휘도 레벨에 따라 각각의 출력 시점에서의 상기 구동 전압의 진폭을 가변 제어하는 단계
    를 포함하는, 전원선 구동 방법.
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