KR20100056047A

KR20100056047A - 불휘발성 메모리 장치

Info

Publication number: KR20100056047A
Application number: KR1020080115016A
Authority: KR
Inventors: 이주엽
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-11-19
Filing date: 2008-11-19
Publication date: 2010-05-27
Also published as: KR101017782B1

Abstract

본원 발명이 해결하고자 하는 과제는 각 프로그램 대상 셀들이 각 기준전압이상으로 프로그램되는 시점을 최대한 일치시키기 위하여, 각 프로그램 대상 셀들의 상태에 따라 프로그램 동작시 비트라인에 인가되는 전압을 상이하게 설정할 수 있는 불휘발성 메모리 장치를 제공하는 것이다.

본원 발명의 불휘발성 메모리 장치는 페이지 버퍼에 포함된 제1 래치부, 제2 래치부 및 제3 래치부에 저장된 데이터에 따라 전원 전압, 제3 기준전압에서 제2 기준전압만큼을 감산시킨 전압 또는 제3 기준전압에서 제1 기준전압만큼을 감산시킨 전압을 공급하는 비트라인 전압 공급부와, 상기 제1 내지 제3 래치부에 저장된 데이터에 따라 0V의 전압을 비트라인으로 전달하거나 상기 비트라인 전압 공급부의 출력전압을 비트라인으로 전달하는 비트라인 전압 설정부를 포함한다.

비트라인 전압, 프로그램, 간섭

Description

불휘발성 메모리 장치{Non volatile memory device}

본원 발명은 불휘발성 메모리 장치에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.

상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.

불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비 트라인 선택부를 포함한다.

이러한 불휘발성 메모리 장치의 프로그램 방법에 있어서, 인접한 셀의 문턱전압 변화에 따라 다양한 형태의 간섭현상이 발생하고 있다. 특히 하나의 셀에 2비트이상의 데이터를 저장시킬 수 있는 멀티 레벨 셀 프로그램 방법에서는 각 상태별 문턱전압의 마진이 좁아지므로, 이러한 간섭현상에 의한 오작동 문제가 발생할 수 있다. 따라서 인접셀의 프로그램 동작에 의한 간섭현상을 최소화할 필요가 있다.

전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 각 프로그램 대상 셀들이 각 기준전압이상으로 프로그램되는 시점을 최대한 일치시키기 위하여, 각 프로그램 대상 셀들의 상태에 따라 프로그램 동작시 비트라인에 인가되는 전압을 상이하게 설정할 수 있는 불휘발성 메모리 장치를 제공하는 것이다.

전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치는 페이지 버퍼에 포함된 제1 래치부, 제2 래치부 및 제3 래치부에 저장된 데이터에 따라 전원 전압, 제3 기준전압에서 제2 기준전압만큼을 감산시킨 전압 또는 제3 기준전압에서 제1 기준전압만큼을 감산시킨 전압을 공급하는 비트라인 전압 공급부와, 상기 제1 내지 제3 래치부에 저장된 데이터에 따라 0V의 전압을 비트라인으로 전달하거나 상기 비트라인 전압 공급부의 출력전압을 비트라인으로 전달하는 비트라인 전압 설정부를 포함한다.

또한 본원 발명의 불휘발성 메모리 장치는 감지노드에 각각 접속되어 데이터를 저장하는 제1 래치부, 제2 래치부 및 제3 래치부와, 상기 감지노드와 비트라인 선택부를 선택적으로 접속시키는 비트라인 센싱부와, 상기 제1 내지 제3 래치부에 저장된 데이터에 따라 전원 전압, 제3 기준전압에서 제2 기준전압만큼을 감산시킨 전압 또는 제3 기준전압에서 제1 기준전압만큼을 감산시킨 전압을 공급하는 비트라 인 전압 공급부와, 상기 제1 내지 제3 래치부에 저장된 데이터에 따라 상기 비트라인 센싱부를 구동시켜 0V의 전압을 비트라인으로 전달하거나 상기 비트라인 전압 공급부의 출력전압을 비트라인으로 전달하는 비트라인 전압 설정부를 포함한다.

전술한 본원 발명의 과제 해결 수단에 따라 각 프로그램 대상 셀 별로 프로그램 되는 시점, 또는 그 시점에 인가되는 프로그램 전압이 거의 일치되도록 하여, 인접 셀의 문턱전압 변화에 의한 간섭현상을 최소화 할 수 있다. 특히 X 방향의 간섭을 최소화할 수 있다. 한편, 본원 발명에 따르면 프로그램 시작전압을 통상의 방법에 비하여 더 상승시켜 인가할 수 있다. 즉 비트라인 전압을 인가시킨만큼 프로그램 시작전압을 향상시킬 수 있고, 이러한 경우 ISPP 프로그램 방법에서 프로그램 동작과 검증 동작이 반복되는 횟수를 감소시켜, 프로그램 동작의 처리량(throughput)을 증가시킬 수 있다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1a는 통상적인 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방식을 설 명하기 위한 도면이고, 도 1b는 상기 멀티 레벨 셀 프로그램 방식에 있어서 프로그램동작이 진행되는 순서를 도시한 도면이다.

상기 멀티 레벨 셀 프로그램방법은 하나의 셀에 2비트 이상의 정보를 저장시키기 위한 프로그램 방법이다. 싱글 레벨 셀 프로그램 방법에서는 프로그램 동작에 의하여 문턱전압이 구별되는 서로 다른 두 개의 상태를 만든다. 그러나 멀티 레벨 셀 프로그램 방법에서는 이와 같은 프로그램 동작을 반복 수행하여 2 비트 이상의 정보를 저장시키게 된다.

도시된 바와 같이 LSB(Least significant bit) 프로그램 동작에 의하여 서로 다른 두 개의 상태, 즉 제1 상태 및 제2 상태가 형성된다. 이는 싱글 레벨 셀 프로그램 동작과 동일하게 수행된다. 다음으로 MSB(Most significant bit) 프로그램 동작에 의해서 제1 상태에 있는 셀들 중 일부가 제4 상태로 프로그램되고, 제2 상태에 있는 셀들 중 일부가 제3 상태로 프로그램된다. 이와 같이 LSB 프로그램과 MSB 프로그램 동작을 수행하여 서로 다른 네 개의 상태를 만들 수 있으며, 그에 따라 하나의 셀에 2비트의 데이터를 저장할 수 있게 된다. 이때 제1 상태에 있는 셀들 또는 제2 상태에 있는 셀들 중 MSB 프로그램 대상이 되지 않는 셀들은 LSB 프로그램시의 문턱전압을 유지하게 된다.

이와 같은 멀티 레벨 셀 프로그램 방법을 실제 수행할 경우 그 프로그램이 진행되는 순서도는 도 1b에 도시된바와 같다. 각 직육면체에 표시된 숫자는 프로그램 순서를 의미한다. 먼저 오드비트라인(BLo)과 접속된 셀들에 대하여 프로그램이 진행된 후 이븐비트라인(BLe)과 접속된 셀들에 대해서 프로그램이 진행된다. 다만 이는 실시자의 선택에 변경가능한 순서이다. 그리고 제1 워드라인(WL0)부터 순차적으로 프로그램이 진행된다.

즉, 제1 워드라인과 접속된 셀들 중 오드비트라인(BLo)과 접속된 셀들에 대하여 먼저 LSB 프로그램이 진행되고, 이어서 해당 셀들에 대하여 MSB 프로그램이 진행된다. 이후 제1 워드라인과 접속된 셀들 중 이븐비트라인(BLe)과 접속된 셀들에 대하여 먼저 LSB 프로그램이 진행되고, 이어서 해당 셀들에 대하여 MSB 프로그램이 진행된다. 이와 같은 순서에 따라 프로그램 동작이 진행된다.

이때, ‘4, 5’로 표시된 셀들의 경우 나중에 프로그램 동작이 수행되는 셀들에 의하여 간섭(interference)현상을 받게 된다. 즉 A는 Y방향의 인접셀(8,9)의 프로그램 동작에 의한 커플링 비를 나타내고, B는 X 방향의 인접셀(6,7)의 프로그램 동작에 의한 커플링 비를 나타내며, C는 대각방향의 인접셀(10, 11)의 프로그램 동작에 의한 커플링 비를 나타낸다. 이러한 간섭현상은 상기 셀들(4, 5)에 대한 프로그램 동작이 완료된 뒤 주변 셀들에 대한 프로그램 동작이 진행됨에 따라 발생하게 된다.

이러한 간섭현상, 특히 X 방향의 간섭현상을 방지하기 위하여 또 다른 프로그램 방법이 제안되었다.

도 2a는 통상적인 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방식을 설명하기 위한 도면이고, 도 2b는 상기 멀티 레벨 셀 프로그램 방식에 있어서 프로그 램동작이 진행되는 순서를 도시한 도면이다.

도시된 바와 같이 LSB 프로그램 동작에 의하여 서로 다른 두 개의 상태, 즉 제1 상태 및 제3 상태가 형성된다. 다음으로 MSB 프로그램 동작에 의해서 제1 상태에 있는 셀들 중 일부가 제2 상태로 프로그램되고, 제3 상태에 있는 셀들 중 일부가 제4 상태로 프로그램된다. 이때 도 1a의 경우와 달리 제4 상태의 셀들은 제3 상태의 셀들로부터 형성되므로, 문턱전압의 변화량이 상대적으로 작아 간섭현상을 감소시킬 수 있다. 한편, 도 1a의 경우와 달리 제3 상태에 있는 셀들 중 제3 상태를 유지시키고자 하는 경우에도 문턱전압이 다소 상승되는 것을 볼수 있다.

이와 같은 멀티 레벨 셀 프로그램 방법은 도 2b에 도시된바와 같이 수행될 수 있다. 이때 그 수행순서는 실시자의 선택에 따라 변경가능하다.

도 2b에 따르면 비트라인별로 별도의 순서를 부여하지 않고 동일하게 프로그램을 진행한다. 즉, 제1 워드라인과 접속된 셀들 전체에 대해서 LSB 프로그램 동작을 수행한다. 다음으로, 제2 워드라인과 접속된 셀들 전체에 대해서 LSB 프로그램 동작을 수행하고, 다시 제1 워드라인과 접속된 셀들 전체에 대해서 MSB 프로그램 동작을 수행한다. 이러한 프로그램 방법을 ABL(All bit-line) 프로그램 방법이라 하기도 한다.

다만, 이러한 방법에 의하더라도 Y 방향, 대각 방향의 간섭은 여전히 발생하게 되고, 인접셀과 목적하는 상태가 다른 경우에는 X 방향의 간섭 또한 발생하게 된다.

도 1a의 경우, 인접셀에 가장 큰 간섭을 발생시키는 경우는 제1 상태에서 제4 상태로 프로그램되는 경우이다. 도 2a의 경우, 인접셀에 가장 큰 간섭을 발생시키는 경우는 제3 상태에서 제4 상태로 프로그램되는 경우이다. 문턱전압의 변화량이 감소되어 X 방향의 간섭을 다소 감소시킬 수 있기는 하나 충분한 양은 아니다. 이에 본원 발명에서는 간섭 현상을 최소화시킬 수 있는 방법을 제시하고자 한다.

도 3a와 도 3b는 통상적인 불휘발성 메모리 장치의 프로그램 방법의 개념을 설명하기 위한 도면이다.

상기 불휘발성 메모리 장치는 다수의 메모리 셀을 포함하는 메모리 셀 어레이와, 상기 메모리 셀과 접속되어 특정 데이터를 프로그램하거나 상기 메모리 셀에 저장된 데이터를 독출하는 페이지 버퍼를 포함한다. 도면에서는 메모리 셀 어레이(300)의 일부를 도시하고 있다.

상기 메모리 셀 어레이(300)는 데이타를 저장하는 메모리 셀들(MC0~MCn)과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL<0:n>)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BL0, BL1, BL2)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다.

상기 메모리 셀 어레이(300)는 비트라인과 메모리 셀 사이에 접속되는 드레인 선택 트랜지스터(DST)와, 공통 소스 라인(CSL)과 메모리 셀 사이에 접속되는 소스 선택 트랜지스터(SST)를 포함한다. 또한, 상기 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 직렬 접속된 복수의 메모리 셀들을 포함하는데 이를 셀 스트링이라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 메모리 셀 블록을 구성한다.

통상적인 불휘발성 메모리 장치의 프로그램 동작에서는 워드라인에 인가되는 전압과 비트라인에 인가되는 전압에 따라 해당 셀의 프로그램 동작 수행여부가 결정된다. 기준전압이상으로 프로그램하고자 하는 셀의 워드라인에는 프로그램 전압(Vpgm)을 인가하고, 그 밖의 워드라인에는 상기 프로그램 전압 보다 낮은 패스 전압(Vpass)을 인가시킨다. 상기 패스 전압은 FN 터널링에 의한 프로그램 동작은 수행되지 않도록 하면서, 메모리 셀의 상태와 무관하게 각 메모리 셀이 턴온될 수 있도록하는 전압범위를 갖는다.

상기 프로그램 전압(Vpgm)이 인가되는 워드라인에 포함된 셀, 즉 동일 페이지 내의 셀들은 비트라인에 인가되는 전압에 따라 프로그램 여부가 결정된다. 통상적으로는 프로그램 대상 셀의 비트라인은 0V로 유지시키고, 프로그램 금지 셀(혹은 소거 대상 셀)의 비트라인은 전원전압(Vcc)이 인가되도록 한다. 따라서 프로그램 대상 셀의 게이트에는 프로그램 전압(Vpgm), 셀의 채널에는 0V가 인가되어 FN 터널링에 의한 프로그램이 이루어진다. 그러나 상기 프로그램 전압(Vpgm)이 인가되는 워드라인의 프로그램 금지 셀의 게이트에는 프로그램 전압(Vpgm), 셀의 채널에는 전원전압(Vcc)이 인가되어 FN 터널링에 의한 프로그램이 이루어지지 않는다.

도 3b는 ISPP(Incremental step pulse program)방법에 따른 프로그램 동작에 따라 각 상태별로 문턱전압이 상승되는 상황을 도시하고 있다. 상기 ISPP 프로그램 동작에서는 프로그램 동작과 검증동작을 반복하여 실시하되, 프로그램 전압을 스텝전압 만큼씩 반복하여 증가시키게 된다.

한편, 각 셀들을 프로그램 시키고자 하는 상태에 따라 다음과 같이 구분한다. 제3 기준전압(PV3)이상으로 프로그램 시키고자 하는 셀, 즉 제3 프로그램 대상 셀들과, 제2 기준전압(PV2)이상으로 프로그램 시키되 상기 제3 기준전압(PV3)보다 낮게 프로그램 시키고자 하는 셀, 즉 제2 프로그램 대상 셀들과, 제1 기준전압(PV1)이상으로 프로그램 시키되 상기 제2 기준전압(PV2)보다 낮게 프로그램 시키고자 하는 셀, 즉 제1 프로그램 대상 셀들, 프로그램 금지 셀로 각 메모리 셀들을 구분한다.

도시된 바와 같이 제1 프로그램 대상 셀들의 기준전압이 제일 낮으므로, 제1 프로그램 대상 셀부터 프로그램이 완료된다. 이는 곧 ISPP 프로그램 방법에 프로그램 동작 중, 제1 프로그램 대상 셀들의 프로그램 완료시에 인가되는 프로그램 전압이 다른 셀들에 비해 낮다는 것을 의미한다. 그리고 그 다음으로 기준전압이 낮은 제2 프로그램 대상 셀들의 프로그램이 완료되고, 기준전압이 제일 큰 제3 프로그램 대상 셀들의 프로그램이 완료된다.

이와 같이 기준전압이 높을수록 프로그램이 완료되는 시점이 늦어진다. 이는 곧 프로완료 시점에 인가되는 ISPP 프로그램 전압이 커지는 것을 의미한다.

이때 도 3a와 같이 제1 프로그램 대상 셀의 주변에 제3 프로그램 대상 셀들이 인접하고 있다고 가정하자. 제1 프로그램 대상 셀들이 제1 기준전압(PV1)이상으 로 프로그램이 완료된 후에 , 제3 프로그램 대상 셀들이 제3 기준전압(PV2)이상으로 프로그램이 완료되므로, 이에 의한 간섭현상이 문제될 수 있다. 특히 제3 프로그램 대상 셀들의 경우 LSB 상태에서 제3 기준전압으로 문턱전압이 변화하는바, 그 변화량이 상대적으로 커서 인접한 제1 프로그램 대상 셀들에 미치는 간섭현상이 더 커질 수 있다.

도 4a와 도 4b는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법의 개념을 설명하기 위한 도면이다.

본원 발명에서는 각 프로그램 대상 셀 별로 프로그램 되는 시점이 거의 일치되도록 한다. 이를 위해 프로그램 동작시에 각 프로그램 대상 셀 별로 비트라인 전압을 상이하게 설정한다.

먼저 프로그램 금지 셀의 비트라인에는 전원전압(Vcc)이 인가된다.

제3 프로그램 대상 셀의 비트라인에는 0V의 전압이 인가된다.

제2 프로그램 대상 셀의 비트라인에는 제3 기준전압에서 제2 기준전압만큼을 감산시킨 전압(PV3-PV2)이 인가된다.

제1 프로그램 대상 셀의 비트라인에는 제3 기준전압에서 제1 기준전압만큼을 감산시킨 전압(PV3-PV1)이 인가된다. 즉 제일 큰 기준전압(PV3)에서 각 상태별 기준전압을 감산시킨 전압을 비트라인에 인가시키는 것이다.

이때 제1 기준전압은 대략 0.3~0.8V, 제2 기준전압은 대략 2.0~2.5V, 제3 기준전압은 3.5~4.0V로 설정한다. 그에 따라 상기 제3 기준전압에서 제2 기준전압만 큼을 감산시킨 전압(PV3-PV2)은 2.0~1.0V가 되고, 상기 제3 기준전압에서 제1 기준전압만큼을 감산시킨 전압(PV3-PV1)은 3.7~2.7V이다.

이와 같은 설정에 의해 각 셀에 대한 프로그램 동작이 거의 동시에 일어나도록 한다. 이와 같은 프로그램 방법의 효과를 살펴보기로 한다.

본원 발명에서는 제1 및 제2 검증 대상 셀의 비트라인 전압을 각각 일정량씩 상승시켜, 프로그램 동작이 제3 검증 대상 셀과 거의 동일한 시점에 발생하도록 한다. 거의 동일한 시점에 각 셀들의 프로그램이 완료되므로, 프로그램 완료 시점의 프로그램 전압도 거의 동일하다. 그에 따라 X 방향 간섭도 최소화될 수 있다.

이제 각 상태별로 비트라인 전압을 상이하게 공급하도록 하는 불휘발성 메모리 장치를 설명하기로 한다.

도 5는 본원 발명에 적용되는 불휘발성 메모리 장치의 페이지 버퍼를 도시한 회로도이다.

상기 페이지 버퍼(500)는 비트라인 선택부(510), 비트라인 센싱부(520), 감지 노드 프리차지부(530), 제1 래치부(540), 제2 래치부(550), 제3 래치부(560), 감지 노드 센싱부(570), 비트라인 전압 설정부(580), 비트라인 전압 공급부(590)를 포함한다.

상기 비트라인 선택부(510)는 제1 비트라인 선택신호(BSLe)에 응답하여 이븐 비트라인(BLe)과 감지 노드(SO)를 접속시키는 NMOS 트랜지스터(N516)와, 제2 비트라인 선택신호(BSLo)에 응답하여 오드 비트라인(BLo)과 감지 노드(SO)를 접속시키 는 NMOS 트랜지스터(N518)를 포함한다. 또한, 상기 비트라인 선택부(510)는 특정레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N512), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N514)를 포함한다. 상기 구성에 따라 특정 비트라인과 감지 노드를 선택적으로 접속시킬 수 있다.

상기 비트라인 센싱부(520)는 비트라인 센싱신호(PBSENSE)에 응답하여 턴온되며, 상기 비트라인 선택부(510) 감지 노드(SO)에 접속된 NMOS 트랜지스터(N520)를 포함한다. 이때, 상기 비트라인 선택부(510)와 비트라인 센싱부(520)의 접속노드를 비트라인 공통노드(BLCM)라 한다. 상기 비트라인 센싱부(520)는 검증/독출 동작시에 센싱전압을 인가하여 특정 메모리 셀의 상태가 감지 노드에 전달될 수 있도록 한다. 한편, 실시예에 따라 상기 비트라인 센싱부(520)를 제거하고, 상기 비트라인 선택부(520)의 비트라인 선택 트랜지스터(N516, N518)가 동일한 동작을 수행하도록 할 수 있다.

상기 감지 노드 프리차지부(530)는 프리차지신호(Prechb)에 응답하여 상기 감지 노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지 노드 사이에 접속된 PMOS 트랜지스터(P530)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 상기 감지 노드(SO)에 하이레벨의 전원전압이 인가된다.

상기 감지노드 센싱부(570)는 감지 노드의 전압레벨에 따라 접지전압을 상기 각 래치부(540, 550, 560)에 인가시킨다. 이를 위해, 상기 감지 노드가 게이트에 접속되며 상기 각 레지스터와 접지단자 사이에 접속된 NMOS 트랜지스터(N570)를 포함한다. 따라서 감지 노드의 전압레벨에 따라 접지전압이 각 레지스터에 인가된다.

상기 제1 래치부(540)는 데이터가 저장되는 래치(544), 데이터 설정신호(CRST, CSET)에 따라 상기 감지노드 센싱부(570)에서 전달되는 접지전압을 상기 래치(544)에 전달하는 데이터 설정부(546), 상기 래치(544)의 제1 노드(QC_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 데이터 전송부(542)를 포함한다.

상기 래치(544)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV544), 제2 인버터(IV545)를 포함한다. 제1 인버터(IV544)의 출력단자와 제2 인버터(IV545)의 입력단자의 접속노드를 제1 노드(QC_N)라 하고, 제1 인버터(IV544)의 입력단자와 제2 인버터(IV545)의 출력단자의 접속노드를 제2 노드(QC)라 한다. 따라서 상기 제1 노드(QC_N)와 제2 노드(QC)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(546)는 제1 데이터 설정신호(CSET)에 따라 상기 감지노드 센싱부(570)에서 전달되는 접지전압을 상기 제1 노드(QC_N)에 인가시키는 NMOS트랜지스터(N547), 제2 데이터 설정신호(CRST)에 따라 상기 감지노드 센싱부(570)에서 전달되는 접지전압을 상기 제2 노드(QC)에 인가시키는 NMOS 트랜지스터(N546)를 포함한다.

상기 데이터 전송부(542)는 데이터 전송신호(TRANC)에 따라 상기 래치(544)의 제1 노드(QC_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS트랜지 스터(N542)를 포함한다. 따라서 상기 데이터 전송신호(TRANC)의 인가에 따라 상기 제1 노드(QC_N)에 저장된 데이터를 감지 노드에 전송할 수 있다.

상기 제2 래치부(550)는 데이터가 저장되는 래치(554), 데이터 설정신호(CRST, CSET)에 따라 상기 감지노드 센싱부(570)에서 전달되는 접지전압을 상기 래치(554)에 전달하는 데이터 설정부(556), 상기 래치(554)의 제1 노드(QM_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 데이터 전송부(552)를 포함한다.

상기 래치(554)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV554), 제2 인버터(IV555)를 포함한다. 제1 인버터(IV554)의 출력단자와 제2 인버터(IV555)의 입력단자의 접속노드를 제1 노드(QM_N)라 하고, 제1 인버터(IV554)의 입력단자와 제2 인버터(IV555)의 출력단자의 접속노드를 제2 노드(QM)라 한다. 따라서 상기 제1 노드(QM_N)와 제2 노드(QM)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(556)는 제1 데이터 설정신호(MSET)에 따라 상기 감지노드 센싱부(570)에서 전달되는 접지전압을 상기 제1 노드(QM_N)에 인가시키는 NMOS트랜지스터(N547), 제2 데이터 설정신호(MRST)에 따라 상기 감지노드 센싱부(570)에서 전달되는 접지전압을 상기 제2 노드(QM)에 인가시키는 NMOS 트랜지스터(N556)를 포함한다.

상기 데이터 전송부(552)는 데이터 전송신호(TRANM)에 따라 상기 래치(554)의 제1 노드(QM_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS트랜지 스터(N552)를 포함한다. 따라서 상기 데이터 전송신호(TRANM)의 인가에 따라 상기 제1 노드(QM_N)에 저장된 데이터를 감지 노드에 전송할 수 있다.

상기 제3 래치부(560)는 데이터가 저장되는 래치(564), 데이터 설정신호(TRST, TSET)에 따라 상기 감지노드 센싱부(570)에서 전달되는 접지전압을 상기 래치(564)에 전달하는 데이터 설정부(566), 상기 래치(564)의 제1 노드(QT_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 데이터 전송부(562)를 포함한다.

상기 래치(564)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV564), 제2 인버터(IV565)를 포함한다. 제1 인버터(IV564)의 출력단자와 제2 인버터(IV565)의 입력단자의 접속노드를 제1 노드(QT_N)라 하고, 제1 인버터(IV564)의 입력단자와 제2 인버터(IV565)의 출력단자의 접속노드를 제2 노드(QT)라 한다. 따라서 상기 제1 노드(QT_N)와 제2 노드(QT)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(566)는 제1 데이터 설정신호(TSET)에 따라 상기 감지노드 센싱부(570)에서 전달되는 접지전압을 상기 제1 노드(QT_N)에 인가시키는 NMOS트랜지스터(N567), 제2 데이터 설정신호(TRST)에 따라 상기 감지노드 센싱부(570)에서 전달되는 접지전압을 상기 제2 노드(QT)에 인가시키는 NMOS 트랜지스터(N566)를 포함한다.

상기 데이터 전송부(562)는 데이터 전송신호(TRANT)에 따라 상기 래치(564)의 제1 노드(QT_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS트랜지 스터(N562)를 포함한다. 따라서 상기 데이터 전송신호(TRANT)의 인가에 따라 상기 제1 노드(QT_N)에 저장된 데이터를 감지 노드에 전송할 수 있다.

상기와 같이 세 개의 래치부를 포함하는 구성에서는 각 래치부에 저장된 데이터에 따라 각 메모리 셀의 프로그램 상태를 규정할 수 있다. 즉 도 5의 표에 도시된 바와 같이, 각 래치부의 제1 노드에 ‘1’ 데이터가 저장된 경우 해당 페이지 버퍼와 접속되는 메모리 셀은 프로그램 금지 대상 셀이 된다. 또한 제1 래치부(540)의 제1 노드(QC_N)에는 ‘1’ 데이터, 나머지 래치부의 제1 노드에 ‘0’ 데이터가 저장된 경우 해당 페이지 버퍼와 접속되는 메모리 셀은 제1 프로그램 대상 셀이 된다. 또한 제3 래치부(560)의 제1 노드(QT_N)에는 ‘1’ 데이터, 나머지 래치부의 제1 노드에 ‘0’ 데이터가 저장된 경우 해당 페이지 버퍼와 접속되는 메모리 셀은 제2 프로그램 대상 셀이 된다. 또한 각 래치부의 제1 노드에 ‘0’ 데이터가 저장된 경우 해당 페이지 버퍼와 접속되는 메모리 셀은 제3 프로그램 대상 셀이 된다.

한편, 이와 같은 데이터 설정은 실시자의 선택에 따라 변경될 수 있다.

상기 비트라인 전압 설정부(580)는 각 래치부에 저장된 데이터들에 따라 0V의 전압 또는 상기 비트라인 전압 공급부(590)의 출력전압(Vcc, PV3-PV2 또는 PV3-PV1)이 비트라인에 공급되도록 한다. 이를 위해 상기 비트라인 전압 설정부(580)는 각 래치부에 저장된 데이터에 따라 상기 비트라인 전압 공급부(590)의 출력전압을 비트라인에 전달하는 비트라인 전압 전달부(582), 각 래치부에 저장된 데이터에 따 라 상기 비트라인 센싱부(520) 또는 비트라인 전달 전달부(582)를 구동시키는 제1 논리 조합부(580)를 포함한다.

상기 제1 논리 조합부(580)는 상기 각 래치부의 제1 노드의 신호를 입력으로 하는 부정 논리합 게이트(NOR584)를 포함한다. 따라서 각 래치부의 제1 노드에서 ‘1’ 데이터를 하나 이상 출력하는 경우 로우레벨 데이터를 출력한다. 각 래치부의 제1 노드가 모두 ‘0’ 데이터를 출력하는 경우에 한하여 하이레벨 데이터를 출력한다.

상기 비트라인 전압 전달부(582)는 상기 제1 논리 조합부(580)의 출력신호를 반전시키는 인버터(IV582), 상기 인버터(IV582)에 따라 비트라인 전압 공급부(590)의 출력단을 비트라인 공통노드(BLCM)와 접속시키는 NMOS 트랜지스터(N582)를 포함한다. 따라서 각 래치부의 제1 노드에서 ‘1’ 데이터를 하나 이상 출력하고, 그에 따라 상기 제1 논리 조합부(580)가 로우레벨 신호를 출력하는 경우 상기 비트라인 전압 전달부(582)가 동작하여 비트라인 전압 공급부(590)의 전압을 비트라인 공통노드(BLCM)에 인가시킨다.

또한, 각 래치부의 제1 노드에서 모두 ‘0’ 데이터를 출력하고, 그에 따라 상기 제1 논리 조합부(580)가 하이레벨 신호를 출력하는 경우에는 상기 비트라인 센싱부(520)가 동작하여 래치부에 저장된 데이터를 비트라인 공통노드(BLCM)로 전달한다. 다만, 이 경우 제1 노드에 모두 ‘0’ 데이터가 저장된 상태이므로, 상기 비트라인 공통노드(BLCM)에는 0V의 전압이 인가된다.

상기 비트라인 전압 공급부(590)는 각 래치부에 저장된 데이터에 따라 제1 내지 제3 전압을 각각 공급하는 제1 전압 공급부(592), 제2 전압 공급부(594), 제3 전압 공급부(596)를 포함한다.

상기 제1 전압 공급부(592)는 각 래치부의 제1 노드의 데이터를 입력으로 하는 논리곱 게이트(AND592), 상기 논리곱 게이트(AND592)의 출력에 따라 전원전압(Vcc) 입력단과 출력단(Vout)을 선택적으로 접속시키는 NMOS 트랜지스터(N592)를 포함한다.

따라서 메모리 셀이 프로그램 금지 셀인 경우, 즉 각 래치부의 제1 노드에 모두 ‘1’ 데이터가 저장된 경우 상기 논리곱 게이트(AND592)가 하이레벨 신호를 출력한다. 그에 따라 상기 NMOS 트랜지스터(N592)가 전원전압(Vcc)을 출력단(Vout)에 전달한다. 출력단(Vout)에 전달된 전원전압(Vcc)은 상기 비트라인 전압 전달부(582)를 통해 비트라인 공통노드(BLCM)로 전달된다.

상기 제2 전압 공급부(594)는 제1 래치부의 제1 노드(QC_N) 및 제2 래치부의 제1 노드(QM_N)의 데이터를 입력으로 하는 부정논리합 게이트(NOR594), 제3 래치부의 제1 노드(QT_N)의 데이터 및 상기 부정논리합 게이트(NOR594)의 출력을 입력으로 하는 논리곱 게이트(AND594), 상기 논리곱 게이트(AND594)의 출력에 따라 제2 전압(PV3-PV2) 입력단과 출력단(Vout)을 선택적으로 접속시키는 NMOS 트랜지스터(N594)를 포함한다.

즉, 메모리 셀이 제2 프로그램 대상 셀인 경우, 즉 제3 래치부의 제1 노드에만 ‘1’ 데이터가 저장된 경우 상기 논리곱 게이트(AND594)가 하이레벨 신호를 출력한다. 그에 따라 상기 NMOS 트랜지스터(N594)가 제3 기준전압에서 제2 기준전압만큼을 감산시킨 제2 전압(PV3-PV2)을 출력단(Vout)에 전달한다. 출력단(Vout)에 전달된 제2 전압(PV3-PV2)은 상기 비트라인 전압 전달부(582)를 통해 비트라인 공통노드(BLCM)로 전달된다.

상기 제3 전압 공급부(596)는 제2 래치부의 제1 노드(QM_N) 및 제3 래치부의 제1 노드(QT_N)의 데이터를 입력으로 하는 부정논리합 게이트(NOR596), 제1 래치부의 제1 노드(QC_N)의 데이터 및 상기 부정논리합 게이트(NOR596)의 출력을 입력으로 하는 논리곱 게이트(AND596), 상기 논리곱 게이트(AND596)의 출력에 따라 제3 전압(PV3-PV1) 입력단과 출력단(Vout)을 선택적으로 접속시키는 NMOS 트랜지스터(N596)를 포함한다.

즉, 메모리 셀이 제1 프로그램 대상 셀인 경우, 즉 제1 래치부의 제1 노드에만 ‘1’ 데이터가 저장된 경우 상기 논리곱 게이트(AND596)가 하이레벨 신호를 출력한다. 그에 따라 상기 NMOS 트랜지스터(N596)가 제3 기준전압에서 제1 기준전압만큼을 감산시킨 제3 전압(PV3-PV1)을 출력단(Vout)에 전달한다. 출력단(Vout)에 전달된 제3 전압(PV3-PV1)은 상기 비트라인 전압 전달부(582)를 통해 비트라인 공통노드(BLCM)로 전달된다.

이와 같이 상기 비트라인 전압 공급부(590)는 각 래치부에 저장된 데이터에 따라 전원전압(VCC), 제2 전압(PV3-PV2) 또는 제3 전압(PV3-PV1)을 비트라인 공통 노드(BLCM)으로 전달한다.

정리하면, 각 메모리 셀이 상태에 따라 각 래치부에 저장되는 데이터가 달라지므로, 이를 이용하여 각 비트라인에 공급되는 전압을 상이하게 설정할 수 있다.

도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 이용한 프로그램 동작 수행시의 효과를 도시한 그래프이다.

X 축은 각 셀의 게이트에 인가되는 프로그램 전압을 나타내며, Y 축은 각 셀의 문턱전압의 크기를 나타낸다. 점선 그래프는 통상의 프로그램 방법에 따른 문턱전압 변화를 나타낸 것이고, 실선 그래프는 본원 발명의 프로그램 방법에 따른 문턱전압 변화를 나타낸 것이다.

통상의 프로그램 방법에서는 18.9V 의 프로그램 전압에서 최초로 제1 프로그램 대상 셀이 제1 기준전압 이상으로 프로그램되고, 이후 제3 프로그램 대상 셀이 제3 기준전압 이상으로 프로그램 될 때 까지 대략 2V 가량의 문턱전압 변화가 발생한다. 이러한 문턱전압 변화는 인접 셀에 간섭 현상을 발생시킨다.

그러나 본원 발명에서와 같이 제1 프로그램 대상 셀의 비트라인에 1.5V의 전압을 인가시키면 20.4V의 프로그램 전압에서 최초로 제1 프로그램 대상 셀이 제1 기준전압 이상으로 프로그램 된다. 즉 비트라인에 인가되는 전압의 차이만큼 프로그램이 완료되는 시점이 늦춰진다. 이후 제3 프로그램 대상 셀이 제3 기준전압 이상으로 프로그램 될 때 까지 대략 1V 가량의 문턱전압 변화가 발생한다. 인접한 셀 의 문턱전압 변화가 감소되므로 X 방향의 간섭이 최소화될 수 있다.

정리하면, 각 프로그램 대상 셀이 각 기준전압 이상으로 프로그램되는 시점이 거의 일치되거나, 또는 그 시점에 인가되는 프로그램 전압이 거의 일치되도록 한다. 이를 위해 제3 프로그램 대상 셀의 비트라인에는 0V의 전압을 인가시키고, 제2 프로그램 대상 셀의 비트라인에는 제3 기준전압에서 제2 기준전압만큼을 감산시킨 전압(PV3-PV2)을 인가시키고, 제1 프로그램 대상 셀의 비트라인에는 제3 기준전압에서 제1 기준전압만큼을 감산시킨 전압(PV3-PV1)을 인가시킨다.

한편, 본원 발명에 따르면 프로그램 시작전압을 통상의 방법에 비하여 더 상승시켜 인가할 수 있다. 즉 비트라인 전압을 인가 시킨만큼 프로그램 시작전압을 향상시킬 수 있고, 이러한 경우 ISPP 프로그램 방법에서 프로그램 동작과 검증 동작이 반복되는 횟수를 감소시켜, 프로그램 동작의 처리량(throughput)을 증가시킬 수 있다.

도 1a는 통상적인 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방식을 설명하기 위한 도면이고, 도 1b는 상기 멀티 레벨 셀 프로그램 방식에 있어서 프로그램동작이 진행되는 순서를 도시한 도면이다.

도 2a는 통상적인 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방식을 설명하기 위한 도면이고, 도 2b는 상기 멀티 레벨 셀 프로그램 방식에 있어서 프로그램동작이 진행되는 순서를 도시한 도면이다.

<도면의 주요 부분에 대한 설명>

510: 비트라인 선택부 520: 비트라인 센싱부

530: 감지노드 프라차지부 540, 550, 560: 제1, 제2, 제3 래치부

570: 감지노드 센싱부 580: 비트라인 전압 설정부

582: 비트라인 전압 전달부

590: 비트라인 전압 공급부

592, 594, 596: 제1, 제2, 제3 전압 공급부

Claims

페이지 버퍼에 포함된 제1 래치부, 제2 래치부 및 제3 래치부에 저장된 데이터에 따라 전원 전압, 제3 기준전압에서 제2 기준전압만큼을 감산시킨 전압 또는 제3 기준전압에서 제1 기준전압만큼을 감산시킨 전압을 공급하는 비트라인 전압 공급부와,

상기 제1 내지 제3 래치부에 저장된 데이터에 따라 0V의 전압을 비트라인으로 전달하거나 상기 비트라인 전압 공급부의 출력전압을 비트라인으로 전달하는 비트라인 전압 설정부를 포함하는 불휘발성 메모리 장치.
제1항에 있어서, 메모리 셀이 프로그램 금지 셀인 경우 상기 제1 내지 제3 래치부의 제1 노드에 모두 '1' 데이터가 저장되고,

상기 메모리 셀이 상기 제1 기준전압이상으로 프로그램 시키되 상기 제2 기준전압보다 낮게 프로그램 시키고자 하는 제1 프로그램 대상 셀인 경우 상기 제1 래치부의 제1 노드에만 '1' 데이터가 저장되고,

상기 메모리 셀이 상기 제2 기준전압이상으로 프로그램 시키되 상기 제3 기준전압보다 낮게 프로그램 시키고자 하는 제2 프로그램 대상 셀인 경우 상기 제3 래치부의 제1 노드에만 '1' 데이터가 저장되고,

상기 메모리 셀이 상기 제3 기준전압이상으로 프로그램 시키고자 하는 제3 프로그램 대상 셀인 경우 상기 제1 내지 제3 래치부의 제1 노드에 모두 '0' 데이터 가 저장되는 것을 특징으로 하는 불휘발성 메모리 장치.
제1항에 있어서, 상기 비트라인 전압 공급부는 메모리 셀이 프로그램 금지 셀인 경우 전원 전압을 출력하는 제1 전압 공급부와,

메모리 셀이 제2 프로그램 대상 셀인 경우 제3 기준전압에서 제2 기준전압만큼을 감산시킨 전압을 출력하는 제2 전압 공급부와,

메모리 셀이 제1 프로그램 대상 셀인 경우 제3 기준전압에서 제1 기준전압만큼을 감산시킨 전압을 출력하는 제3 전압 공급부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제1항에 있어서, 상기 비트라인 전압 공급부는 상기 제1 내지 제3 래치부의 제1 노드에 모두 '1' 데이터가 저장된 경우 전원 전압을 출력하는 제1 전압 공급부와,

상기 제1 및 제2 래치부의 제1 노드에 '0' 데이터, 제3 래치부의 제1 노드에 '1' 데이터가 저장된 경우 제3 기준전압에서 제2 기준전압만큼을 감산시킨 전압을 출력하는 제2 전압 공급부와,

상기 제2 및 제3 래치부의 제1 노드에 '0' 데이터, 제1 래치부의 제1 노드에 '1' 데이터가 저장된 경우 제3 기준전압에서 제1 기준전압만큼을 감산시킨 전압을 출력하는 제3 전압 공급부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제3항 또는 제4항에 있어서, 상기 제1 전압 공급부는 상기 제1 내지 제3 래치부의 제1 노드의 데이터를 입력으로 하는 논리곱 게이트와,

상기 논리곱 게이트의 출력에 따라 전원전압 입력단과 출력단을 선택적으로 접속시키는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제3항 또는 제4항에 있어서, 상기 제2 전압 공급부는 상기 제1 및 제2 래치부의 제1 노드의 데이터를 입력으로 하는 부정논리합 게이트와,

상기 제3 래치부의 제1 노드의 데이터 및 상기 부정논리합 게이트의 출력을 입력으로 하는 논리곱 게이트와,

상기 논리곱 게이트의 출력에 따라 상기 제3 기준전압에서 제2 기준전압만큼을 감산시킨 전압의 입력단과 출력단을 선택적으로 접속시키는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제3항 또는 제4항에 있어서, 상기 제3 전압 공급부는 상기 제2 및 제3 래치부의 제1 노드의 데이터를 입력으로 하는 부정논리합 게이트와,

상기 제1 래치부의 제1 노드의 데이터 및 상기 부정논리합 게이트의 출력을 입력으로 하는 논리곱 게이트와,

상기 논리곱 게이트의 출력에 따라 상기 제3 기준전압에서 제1 기준전압만큼을 감산시킨 전압의 입력단과 출력단을 선택적으로 접속시키는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제1항에 있어서, 상기 비트라인 전압 설정부는 메모리 셀이 상기 제3 기준전압이상으로 프로그램 시키고자 하는 제3 프로그램 대상 셀인 경우 0V의 전압을 비트라인으로 전달하는 것을 특징으로 하는 불휘발성 메모리 장치.
제1항에 있어서, 상기 비트라인 전압 설정부는 상기 각 래치부에 저장된 데이터에 따라 상기 비트라인 전압 공급부의 출력전압을 비트라인에 전달하는 비트라인 전압 전달부와,

상기 각 래치부에 저장된 데이터에 따라 상기 비트라인 전달 전달부를 구동시키거나 비트라인 센싱부를 구동시키는 제1 논리 조합부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제9항에 있어서, 상기 비트라인 전압 전달부는 상기 제1 논리 조합부의 출력을 반전시키는 인버터와,

상기 인버터의 출력에 따라 턴온되며 상기 비트라인 전압 공급부의 출력단과 비트라인 공통노드사이에 접속된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제9항에 있어서, 상기 제1 논리 조합부는 상기 각 래치부의 제1 노드의 데이 터를 입력으로 하는 부정 논리합 게이트를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
감지노드에 각각 접속되어 데이터를 저장하는 제1 래치부, 제2 래치부 및 제3 래치부와,

상기 감지노드와 비트라인 선택부를 선택적으로 접속시키는 비트라인 센싱부와,

상기 제1 내지 제3 래치부에 저장된 데이터에 따라 전원 전압, 제3 기준전압에서 제2 기준전압만큼을 감산시킨 전압 또는 제3 기준전압에서 제1 기준전압만큼을 감산시킨 전압을 공급하는 비트라인 전압 공급부와,

상기 제1 내지 제3 래치부에 저장된 데이터에 따라 상기 비트라인 센싱부를 구동시켜 0V의 전압을 비트라인으로 전달하거나 상기 비트라인 전압 공급부의 출력전압을 비트라인으로 전달하는 비트라인 전압 설정부를 포함하는 불휘발성 메모리 장치.
제12항에 있어서, 상기 비트라인 전압 설정부는 프로그램 동작시 상기 제1 내지 제3 래치부에 저장된 데이터에 따라 0V의 전압, 전원 전압, 제3 기준전압에서 제2 기준전압만큼을 감산시킨 전압 또는 제3 기준전압에서 제1 기준전압만큼을 감산시킨 전압을 선택적으로 비트라인에 인가시키는 것을 특징으로 하는 불휘발성 메모리 장치.
제12항에 있어서, 상기 비트라인 전압 공급부는 메모리 셀이 프로그램 금지 셀인 경우 전원 전압을 출력하고,

메모리 셀이 제2 프로그램 대상 셀인 경우 상기 제3 기준전압에서 제2 기준전압만큼을 감산시킨 전압을 출력하고,

메모리 셀이 제1 프로그램 대상 셀인 경우 상기 제3 기준전압에서 제1 기준전압만큼을 감산시킨 전압을 출력하는 것을 특징으로 하는 불휘발성 메모리 장치.