KR20100054394A - 비지에이 패키지에 사용되는 회로 기판 및 그의 제조 방법 - Google Patents

비지에이 패키지에 사용되는 회로 기판 및 그의 제조 방법 Download PDF

Info

Publication number
KR20100054394A
KR20100054394A KR1020080113306A KR20080113306A KR20100054394A KR 20100054394 A KR20100054394 A KR 20100054394A KR 1020080113306 A KR1020080113306 A KR 1020080113306A KR 20080113306 A KR20080113306 A KR 20080113306A KR 20100054394 A KR20100054394 A KR 20100054394A
Authority
KR
South Korea
Prior art keywords
conductive layer
layer
circuit board
substrate
manufacturing
Prior art date
Application number
KR1020080113306A
Other languages
English (en)
Other versions
KR101341634B1 (ko
Inventor
최우석
Original Assignee
삼성테크윈 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성테크윈 주식회사 filed Critical 삼성테크윈 주식회사
Priority to KR1020080113306A priority Critical patent/KR101341634B1/ko
Publication of KR20100054394A publication Critical patent/KR20100054394A/ko
Application granted granted Critical
Publication of KR101341634B1 publication Critical patent/KR101341634B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

본 발명의 목적은 비지에이 패키지용 홀들을 만들 때 펀칭 방법을 사용하지 않는 회로 기판의 제조 방법을 제공하는 것이다. 이러한 목적을 달성하기 위하여 본 발명은, (a) 기판 위에 도전층을 형성하는 단계; (b) 상기 도전층을 패터닝하여 회로 패턴을 형성하는 단계; (c) 상기 회로 패턴을 구성하는 도전층을 표면 처리하는 단계; (d) 상기 기판의 배면에 복수개의 홀들을 형성하여 상기 회로 패턴을 구성하는 도전층의 하부의 일부를 노출시키는 단계; 및 (e) 상기 노출된 도전층의 하부를 표면 처리하는 단계를 포함하는 회로 기판의 제조 방법을 제공한다.

Description

비지에이 패키지에 사용되는 회로 기판 및 그의 제조 방법{Circuit board used for ball grid array package and method for manufacturing the same}
본 발명은 회로 기판에 관한 것으로서, 특히 비지에이(BGA; Ball Grid Array) 패키지에 사용되는 회로 기판에 및 그의 제조 방법에 관한 것이다.
지금까지 비지에이 패키지에 사용되는 회로 기판을 제작하기 위하여 펀칭 방법을 사용하여 홀을 형성하고 있다. 펀칭 방법은 생산성이 우수하다는 장점이 있으나, 제품별로 금형을 제작해야 한다. 따라서 대량 소품종의 메모리 모델에는 적합한 생산 방식이지만 소량 다품종의 시스템 엘에스아이(System LSI) 모델에 적용시 생산성이 향상되는 측면보다 금형비와 금형교체에 소요되는 시간으로 인한 생산성이 저하되는 측면이 더 크므로 새로운 방식을 적용해야 한다.
또한, 펀칭 방법을 사용할 경우 리지스트(resist) 공정을 두 번 또는 세 번 적용해야 한다. 첫번째는 홀(hole)을 통해 에칭액에 솔더 볼 패드(solder ball pad)를 식각하지 않도록 에칭 공정 전에 홀을 막는 에칭 리지스트 공정을 실시해야 하고, 두번째는 솔더 볼 패드에는 OSP(Organic Solderability Preservative) 처리가 되는데, 주석 도금을 실시하기 전에 솔더 볼 패드에 주석 도금되지 않도록 도금 리지스트 공정을 실시해야 하며, 세번째는 니켈/금 도금층용 OSP는 적용되고 있으나, 주석 도금층용 OSP는 아직 개발되어 있지 않다. 따라서 주석 도금층용 OSP를 적용할 수 없다면 OSP 처리 전에 주석 도금층에서 도금 리지스트를 적용해야 한다. 리지스트 공정이 포함되면, 코팅 또는 테이핑 및 박리를 해야 하므로 공정 수가 증가하고 이에 따라 생산성 및 수율이 감소한다.
본 발명의 목적은 비지에이 패키지용 홀들을 만들 때 펀칭 방법을 사용하지 않는 회로 기판의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 펀칭 방법을 사용하지 않고 비지에이 패키지용 홀들이 형성된 회로 기판을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은,
(a) 기판 위에 도전층을 형성하는 단계; (b) 상기 도전층을 패터닝하여 회로 패턴을 형성하는 단계; (c) 상기 회로 패턴을 구성하는 도전층을 표면 처리하는 단계; (d) 상기 기판의 배면에 복수개의 홀들을 형성하여 상기 회로 패턴을 구성하는 도전층의 하부의 일부를 노출시키는 단계; 및 (e) 상기 노출된 도전층의 하부를 표면 처리하는 단계를 포함하는 회로 기판의 제조 방법을 제공한다.
상기 목적을 달성하기 위하여 본 발명은,
(a) 기판 위에 도전층을 형성하는 단계; (b) 상기 도전층을 패터닝하여 회로 패턴을 형성하는 단계; (c) 상기 회로 패턴을 구성하는 도전층을 표면 처리하는 단계; (d) 상기 회로 패턴 위에 절연층을 형성하는 단계; (e) 상기 기판의 배면에 복수개의 홀들을 형성하여 상기 회로 패턴을 구성하는 도전층의 하부의 일부를 노출시키는 단계; (f) 상기 노출된 도전층의 하부를 표면 처리하는 단계; 및 (g) 상기 회로 패턴 위에 형성된 절연층을 제거하는 단계를 포함하는 회로 기판의 제조 방법을 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은,
기판; 기판의 위에 형성되며 회로 패턴을 구성하는 도전층; 상기 도전층의 표면에 형성된 제1 도금층; 상기 기판에 형성되어 상기 도전층의 하부의 일부를 노출시키는 복수개의 홀들; 및 상기 도전층의 하부의 표면에 상기 제1 도금층과 다른 물질로 형성된 제2 도금층을 구비하는 회로 기판을 제공한다.
본 발명은 비지에이 패키지용 홀들을 만들 때 펀칭 방법을 사용하지 않고 레이저 드릴을 사용한다.
이와 같이, 본 발명은 레이저 드릴을 사용하여 비지에이 패키지용 회로 기판을 제조하기 때문에 리지스트 공정의 횟수가 감소되며, 그에 따라 회로 기판의 전체적인 제조 공정이 대폭 감소된다.
제조 공정이 감소됨에 따라 회로 기판의 생산성과 생산 수율이 향상되며, 또한 회로 기판의 제조 비용도 절감된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1 내지 도 8은 본 발명에 따른 회로 기판의 제조 방법의 일 실시예를 설명하기 위한 단면도들이다. 도 1 내지 도 8을 순차적으로 참조하면서 본 발명의 일 실시예에 따른 회로 기판의 제조 방법을 구체적으로 설명하기로 한다.
도 1은 기판(111) 위에 도전층(131)이 형성된 상태의 단면도이다. 도 1을 참조하면, 기판(111) 위에 접착층(121)을 형성하고, 그 위에 도전층(131)을 형성한다.
기판(111)은 절연체 필름으로 구성하는 것이 바람직하다. 절연체 필름으로는 폴리이미드 수지, 폴리에스테르 수지, 페놀 수지 등의 열경화성 수지, 또는 폴리에틸렌 수지와 같은 열가소성 수지, 또는 이들 중 2종 이상의 혼합물로 이루어지는 필름을 들 수 있다. 기판(111)은 또한, 자외선 반응 접착제를 포함하는 자외선 투과 필름으로 구성될 수 있다.
도전층(131)은 금속, 예컨대 구리, 철, 알루미늄, 또는 이들 금속을 주성분으로 하는 합금, 엔지니어링 플라스틱스 등의 내열성 수지로 구성될 수 있으며, 이 중에서 처리가 용이하며 가격이 저렴한 구리 또는 구리를 주성분으로 하는 합금으로 구성되는 것이 바람직하다. 도전층(131)은 접착층(121) 위에 무전해도금 및 전해도금 방식을 이용하여 형성될 수도 있고, 증착 및 스퍼터링(sputtering) 방식을 이용하여 형성될 수도 있다.
접착층(121)은 도전층(131)을 기판(111)에 접착시켜준다. 접착층(121)에 사용되는 물질로는 아크릴계 수지, 에폭시 수지, 실리콘 수지, 폴리이소시아네이트와 무리 필러를 포함하는 접착제 등이 있으며, 기판(111)과 도전층(131)의 접착력을 제공하면서도 내흡습성, 내열성이 우수하고, 고온의 탄성율과 박리강도가 높으며, 안정성, 압착성, 작업성 및 신뢰성이 우수한 접착제를 사용하는 것이 바람직하다.
도 2는 도전층(131) 위에 포토리지스트(photo-resist)층(141)이 형성된 상태의 단면도이다. 포토리지스트층(141)은 포토리지스트를 도전층(131) 위에 증착함으로써 형성된다. 포토리지스트층(141)을 형성하기 전에 기판(111)을 크리닝(cleaning)하는 공정을 수행할 수 있다.
여기서, 포토리지스트 대신에 드라이 필름(dry film)을 사용할 수 있다. 드라이 필름을 사용하기 위해서는 상기 드라이 필름을 도전층(131) 위에 코팅하고, 상기 코팅된 드라이 필름을 노광 및 현상한 후에 도전층(131)을 에칭하고, 이어서 상기 드라이 필름을 제거하면 도 5와 같은 회로 패턴(135)이 형성될 수 있다. 드라이 필름은 커버 필름, 포토리지스트 필름 및 마일러 필름의 3층으로 구성되며, 실질적으로 리지스트(resist) 역할을 하는 층은 포토리지스트 필름층이다.
드라이 필름을 이용하여 기판(111) 위에 회로 패턴(도 5의 135)을 형성하기 위해서는 먼저, 상기 커버 필름을 벗겨낸 후 이를 도전층(131) 위에 부착하고 그 위에 특정 패턴이 인쇄된 아트워크 필름을 밀착시킨 후 상기 아트워크 필름 위에 자외선을 조사한다. 이 때 아트워크 필름의 패턴이 인쇄된 검은 부분은 자외선이 투과하지 못하고, 인쇄되지 않은 부분은 자외선이 투과하여 아래의 드라이 필름을 경화시키게 된다. 이 상태에서 기판(111)을 현상액에 담그면 경화되지 않은 드라이 필름 부분이 현상액에 의해 제거되고, 경화된 드라이 필름은 남아서 리지스트 패턴(도 3의 145)이 형성된다. 현상액으로는 탄산나트륨(1%의 Na2CO3) 또는 탄산캄륨(K2CO3) 등을 사용할 수 있다. 이 후, 기판(111)을 에칭액에 담그면 리지스트 패턴(도 3의 145)이 형성된 부분에는 에칭이 되지 않으므로 그 부분의 도전층(131)만 남고 다른 부분의 도전층(131)은 제거되어 회로 패턴(도 5의 135)이 형성된다. 또한, 박리액으로 리지스트 패턴(도 3의 145)을 제거하면 도 5와 같이 회로 패턴(135)이 형성된 기판(111)이 만들어진다. 박리액으로는 보통 수산화나트륨(NaOH) 또는 수산화캄륨(KOH)을 사용할 수 있다.
도 3은 포토리지스트층이 노광 및 현상되어 포토리지스트 패턴(145)이 형성된 상태의 단면도이다. 포토리지스트층(도 2의 141)을 노광하기 전에 특정 패턴이 형성된 마스크를 포토리지스트층(도 2의 141) 위에 정렬한 후 상기 마스크 위에 광을 조사함으로써 노광 공정이 진행된다. 노광 공정이 완료된 후에 현상액을 이용하여 포토리지스트층(도 2의 141)을 현상한다. 따라서, 도 3과 같은 포토리지스트 패턴(145)이 형성된다. 상기 현상액은 포토리지스트층(도 2의 141) 중에서 노광된 부분만 제거하고 노광되지 않은 부분은 제거하지 않는다.
도 4는 도전층(131)이 에칭(etching)된 상태의 단면도이다. 도전층(131)을 에칭하기 위하여 에칭액을 이용한 습식 에칭 방식과 플라즈마나 이온을 이용한 건식 에칭 방식을 사용할 수 있다. 에칭 공정에 의해 도전층(131) 중에서 외부로 노 출된 부분은 에칭되어 제거되고, 포토리지스트 패턴(도 3의 145)의 하부에 위치한 부분은 에칭되지 않고 그대로 유지된다.
도 5는 포토리지스트 패턴(도 3의 145)이 제거되어 회로 패턴(135)이 형성된 상태의 단면도이다. 포토리지스트층(도 4의 141)을 식각하는데 사용되는 식각용액을 사용하여 포토리지스트층(도 4의 141)을 제거한다. 그러면, 회로 패턴(135)이 기판(111) 위에 형성된다.
도 6은 회로 패턴이 표면 처리되어 제1 도금층(151)이 형성된 상태의 단면도이다. 에칭액을 이용하여 회로 패턴된 도전층(131)의 표면을 소정 두께, 예컨대 5∼10[um] 만큼 제거한 후에 OSP(Organic Solderability Preservative) 방식을 사용하여 표면 처리를 하여 제1 도금층(151)을 형성한다. 제1 도금층(151)은 주석이나 금으로 형성될 수도 있고, 니켈 위에 금이 도금된 형태로 구성될 수도 있다. 여기서, OSP 방식이란 도전층(131)의 표면에 OSP 리지스트 예컨대, OSP 약품이나 OSP 유기물을 도포하여 공기가 도전층(131)의 표면에 접촉하는 것을 차단하여 도전층(131)의 산화를 방지하는 것을 지칭한다. 도전층(131)의 표면에 도포된 OSP 리지스트는 플럭스(flux)와 거의 비슷한 물질이므로 프리플럭스(pre-flux) 처리법이라고도 한다. 상기 OSP 방식에서 도전층(131)의 표면에 OSP 리지스트를 도포할 때 상기 리지스트가 도전층(131)의 표면에 골고루 도포되지 않을 경우에 도전층(131)이 산화되어 회로 기판(도 8의 801)의 신뢰성을 저하시킬 수 있으므로, 진공 포장을 개봉한 후에 회로 기판(도 8의 801)을 가능하면 빨리 사용하는 것이 바람직하다.
도 7은 복수개의 홀(161)들이 형성된 상태의 단면도이다. 도 7을 참조하면, 회로 패턴(도 6의 135)이 형성된 기판(111)의 반대편 즉, 기판(111)의 복수개의 홀(161)들을 형성한다. 홀(161)의 크기는 25∼500[um]인 것이 바람직하다. 복수개의 홀(161)들을 형성함에 따라 도전층(131)의 하부의 일부가 외부로 노출된다. 기판(111)의 배면에 복수개의 솔더볼(도 19의 997)들을 형성하기 위해서는 복수개의 홀(161)들을 형성할 필요가 있다. 복수개의 홀(161)들을 형성하기 위하여 레이저 드릴(laser drill) 방식을 사용하는 것이 바람직하다. 레이저 드릴 방식을 이용할 경우, 고속으로 가열하여 가공하므로 열변형층이 좁고 아주 단단한 재료의 가공이 쉽다. 또한 비접촉식이므로 공구의 마모가 없는 등의 장점이 있고, 복잡한 모양의 부품을 미세하게 가공할 수 있으며, 작업시 소음과 진동이 없는 등의 장점이 있다. 상기 레이저 드릴 대신에 기계 드릴을 사용할 수도 있다.
도 8은 도전층(131)의 하부에 제2 도금층(171)이 형성되어 제조가 완성된 회로 기판(801)의 단면도이다. 도 8에 도시된 바와 같이, 도전층(131)의 노출된 하부를 표면 처리하여 제2 도금층(171)을 형성함으로써, 회로 기판(801)의 제조가 완료된다. 도전층(131)의 노출된 하부를 표면 처리하기 위해서는 도 6과 같은 OSP 방식을 이용한다. 즉, 에칭액을 이용하여 도전층(131)의 노출된 하부를 소정 두께만큼 제거한 후에 OSP 약품을 코팅하여 표면 처리를 한다. 여기서, OSP 방식은 도전층(131)의 하부에 유기물을 도포하여 공기가 도전층(131)의 하부에 접촉하는 것을 차단하여 도전층(131)의 산화를 방지하는 역할을 한다.
도 8을 참조하면, 회로 기판(801)은 기판(111) 위에 형성된 도전층(131), 도 전층(131)의 표면에 형성된 제1 도금층(151), 기판(111)에 형성되어 도전층(131)의 하부의 일부를 노출시키는 복수개의 홀(161)들, 및 도전층(131)의 하부의 표면에 제1 도금층(151)과 다른 물질로 형성된 제2 도금층(171)을 구비한다.
상술한 바와 같이, 본 발명에 따라 레이저 드릴 방식을 이용하여 회로 기판(801)의 배면에 복수개의 홀(161)들을 형성함으로써, 리지스트 공정이 불필요하게 되며, 그에 따라 회로 기판(801)의 제조 공정이 종래의 방식에 비해 대폭적으로 감소된다.
도 9 내지 도 18은 본 발명에 따른 회로 기판의 제조 방법의 다른 실시예를 설명하기 위한 단면도들이다. 도 9 내지 도 18을 순차적으로 참조하면서 본 발명의 다른 실시예에 따른 회로 기판의 제조 방법을 구체적으로 설명하기로 한다.
도 9는 기판(911) 위에 도전층(931)이 형성된 상태의 단면도이다. 도 9를 참조하면, 기판(911) 위에 접착층(921)을 형성하고, 그 위에 도전층(931)을 형성한다.
기판(911)은 절연체 필름으로 구성하는 것이 바람직하다. 절연체 필름으로는 폴리이미드 수지, 폴리에스테르 수지, 페놀 수지 등의 열경화성 수지, 또는 폴리에틸렌 수지와 같은 열가소성 수지, 또는 이들 중 2종 이상의 혼합물로 이루어지는 필름을 들 수 있다. 기판(911)은 또한, 자외선 반응 접착제를 포함하는 자외선 투과 필름으로 구성될 수 있다.
도전층(931)은 금속, 예컨대 구리, 철, 알루미늄, 또는 이들 금속을 주성분으로 하는 합금, 엔지니어링 플라스틱스 등의 내열성 수지로 구성될 수 있으며, 이 중에서 처리가 용이하며 가격이 저렴한 구리 또는 구리를 주성분으로 하는 합금으로 구성되는 것이 바람직하다. 도전층(931)은 기판(911) 위에 무전해도금 및 전해도금 방식을 이용하여 형성될 수도 있고, 증착 및 스퍼터링(sputtering) 방식을 이용하여 형성될 수도 있다.
접착층(921)은 도전층(931)을 기판(911)에 접착시켜준다. 접착층(921)에 사용되는 물질로는 아크릴계 수지, 에폭시 수지, 실리콘 수지, 폴리이소시아네이트와 무리 필러를 포함하는 접착제 등이 있으며, 기판(911)과 도전층(931)의 접착력을 제공하면서도 내흡습성, 내열성이 우수하고, 고온의 탄성율과 박리강도가 높으며, 안정성, 압착성, 작업성 및 신뢰성이 우수한 접착제를 사용하는 것이 바람직하다.
도 10은 도전층(931) 위에 포토리지스트층(941)이 형성된 상태의 단면도이다. 포토리지스트층(941)은 포토리지스트를 도전층(931) 위에 증착함으로써 형성된다. 포토리지스트층(941)을 형성하기 전에 기판(911)을 크리닝하는 공정을 수행할 수 있다.
여기서, 포토리지스트층(941) 대신에 드라이 필름을 사용할 수도 있다. 드라이 필름을 사용하기 위해서는 상기 드라이 필름을 도전층(931) 위에 코팅하고, 상기 코팅된 드라이 필름을 노광 및 현상한 후에 도전층(931)을 에칭하고, 이어서 상기 드라이 필름을 제거하면 도 13과 같은 회로 패턴(935)이 형성될 수 있다. 드라이 필름은 커버 필름, 포토리지스트 필름 및 마일러 필름의 3층으로 구성되며, 실질적으로 리지스트 역할을 하는 층은 포토리지스트 필름층이다.
드라이 필름을 이용하여 기판(911) 위에 회로 패턴(도 13의 935)을 형성하기 위해서는 먼저, 상기 커버 필름을 벗겨낸 후 이를 도전층(931) 위에 부착하고 그 위에 특정 패턴이 인쇄된 아트워크 필름을 밀착시킨 후 상기 아트워크 필름 위에 자외선을 조사한다. 이 때 아트워크 필름의 패턴이 인쇄된 검은 부분은 자외선이 투과하지 못하고, 인쇄되지 않은 부분은 자외선이 투과하여 아래의 드라이 필름을 경화시키게 된다. 이 상태에서 기판(911)을 현상액에 담그면 경화되지 않은 드라이 필름 부분이 현상액에 의해 제거되고, 경화된 드라이 필름은 남아서 리지스트 패턴(도 11의 945)이 형성된다. 현상액으로는 탄산나트륨(1%의 Na2CO3) 또는 탄산캄륨(K2CO3) 등을 사용할 수 있다. 이 후, 기판(911)을 에칭액에 담구어주면 리지스트 패턴(도 11의 945)이 형성된 부분에는 에칭이 되지 않으므로 그 부분의 도전층(931)만 남고 다른 부분의 도전층(931)은 제거되어 회로 패턴(도 13의 935)이 형성된다. 또한, 박리액으로 리지스트 패턴(도 11의 945)을 제거하면 도 13과 같이 회로 패턴(935)이 형성된 기판(911)이 만들어진다. 박리액으로는 보통 수산화나트륨(NaOH) 또는 수산화캄륨(KOH)을 사용할 수 있다.
도 11은 포토리지스트층이 노광 및 현상되어 포토리지스트 패턴(945)이 형성된 상태의 단면도이다. 포토리지스트층(도 10의 941)을 노광하기 전에 특정 패턴이 형성된 마스크를 포토리지스트층(도 10의 941) 위에 정렬한 후 상기 마스크 위에 광을 조사함으로써 노광 공정이 진행된다. 노광 공정이 완료된 후에 현상액을 이용하여 포토리지스트층(도 10의 941)을 현상한다. 따라서, 도 11과 같은 포토리지스트 패턴(945)이 형성된다. 현상액은 포토리지스트층(도 10의 941) 중에서 노 광된 부분만 제거하고 노광되지 않은 부분은 제거하지 않는다.
도 12는 도전층(931)이 에칭된 상태의 단면도이다. 도전층(931)을 에칭하기 위하여 에칭액을 이용한 습식 에칭 방식과 플라즈마나 이온을 이용한 건식 에칭 방식을 사용할 수 있다. 에칭 공정에 의해 도전층(931) 중에서 외부로 노출된 부분은 에칭되어 제거되고, 포토리지스트층의 하부에 위치한 부분은 에칭되지 않고 그대로 유지된다.
도 13은 포토리지스트 패턴(도 11의 945)이 제거된 상태의 단면도이다. 포토리지스트 패턴(도 11의 945)을 식각하는데 사용되는 식각용액을 사용하여 포토리지스트 패턴(도 11의 945)을 제거한다. 그러면, 도 13과 같은 회로 패턴(935)이 기판(911) 위에 형성된다.
도 14는 도전층(931)이 표면 처리되어 제1 도금층(951)이 형성된 상태의 단면도이다. 제1 도금층(951)은 주석이나 금으로 형성될 수도 있고, 니켈 위에 금이 도금된 형태로 구성될 수도 있다. 에칭액을 이용하여 도전층(931)의 표면을 소정 두께, 예컨대 5∼10[um] 만큼 제거한 후에 OSP 약품을 코팅하여 표면 처리 함으로써, 제1 도금층(951)을 형성한다. 여기서, OSP 방식은 도전층(931)의 표면에 유기물을 도포하여 공기가 도전층(931)의 표면에 접촉하는 것을 차단하여 도전층(931)의 산화를 방지하는 역할을 한다. 도전층(931)의 표면에 도포된 유기물이 플럭스와 거의 비슷한 물질이므로 프리플럭스 처리법이라고도 한다. OSP 방식에서 도전층(931)의 표면에 유기물을 도포할 때 상기 유기물이 도전층(931)의 표면에 골고루 도포되지 않을 경우에 도전층(931)이 산화되어 회로 기판(도 18의 901)의 신뢰성을 저하시킬 수 있으므로, 진공 포장을 개봉한 후에 회로 기판을 가능하면 빨리 사용하는 것이 바람직하다.
도 15는 기판(911) 위에 절연층(961)이 형성된 상태의 단면도이다. 도 15를 참조하면, 기판(911) 위에 절연층(961)을 형성하여 제1 도금층(951)을 외부 환경으로부터 보호한다. 절연층(961)으로는 리지스트, 특히 OSP 리지스트를 사용하는 것이 바람직하다.
도 16은 기판(911)에 복수개의 홀(971)들이 형성된 상태의 단면도이다. 도 16을 참조하면, 절연층(961)이 형성된 기판(911)의 반대편 즉, 기판(911)의 배면에 복수개의 홀(971)들을 형성한다. 홀(971)의 크기는 25∼500[um]인 것이 바람직하다. 복수개의 홀(971)들을 형성함에 따라 도전층(931)의 하부의 일부가 외부로 노출된다. 기판(911)의 배면에 복수개의 솔더볼들(도 19의 997)을 형성하기 위해서는 복수개의 홀(971)들을 형성할 필요가 있다. 복수개의 홀(971)들을 형성하기 위하여 레이저 드릴 방식을 사용하는 것이 바람직하다. 레이저 드릴 방식을 이용할 경우, 고속으로 가열하여 가공하므로 열변형층이 좁고 아주 단단한 재료의 가공이 쉽다. 또한 비접촉식이므로 공구의 마모가 없는 등의 장점이 있고, 복잡한 모양의 부품을 미세하게 가공할 수 있으며, 작업시 소음과 진동이 없는 등의 장점이 있다. 레이저 드릴 대신에 기계 드릴을 사용할 수 있다.
도 17은 노출된 도전층(931)의 하부가 표면 처리되어 제2 도금층(981)이 형성된 상태의 단면도이다. 도 17을 참조하면, 노출된 도전층(931)의 하부를 표면 처리함으로써, 제2 도금층(981)을 형성한다. 도전층(931)의 노출된 하부를 표면 처리하기 위해서는 도 14와 같은 OSP 방식을 이용한다. 즉, 에칭액을 이용하여 도전층(931)의 노출된 하부를 소정 두께만큼 제거한 후에 도전층(931)의 노출된 하부의 표면에 OSP 리지스트를 코팅하여 표면 처리를 한다. 이와 같이, 도전층(931)의 노출된 하부에 OSP 리지스트를 도포하여 공기가 접촉하는 것을 차단해줌으로써, 도전층(931)의 노출된 하부가 산화되는 것을 방지한다.
도 18은 졀연층(도 16의 961)이 제거되어 제조가 완성된 회로 기판(901)의 단면도이다. 도 18에 도시된 바와 같이, 에칭액을 사용하여 절연층(도 16의 961)을 에칭하여 제거함으로써 회로 기판(901)의 제조가 완성된다.
도 18을 참조하면, 회로 기판(901)은 기판(911) 위에 형성된 도전층(931), 도전층(931)의 표면에 형성된 제1 도금층, 기판(911)에 형성되어 도전층(931)의 하부의 일부를 노출시키는 복수개의 홀(971)들, 및 도전층(931)의 하부의 표면에 제1 도금층(951)과 다른 물질로 형성된 제2 도금층(981)을 구비한다.
상술한 바와 같이, 본 발명에 따라 레이저 드릴 방식을 이용하여 회로 기판(901)의 배면에 솔더볼 형성용 홀(971)들을 형성함으로써, 회로 기판(901)의 공정이 종래의 방식에 비해 대폭적으로 감소된다.
도 19는 탭 비지에이(BGA; Ball Grid Array) 패키지(1901)의 단면도이다. 도 19를 참조하면, 탭 비지에이 패키지(1901)는 기판(111,911) 위에 부착된 집적회로 칩(991)과 기판(111,911)의 배면에 형성된 복수개의 솔더볼(997)들을 구비한다.
집적회로 칩(991)은 복수개의 범프(bump)(992)들을 구비하며, 범프(992)들은 기판(111,911) 위에 형성된 도전층(131,931) 위에 압착되어 상호 전기적으로 연결 된다. 집적회로 칩(991)은 몰딩 수지(995)에 의해 몰딩되어 외부 환경으로부터 보호된다.
기판(111,911)의 배면에 형성된 복수개의 솔더볼(997)들은 도전층(131,931)과 범프(992)들을 을 통해서 집적회로 칩(991)에 전기적으로 연결된다. 따라서, 집적회로 칩(991)은 복수개의 솔더볼(997)들을 통해서 외부 장치와 전기적으로 연결될 수가 있다.
본 발명은 도면에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1 내지 도 8은 본 발명에 따른 회로 기판의 제조 방법의 일 실시예를 설명하기 위한 단면도들이다.
도 9 내지 도 18은 본 발명에 따른 회로 기판의 제조 방법의 다른 실시예를 설명하기 위한 단면도들이다.
도 19는 탭 비지에이 패키지의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
111,911; 기판, 121,921; 접착층
131,931; 도전층, 141,941; 포토리지스트층
151,951; 제1 도금층, 161,971; 홀
171,981; 제2 도금층, 801,901; 회로 기판
961; 절연층, 991; 집적회로 칩
992; 범프, 995; 몰딩 수지
997; 솔더볼, 1901; 탭 비지에이 패키지

Claims (12)

  1. 회로 기판의 제조 방법에 있어서,
    (a) 기판 위에 도전층을 형성하는 단계;
    (b) 상기 도전층을 패터닝하여 회로 패턴을 형성하는 단계;
    (c) 상기 회로 패턴을 구성하는 도전층을 표면 처리하는 단계;
    (d) 상기 기판의 배면에 복수개의 홀들을 형성하여 상기 회로 패턴을 구성하는 도전층의 하부의 일부를 노출시키는 단계; 및
    (e) 상기 노출된 도전층의 하부를 표면 처리하는 단계를 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
  2. 회로 기판의 제조 방법에 있어서,
    (a) 기판 위에 도전층을 형성하는 단계;
    (b) 상기 도전층을 패터닝하여 회로 패턴을 형성하는 단계;
    (c) 상기 회로 패턴을 구성하는 도전층을 표면 처리하는 단계;
    (d) 상기 회로 패턴 위에 절연층을 형성하는 단계;
    (e) 상기 기판의 배면에 복수개의 홀들을 형성하여 상기 회로 패턴을 구성하는 도전층의 하부의 일부를 노출시키는 단계;
    (f) 상기 노출된 도전층의 하부를 표면 처리하는 단계; 및
    (g) 상기 회로 패턴 위에 형성된 절연층을 제거하는 단계를 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 (c) 단계의 표면 처리를 위해 상기 도전층의 표면을 주석으로 도금하는 것을 특징으로 하는 회로 기판의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 (c) 단계의 표면 처리를 위해 상기 도전층의 표면을 니켈로 도금하고, 상기 니켈 위에 금을 도금하거나 또는 상기 도전층의 표면을 금만으로 도금하는 것을 특징으로 하는 회로 기판의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 노출된 도전층의 하부의 표면 처리를 위해 상기 노출된 도전층의 하부의 표면을 OSP 리지스트로 코팅하는 것을 특징으로 하는 회로 기판의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 레이저 드릴을 사용하여 상기 복수개의 홀들을 형성하는 것을 특징으로 하는 회로 기판의 제조 방법.
  7. 제1항 또는 제2항에 있어서, 구리를 사용하여 상기 도전층을 형성하는 것을 특징으로 하는 회로 기판의 제조 방법.
  8. 제1항 또는 제2항에 있어서, 상기 (b) 단계는
    (b-1) 상기 도전층 위에 포토리지스트층을 형성하는 단계;
    (b-2) 상기 포토리지스트층을 노광 및 현상하는 단계;
    (b-3) 상기 도전층을 에칭하는 단계; 및
    (b-4) 상기 포토리지스트층을 제거하는 단계를 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
  9. 기판;
    기판의 위에 형성되며 회로 패턴을 구성하는 도전층;
    상기 도전층의 표면에 형성된 제1 도금층;
    상기 기판에 형성되어 상기 도전층의 하부의 일부를 노출시키는 복수개의 홀들; 및
    상기 도전층의 하부의 표면에 상기 제1 도금층과 다른 물질로 형성된 제2 도금층을 구비하는 것을 특징으로 하는 회로 기판.
  10. 제9항에 있어서, 상기 제1 도금층은 주석이나 금 또는 니켈 위에 도금된 금으로 형성된 것을 특징으로 하는 회로 기판.
  11. 제9항에 있어서, 상기 제2 도금층은 OSP 리지스트로 코팅된 것을 특징으로 하는 회로 기판.
  12. 제9항에 있어서, 상기 회로 기판은 탭 비지에이 패키지에 사용되는 것을 특징으로 하는 회로 기판.
KR1020080113306A 2008-11-14 2008-11-14 비지에이 패키지에 사용되는 회로 기판 KR101341634B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080113306A KR101341634B1 (ko) 2008-11-14 2008-11-14 비지에이 패키지에 사용되는 회로 기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080113306A KR101341634B1 (ko) 2008-11-14 2008-11-14 비지에이 패키지에 사용되는 회로 기판

Publications (2)

Publication Number Publication Date
KR20100054394A true KR20100054394A (ko) 2010-05-25
KR101341634B1 KR101341634B1 (ko) 2013-12-16

Family

ID=42279133

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080113306A KR101341634B1 (ko) 2008-11-14 2008-11-14 비지에이 패키지에 사용되는 회로 기판

Country Status (1)

Country Link
KR (1) KR101341634B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101257789B1 (ko) * 2011-11-18 2013-04-24 배영수 고 열전도성 인쇄 회로 기판, 그 고 열전도성 인쇄 회로 기판을 사용하는 방열 모듈 및 그 방열 모듈을 사용하는 ｌｅｄ 모듈
CN112563129A (zh) * 2020-12-11 2021-03-26 苏州工业园区纳米产业技术研究院有限公司 具有高台阶结构的硅片的金属剥离工艺

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3941573B2 (ja) * 2002-04-24 2007-07-04 宇部興産株式会社 フレキシブル両面基板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101257789B1 (ko) * 2011-11-18 2013-04-24 배영수 고 열전도성 인쇄 회로 기판, 그 고 열전도성 인쇄 회로 기판을 사용하는 방열 모듈 및 그 방열 모듈을 사용하는 ｌｅｄ 모듈
CN112563129A (zh) * 2020-12-11 2021-03-26 苏州工业园区纳米产业技术研究院有限公司 具有高台阶结构的硅片的金属剥离工艺

Also Published As

Publication number Publication date
KR101341634B1 (ko) 2013-12-16

Similar Documents

Publication Publication Date Title
US7462555B2 (en) Ball grid array substrate having window and method of fabricating same
TWI413461B (zh) 佈線板之製造方法
TWI459872B (zh) 晶片封裝基板和結構及其製作方法
KR100896810B1 (ko) 인쇄회로기판 및 그 제조방법
US7408261B2 (en) BGA package board and method for manufacturing the same
TWI591762B (zh) 封裝裝置及其製作方法
TWI772480B (zh) 製造半導體封裝基板的方法以及使用該方法製造的半導體封裝基板
JP3934104B2 (ja) ボールグリッドアレイ基板の作製方法
KR100619348B1 (ko) 무전해 니켈 도금을 이용한 패키지 기판의 제조 방법
KR101063519B1 (ko) 미세 피치의 구리 범프 제조 방법
JP5585354B2 (ja) 半導体パッケージの製造方法
JP2018195702A (ja) 配線基板及びその製造方法
JP5175779B2 (ja) 配線回路基板の製造方法
KR101341634B1 (ko) 비지에이 패키지에 사용되는 회로 기판
CN104766832A (zh) 制造半导体封装基板的方法及用其制造的半导体封装基板
US20160240464A1 (en) Hybrid circuit board and method for making the same, and semiconductor package structure
JP2014039032A (ja) プリント回路基板の製造方法
KR100651320B1 (ko) 보드 온 칩 볼 그리드 어레이 기판 및 그 제조방법
CN110876239B (zh) 电路板及其制作方法
JP2013008945A (ja) コアレス基板の製造方法
US9288902B2 (en) Printed circuit board and method of manufacturing the same
KR100547349B1 (ko) 반도체 패키지 기판 및 그 제조 방법
KR20100053983A (ko) 회로형성용 캐리어 부재 및 이를 이용한 인쇄회로기판의 제조방법
KR100516762B1 (ko) 솔더 도금법을 이용한 ｃ2ｂｇａ 인쇄회로기판의 제조방법
TW201712829A (zh) Ic載板、具有該ic載板的封裝結構及其製作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161201

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee