KR20100050144A - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

반도체 소자 및 반도체 소자의 제조 방법 Download PDF

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Abstract

실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 제1 층간절연층이 형성되는 단계; 상기 제1 층간절연층에 제1 트랜치가 형성되는 단계; 상기 제1 트랜치가 상측으로 반영되도록 하여 상기 제1 층간절연층 위에 차례대로 제1 하부금속층, 제1 절연층, 제1 상부금속층이 형성되는 단계; 상기 제1 하부금속층의 트랜치 내부에 잔존되도록 상기 제1 절연층, 상기 제1 상부금속층을 패터닝하는 단계를 포함한다.
실시예에 의하면, 커패시터가 존재하는 층간절연층의 영역과 그렇지 않은 영역 사이의 단차를 제거할 수 있으므로, 포토리소그라피 공정, 평탄화 공정과 같은 후속 공정을 원활하게 진행할 수 있고, 적층 구조를 안정적으로 형성할 수 있다.
MIM 커패시터, 단차, 층간절연층, 상부금속층, 절연층, 하부금속층

Description

반도체 소자 및 반도체 소자의 제조 방법{Semiconductor device and manufacturing method of semiconductor device}
실시예는 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
도 1은 MIM 커패시터를 포함하는 반도체 소자의 일부 구조를 도시한 측단면도이다.
도 1을 참조하면, 제1 하부금속층(10) 위에 절연층(11)이 형성되고, 제1 절연층(11) 위에 제1 상부금속층(12)이 형성되어 제1 MIM(Metal Insulator Metal) 커패시터를 이룬다.
상기 제1 MIM 커패시터를 포함하는 기판(미도시) 전면에 제1 층간절연층(20) 및 제1 컨택(21)을 형성하는 경우, 제1 절연층(11)과 제1 상부금속층(12)의 두께가 반영되어 제1 층간절연층(20)의 평탄화 공정이 제대로 수행되기 어렵고, 제1 단차(X1)가 발생된다.
한편, 커패시턴스 수치를 증가시키기 위하여 적층형 구조의 커패시터를 구현하는 경우, 상기 제1 MIM 커패시터에 수직하게 대응되는 제1 층간절연층(20) 위에 제2 하부금속층(32), 제2 절연층(33), 제2 상부금속층(34)을 형성하여 제2 MIM 커 패시터를 이루도록 한다.
이때, 제1 금속배선(31), 제2 MIM 커패시터를 포함하는 제1 층간절연층(20) 위에 제2 층간절연층(30)과 제2 컨택(35)을 형성하는 경우, 제2 절연층(33)과 제2 상부금속층(12)의 두께 및 제1 층간절연층(20)의 단차(X1)가 더해져서 상기 제2 층간절연층(30)에 제2 단차(X2)가 발생된다.
따라서, 제2 단차(X2)는 제1 단차(X1)보다 2배 이상의 높이를 가지며, 이후, 제3 층간절연층(40) 및 제3 금속배선(41) 등의 상부층 구조가 진행될수록 MIM 커패시터의 영역과 다른 영역 사이의 단차는 커지게 된다.
이와 같은 단차는 포토리소그라피 공정의 DOF(Depth Of Focus) 악화를 초래하거나 평탄화 공정을 어렵게 함으로써 금속배선층의 증가를 어렵게 하고 공정 마진에 영향을 미치게 되는 문제점이 있다.
실시예는 MIM 커패시터를 포함하는 반도체 소자에 있어서, MIM 커패시터가 존재하는 층간절연층의 영역과 다른 영역 사이의 단차를 원천적으로 제거함으로써 후속 공정을 원활하게 진행할 수 있는 반도체 소자 및 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자는 제1 트랜치가 형성된 제1 층간절연층; 및 상기 제1 층간절연층 위에 형성되고, 상기 제1 트랜치가 반영된 제1 하부금속층; 상기 제1 하부금속층의 트랜치 내에 형성된 제1 절연층; 상기 제1 하부금속층의 트랜치 내에 형성되고, 상기 제1 절연층 위에 형성된 제1 상부금속층을 포함하는 제1 MIM 커패시터를 포함한다.
실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 제1 층간절연층이 형성되는 단계; 상기 제1 층간절연층에 제1 트랜치가 형성되는 단계; 상기 제1 트랜치가 상측으로 반영되도록 하여 상기 제1 층간절연층 위에 차례대로 제1 하부금속층, 제1 절연층, 제1 상부금속층이 형성되는 단계; 상기 제1 하부금속층의 트랜치 내부에 잔존되도록 상기 제1 절연층, 상기 제1 상부금속층을 패터닝하는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 커패시터가 존재하는 층간절연층의 영역과 그렇지 않은 영역 사이의 단차를 제거할 수 있으므로, 포토리소그라피 공정, 평탄화 공정과 같은 후속 공정을 원활하게 진행할 수 있고, 적층 구조를 안정적으로 형성할 수 있다.
둘째, 커패시터 영역으로 인한 층간절연층의 국부적 단차를 제거함으로써 공정 마진을 확보할 수 있고, 반도체 소자의 동작 신뢰성을 향상시킬 수 있다.
첨부된 도면을 참조하여, 실시예에 따른 반도체 소자 및 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 2는 실시예에 따른 제1 층간절연층(100)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
도 2를 참조하면, 각종 반도체 영역 등과 같은 하부 구조물이 형성된 반도체 기판(미도시) 위에 제1 층간절연층(100)을 형성하고, 이후 형성될 제1 MIM 커패시터의 영역을 정의하는 포토레지스트 패턴(105)을 상기 제1 층간절연층(100) 위에 형성한다.
이후, 상기 포토레지스트 패턴(105)을 식각 마스크로 하여 상기 제1 층간절연층(100)에 제1 트랜치(T)를 형성한다.
상기 제1 트랜치(T)의 높이는 이후 형성될 제1 MIM 커패시터의 높이와 동일하게 형성되는 것이 좋다.
도 3은 실시예에 따른 제1 하부금속층(110)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
상기 제1 트랜치(T)가 형성되면, 상기 제1 층간절연층(100) 위에 제1 하부 금속층(110)을 형성한다.
상기 제1 하부금속층(110)은 알루미늄, 구리 등의 재질을 이용하여 형성될 수 있으며, 일반적인 금속층의 증착 공정을 이용할 수 있다.
도 4는 실시예에 따른 제1 상부금속층(130)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이어서, 상기 제1 하부금속층(110) 위에 제1 절연층(120)과 제1 상부금속층(130)을 차례대로 형성한다.
따라서, 상기 제1 층간절연층(100)에 형성된 제1 트랜치(T)는 상측으로 반영되어 상기 제1 하부금속층(110), 상기 제1 절연층(120), 상기 제1 상부금속층(130)에 각각 트랜치가 형성될 수 있다.
상기 제1 절연층(120)은 SiO2 , SiN과 같은 질화물 등의 물질을 이용하여 형성될 수 있으며, 상기 제1 상부금속층(130)은 상기 제1 하부금속층(11)와 유사하게 알루미늄, 구리 등의 재질로 이루어질 수 있다.
도 5는 실시예에 따른 제1 상부금속층(130) 및 제1 절연층(120)이 패터닝된 후의 반도체 소자의 형태를 도시한 측단면도이다.
상기 제1 상부금속층(130)이 형성되면, 제1 MIM 커패시터를 정의하는 포토레지스트 패턴(미도시)을 상기 제1 상부금속층(130) 위에 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 제1 상부금속층(130)과 상기 제1 절연층(120)을 식각한다.
따라서, 도 5와 같이 상기 제1 상부금속층(130)과 상기 제1 절연층(120)은 패터닝되어 상기 제1 하부금속층(110) 상의 트랜치 내부에만 잔존된다.
전술한 대로, 상기 제1 트랜치(T)의 깊이는 상기 패터닝된 제1 절연층(120)과 상기 패터닝된 제1 상부금속층(130)의 두께를 합한 것과 동일하게 형성되는 것이 좋다.
이와 같은 과정을 통하여, 상기 제1 하부금속층(110), 상기 패터닝된 제1 절연층(120), 상기 패터닝된 제1 상부금속층(130)은 실시예에 따른 제1 MIM 커패시터를 형성할 수 있다.
도 6은 제3 층간절연층(150)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이후, 상기 패터닝된 제1 상부금속층(130), 상기 제1 하부금속층(110)을 포함하는 반도체 기판 위에 제2 층간절연층(140)을 형성하고, 포토레지스트 패턴 공정, 식각 공정, 포토레지스트 제거 공정 등의 컨택홀 공정을 진행한다.
컨택홀이 형성되면 텅스텐 갭필 공정, 평탄화 공정 등을 진행하여 제1 컨택(142a)과 제2 컨택(142b)을 완성한다.
상기 제1 컨택(142a)은 상기 제1 상부금속층(130)과 전기적으로 연결되고, 상기 제2 컨택(142b)은 상기 제1 하부금속층(110)과 전기적으로 연결된다.
다음으로, 상기 제2 층간절연층(140) 위에 상기 제1 컨택(142)과 전기적으로 연결되는 제1 금속배선(152) 및 상기 제2 컨택(142b)과 전기적으로 연결되는 제2 금속배선(154)을 형성한다.
이어서, 상기 제1 금속배선(152)과 상기 제2 금속배선(154)을 포함하는 상기 제2 층간절연층(140) 위에 제3 층간절연층(150)을 형성한다.
상기 제3 층간절연층(150)에는 상기 제1 금속배선(152)과 상기 제2 금속배선(154)을 노출시키는 비아홀이 형성됨으로써, 상기 제1 상부금속층(130)은 상기 제1 컨택(142a) 및 상기 제1 금속배선(152)을 통하여 외부 회로와 접속될 수 있고, 상기 제1 하부금속층(110)은 상기 제2 컨택(142b) 및 상기 제2 금속배선(154)을 통하여 외부 회로와 접속될 수 있다.
이상의 설명에서, 상기 제1 MIM 커패시터의 단층 구조를 이루는 반도체 소자에 대하여 설명하였으나, 실시예에 따른 반도체 소자는 2개 이상의 MIM 커패시터가 적층 구조를 이루도록 형성될 수 있다.
이하, 도 7을 참조하여 다른 실시예에 따른 반도체 소자에 대하여 설명하는데, 전술한 실시예에 따른 반도체 소자와 반복되는 설명은 생략한다.
도 7은 다른 실시예에 따른 MIM 커패시터를 포함하는 반도체 소자의 구조를 도시한 측단면도이다.
전술한 실시예와 동일하게 제1 트랜치를 포함하는 제1 층간절연층(200), 제1 하부금속층(210), 제1 절연층(220), 제1 상부금속층(230), 제2 층간절연층(240), 제1 컨택(242a), 제2 컨택(242b)을 형성한다.
이어서, 상기 제2 층간절연층(240) 위에 포토레지스트 패턴을 형성하고, 식각 공정을 진행하여 상기 제1 컨택(242a)을 노출시키는 제2 트랜치를 상기 제2 층간절연층(240) 상측 일부에 형성한다.
상기 제2 트랜치가 형성되면, 상기 제2 층간절연층(240) 위에 제2 하부금속층(252), 제2 절연층(254), 제2 상부금속층(256)을 적층하고, 제2 MIM 커패시터 영역을 정의하는 포토레지스트 패턴을 상기 제2 상부금속층(256) 위에 형성한다.
이후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 하부금속층(252), 제2 절연층(254), 제2 상부금속층(256)을 패터닝한다.
따라서, 상기 패터닝된 제2 하부금속층(252), 상기 패터닝된 제2 절연층(254), 상기 패터닝된 제2 상부금속층(256)은 상기 제2 트랜치 내부에만 잔존되며, 제2 MIM 커패시터를 이룬다.
이때, 상기 제2 트랜치는 상기 제2 하부금속층(252), 상기 제2 절연층(254), 상기 제2 상부금속층(256)의 두께를 합한 것과 동일한 깊이로 형성되는 것이 좋다.
따라서 이와 같은 실시예의 구조에 의하면, 상기 제1 MIM 커패시터, 상기 제2 MIM 커패시터에 의하여 후속 공정에서 단차가 발생되는 현상을 방지할 수 있다.
상기 제2 MIM 커패시터가 형성되면, 상기 제2 컨택(242b)과 연결되는 제1 금속배선(257)을 상기 제2 층간절연층(240) 위에 형성하고, 상기 제2 MIM 커패시터를 포함하는 상기 제2 층간절연층(240) 위에 제3 층간절연층(250)을 형성한다.
이후, 컨택홀 공정 및 갭필 공정을 진행하여, 상기 제3 층간절연층(250)에 제3 컨택(258a) 및 제4 컨택(258b)을 형성한다.
상기 제3 컨택(258a)은 상기 제2 상부금속층(256)과 연결되고, 상기 제4 컨택(258b)은 상기 제1 금속배선(257)과 연결된다.
다음으로, 상기 제3 컨택(258a)과 연결되는 제2 금속배선(262) 및 상기 제4 컨택(258b)과 연결되는 제3 금속배선(264)을 상기 제3 층간절연층(250) 위에 형성하고, 상기 제2 금속배선(262) 및 상기 제3 금속배선(264)을 노출시키는 제4 층간절연층(260)을 형성한다.
상기 제1 상부금속층(230)은 상기 제1 컨택(242a)을 통하여 상기 제2 하부금속층(252)과 연결되므로, 상기 제1 MIM 커패시터와 상기 제2 MIM 커패시터는 하나의 커패시터로 동작될 수 있다.
또한, 상기 제2 상부금속층(256)은 상기 제3 컨택(258a), 상기 제2 금속배선(262)을 통하여 외부 회로와 연결될 수 있고, 상기 제1 하부금속층(210)은 상기 제2 컨택(240), 상기 제1 금속배선(257), 상기 제4 컨택(258b), 상기 제3 금 속배선을 통하여 외부 회로와 연결될 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 MIM 커패시터를 포함하는 반도체 소자의 일부 구조를 도시한 측단면도.
도 2는 실시예에 따른 제1 층간절연층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 3은 실시예에 따른 하부금속층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 4는 실시예에 따른 상부금속층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 5는 실시예에 따른 상부금속층 및 절연층이 패터닝된 후의 반도체 소자의 형태를 도시한 측단면도.
도 6은 제3 층간절연층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 7은 다른 실시예에 따른 MIM 커패시터를 포함하는 반도체 소자의 구조를 도시한 측단면도.

Claims (18)

  1. 제1 트랜치가 형성된 제1 층간절연층; 및
    상기 제1 층간절연층 위에 형성되고, 상기 제1 트랜치가 반영된 제1 하부금속층; 상기 제1 하부금속층의 트랜치 내에 형성된 제1 절연층; 상기 제1 하부금속층의 트랜치 내에 형성되고, 상기 제1 절연층 위에 형성된 제1 상부금속층을 포함하는 제1 MIM 커패시터를 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 트랜치의 깊이는
    상기 제1 절연층 및 상기 제1 상부금속층의 두께를 합한 것과 동일하거나 깊게 형성된 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 상부금속층과 연결된 제1 컨택;
    상기 제1 하부금속층과 연결된 제2 컨택; 및
    상기 제1 상부금속층 및 상기 제1 하부금속층 위에 형성되고, 상기 제1 컨택 및 상기 제2 컨택을 포함하는 제2 층간절연층을 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 컨택과 연결된 제1 금속배선;
    상기 제2 컨택과 연결된 제2 금속배선;
    상기 제2 층간절연층 위에 형성되고, 상기 제1 금속배선 및 상기 제2 금속배선을 포함하는 제3 층간절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 금속배선 및 상기 제2 금속배선은 상기 제3 층간절연층을 관통하여 외부로 노출된 것을 특징으로 하는 반도체 소자.
  6. 제3항에 있어서,
    상기 제2 층간절연층은 상기 제1 컨택을 노출시키는 제2 트랜치가 형성되고,
    상기 제2 트랜치 내의 상기 제2 층간절연층 위에 형성되고, 상기 제1 컨택과 연결된 제2 하부금속층; 상기 제2 트랜치 내의 상기 제2 하부금속층 위에 형성된 제2 절연층; 상기 제2 트랜치 내의 상기 제2 절연층 위에 형성된 제2 상부금속층을 포함하는 제2 MIM 커패시터를 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서, 상기 제2 트랜치의 깊이는
    상기 제2 하부금속층, 상기 제2 절연층 및 상기 제2 상부금속층의 두께를 합한 것과 동일하거나 깊게 형성된 것을 특징으로 하는 반도체 소자.
  8. 제6항에 있어서,
    상기 제2 상부금속층과 연결된 제3 컨택;
    상기 제2 컨택과 연결된 제1 금속배선;
    상기 제1 금속배선 위에 형성된 제4 컨택; 및
    상기 제3 컨택, 상기 제1 금속배선, 상기 제4 컨택을 포함하고, 상기 제2 층간절연층 위에 형성된 제3 층간절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제3 컨택과 연결된 제2 금속배선;
    상기 제4 컨택과 연결된 제3 금속배선;
    상기 제3 층간절연층 위에 형성되고, 상기 제2 금속배선 및 상기 제3 금속배선을 포함하는 제4 층간절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제2 금속배선 및 상기 제3 금속배선은 상기 제4 층간절연층을 관통하여 외부로 노출된 것을 특징으로 하는 반도체 소자.
  11. 반도체 기판 위에 제1 층간절연층이 형성되는 단계;
    상기 제1 층간절연층에 제1 트랜치가 형성되는 단계;
    상기 제1 트랜치가 상측으로 반영되도록 하여 상기 제1 층간절연층 위에 차 례대로 제1 하부금속층, 제1 절연층, 제1 상부금속층이 형성되는 단계;
    상기 제1 하부금속층의 트랜치 내부에 잔존되도록 상기 제1 절연층, 상기 제1 상부금속층을 패터닝하는 단계를 포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서, 상기 제1 트랜치의 깊이는
    상기 제1 절연층 및 상기 제1 상부금속층의 두께를 합한 것과 동일하거나 깊게 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 패터닝된 제1 상부금속층을 포함하여 상기 제1 하부금속층 위에 제2 층간절연층이 형성되는 단계;
    상기 패터닝된 제1 상부금속층과 연결된 제1 컨택 및 상기 제1 하부금속층과 연결된 제2 컨택이 상기 제2 층간절연층 상에 형성되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 컨택과 연결된 제1 금속배선 및 상기 제2 컨택과 연결된 제2 금속배선이 상기 제2 층간절연층 위에 형성되는 단계; 및
    상기 제1 금속배선 및 상기 제2 금속배선을 노출시키는 제3 층간절연층이 상기 제2 층간절연층 위에 형성되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 제2 층간절연층에 상기 제1 컨택을 노출시키는 제2 트랜치가 형성되는 단계;
    상기 제2 트랜치가 상측으로 반영되도록 하여 상기 제2 층간절연층 위에 제2 하부금속층, 제2 절연층, 제2 상부금속층이 차례대로 형성되는 단계; 및
    상기 제2 트랜치 내부에 잔존되도록 상기 제2 하부금속층, 상기 제2 절연층, 상기 제2 상부금속층이 패터닝되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서, 상기 제2 트랜치의 깊이는
    상기 제2 하부금속층, 상기 제2 절연층 및 상기 제2 상부금속층의 두께를 합한 것과 동일하거나 깊게 형성된 것을 특징으로 하는 반도체 소자.
  17. 제15항에 있어서,
    상기 제2 층간절연층 위에 상기 제2 컨택과 연결된 제1 금속배선이 형성되는 단계;
    상기 패터닝된 제2 상부금속층, 상기 제1 금속배선을 포함하는 상기 제2 층간절연층 위에 제3 층간절연층이 형성되는 단계;
    상기 패터닝된 제2 상부금속층과 연결된 제3 컨택 및 상기 제1 금속배선과 연결된 제4 컨택이 상기 제3 층간절연층 상에 형성되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제3 컨택과 연결된 제2 금속배선 및 상기 제4 컨택과 연결된 제3 금속배선이 상기 제3 층간절연층 위에 형성되는 단계;
    상기 제2 금속배선 및 상기 제3 금속배선을 노출시키는 제4 층간절연층이 상기 제3 층간절연층 위에 형성되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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