KR20100047613A - 플래시 메모리 장치 및 이의 테스트 방법 - Google Patents

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Abstract

플래시 메모리 장치 및 이의 테스트 방법이 개시된다. 본 발명의 실시예에 따른 플래시 메모리 장치는 페이지 버퍼들은 각각, 테스트 모드에서, 메모리 셀 어레이의 칼럼의 패스(pass) 또는 페일(fail) 여부에 따른 테스트 결과 신호를 출력하는 출력 노드; 상기 메모리 셀 어레이의 비트 라인들 중 대응되는 비트 라인과 상기 출력 노드 사이에 위치하고, 프리차아지 제어 신호에 응답하여 상기 테스트 모드에서 상기 비트 라인을 상기 출력 노드의 전압 레벨에 대응되는 전압으로 프리차아지하는 프리차아지 트랜지스터; 상기 비트 라인과 연결되고, 프리차아지된 비트 라인으로부터 독출되는 테스트 데이터의 비트 값에 대응되는 전압 레벨이 인가되는 센싱 노드; 및 상기 센싱 노드의 전압 레벨에 응답하여 활성화를 달리하고, 상기 독출된 테스트 데이터 및 상기 예상 데이터의 일치 여부에 따라 다른 레벨의 전압을 상기 출력 노드로 인가하는 래치부를 구비할 수 있다. 본 발명의 실시예에 따른 플래시 메모리 장치 및 이의 테스트 방법은 플래시 매모리 장치에 구비되어 있는 페이지 버퍼를 이용하여 모든 페이지에 대한 테스트를 수행한 후에 테스트 결과 신호를 테스트 장치에 전달함으로써, 추가적인 설계 및 공정의 변경 없이도 테스트에 소요되는 시간을 줄일 수 있는 장점이 있다.

Description

플래시 메모리 장치 및 이의 테스트 방법{Flash memory device and test method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 페이지 버퍼를 이용하여 모든 페이지에 대한 테스트를 수행한 후 테스트 결과 신호를 테스트 장치에 전달함으로써, 추가적인 설계 및 공정의 변경 없이도 테스트에 소요되는 시간을 줄일 수 있는 플래시 메모리 장치 및 이의 테스트 방법에 관한 것이다.
테스트를 통해 플래시 메모리의 결함 셀이 발견되는 경우, 결함 셀에 대한 어드레스를 리던던시 셀에 대한 어드레스로 매칭시킴으로써, 메모리의 결함이 리페어될 수 있다.
본 발명은 테스트 시간을 줄일 수 있는 플래시 메모리 장치 및 이의 테스트 방법을 제공하고자 한다.
본 발명의 실시예에 따른 플래시 메모리 장치는 테스트 모드에서, 메모리 셀 어레이의 제 1 페이지에 프로그램된 테스트 데이터를 독출하고, 상기 테스트 데이터에 대응되는 예상 데이터와 비교하여, 각각 대응되는 칼럼에 대한 테스트 결과 신호를 출력하는 페이지 버퍼들을 구비하는 입출력 버퍼부; 및 상기 테스트 모드에서, 상기 입출력 버퍼부의 동작을 제어하는 제어부를 구비한다.
상기 페이지 버퍼들은 각각, 상기 칼럼의 패스(pass) 또는 페일(fail) 여부에 따른 테스트 결과 신호를 출력하는 출력 노드; 상기 메모리 셀 어레이의 비트 라인들 중 대응되는 비트 라인과 상기 출력 노드 사이에 위치하고, 프리차아지 제어 신호에 응답하여 상기 테스트 모드에서 상기 비트 라인을 상기 출력 노드의 전압 레벨에 대응되는 전압으로 프리차아지하는 프리차아지 트랜지스터; 상기 비트 라인과 연결되고, 프리차아지된 비트 라인으로부터 독출되는 테스트 데이터의 비트 값에 대응되는 전압 레벨이 인가되는 센싱 노드; 및 상기 센싱 노드의 전압 레벨에 응답하여 활성화를 달리하고, 상기 독출된 테스트 데이터 및 상기 예상 데이터의 일치 여부에 따라 다른 레벨의 전압을 상기 출력 노드로 인가하는 래치부를 구비할 수 있다.
바람직하게는, 상기 칼럼이 페일인 경우, 상기 출력 노드는 논리 로우에 대응되는 전압 레벨을 갖는다. 따라서, 상기 비트 라인은 상기 제 1 페이지에 대한 테스트 후에 테스트되는 제 2 페이지의 테스트 시, 상기 비트 라인이 프리차아지되지 아니한다. 그러므로, 상기 래치부는 비활성화된다.
바람직하게는, 상기 테스트 결과 신호는, 상기 제 1 페이지 이후에 테스트 되는 모든 페이지에 대하여, 동일한 논리 레벨을 가질 수 있다. 바람직하게는, 상기 테스트 데이터가 프로그램되는 메모리 셀이 결함 셀이 아닌 경우, 상기 예상 데이터는, 상기 테스트 데이터와 동일한 데이터일 수 있다.
바람직하게는, 상기 페이지 버퍼는 각각, 일 단이 상기 래치와 연결되고 타 단이 접지 전압과 연결되며, 상기 센싱 노드의 전압 레벨에 따라 게이팅되는 센싱 트랜지스터를 더 구비할 수 있다.
바람직하게는, 상기 래치부는, 상기 출력 노드의 전압 레벨과 반전되는 전압 레벨을 갖는 제 1 노드; 상기 제 1 노드의 전압 레벨과 반전되는 전압 레벨을 갖는 제 2 노드; 상기 제 1 노드 및 접지 전압 사이에 연결되고, 제 1 신호에 응답하여 게이팅되어 제 1 전류 패스를 생성하는 제 1 트랜지스터; 및 상기 제 2 노드 및 상기 접지 전압 사이에 연결되고, 제 2 신호에 응답하여 게이팅되어 제 2 전류 패스를 생성하는 제 2 트랜지스터를 구비할 수 있다.
이때, 상기 제 1 노드는 상기 제 1 전류 패스의 생성에 의해 논리 로우에 대응되는 전압을 갖고, 상기 제 2 노드는 상기 제 2 전류 패스의 생성에 의해 논리 로우에 대응되는 전압을 가질 수 있다.
바람직하게는, 상기 프리차아지된 비트 라인이 디벨롭되는 동안, 상기 제어부는, 상기 센싱 노드를 상기 래치부를 활성화하는 제 1 논리에 대응되는 전압으로 설정하고, 상기 예상 데이터의 비트 값에 따라 상기 제 1 전류 패스 및 상기 제 2 전류 패스 중 하나의 생성 여부를 달리하도록 상기 제 1 신호 및 상기 제 2 신호의 논리 레벨을 설정할 수 있다. 이때, 상기 페이지 버퍼들은 각각, 상기 제어부로부터 전송되는 제 3 신호에 응답하여 상기 센싱 노드에 상기 제 1 논리에 대응되는 전압을 인가하는 로드 트랜지스터를 더 구비할 수 있다.
바람직하게는, 상기 디벨롭된 비트 라인이 센싱되는 동안, 상기 제어부는, 상기 예상 데이터의 비트 값에 따라 상기 제 1 전류 패스 또는 상기 제 2 전류 패스가 생성되도록 상기 제 1 신호 및 상기 제 2 신호의 논리 레벨을 설정할 수 있다.
바람직하게는, 상기 페이지 버퍼들은 각각, 상기 출력 노드 및 상기 제 1 노드 사이에 위치하는 인버터를 더 구비할 수 있다. 또한, 상기 페이지 버퍼들은 각각, 상기 출력 노드와 연결되고, 상기 메모리 셀 어레이의 모든 페이지에 대한 테스트가 완료되는 때에 상기 제어부로부터 전달되는 스위칭 신호에 응답하여, 상기 출력 노드의 전압 레벨에 대응되는 논리 레벨을 갖는 상기 테스트 신호를 외부로 출력하는 스위치를 더 구비할 수 있다.
본 발명의 실시예에 따른 상기 플래시 메모리 장치의 테스트 방법은, 상기 테스트 데이터를 상기 메모리 셀 어레이에 프로그램하는 단계; 상기 비트 라인을 상기 출력 노드의 전압 레벨에 대응되는 전압으로 프리차아지하는 단계; 프리차아 지된 비트 라인을 디벨롭하는 단계; 상기 비트 라인이 디벨롭되는 동안, 또는 상기 비트 라인이 디벨롭된 후에, 상기 예상 데이터에 따라, 상기 출력 노드와 연결되는 상기 래치부의 제 1 노드의 전압을 설정하는 단계; 상기 비트 라인을 센싱하는 단계; 및 상기 센싱 노드의 전압 레벨 및 상기 예상 데이터의 일치 여부에 따라 상기 래치부의 제 1 노드의 전압을 유지 또는 반전시키는 단계를 구비한다.
본 발명의 실시예에 따른 플래시 메모리 장치 및 이의 테스트 방법은 추가적인 설계 및 공정의 변경 없이도 테스트에 소요되는 시간을 줄일 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 적용되는 플래시 메모리 장치의 일 예를 나타내는 블록도이다.
도 1을 참조하면, 상기 플래시 메모리 장치(100)는, 메모리 셀 어레이(110)와, 상기 메모리 셀 어레이(110)에 대한 프로그램을 수행하거나 독출 동작을 수행 하기 위한 주변회로를 구비할 수 있다. 상기 주변회로는 입출력 버퍼부(130) 및 기입 드라이버(120) 등을 포함할 수 있다. 입출력 버퍼부(130)가 외부의 테스트 장치(미도시)로부터 테스트 데이터(TDTA)를 버퍼링하고 기입 드라이버(120)가 이를 메모리 셀 어레이(110)에 기입한 후, 독출되는 테스트 데이터에 대하여 본 발명의 실시예에 따른 테스트 동작이 수행된다.
즉, 입출력 버퍼부(130)는 메모리 셀 어레이의 임의의 칼럼이 패스(PASS) 상태(결함 셀이 부존재)에 있는지 페일(FAIL) 상태(결함 셀이 존재)에 있는지에 대한 테스트 결과 신호(RTET)를 출력한다.
또한 플래시 메모리 장치(100)는, 메모리 셀 어레이(110)의 테스트 동작을 제어하기 위한 제어부(140)를 구비할 수 있다. 이때, 제어부(140)는 테스트 데이터(TDTA)에 대응되는 예상 데이터(EDTA), 및 예상 데이터(EDTA)에 대응되어 상기 테스트 동작을 제어하는 제어 신호(XCON)를 입출력 버퍼부(130)로 전송할 수 있다. 예를 들어, 제어 신호(XCON)는 후술되는 제 1 신호 또는 제 2 신호일 수 있다.
이때, 예상 데이터(EDTA)는 예상 데이터(EDTA)는 메모리 셀(미도시)의 테스트를 위해 상기 메모리 셀에 프로그램되는 테스트 데이터(TDTA)와 동일한 값을 갖는 데이터이다. 즉, 결함 셀이 아닌 노멀 셀에 테스트 데이터가 프로그램되는 경우에는 예상 데이터와 테스트 데이터는 동일한 비트 값을 가지나, 결함 셀에 테스트 데이터가 프로그램되는 경우에는 서로 다른 비트 값을 갖게 된다. 본 발명의 실시예에 따른 플래시 메모리의 테스트 방법은 메모리 셀 어레이(110)로부터 독출된 테스트 데이터(TDTA)와 예상 데이터(EDTA)의 대응되는 비트 값을 비교함으로써 테스 트를 수행할 수 있다.
플래시 메모리 장치(100)의 각 구성 요소의 기능 및 동작에 대하여 더 자세히 설명한다.
도 2는 도 1의 플래시 메모리 장치의 임의의 칼럼에 결함 셀이 존재하는 경우를 나타내는 도면이다. 이때, 결함 셀은 "X"로 표시된다. 따라서, 도 2는 비트 라인 "BL2" 및 워드 라인 "WLn"과 연결되는 메모리 셀과, 비트 라인 "BL2" 및 워드 라인 "WLn+2"에 연결되는 메모리 셀이 결함 셀인 메모리 셀 어레이(110)를 도시한다.
입출력 버퍼부(130)는 대응되는 칼럼(비트 라인)에 대한 기입 또는 독출 동작을 수행하기 위한 복수개의 페이지 버퍼들(PB1,, PB2, ...)을 구비한다.
그런데, 플래시 메모리 장치는 칼럼 단위로 리페어 동작을 수행하므로, 각 칼럼에 대한 패스/페일 여부, 즉 해당 칼럼에 결함 셀이 존재하는지 여부에 대한 테스트 결과 신호가 생성될 수 있어야 한다. 그리므로, 본 발명의 실시예에 의하여 도 2의 메모리 셀 어레이(110)에 대한 테스트를 수행한 결과, 칼럼 "CL2"가 페일로 검출될 수 있어야 한다.
또한, 본 발명의 실시예에 의하면, 모든 페이지에 대한 테스트를 수행한 후에 테스트 결과 신호(RTET)를 테스트 장치(미도시)로 전송하므로, 각 칼럼에 대한 패스/페일 여부가 모든 페이지에 대한 테스트가 종료될 때까지 저장될 수 있어야 한다. 이를 위한 본 발명의 실시예에 따른 플래시 메모리 장치의 동작에 대하여 설명한다.
도 3은 도 2의 각 페이지 버퍼의 구조의 제 1 실시예를 나타내는 회로도이다. 이하에서는, 도 2의 페이지 버퍼들(PB1,, PB2, ...)의 구조 및 동작이 도 3의 페이지 버퍼(PBx)로 설명된다.
도 3을 참조하면, 도 3의 페이지 버퍼(PBx)는 래치 제어 신호(LOAD)에 의해 게이팅되는 PMOS 트랜지스터(PT1)와, PMOS 트랜지스터(PT1)의 일 단과 연결되고 셧 오프 제어 신호(BLSHF)에 의해 게이팅되어 비트라인(BL)과 센싱 노드(SO)를 전기적으로 연결시키거나 차단하는 제 1 NMOS 트랜지스터(NT1)를 구비한다.
또한, 도 3의 페이지 버퍼(PBx)는 일 단이 출력 노드(NO)와 연결되고 프리차아지 제어 신호(PBSLT)에 게이팅되어, 비트 라인(BLx)을 출력 노드(NO)에 대응되는 전압으로 프리차아지하는 제 2 NMOS 트랜지스터(NT2)를 구비한다.
그리고, 도 3의 페이지 버퍼(PBx)는 독출된 테스트 데이터 및 예상 데이터의 대응되는 비트 값의 일치 여부에 따라, 즉 대응되는 메모리 셀의 결함 여부에 따라 논리 상태를 달리하는 테스트 결과 신호(RTET)를 출력하는 테스트부(TET)를 더 구비한다.
테스트부(TET)에 대하여 더 구체적으로 설명한다.
테스트부(TET)는 PMOS 트랜지스터(PT1)의 일 단과 연결되고 PMOS 트랜지스터(PT1)의 턴-온에 응답하여 턴-온되는 제 5 NMOS 트랜지스터(NT5), 및 각각 제 5 NMOS 트랜지스터(NT5)의 일 단과 연결되어 센싱 시에 오프-셀에 대한 전류 패스(i1) 및 온-셀에 대한 전류 패스(i2)를 형성하는 제 3 NMOS 트랜지스터(NT3) 및 제 4 NMOS 트랜지스터(NT4)를 구비한다. 이때, 온-셀은 비트값이 "1"인 셀을 의미 하고, 오프-셀은 비트 값이 "0"인 셀을 의미한다.
제 3 NMOS 트랜지스터(NT3) 및 제 4 NMOS 트랜지스터(NT4)는 각각, 제 1 신호(DIi) 및 제 2 신호(DIj)에 응답하여 턴-온된다. 제 1 신호(DIi)및 제 2 신호(DIj)에 대한 더 자세한 설명은 후술된다.
계속해서 도 3을 참조하면, 테스트부(TET)는 또한, 제 3 NMOS 트랜지스터(NT3) 및 제 4 NMOS 트랜지스터(NT4)와 연결되고, 오프-셀에 대한 전류 패스(i1) 및 온-셀에 대한 전류 패스(i2)에 따라 제 1 노드(NA) 및 제 2 노드(NB)의 논리 레벨을 달리하는 래치(LAT)를 더 구비한다. 그리고, 래치(LAT)의 제 1 노드(NA) 및 출력 노드(NO) 사이에 연결되어, 래치(LAT)의 제 1 노드(NA)의 전압에 대응되는 논리 레벨을 반전시키는 인버터(INV)가 더 구비될 수 있다. 따라서, 출력 노드(NO)는 제 1 노드(NA)의 전압에 대응되는 논리 레벨과 다른 논리 레벨의 테스트 결과 신호(RTET)를 출력한다.
도 4는 도 1의 플래시 메모리 장치의 테스트 방법을 나타내는 순서도이다.
도 1 내지 도 4를 참조하면, 플래시 메모리 장치(100)의 테스트 방법(400)은, 먼저, 메모리 셀 어레이(110)에 테스트 데이터(TDTA)를 프로그램한다(S410). 그리고, 테스트를 수행하기 위해, 페이지 버퍼(PBx)가 초기화된다(S420).
구체적으로, 출력 노드(NO)의 전압에 대응되는 논리 레벨, 즉 테스트 결과 신호(RTET)의 논리 레벨이 초기화된다(S420). 이때, 테스트 결과 신호(RTET)가 논리 하이("H")로 초기화될 수 있다. 테스트 결과 신호(RTET)를 논리 하이("H")로 초기화하기 위해, 래치 제어 신호(LOAD)는 논리 로우("L")로 PMOS 트랜지스터(PT1)에 인가되고, 제 1 신호(DIi)는 논리 하이("H")로 제 3 NMOS 트랜지스터에 인가된다.
따라서, 제 1 노드(NA)로부터 접지 전압(VSS)으로의 전류(i1)가 방출되고, 제 1 노드(NA)의 전압은 논리 로우("L")에 대응되는 전압 레벨로 된다. 전술한 바와 같이, 출력 노드(NO)는 제 1 노드(NA)의 전압에 대응되는 논리 레벨과 다른 논리 레벨의 전압을 가지므로, 출력 노드(NO)는 논리 하이("H")에 대응되는 전압 레벨로 된다. 그 결과, 테스트 결과 신호(RTET)를 논리 하이("H")로 초기화된다.
다음으로, 첫 번째 페이지(Page0)에 테스트 동작이 수행된다. 먼저, 첫 번째 페이지(Page0)의 비트 라인(BLx)이 디벨롭된다(S430). 이때, 논리 하이("H")의 프리차아지 제어 신호(PBSLT) 및 셧 오프 제어 신호(BLSHF)가, 각각 제 1 NMOS 트랜지스터(NT1) 및 제 2 NMOS 트랜지스터(NT2)에 인가된다. 따라서, 제 1 NMOS 트랜지스터(NT1) 및 제 2 NMOS 트랜지스터(NT2)가 턴-온되어, 비트 라인(BLx)은 출력 노드(NO)의 전압에 대응되는 전압으로 프리차아지 된다.
본 발명의 실시예에 따른 플래시 메모리 장치 및 이의 테스트 방법은, 비트라인의 디벨롭(S440)과 동시에 예상 데이터(EDTA)의 비트 값에 따라, 테스트부(TET)가 설정된다(S450).
예를 들어, 예상 데이터(EDTA)의 비트 값이 "0"인 경우, 제 2 신호(DIj)가 논리 하이("H")로 설정될 수 있다. 반면, 예상 데이터(EDTA)의 비트 값이 "1"인 경우, 제 2 신호(DIj)는 논리 로우("L")로 설정될 수 있다. 이때, 래치 제어 신호(LOAD) 및 제 1 신호(DIi)는, 각각 논리 로우("L")로 설정될 수 있다.
따라서, 예상 데이터(EDTA)의 비트 값이 "0"인 경우, 제 4 NMOS 트랜지스 터(NT4)가 턴-온되어 제 2 노드(NB)로부터 접지 전압(VSS)으로의 전류(i2)가 방출된다. 즉, 제 2 노드(NB)의 전압은 논리 로우("L")에 대응되는 전압 레벨로 된다. 그 결과, 출력 노드(NO)로 논리 로우("L")에 대응되는 레벨의 전압이 인가된다.
반면, 예상 데이터(EDTA)의 비트 값이 "1"인 경우, 제 4 NMOS 트랜지스터(NT4)가 오프되어 제 2 노드(NB)의 전압은 논리 하이("H")에 대응되는 전압 레벨로 유지된다. 그 결과, 출력 노드(NO)로 논리 로우("L")에 대응되는 레벨의 전압이 인가된다.
다만, S450 단계에서는 출력 노드(NO)의 전압 레벨에 대응되는 논리를 갖는 테스트 결과 신호(RTET)가 페이지 버퍼(PBx)의 외부로 출력되지 아니한다. 전술한 바와 같이, 본 발명의 실시예에 따른 플래시 메모리 장치 및 이의 테스트 방법은 메모리 셀 어레이의 모든 페이지(PAGE0, .., PAGEn, PAGEn+2)에 대한 테스트를 수행한 후, 비로소 테스트 결과 신호(RTET)를 테스트 장치(미도시)에 전송하기 때문이다.
다시 도 1 내지 도 4를 참조하면, 테스트부(TET)에 대한 설정이 완료된 후, 비트 라인(BLx)이 센싱 된다(S460).
독출된 테스트 데이터(TDTA)가 "0"인 경우, 센싱 노드(SO)에 논리 하이("H")에 대응되는 전압이 인가될 수 있다. 따라서, 제 5 NMOS 트랜지스터(NT5)는 턴-온되어, 래치(LAT)의 각 노드(NA, NB)의 전압 레벨이 변화될 수 있다.
반면, 독출된 테스트 데이터(TDTA)가 "1"인 경우, 센싱 노드(SO)에 논리 로우("L")에 대응되는 전압이 인가될 수 있다. 따라서, 제 5 NMOS 트랜지스터(NT5)는 턴-온되지 못한다. 즉, 독출된 테스트 데이터(TDTA)가 "1"인 경우, 래치(LAT)의 각 노드(NA, NB)의 전압 레벨은 변화되지 아니한다.
이때, 본 발명의 실시예에 따른 플래시 메모리 장치의 테스트 방법은 센싱 동작 시, 테스트부(TET)가 재설정될 수 있다(S460). 예를 들어, 예상 데이터(EDTA)의 비트 값이 "0"인 경우, 제 1 신호(DIi)가 논리 하이("H")로 설정될 수 있다. 반면, 예상 데이터(EDTA)의 비트 값이 "1"인 경우, 제 2 신호(DIj)는 논리 하이("H")로 설정될 수 있다.
따라서, 예상 데이터(EDTA) 및 독출된 테스트 데이터(TDTA)의 비트 값이 모두 "0"인 경우, 출력 노드(NO)는 논리 하이("H")에 대응되는 레벨의 전압을 갖는다(S470). S460 단계에서, 독출된 테스트 데이터(TDTA)가 "0"인 경우 제 5 NMOS 트랜지스터(NT5)는 턴-온되고 논리 하이("H")의 제 1 신호(DIi)에 응답하여 제 3 NMOS 트랜지스터(NT5)가 턴-온되기 때문이다. 즉, 제 1 노드(NA)로부터 접지 전압(VSS)으로 전류 i1이 방출되어, 제 1 노드(NA)의 전압이 논리 로우("L")에 대응되는 전압으로 되기 때문이다.
또한, 예상 데이터(EDTA) 및 독출된 테스트 데이터(TDTA)의 비트 값이 모두 "1"인 경우도, 출력 노드(NO)는 논리 하이("H")에 대응되는 레벨의 전압을 갖는다. S460 단계에서, 독출된 테스트 데이터(TDTA)가 "1"인 경우 제 5 NMOS 트랜지스터(NT5)는 턴-온되지 아니하기 때문이다. 즉, S460 단계에서, 예상 데이터(EDTA)의 비트 값이 "1"인 경우, 제 4 NMOS 트랜지스터(NT4)가 턴-온되지 아니한 결과, 논리 하이("H")에 대응되는 전압을 갖는 제 2 노드(NB)의 전압이 유지되기 때문이다.
이렇듯, 본 발명의 실시예에 따른 플래시 메모리 장치 및 이의 테스트 방법에 의하면, 예상 데이터(EDTA) 및 테스트 데이터(TDTA)가 동일할 경우, 즉 테스트 데이터가 독출된 셀이 결함 셀이 아닌 경우, 출력 노드(NO)는 논리 하이("H")에 대응되는 레벨의 전압을 갖는다(S470). 반면, 예상 데이터(EDTA)와 테스트 데이터(TDTA)가 다른 경우, 즉 테스트 데이터가 독출된 셀이 결함 셀인 경우, 출력 노드(NO)는 논리 로우("L")에 대응되는 레벨의 전압을 갖는다(S470).
예를 들어, 예상 데이터(EDTA)의 비트 값이 "0"인 반면, 독출된 테스트 데이터(TDTA)의 비트 값이 "1"이라고 하자. S450 단계에서, 예상 데이터(EDTA)의 비트 값이 "0"인 경우, 출력 노드(NO)가 논리 로우("L")에 대응되는 전압으로 설정된다. 그런데, S460 단계에서, 독출된 테스트 데이터(TDTA)의 비트 값이 "1"인 경우, 제 5 NMOS 트랜지스터(NT5)는 턴-온 되지 못한다. 즉, 출력 노드(NO)의 전압이 논리 로우("L")에 대응되는 전압 레벨로 유지된다.
예상 데이터(EDTA)의 비트 값이 "1"인 반면, 독출된 테스트 데이터(TDTA)의 비트 값이 "0"인 경우도 마찬가지이다. S450 단계에서, 예상 데이터(EDTA)의 비트 값이 "1"인 경우, 출력 노드(NO)가 논리 하이("H")에 대응되는 전압으로 설정된다. 그런데, S460 단계에서, 독출된 테스트 데이터(TDTA)의 비트 값이 "0"인 경우, 제 5 NMOS 트랜지스터(NT5)는 턴-온된다. 또한, S460 단계에서, 예상 데이터(EDTA)의 비트 값이 "1"이므로 제 4 NMOS 트랜지스터(NT5)가 턴-온된다. 따라서, 제 2 노드(NB) 및 출력 노드(NO)의 전압이 논리 로우("L")에 대응되는 전압 레벨로 된다.
계속해서 도 1 내지 도 4를 참조하면, 본 발명의 실시예에 따른 플래시 메모 리 장치 및 이의 테스트 방법은, 첫 번째 페이지(PAGE0)에 대하여 상기와 같은 테스트 동작을 수행한 후, 두 번째 페이지(PAGE1)에 대한 테스트 동작을 수행할 수 있다(S480의 "N", S482). 이때, 첫 번째 페이지(PAGE0)에 대하여 테스트한 결과, 모든 칼럼에서 결함 셀이 검출되지 아니한 경우, S410의 프로그램 단계 및 S420의 초기화 동작이 생략되는 것을 제외하고는, 두 번째 페이지(PAGE1)에 대한 테스트 동작은 전술된 첫 번째 페이지(PAGE0)에 대한 테스트 동작과 동일하다. 마찬가지로, 두 번째 페이지(PAGE1)에 대하여 테스트한 결과, 모든 칼럼에서 결함 셀이 검출되지 아니한 경우, 다음 페이지에 대한 동일한 테스트 동작이 수행된다.
그런데, 도 2의 칼럼 CL2에 대한 테스트 동작을 수행하는 페이지 버퍼 PB2는, 페이지 PAGEn에 대하여 테스트한 결과, 결함 셀이 존재하므로 출력 노드(NO)의 전압이 논리 로우("L")에 대응된다.
이때, 페이지 버퍼 PB2가 다음 페이지 PAGEn+2에 대하여 테스트를 수행하더라도, 출력 노드(NO)의 전압은 논리 로우("L")로 유지된다. 도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치 및 이의 테스트 방법은, 출력 노드(NO)가 논리 로우("L")에 대응되는 전압(예를 들어, "0V")을 갖게 되면, 다음 페이지에 대한 테스트 동작 시 센싱 노드(SO)가 "0V"를 갖게 되어, 제 5 NMOS 트랜지스터(NT5)는 턴-온되지 못한다. 따라서, 출력 노드(NO)의 전압 레벨은 변화되지 아니한다.
즉, 본 발명의 실시예에 따른 플래시 메모리 장치 및 이의 테스트 방법은, 임의의 칼럼에 결함 셀이 존재하는 경우, 그 칼럼에 대응되는 페이지 버퍼의 출력 노드(NO)의 전압은 항상 논리 로우("L")에 대응되는 전압 레벨을 갖게 된다.
다시 도 3 및 도 4를 참조하면, 모든 페이지에 대한 테스트가 완료되면(S480의 "Y"), 대응되는 칼럼의 테스트 결과 신호를 출력한다(S490). 즉, 모든 페이지에 대한 테스트가 완료된 후, 도 2의 각 페이지 버퍼들(PB1, PB2, ...)은 대응되는 칼럼이 패스인 경우 논리 하이("H")의 테스트 결과 신호(RTET)를 출력하고, 대응되는 칼럼이 페일인 경우 논리 로우("L")의 테스트 결과 신호(RTET)를 출력한다.
이렇듯, 본 발명의 실시예에 따른 플래시 메모리 장치 및 이의 테스트 방법은, 각 칼럼에 대한 패스/페일 정보를 페이지 버퍼에 누적시킬 수 있다. 그러므로, 본 발명의 실시예에 따른 플래시 메모리 장치 및 이의 테스트 방법은, 별도의 저장 공간이 없이도 모든 페이지에 대한 테스트를 수행한 후에 테스트 결과 신호를 테스트 장치에 전달할 수 있어, 추가적인 설계 및 공정의 변경 없이 테스트에 소요되는 시간을 줄일 수 있다.
각 단계에서 언급되지 아니한 신호 또는 트랜지스터는 비활성화된다. 예를 들어, 테스트부(TET)의 설정 동작(S450)에서 언급되지 아니한 제 1 신호(DIi)는 논리 로우("L")로 인가되고, 제 3 NMOS 트랜지스터(NT3)는 비활성화된다.
더 자세한 사항은 도 4의 각 단계에 따른 도 3의 각 신호 및 노드들의 논리 레벨에 대한 도 5에 도시된다. 도 5에서 "Don't care"는 해당 신호 또는 노드의 논리 레벨이 어떤 값을 갖든 무관한 것을 나타내고, "Previous"는 해당 신호 또는 노드의 논리 레벨이 현재의 단계 이전에 수행된 단계에서의 신호 또는 노드의 논리 레벨과 같음을 나타낸다. 예를 들어, S450에서의 "NA"는 "EDTA"가 "1"일 때, S430 에서의 "NA"의 논리 레벨과 같음을 나타낸다. 그리고 화살표는 해당 신호 또는 노드의 논리 레벨이 화살표의 오른쪽에 표시된 조건 하에서, 화살표 왼쪽에 표시된 논리 레벨을 가짐을 나타낸다. 예를 들어, S450에서의 "NA"는 "EDTA"가 "0"인 조건에서, 논리 하이("H")임을 나타낸다.
도 6는 본 발명의 다른 실시예에 따른 테스트 방법을 나타내는 순서도이다.
도 6을 참조하면, 도 6의 테스트 방법(600)은 도 4의 테스트 방법(400)과 달리, 비트라인의 디벨롭(S640)이 수행된 후, 테스트부(TET)가 설정될 수 있다(S650). 이 경우, 테스트부(TET)의 설정이 완료될 때까지, 도 3의 프리차아지 제어 신호(PBSLT) 및 셧 오프 제어 신호(BLSHF)는 논리 하이("H")로 유지될 수 있다.
도 7은 도 2의 각 페이지 버퍼의 구조의 제 2 실시예를 나타내는 회로도이다.
도 7을 참조하면, 도 7의 페이지 버퍼(PBx)는 출력 노드(NO)에 연결되는 스위치(SW)를 구비한다. 스위치(SW)는 모든 페이지에 대한 테스트가 완료되는 때에 인가되는 스위칭 신호(SCON)에 응답하여, 출력 노드(NO)의 전압 레벨에 대응되는 테스트 결과 신호(RTET)를 출력할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1의 플래시 메모리 장치의 임의의 칼럼에 결함 셀이 존재하는 경우를 나타내는 도면이다.
도 3은 도 2의 각 페이지 버퍼의 구조의 제 1 실시예를 나타내는 회로도이다.
도 4는 도 1의 플래시 메모리 장치의 테스트 방법을 나타내는 순서도이다.
도 5는 도 4의 각 단계에 따른 도 3의 각 신호 및 노드들의 논리 레벨을 나타내는 도면이다.
도 6는 본 발명의 다른 실시예에 따른 테스트 방법을 나타내는 순서도이다.
도 7은 도 2의 각 페이지 버퍼의 구조의 제 2 실시예를 나타내는 회로도이다.

Claims (10)

  1. 테스트 모드에서, 메모리 셀 어레이의 제 1 페이지에 프로그램된 테스트 데이터를 독출하고, 상기 테스트 데이터에 대응되는 예상 데이터와 비교하여, 각각 대응되는 칼럼에 대한 테스트 결과 신호를 출력하는 페이지 버퍼들을 구비하는 입출력 버퍼부; 및
    상기 테스트 모드에서, 상기 입출력 버퍼부의 동작을 제어하는 제어부를 구비하는 플래시 메모리 장치에 있어서,
    상기 페이지 버퍼들은 각각,
    상기 칼럼의 패스(pass) 또는 페일(fail) 여부에 따른 테스트 결과 신호를 출력하는 출력 노드;
    상기 메모리 셀 어레이의 비트 라인들 중 대응되는 비트 라인과 상기 출력 노드 사이에 위치하고, 프리차아지 제어 신호에 응답하여 상기 테스트 모드에서 상기 비트 라인을 상기 출력 노드의 전압 레벨에 대응되는 전압으로 프리차아지하는 프리차아지 트랜지스터;
    상기 비트 라인과 연결되고, 프리차아지된 비트 라인으로부터 독출되는 테스트 데이터의 비트 값에 대응되는 전압 레벨이 인가되는 센싱 노드; 및
    상기 센싱 노드의 전압 레벨에 응답하여 활성화를 달리하고, 상기 독출된 테스트 데이터 및 상기 예상 데이터의 일치 여부에 따라 다른 레벨의 전압을 상기 출력 노드로 인가하는 래치부를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 칼럼이 페일인 경우,
    상기 출력 노드는,
    논리 로우에 대응되는 전압 레벨을 갖고,
    상기 비트 라인은,
    상기 제 1 페이지에 대한 테스트 후에 테스트되는 제 2 페이지의 테스트 시, 상기 비트 라인이 프리차아지되지 아니하며,
    상기 래치부는,
    비활성화되는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 2 항에 있어서, 상기 테스트 결과 신호는,
    상기 제 1 페이지 이후에 테스트 되는 모든 페이지에 대하여, 동일한 논리 레벨을 갖는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 1 항에 있어서, 상기 래치부는,
    상기 출력 노드의 전압 레벨과 반전되는 전압 레벨을 갖는 제 1 노드;
    상기 제 1 노드의 전압 레벨과 반전되는 전압 레벨을 갖는 제 2 노드;
    상기 제 1 노드 및 접지 전압 사이에 연결되고, 제 1 신호에 응답하여 게이팅되어 제 1 전류 패스를 생성하는 제 1 트랜지스터; 및
    상기 제 2 노드 및 상기 접지 전압 사이에 연결되고, 제 2 신호에 응답하여 게이팅되어 제 2 전류 패스를 생성하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 노드는 상기 제 1 전류 패스의 생성에 의해 논리 로우에 대응되는 전압을 갖고,
    상기 제 2 노드는 상기 제 2 전류 패스의 생성에 의해 논리 로우에 대응되는 전압을 갖는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제 4 항에 있어서,
    상기 프리차아지된 비트 라인이 디벨롭되는 동안,
    상기 제어부는,
    상기 센싱 노드를 상기 래치부를 활성화하는 제 1 논리에 대응되는 전압으로 설정하고,
    상기 예상 데이터의 비트 값에 따라 상기 제 1 전류 패스 및 상기 제 2 전류 패스 중 하나의 생성 여부를 달리하도록 상기 제 1 신호 및 상기 제 2 신호의 논리 레벨을 설정하는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 6 항에 있어서, 상기 페이지 버퍼들은 각각,
    상기 제어부로부터 전송되는 제 3 신호에 응답하여 상기 센싱 노드에 상기 제 1 논리에 대응되는 전압을 인가하는 로드 트랜지스터를 더 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제 6 항에 있어서,
    상기 디벨롭된 비트 라인이 센싱되는 동안,
    상기 제어부는,
    상기 예상 데이터의 비트 값에 따라 상기 제 1 전류 패스 또는 상기 제 2 전류 패스가 생성되도록 상기 제 1 신호 및 상기 제 2 신호의 논리 레벨을 설정하는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제 1 항에 있어서, 상기 페이지 버퍼들은 각각,
    상기 출력 노드와 연결되고, 상기 메모리 셀 어레이의 모든 페이지에 대한 테스트가 완료되는 때에 상기 제어부로부터 전달되는 스위칭 신호에 응답하여, 상기 출력 노드의 전압 레벨에 대응되는 논리 레벨을 갖는 상기 테스트 신호를 외부로 출력하는 스위치를 더 구비하는 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 1 항의 플래시 메모리 장치의 테스트 방법에 있어서,
    상기 테스트 데이터를 상기 메모리 셀 어레이에 프로그램하는 단계;
    상기 비트 라인을 상기 출력 노드의 전압 레벨에 대응되는 전압으로 프리차 아지하는 단계;
    프리차아지된 비트 라인을 디벨롭하는 단계;
    상기 비트 라인이 디벨롭되는 동안, 또는 상기 비트 라인이 디벨롭된 후에, 상기 예상 데이터에 따라, 상기 출력 노드와 연결되는 상기 래치부의 제 1 노드의 전압을 설정하는 단계;
    상기 비트 라인을 센싱하는 단계; 및
    상기 센싱 노드의 전압 레벨 및 상기 예상 데이터의 일치 여부에 따라 상기 래치부의 제 1 노드의 전압을 유지 또는 반전시키는 단계를 구비하는 것을 특징으로 하는 플래시 메모리 장치의 테스트 방법.
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