KR20100044559A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조 방법은, 식각대상층을 갖는 반도체 기판의 상기 식각대상층 상에 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 측면에 스페이서를 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 상기 스페이서를 식각마스크로 상기 식각대상층을 패터닝하는 단계; 및 상기 스페이서를 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 40nm 이하의 미세 패턴을 용이하게 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 콘택홀을 포함한 각종 패턴들은 포토리소그라피(Photolithography) 공정을 통해 형성된다. 주지된 바와 같이, 상기 포토리소그라피 공정은 감광막 패턴을 형성하는 공정과 상기 감광막 패턴을 식각마스크로 이용하여 피식각층을 식각하는 공정을 포함한다.
상기 감광막 패턴을 형성하는 공정은 피식각층 상에 감광막을 도포하는 공정과, 특정 노광 마스크를 이용하여 상기 감광막을 선택적으로 노광하는 공정 및 소정의 화학용액으로 노광되거나 또는 노광되지 않은 감광막 부분을 제거하는 현상 공정으로 구성된다.
한편, 반도체 소자의 집적도가 증가됨에 따라 패턴 크기의 축소가 수반되고 있는 실정에서, 미세 패턴을 형성하기 위한 포토리소그라피 공정 기술 개발도 활발하게 진행되고 있다.
현재, 미세 패턴 형성 공정은 짧은 파장의 광원을 적용한 노광장치를 이용하여 수행하고 있다. 예를 들면, 노광장치의 광원으로는 G-line(λ=435㎚) 또는 I-line(λ=365㎚)을 주로 사용하여 왔으며, 상기 광원들보다 더 짧은 파장을 갖는 KrF(λ=248㎚) 또는 ArF(λ=193㎚) 등도 사용되고 있으나, 상기 광원들은 분해능 한계로 인해 고집적 소자에서 요구되는 40nm 이하의 미세 패턴을 형성하기가 불가능하다.
또한, 상기 광원의 분해능 한계를 해결하기 위하여 전자빔(Electron beam)을 이용한 패터닝 공정의 사용이 대두되고 있으나, 전자빔을 이용한 노광 공정은 개발 성숙도 측면에서 뒤떨어져 40nm 이하의 선폭을 갖는 미세 패턴의 형성에 적용하기 어려우며, 장비에 소요되는 투자 비용이 매우 크므로, 실질적으로 그 적용에는 불가능하다.
이에 따라, 40nm 이하의 선폭을 갖는 반도체 소자의 미세 패턴을 용이하게 형성하기 위한 새로운 방법이 필요하게 되었다.
본 발명은 40nm 이하의 미세 패턴을 용이하게 형성할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자의 제조 방법은, 식각대상층을 갖는 반도체 기판의 상기 식각대상층 상에 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 측면 에 스페이서를 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 상기 스페이서를 식각마스크로 상기 식각대상층을 패터닝하는 단계; 및 상기 스페이서를 제거하는 단계를 포함한다.
상기 희생막 패턴은 질화막으로 형성한다.
상기 질화막 패턴은 200℃ ∼ 300℃의 온도에서 형성한다.
상기 질화막 패턴은 SiH4 및 N2O 가스를 이용한 플라즈마 방식으로 형성한다.
상기 SiH4 가스와 N2O 가스는 1 : 20 ∼ 1 : 40의 비율로 사용한다.
상기 SiH4 가스는 500sccm ∼700sccm으로 공급한다.
상기 N2O 가스는 14,000sccm ∼ 20,000sccm으로 공급한다.
상기 플라즈마 방식은 1,500W ∼ 2,000W의 바이어스 파워를 사용하여 수행한다.
상기 희생막 패턴을 형성하는 단계는, 상기 식각대상층 상에 희생막을 형성하는 단계; 상기 희생막 상에 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각마스크로 상기 희생막을 패터닝하는 단계; 및 상기 마스크패턴을 제거하는 단계;를 포함한다.
상기 마스크패턴은 PR(Photo Resist) 또는 비정질 카본막(Amorphous carbon)막으로 형성한다.
상기 비정질 카본막은 100℃ ∼ 600℃의 온도에서 플라즈마 방식으로 형성한 다.
상기 비정질 카본막은 300℃ ∼ 400℃의 온도에서 O2를 이용한 건식 식각 공정으로 제거한다.
상기 스페이서는 폴리실리콘을 포함하여 형성한다.
상기 스페이서는 400℃ ∼ 550℃의 온도에서 형성한다.
상기 질화막으로 이루어진 희생막 패턴은 인산을 이용한 습식 식각으로 제거한다.
본 발명은 식각 대상층 상에 질화막을 식각 대상층의 식각 마스크로 사용되는 스페이서를 형성하기 위해 패턴으로 형성하여 사용함에 따라 상기 스페이서를 식각 마스크로 상기 식각 대상층을 식각하여 반도체 기판에 안정적으로 40nm 이하의 패턴을 형성할 수 있다.
따라서, 전자빔과 같은 노광 장비의 신규투자 없이 기존 노광 장비를 활용하여 미세 패턴을 형성할 수 있음에 따라 반도체 소자의 제조 비용을 줄일 수 있으며, DRAM, 플레시, 논리 디바이스에 구분없이 미세 패턴이 필요한 어떠한 식각 대상막에도 적용하여 안정적으로 미세 패턴을 형성할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 소자의 제조 방법을 다양한 다른 형태로 구현할 수 있을 것이다.
본 발명에 따른 반도체 소자의 제조 방법은, 식각대상층을 갖는 반도체 기판의 상기 식각대상층 상에 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 측면에 스페이서를 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 상기 스페이서를 식각마스크로 상기 식각대상층을 패터닝하는 단계; 및 상기 스페이서를 제거하는 단계를 포함한다.
이하에서는, 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 상세히 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정별 단면도이다.
도 1a를 참조하면, 식각 대상층(110a)이 형성된 반도체 기판(100)의 식각 대상층(110a) 상에 희생막(120a)을 형성한다.
희생막(120a)은, 바람직하게, 저온 공정에서 안정적으로 형성 및 제거가 가능한 질화막으로 형성하며, 200℃ ∼ 300℃의 저온에서 SiH4 및 N2O 가스를 이용한 플라즈마 방식, 예를 들어, PECVD(Plasma Enhenced Chemical Vapor Deposition) 방식을 이용하여 형성한다. 상기 SiH4 가스와 N2O 가스는 1 : 20 ∼ 1 : 40의 비율로 상기 PECVD 공정에 사용되고, 바람직하게, 상기 SiH4 가스는 500sccm ∼700sccm으로 공급하며, 상기 N2O 가스는 14,000sccm ∼ 20,000sccm으로 공급한다. 상기 플라즈마 방식은 1,500W ∼ 2,000W의 바이어스 파워를 사용하여 수행한다.
아울러, 희생막(120a)은 저온의 형성 공정에서 안정적인 물성을 갖는 산화막을 이용하여 형성할 수 있다.
그런 다음, 희생막(120a) 상에 반사방지막(미도시) 및 마스크패턴(130)을 형성한다. 마스크패턴(130)은 식각 대상층(110a)의 식각 대상 부위와 수직적으로 대응하는 위치에 형성하며, 후속의 식각 대상층(110a)을 40nm 이하의 폭으로 패터닝하기 위한 식각 공정을 고려하여 40nm 이상의 폭으로 형성한다.
마스크패턴(130)은 감광막 패턴으로 사용되는 PR(Photo Resist)로 형성하거나 또는 비정질 카본막(Amorphous carbon)막으로 형성하며, 상기 비정질 카본막은 100℃ ∼ 600℃의 온도에서 기상 또는 액상을 전구체 물질을 이용하여 플라즈마 방식으로, 바람직하게, PECVD 방식으로 형성한다.
도 1b를 참조하면, 상기 희생막에 노광 공정을 수행한 후, 현상 공정으로 노광된 상기 희생막을 제거하여 식각 대상층(110a) 상에 희생막 패턴(120)을 형성한다. 이때, 희생막 패턴(120)은 40nm 이상의 폭으로 형성된 상기 마스크패턴에 의해 40nm 이상의 폭으로 형성되며, 바람직하게, 식각 대상층(110a)에 40nm의 패턴을 형성할 때, 후속 공정에서 희생막 패턴(120)의 측면에 형성되는 스페이서의 증착 균일도가 90%일 경우, 후속 공정에서 식각 대상층(110a)의 수행되는 식각 공정을 고려하여 약 45nm의 폭을 갖게 형성한다.
이어서, 상기 마스크패턴 및 상기 반사방지막을 제거하며, 상기 마스크패턴이 비정질 카본막으로 형성되는 경우, 상기 마스크 패턴은 300℃ ∼ 400℃의 저온에서 O2를 이용한 건식 식각 공정으로 제거한다.
도 1c를 참조하면, 희생막 패턴(120) 및 식각 대상층(110a) 상에 400℃ ∼ 550℃의 온도에서 도핑된(Doped) 폴리실리콘을 포함하는 스페이서막을 형성한다.
그런 다음, 상기 스페이서막에 에치백 공정을 수행하여, 희생막 패턴(120)의 측면에 폴리실리콘을 포함하는 스페이서(140)를 형성한다.
도 1d를 참조하면, 반도체 기판(100)에 식각 공정을 수행하여 스페이서(140)의 내측에 배치된 상기 희생막 패턴을 제거한다.
상기 질화막으로 이루어진 희생막 패턴은 인산을 이용한 습식 식각으로 제거한다. 상기 질화막은 200℃ ∼ 300℃의 저온에서 형성되기 때문에 고온에서 형성된 질화막에 비하여 상대적으로 제거 속도가 빨라 습식 식각 시간을 줄일 수 있다.
도 1e를 참조하면, 스페이서(140)를 식각 마스크로 상기 식각 대상층에 패터닝 공정을 수행하여 반도체 기판(100) 상에 약 40nm의 폭을 갖는 패턴(110)을 형성한다.
아울러, 패턴(110)은 약 40nm 이상 또는 이하의 폭을 갖도록 형성할 수 있으며, 이는, 스페이서(140)의 두께 및 막질을 조절함과 아울러 저온에서 안정적이고 용이하게 증착 및 제거할 수 있는 희생막 물질을 선택하여 구현할 수 있다
도 1f를 참조하면, 상기 40nm의 폭을 갖는 패턴(110) 형성을 위한 상기 스페 이서를 제거하여 본 발명에 따른 반도체 소자의 제조를 완료한다.
이상에서와 같이, 본 발명은 식각 대상층 상에 저온 공정에서 안정적으로 형성 및 제거가 가능하며 열에 대한 변형이 없는 질화막을 식각 대상층의 식각 마스크로 사용되는 스페이서를 형성하기 위해 패턴으로 형성하여 사용함에 따라 상기 스페이서를 식각 마스크로 상기 식각 대상층을 식각하여 반도체 기판에 안정적으로 40nm 이하의 패턴을 형성할 수 있다.
따라서, 전자빔과 같은 노광 장비의 신규투자 없이 기존 노광 장비를 활용하여 미세 패턴을 형성할 수 있음에 따라 반도체 소자의 제조 비용을 줄일 수 있으며, DRAM, 플레시, 논리 디바이스에 구분없이 미세 패턴이 필요한 어떠한 식각 대상막에도 적용하여 안정적으로 미세 패턴을 형성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정별 단면도.
Claims (15)
- 식각대상층을 갖는 반도체 기판의 상기 식각대상층 상에 희생막 패턴을 형성하는 단계;상기 희생막 패턴의 측면에 스페이서를 형성하는 단계;상기 희생막 패턴을 제거하는 단계;상기 스페이서를 식각마스크로 상기 식각대상층을 패터닝하는 단계; 및상기 스페이서를 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 희생막 패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 질화막 패턴은 200℃ ∼ 300℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 질화막 패턴은 SiH4 및 N2O 가스를 이용한 플라즈마 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 SiH4 가스와 N2O 가스는 1 : 20 ∼ 1 : 40의 비율로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 SiH4 가스는 500sccm ∼700sccm으로 공급하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 N2O 가스는 14,000sccm ∼ 20,000sccm으로 공급하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 플라즈마 방식은 1,500W ∼ 2,000W의 바이어스 파워를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 희생막 패턴을 형성하는 단계는,상기 식각대상층 상에 희생막을 형성하는 단계;상기 희생막 상에 마스크패턴을 형성하는 단계;상기 마스크패턴을 식각마스크로 상기 희생막을 패터닝하는 단계; 및상기 마스크패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 마스크패턴은 PR(Photo Resist) 또는 비정질 카본막(Amorphous carbon)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 비정질 카본막은 100℃ ∼ 600℃의 온도에서 플라즈마 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 비정질 카본막은 300℃ ∼ 400℃의 온도에서 O2를 이용한 건식 식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서는 폴리실리콘을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13 항에 있어서,상기 스페이서는 400℃ ∼ 550℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 질화막으로 이루어진 희생막 패턴은 인산을 이용한 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |