KR20100043595A

KR20100043595A - 에칭 성능이 향상된 회로패턴 형성방법

Info

Publication number: KR20100043595A
Application number: KR1020080102686A
Authority: KR
Inventors: 김민성
Original assignee: 삼성전기주식회사
Priority date: 2008-10-20
Filing date: 2008-10-20
Publication date: 2010-04-29

Abstract

본 발명은 에칭 성능이 향상된 회로패턴 형성방법에 관한 것이고, 보다 상세하게는 인쇄회로기판에 전해도금법으로 회로패턴을 형성함에 있어서, 광택제의 성분비 및 전류밀도를 조절하는 것으로 에칭 성능이 향상된 회로패턴의 형성방법에 관한 것이다. 본 발명에 따른 회로패턴의 형성방법에 의하면, 광택제의 성분비와 전류밀도를 조절함으로써 시드층보다 큰 결정을 갖는 회로층을 형성하기 때문에, 시드층의 두께를 감소시키지 않고도 에디티브공법에 가까운 수준의 에칭 성능(factor)을 갖는 회로패턴을 형성할 수 있다.

광택제. 회로패턴, 에칭, 전류밀도

Description

에칭 성능이 향상된 회로패턴 형성방법{METHOD OF FORMING A CIRCUIT PATTERN OF SUBSTRATE WITH IMPROVED ETCHING FACTOR}

본 발명은 에칭 성능이 향상된 회로패턴 형성방법에 관한 것이고, 보다 상세하게는 인쇄회로기판에 전해도금법으로 회로패턴을 형성함에 있어서, 광택제의 성분비 및 전류밀도를 조절하는 것으로 에칭 성능이 향상된 회로패턴의 형성방법에 관한 것이다.

인쇄회로기판(Printed Circuit Board; PCB)은 페놀수지 절연판 또는 에폭시 수지 절연판 등 절연재에 형성된 배선 패턴을 통하여 실장된 부품들을 상호 전기적으로 연결하고 전원 등을 공급하는 동시에 부품들을 기계적으로 고정시켜주는 역할을 수행하는 것으로서, 인쇄회로기판에는 절연기판의 한쪽 면에만 배선을 형성한 단면 PCB, 양쪽 면에 배선을 형성한 양면 PCB 및 다층으로 배선한 MLB(다층 인쇄회로기판;Multi Layered Board)가 있다.

이러한 인쇄회로기판(PCB; Printed Circuit Board)에 배선패턴을 형성하는 방법으로는 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등이 이용되고 있다.

그러나, 반도체용 기판이 미세 회로화 되면서 더 이상 서브트렉티브 공법으로 미세 회로를 형성할 수 없게 되었다. 따라서, 미세회로를 구현하기 위하여 MSAP 공법을 사용하는 경향이 증가하고 있다.

도 1은 종래기술에 따라 MSAP 공법으로 배선패턴을 형성하는 공정을 공정순서대로 도시하는 도면이다.

먼저, 도 1a에 도시된 바와 같이, 배선패턴(9; 도 1e 참조)이 형성될 절연재(1)에 시드층(3)을 형성한다. 다음, 도 1b에 도시된 바와 같이, 배선패턴(9)이 형성될 부분을 제외한 부분에 도금 레지스트층(5)을 형성한다. 다음, 도 1c에 도시된 바와 같이, 전기도금을 수행하여 배선패턴(9)의 전기 도금층(7)을 형성한다. 이후, 도 1d에 도시된 바와 같이, 레지스트층(5)을 제거하고, 도 1e에 도시된 바와 같이, 플레쉬(Flesh) 에칭, 퀵 에칭(Quick etching) 등을 통해 노출된 시드층(3)을 제거함으로써 배선패턴(9)을 완성하게 된다.

그러나, 플레쉬(Flesh) 에칭, 퀵 에칭(Quick etching) 등의 에칭법으로 시드층(3)의 노출부를 제거하면, 시드층(3) 뿐만 아니라 전기 도금층(7)을 형성하는 금속 역시 에칭되어 배선패턴(9)의 측면이 심하게 테이퍼지게 되거나, 배선 폭이 작아지게 된다. 이에 따라, 배선패턴(9)의 단락 현상이 일어나거나, 배선패턴의 신호전달 특성이 약화되는 문제점이 있었다.

이러한 문제점을 극복하기 위해서는 에칭량을 줄이기 위해 시드층(3)의 두께를 더욱 얇게 형성하여야 하는데 시드층의 두께를 일정하게 얇게 형성하기 위해서 는 많은 비용이 소요되는 문제점이 있었다.

본 발명은 상술한 바와 같은 종래기술의 문제점을 극복하기 위해 창출된 것으로서, 시드층의 두께를 얇게 형성하지 않더라도 시드층의 제거시 회로패턴을 형성하는 전기 도금층이 에칭으로 손상되는 것을 억제할 수 있는 회로패턴의 형성방법을 제안한다.

본 발명에 따른 에칭 성능이 향상된 회로패턴의 형성방법, 기판에 형성된 금속 시드층 및 회로층으로 구성된 회로패턴을 형성하는 방법에 있어서, 상기 회로층은, 시드층이 형성된 기판을 광택제를 함유하는 도금액이 담긴 전해조에 넣고 전류를 인가하는 금속 전해도금방식으로 형성되되, 상기 도금액 중 상기 광택제의 성분비는 0.001 ㎖/ℓ내지 0.8 ㎖/ℓ인 것을 특징으로 한다.

본 발명의 바람직한 한 특징으로서, 상기 전류의 전류밀도는 4 ASD(ampere per square decimeter) 내지 16 ASD 인 것에 있다.

본 발명의 바람직한 다른 특징으로서, 상기 시드층을 형성하는 금속의 결정크기는 상기 회로층을 형성하는 금속의 결정조직보다 작은 것에 있다.

본 발명의 바람직한 또 다른 특징으로서, 상기 금속은 구리, 니켈, 금, 또는 은 중 어느 하나인 것에 있다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더 욱 명백해질 것이다.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

본 발명에 따른 회로패턴의 형성방법에 의하면, 광택제의 성분비와 전류밀도를 조절함으로써 시드층보다 큰 결정을 갖는 회로층을 형성하기 때문에, 시드층의 두께를 감소시키지 않고도 에디티브공법에 가까운 수준의 에칭 성능(factor)을 갖는 회로패턴을 형성할 수 있다.

이로써, 시드층이 얇은 고가의 CCL을 사용하지 않고 고밀도 미세회로를 형성할 수 있다.

또한, 본 발명의 실시를 위한 추가 공정이나 신규 설비가 필요없기 때문에 곧바로 기존 생산설비에 적용 가능하다는 장점이 있다.

이하, 본 발명에 따른 에칭 성능이 향상된 회로패턴을 형성하는 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 첨부된 도면의 전체에 걸쳐, 동일하거나 대응하는 구성요소는 동일한 도면부호로 지칭되며, 중복되는 설명은 생략한다.

도 2 내지 도 6은 본 발명의 바람직한 실시예에 따라 에칭 성능이 향상된 회로패턴을 형성하는 방법을 공정순서대로 도시하는 도면이다.

먼저, 도 2에 도시된 바와 같이, 회로패턴(90; 도 6 참조)을 형성할 대상물인 인쇄회로기판, 예를 들면, 에폭시계 절연수지로 구성되는 절연기판(10) 상부에 구리로 구성되는 시드층(30)을 형성한다. 본 실시예에서는 인쇄회로기판을 예로 들어 설명하지만 본 발명에 따른 회로패턴(90) 형성방법이 인쇄회로기판에만 적용되는 것으로 한정되는 것은 아니며, 반도체 기판 등에도 적용가능함을 미리 밝혀둔다. 또한, 본 명세서에서는 편의상 회로패턴(90)을 구성하는 부분을 시드층(30)과 전해도금공정에 의한 회로층(70)으로 구분하여 서술한다.

절연기판(10)에 시드층(30)을 형성하는 방식으로 예를 들면, 절연부재 상에 동박을 압착하고 두께방향로 일부를 에칭/제거하거나, 절연부재 상에 무전해 도금을 수행하여 시드층(30)을 형성하는 등의 방식이 공지되어 있으며, 시드층(30)을 형성하는 방식에 대해서는 상세하게 서술하지 않는다.

이때, 동박을 압착하는 방식으로 형성된 시드층은 동박이 전해도금으로 구성된 것이 많은데, 이러한 동박은 일반적으로 도금액에 포함되는 광택제의 성분비가 1 ㎖/ℓ이상이고, 전류밀도가 1.5 ASD 내지 2 ASD인 조건에서 전해 도금공정으로 형성되기 때문에 결정의 크기가 크지 않다. 무전해 도금 방식으로 형성된 시드층(30)은 시드층(30)을 형성하는 금속이 결정을 갖지 않는다(또는 결정이 매우 미세함). 이처럼 시드층을 형성하는 금속은 결정이 작아 에칭액에 의해 쉽게 애칭되는 특징이 있다.

다음, 도 3에 도시된 바와 같이, 시드층(30) 상부에 회로패턴(90)이 형성될 영역을 노출하는 개구부를 갖는 도금 레지스트층(50)을 형성한다.

시드층(30) 상부에 도금 레지스트층(50)를 형성하는 방법은 예를 들면, 시드층(30) 상부에 감광성 드라이필름을 적층하고 노광/현상하여 패터닝하는 방식이 사용될 수 있으며, 도금 레지스트층(50) 형성 방법 역시 공지의 기술에 의해 실시되므로 상세한 설명은 생략한다.

다음, 도 4에 도시된 바와 같이, 시드층(30)을 인입선으로 하여 시드층(30)의 노출된 부분을 전해도금 함으로써 회로패턴(90)의 대부분을 구성하는 회로층(70)을 형성한다. 회로층(70)을 형성하는 금속은 구리, 니켈, 금, 또는 은 중 어느 하나가 될 수 있으며, 본 실시예에서는 구리를 사용한다.

회로층(70)을 전해 도금하기 위해서 시드층(30) 및 도금 레지스트층(50)이 형성된 기판을 광택제가 함유된 도금액이 담긴 전해조에 넣고 시드층(30)을 인입선으로 하여 전류를 인가한다.

일반적으로 도금조에는, 금속 공급원을 제공하는 금속염, pH 조절제 및 계면활성제 또는 습윤제 이외에도, 도금공정의 성능을 향상시키기 위한 선택적인 화학적 화합물이 함유된 도금액이 담겨지게 된다. 이러한 화학적 화합물은 첨가제라고 불리우며, 광택제(brightener), 평탄화제(leveller), 경화제, 습윤제, 전성 개선제(malleability modifier), 연성개선제(ductility modifier), 침착 개선제(depositon modifier) 또는 억제제 (suppresser)등의 첨가제가 도금액에 함유될 수 있다. 첨가제는 도금의 광택성 (Brightness), 도금 금속의 물리적 성질, 특히 연성(ductility) 및 도금조의 마이크로-균일 전착성(micro-throwing power) 뿐 아니라 마크로-균일 전착성(macro-throwing power)을 향상시키기 위해 사용되는 보조적 성분이다.

이중 광택제는 도금의 광택성을 높이기 위해 도금조에 사용되는 물질로서, 일반식 HO₃ S-R¹¹ -SH, HO₃ S-R¹¹ -S-S-R¹¹ -SO₃ H 또는 HO₃ S-Ar-S-S-Ar-SO ₃ H(여기서, R¹¹ 은 C₁ -C₆ 알킬 또는 아릴 그룹이고, Ar 은 페닐 또는 나프틸이다)의 화합물이 될 수 있다. 알킬 및 아릴 그룹의 치환체는 예를 들어 알킬, 할로 및 알콕시일 수 있다. 광택제의 예로는 3-머캅토-프로필설폰산(소듐염), 2-머캅토-에탄설폰산 (소듐염) 및 비스설포프로필디설파이드(BSDS)가 있다.

이러한 광택제는 도금액에 포함되어 도금되는 금속의 결정조직의 크기에 영향을 미친다. 광택제의 성분비가 낮을수록 도금으로 형성된 금속의 결정조직이 커지게 됨을 실험적으로 확인할 수 있다.

금속의 결정조직을 커지게 하면 에칭에 대한 저항성이 강해지는데, 광택제의 성분비를 조절함으로써 도금 금속의 결정조직이 커지게 할 수 있고 따라서, 에칭에 대한 저항성을 향상시킬 수 있게 된다.

도금 금속이 에칭에 대한 저항성을 가지도록 큰 결정조직을 가지게 하기 위한 광택제의 성분비를 0.001 ㎖/ℓ내지 0.8 ㎖/ℓ로 조절하는 것이 바람직하다. 보다 바람직하게는 도금액에 대한 광택제의 성분비를 0.2 ㎖/ℓ내지 0.6 ㎖/ℓ로 조 절한다.

한편, 회로층(70)의 도금시 인가되는 전류의 전류밀도 역시 도금 금속의 결정 조직의 크기에 영향을 미치는데, 4 ASD(ampere per square decimeter) 내지 16 ASD로 전류밀도를 조절하는 것이 에칭에 대한 저항성이 높은 도금금속을 형성하는데 적합하다. 이는 통상적인 회로패턴 도금 공정에서 적용되는 전류밀도보다 높은 수치이며, 전류밀도가 커질수록 석출되는 금속결정이 크기가 커지기 때문이다. 보다 바람직하게는 8 ASD 내지 16 ASD의 전류밀도로 전류를 인가한다.

상술한 바와 같은, 광택제의 성분비 및 전류밀도에 의해 시드층(30) 상부에 형성되는 회로층(70)의 결정조직을 시드층(30)의 결정조직보다 크게 형성할 수 있다.

다음, 도 5에 도시된 바와 같이, 도금 레지스트층(50)을 박리한다.

다음, 도 6에 도시된 바와 같이, 플레쉬(Flesh) 에칭 또는 퀵(Quick) 에칭 방식으로 노출된 시드층(30)을 제거한다. 이때 도시된 바와 같이, 시드층(30)을 제거하는 에칭공정에서 회로층(70)의 손상이 거의 발생하지 않는다. 이는 시드층(30)과 회로층(70)의 결정 크기 차이 때문이며, 상술한 바와 같이, 회로층(70)을 이루는 금속의 결정이 시드층(30)을 이루는 금속의 결정보다 크기 때문에 에칭액에 대한 저항성이 크기 때문이다. 따라서, 시드층(30)을 제거하는 에칭공정에서 회로층(70)의 손상을 최소화 할 수 있는 것이다. 이는 시드층(30)을 아주 얇게 형성하지 않더라도 회로층(70)의 손상없이 시드층(30)만을 에칭/제거할 수 있다는 것을 의미한다.

상술한 것과 같은 회로패턴(90)의 형성방법에 의하면 시드층(30)의 두께를 감소시키지 않고 결정조직의 크기만 변화를 주어 에디티브공법(additive process)에 가까운 수준의 에칭 성능(factor)을 갖는 회로패턴(90)을 형성할 수 있다.

이로써, 시드층(30)이 얇은 고가의 CCL을 사용하지 않고 고밀도 미세회로를 형성할 수 있다. 또한 본 발명의 실시를 위한 추가 공정이나 신규 설비가 필요없기 때문에 곧바로 기존 생산설비에 적용 가능하다는 장점이 있다.

도 7은 일반적인 회로패턴 형성방법 즉, 도금액 중 광택제의 성분비가 2 ㎖/ℓ이고 1 ASD의 전류밀도로 형성한 구리패턴의 결정크기를 도시하는 도면이고, 도 8은 본 발명의 바람직한 실시예에 따라 도금액 중 광택제의 성분비가 0.4 ㎖/ℓ이고 8 ASD의 전류밀도로 형성한 구리패턴의 결정크기를 도시하는 도면이다.

도 8에 도시된 구리패턴의 결정을 관찰하면, 도 7에 도시된 구리패턴의 결정에 비해 결정크기가 크다는 점을 확인할 수 있다. 본 발명은 도 8에 도시된 바와 같이 결정크기가 큰 구리패턴을 형성함으로써 에칭에 대한 내성을 향상하고 시드층(30)의 에칭시 회로층이 받는 손상을 현저히 감소시킬 수 있다.

한편, 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.

도 7은 도금액 중 광택제의 성분비가 2 ㎖/ℓ이고 1 ASD의 전류밀도로 형성한 구리패턴의 결정크기를 도시하는 도면이다.

도 8은 본 발명의 바람직한 실시예에 따라 도금액 중 광택제의 성분비가 0.4 ㎖/ℓ이고 8 ASD의 전류밀도로 형성한 구리패턴의 결정크기를 도시하는 도면이다.

< 도면의 주요 부호에 대한 설명 >

10 절연기판 30 시드층

50 도금레지스트 70 회로층

90 회로패턴

Claims

기판에 형성된 금속 시드층 및 회로층으로 구성된 회로패턴을 형성하는 방법에 있어서,

상기 회로층은, 시드층이 형성된 기판을 광택제를 함유하는 도금액이 담긴 전해조에 넣고 전류를 인가하는 금속 전해도금방식으로 형성되되,

상기 도금액 중 상기 광택제의 성분비는 0.001 ㎖/ℓ내지 0.8 ㎖/ℓ인 것을 특징으로 하는 에칭 성능이 향상된 회로패턴의 형성방법.
제1항에 있어서,

상기 전류의 전류밀도는 4 ASD(ampere per square decimeter) 내지 16 ASD 인 것을 특징으로 하는 에칭 성능이 향상된 회로패턴의 형성방법.
제1항에 있어서,

상기 시드층을 형성하는 금속의 결정크기는 상기 회로층을 형성하는 금속의 결정조직보다 작은 것을 특징으로 하는 에칭 성능이 향상된 회로패턴의 형성방법.
제1항에 있어서,

상기 금속은 구리, 니켈, 금, 또는 은 중 어느 하나인 것을 특징으로 하는 에칭성능이 향상된 회로패턴의 형성방법.