KR20100042387A - 인쇄회로기판 및 그 제조방법 - Google Patents

Abstract

인쇄회로기판 및 그 제조방법이 개시된다. 변형이 예상되는 변형취약영역을 갖는 인쇄회로기판의 제조방법에 있어서, 변형취약영역 이외의 영역에 무전해도금으로 제1 전극을 형성하는 단계, 변형취약영역에 무전해도금으로 제2 전극을 형성하는 단계, 제1 전극을 이용한 제1 전해도금을 수행하여 제1 회로패턴을 형성하는 단계, 제1 회로패턴의 결정립 크기보다 작은 결정립 크기를 갖도록 제2 전극을 이용한 제2 전해도금을 수행하여 제2 회로패턴을 형성하는 단계를 포함하는 인쇄회로기판 제조방법은, 별도의 부재를 이용하지 않고도 인쇄회로기판의 변형을 방지할 수 있다.

인쇄회로기판, 휨, 결정립

Description

인쇄회로기판 및 그 제조방법{Printed circuit board and method of manufacturing the same}

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.

핸드폰 등 전자제품의 박형화 추세에 의하여 패키징 업체에서는 패키징 밀도를 높이고 패키지 두께를 낮추기 위해서 반도체 기판의 박판화를 요구하는 추세이며, 또한 환경문제에 의한 무연 솔더 사용으로 패키징 시 용융점 온도가 상승하게 되었다.

반도체 기판의 경우 서로 다른 기계적 물성을 가진 재료들이 적층되어 있는 구조를 가지며, 중간층을 기준으로 윗면과 아랫면의 도금 분포가 다르고 SR(solder resist)가 사용되는 경우 이 부분은 다른 이방성 구조를 띈다. 이 같은 이방성 적층 구조물의 경우 열 응력이나 습도에 따라 층간 상이한 열적 거동을 보이기 때문에 구조 상 취약한 부분에서 휨이나 뒤틀림 등의 변형이 발생하게 된다.

또한, 반도체 기판이 점차 박판화됨에 따라 기판 제조 시 발생하는 열 응력 및 흡습에 의하여 휨과 비틀림 등의 변형이 더욱 커지게 되었고, 패키징 시에도 리 플로우 온도조건이 상승함에 따라 기판에서 발생하는 휨 현상이 증가하여 패키징 작업 시 불량발생의 주요 원인이 된다.

이를 개선하기 위해서 종래에는 기판 제조 시 변형방지 자재를 삽입하는 방법이 이용되었으나 추가 비용이 발생하고, 기판의 두께도 두꺼워지는 문제가 있었다. 또한, 열팽창 계수가 다른 재질을 적층하여 휨을 방지할 수도 있으나, 이러한 방법은 국부적으로 휨이 발생하거나, 물결 형태의 반복적인 변형이 발생하는 경우에는 변형을 억제하기가 불가능하다는 문제가 있었다.

본 발명은 별도의 부재를 이용하지 않고 인쇄회로기판의 휨을 방지하는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

본 발명의 일 측면에 따르면, 변형이 예상되는 변형취약영역을 갖는 인쇄회로기판의 제조방법에 있어서, 변형취약영역 이외의 영역에 무전해도금으로 제1 전극을 형성하는 단계, 변형취약영역에 무전해도금으로 제2 전극을 형성하는 단계, 제1 전극을 이용한 제1 전해도금을 수행하여 제1 회로패턴을 형성하는 단계, 제1 회로패턴의 결정립 크기보다 작은 결정립 크기를 갖도록 제2 전극을 이용한 제2 전해도금을 수행하여 제2 회로패턴을 형성하는 단계를 포함하는 인쇄회로기판 제조방법이 제공된다.

이 때, 제2 전해도금의 전류밀도는 제1 전해도금의 전류밀도보다 작은 것을 특징으로 할 수 있다.

또한, 제2 전극의 저항은 제1 전극의 저항보다 큰 것을 특징으로 할 수 있다.

또한, 제1 및 제2 전극을 형성하는 단계는, 기판에 제1 및 제2 회로패턴에 상응하는 개구부가 형성된 도금마스크를 적층하는 단계, 제1 및 제2 회로패턴에 상응하는 상기 제1 및 제2 전극이 형성되도록 상기 도금마스크에 도금액을 선택적으로 도포하는 단계, 도금마스크를 제거하는 단계를 포함할 수 있다.

또한, 제1 및 제2 회로패턴을 형성하는 단계에서, 제1 및 제2 전해도금은 도금첨가제를 포함하는 전해질 용액에서 이루어지며, 제1 전해도금의 도금첨가제 농도와 제2 전해도금의 도금첨가제 농도가 상이한 것을 특징으로 할 수 있다.

한편, 본 발명의 다른 측면에 따르면, 변형이 예상되는 변형취약영역을 갖는 인쇄회로기판에 있어서, 변형취약영역 이외의 영역에 형성되는 제1 회로패턴, 변형취약영역에 형성되며 제1 회로패턴의 결정립 크기보다 작은 결정립 크기를 가지는 제2 회로패턴을 포함하는 인쇄회로기판이 제공된다.

인쇄회로기판의 변형취약영역에 위치한 회로패턴의 결정립 크기를 작게 형성함으로써, 별도의 부재를 이용하지 않고도 인쇄회로기판의 변형을 방지할 수 있다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 본 발명에 따른 인쇄회로기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 순서도이고, 도 2 내지 도 5는 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법의 각 단계를 나타낸 사시도이다.

도 2 내지 도 5를 참조하면, 기판(10), 제1 회로패턴(20), 제1 전극(25), 제2 회로패턴(30), 제2 전극(35)이 도시되어 있다.

본 발명의 일 실시예에 따른 인쇄회로기판 제조방법은, 변형이 예상되는 변형취약영역(A)을 갖는 인쇄회로기판의 제조방법에 있어서, 변형취약영역 이외의 영역에 무전해도금으로 제1 전극(25)을 형성하는 단계, 변형취약영역(A)에 무전해도금으로 제2 전극(35)을 형성하는 단계, 제1 전극(25)을 이용한 제1 전해도금을 수행하여 제1 회로패턴(20)을 형성하는 단계, 제1 회로패턴(20)의 결정립 크기보다 작은 결정립 크기를 갖도록 상기 제2 전극(35)을 이용한 제2 전해도금을 수행하여 제2 회로패턴(30)을 형성하는 단계를 포함하여, 별도의 부재를 이용하지 않고도 인쇄회로기판의 변형을 방지하는 인쇄회로기판을 제조할 수 있다.

인쇄회로기판에서 변형은 기판의 재질, 회로의 형상, 솔더, 칩의 위치 등 다양한 요소에 의해 발생한다. 이 때, 이러한 복합적 요인을 분석하여 CAE(computer aided engineering)를 통한 구조해석 시뮬레이션을 수행하면, 변형이 쉽게 발생하는 영역을 예상할 수 있다.

본 실시예에서는 인쇄회로기판의 변형에 대하여 사전에 예상하여, 다른 부분에 비해 변형이 쉽게 발생할 것으로 예상되는 변형취약영역(A)과 그 외의 영역을 구분한 후에 인쇄회로기판을 제조한다.

변형취약영역(A)과 그 외 영역을 나누면, 변형취약영역 이외의 영역에 무전해도금으로 제1 전극(25)을 형성하고(S110), 변형취약영역(A)에 무전해도금으로 제2 전극(35)을 형성한다(S120). 도 2 내지 도 3을 참조하면, 본 실시예에서는 다른 부분에 비해 변형이 쉽게 발생할 것으로 예상되는 변형취약영역(A)과 그 외의 영역을 구분하여, 도금공정에서 다른 강성을 가지는 회로패턴을 형성한다. 이를 위해, 변형취약영역(A)의 회로패턴 형성에 이용되는 제2 전극(35)과 이외의 영역의 회로패턴 형성에 이용되는 제1 전극(25)을 나누어 무전해도금으로 형성한다. 한편, 본 실시예에서는 제1 전극(25)을 형성한 후 제2 전극(35)을 순차적으로 형성하는 방법을 제시하였으나, 동시에 형성하거나 제2 전극(35) 형성 후에 제1 전극(25)을 형성하는 것도 가능하다.

이 때, 제2 전극(35)의 저항은 제1 전극(25)의 저항보다 큰 것을 특징으로 할 수 있다. 후술할 홀패치(Hall-Petch)관계식에 의하면 도금으로 형성된 회로패턴의 결정립이 작을수록 회로패턴의 강성이 증가한다. 그리고, 전해도금에서 결정립의 크기는 전극에 흐르는 전류밀도가 낮을수록 작아진다. 따라서, 전해도금에서 이용되는 전극의 저항을 높여서 전극에 흐르는 전류밀도를 낮추면 회로패턴을 강성을 높일 수 있다.

본 실시예의 제2 전극(35)은 변형취약영역(A)에 형성되는 제2 회로패턴(30) 의 전해도금 시에 전극으로 사용된다. 이 때, 제2 전극(35)이 제1 전극(25)에 비해 높은 저항을 가지면, 동일한 전압을 걸어주더라도 제2 전극(35)에는 흐르는 전류밀도는 제1 전극(25)의 전류밀도보다 낮게 된다. 따라서, 제2 전극(35)에 의해 형성된 제2 회로패턴(30)은 제1 회로패턴(20)보다 높은 강성을 가질 수 있다.

한편, 무전해도금으로 제1 및 제2 전극(25, 35)을 형성하는 방법은, 기판(10)에 제1 및 제2 회로패턴(20, 30)에 상응하는 개구부(27, 37)가 형성된 도금마스크(40)를 적층하는 단계, 제1 및 제2 회로패턴(20, 30)에 상응하는 제1 및 제2 전극(25, 35)이 형성되도록 도금마스크(40)에 도금액을 선택적으로 도포하는 단계, 도금마스크(40)를 제거하는 단계로 이루어질 수 있다.

도 8을 참조하면, 제1 및 제2 회로패턴(20, 30)에 상응하는 제1 및 제2 전극(25, 35)을 형성하기 위하여, 기판(10)에 제1 및 제2 회로패턴(20, 30)에 상응하는 개구부(27, 37)가 형성되도록 도금마스크(40)를 적층한다. 이를 위해, 본 실시예에서는, 기판(10)에서 제1 및 제2 회로패턴(20, 30)을 제외한 영역에 필름층을 형성시켰다. 또한, 사전에 제1 및 제2 회로패턴(20, 30)에 상응하는 개구부(27, 37)가 형성된 도금마스크(40)를 기판(10)에 안착시키는 것도 가능하다.

기판에 도금마스크(40)가 적층되면, 도금마스크(40)에 형성된 개구부(27, 37)에 도금액을 도포하여 제1 및 제2 전극(25, 35)을 형성한다. 이 때, 제1 전극(25)이 형성되는 개구부(27)와 제2 전극(35)이 형성되는 개구부(37)에 도금액을 선택적으로 도포하여 각각의 저항을 조절할 수 있다. 저항의 크기는 도체의 길이에 비례하고 단면적에 반비례한다. 그러므로, 도포되는 도금액의 양을 조절하여 제1 및 제2 전극(25, 35)의 단면적을 조절함으로써, 각 전극의 저항 크기를 조절할 수 있다. 이 때, 도금스프레이(50)를 이용하여 선택적으로 도금액을 분사함으로써, 도금마스크(40)를 선택적으로 도포할 수 있다.

그리고, 도금액이 도포되어 제1 및 제2 전극(25, 35)을 형성되면, 도금마스크(40)를 제거한다.

다음으로, 상술한 제1 및 제2 전극(25, 35) 형성과정 후에, 제1 전극(25)을 이용한 제1 전해도금을 수행하여 제1 회로패턴(20)을 형성하고(S130), 제1 회로패턴(20)의 결정립 크기보다 작은 결정립 크기를 갖도록 제2 전극(35)을 이용한 제2 전해도금을 수행하여 제2 회로패턴(30)을 형성할 수 있다(S140).

도 4 내지 도 7를 참조하면, 기판(10)에 형성된 제1 및 제2 전극(25, 35)을 이용하여 전해도금을 하여 제1 및 제2 회로패턴(30)을 형성할 수 있다. 이 때, 변형취약영역에 형성되는 제2 회로패턴(30)이 높은 강성을 가지도록, 제2 회로패턴(30)이 제1 회로패턴(20)에 비해 작은 결정립으로 구성되게 한다. 홀패치(Hall-Petch)관계식에 의하면, 금속을 구성하는 결정립과 항복강도는 아래와 같은 관계가 성립한다. 따라서, 금속재질의 회로패턴은 결정립의 크기가 작을수록 강성이 증가한다.

이 때, 제2 회로패턴(30)의 강성을 높이기 위해, 제2 전해도금의 전류밀도를 제1 전해도금의 전류밀도보다 작게 할 수 있다. 전해도금에서 전극에 흐르는 전류밀도가 크면, 도금조직은 빠르게 성장한다. 그리고, 도금조직이 빠르게 성장하면, 결정립이 크게 형성된다. 이에 따라, 전해도금에서 형성되는 회로패턴의 결정립의 크기는 전극에 흐르는 전류밀도에 반비례한다. 따라서, 제2 전해도금의 전류밀도를 제1 전해도금의 전류밀도보다 작게 하면, 제2 회로패턴(30)의 결정립의 크기가 제1 회로패턴(20)의 결정립보다 작게 형성되어 제2 회로패턴(30)은 높은 강성을 가지게 된다.

또한, 제2 회로패턴(30)의 강성을 높이기 위해, 제1 및 제2 전해도금은 도금첨가제를 포함하는 전해질 용액에서 이루어지게 하고, 제1 전해도금의 도금첨가제 농도와 제2 전해도금의 도금첨가제 농도가 상이하게 할 수 있다.

도금 첨가제는 도금입자의 크기를 조절하여 도금 광택을 더 좋게 하거나, 도금이 잘 되도록 보조하거나, 레벨링하기 위해 이용된다. 이러한 도금 첨가제로는 습윤제, 광택제, 평활제 등이 있다.

습윤제(Wetting Agent, Carrier, Suppresser)는 도금 표면에서 미세하게 돌출되는 도금을 막아주는 역할을 한다. 도금이 되는 현상을 미세하게 보면, 성장점이 생성이 되고 이 성장점을 기준으로 하여 금속입자가 달라 붙는다. 습윤제는 성장점의 생성 속도를 조절하여, 도금입자가 과도하게 성장이 되는 것을 막는다.

광택제(Grain Refiner, Brightener)는 도금입자를 작게 만들어 도금 표면이 광택이 나게 하는 역할을 한다.

평활제(Leveler: Cationic Surfactant)는 미세한 요철, 연마자국 등을 평활하게 하여 도금 범위를 넓게 하며, 도금입자를 작게 만든다.

이에 따라, 변형취약영역(A)을 도금할 때, 변형취약영역이외의 영역을 도금할 때와 다른 도금 첨가제를 사용하거나 도금 첨가제의 농도를 달리하여 도금입자의 크기를 작게 조절할 수 있다. 따라서, 제2 전해도금의 첨가제 종류와 농도를 조절하여, 제2 회로패턴(30)의 결정립을 작게 형성하여 강성을 높일 수 있다.

한편, 본 실시예에서는 제1 회로패턴(20)을 형성한 후 제2 회로패턴(30)을 순차적으로 형성하는 방법을 제시하였으나, 동시에 형성하거나 제2 회로패턴(30) 형성 후에 제1 회로패턴(20)을 형성하는 것도 가능하다.

도 5는 본 발명의 일 실시예에 따른 인쇄회로기판의 사시도이다.

도 5를 참조하면, 기판(10), 제1 회로패턴(20), 제2 회로패턴(30)이 도시되어 있다.

본 발명의 일 실시예에 따른 인쇄회로기판은, 변형이 예상되는 변형취약영역(A)을 갖는 인쇄회로기판에 있어서, 변형취약영역 이외의 영역에 형성되는 제1 회로패턴(20), 변형취약영역에 형성되며 제1 회로패턴(20)의 결정립 크기보다 작은 결정립 크기를 가지는 제2 회로패턴(30)을 포함하여, 별도의 부재를 이용하지 않고도 인쇄회로기판의 변형을 방지할 수 있다.

상술한 바와 같이, 금속은 구성하는 결정립이 작을수록 높은 강성을 가지게 된다. 그러므로, 변형취약영역(A)에 형성되는 제2 회로패턴(30)의 결정립 크기를 제1 회로패턴(20)의 결정립 크기보다 작게 형성하여 제2 회로패턴(30)의 강성을 높임으로써, 인쇄회로기판의 휨을 방지할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 순서도.

도 2 내지 도 5는 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법의 각 단계를 나타낸 사시도.

도 6은 본 발명의 일 실시예에 따른 인쇄회로기판의 제1 회로패턴을 나타낸 단면도.

도 7은 본 발명의 일 실시예에 따른 인쇄회로기판의 제2 회로패턴을 나타낸 단면도.

도 8은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법에서 도금마스크를 이용하여 제1 및 제2 전극을 형성하는 단계를 나타낸 사시도.

<도면의 주요부분에 대한 부호의 설명>

10: 기판

20: 제1 회로패턴

25: 제1 전극

30: 제2 회로패턴

35: 제2 전극

40: 도금마스크

50: 도금스프레이

Claims (6)

1. 변형이 예상되는 변형취약영역을 갖는 인쇄회로기판의 제조방법에 있어서,

   상기 변형취약영역 이외의 영역에, 무전해도금으로 제1 전극을 형성하는 단계;

   상기 변형취약영역에, 무전해도금으로 제2 전극을 형성하는 단계;

   상기 제1 전극을 이용한 제1 전해도금을 수행하여 제1 회로패턴을 형성하는 단계; 및

   상기 제1 회로패턴의 결정립 크기보다 작은 결정립 크기를 갖도록, 상기 제2 전극을 이용한 제2 전해도금을 수행하여 제2 회로패턴을 형성하는 단계를 포함하는 인쇄회로기판 제조방법.
2. 제1항에 있어서,

   상기 제2 전해도금의 전류밀도는 상기 제1 전해도금의 전류밀도보다 작은 것을 특징으로 하는 인쇄회로기판 제조방법.
3. 제1항에 있어서,

   상기 제2 전극의 저항은 상기 제1 전극의 저항보다 큰 것을 특징으로 하는 인쇄회로기판 제조방법.
4. 제1항에 있어서,

   상기 제1 및 제2 전극을 형성하는 단계는,

   기판에, 상기 제1 및 제2 회로패턴에 상응하는 개구부가 형성된 도금마스크를 적층하는 단계;

   상기 제1 및 제2 회로패턴에 상응하는 상기 제1 및 제2 전극이 형성되도록, 상기 도금마스크에 도금액을 선택적으로 도포하는 단계; 및

   상기 도금마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 인쇄회로기판 제조방법.
5. 제1항에 있어서,

   상기 제1 및 제2 회로패턴을 형성하는 단계에서,

   상기 제1 및 제2 전해도금은 도금첨가제를 포함하는 전해질 용액에서 이루어지며,

   상기 제1 전해도금의 도금첨가제 농도와, 상기 제2 전해도금의 도금첨가제 농도가 상이한 것을 특징으로 하는 인쇄회로기판 제조방법.
6. 변형이 예상되는 변형취약영역을 갖는 인쇄회로기판에 있어서,

   상기 변형취약영역 이외의 영역에 형성되는 제1 회로패턴;

   상기 변형취약영역에 형성되며, 상기 제1 회로패턴의 결정립 크기보다 작은 결정립 크기를 가지는 제2 회로패턴을 포함하는 인쇄회로기판.

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