KR101015638B1 - 회로기판의 캡핑 제작방법 - Google Patents

회로기판의 캡핑 제작방법 Download PDF

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Abstract

본 발명은 회로기판 제작과정에 응용될 수 있는 회로기판의 캡핑(capping) 제작방법에 관한 것으로, 우선 기계적 방식을 이용하여, 제 1 구리층을 전기 도금한 회로기판에 콜로이드 충진 처리를 한 후, 콜로이드를 함유한 도금 스루홀(PTH, Plating Through Hole)에 대하여 처리를 진행하고, 콜로이드가 충진된 상기 도금 스루홀의 콜로이드 표면에 얕은 블라인드 홀(blind hole) 형식의 극소 동공을 만든다; 계속하여, 상기 도금 스루홀 주변의 제 1 구리층이 전기 도금된 회로기판 및 상기 극소 동공이 형성된 상기 콜로이드 표면에 대하여, 다시 제 2 구리층 도금을 행한다. 구리 도금 과정이 완료된 후, 상기 제 2 구리층을 상기 콜로이드 표면 및 상기 도금 스루홀 주변의 상기 제 1 구리층에 부착시킨다. 또한 상기 제 2 구리층 하부로 돌출된 돌출부가 상기 콜로이드 표면의 미소 동공과 밀착 결합되도록 한다. 이로써 상기 제 2 구리층이 상기 콜로이드 표면과 상기 제 1 구리층에 밀착 부착되도록 하여, 상기 콜로이드 표면과 도금 스루홀에 부착된 상기 제 2 구리층 사이의 부착력이 증가되도록 한다.
회로기판, 캡핑, 구리층, 전기 도금, 구리 도금

Description

회로기판의 캡핑 제작방법{CAPPING METHOD FOR PCB}
본 발명은 회로기판의 제작방법에 관한 것으로, 더욱 상세하게는 기계적 방식을 이용한 회로기판의 캡핑(capping) 제작방법에 관한 것이다.
일반적으로, 회로기판 중의 캡핑(capping)은, 회로기판에 천공을 하고 구리 도금을 한 후, 우선 프레스 피트(Press-fit) 과정을 이용하여 폴리프로필렌(polypropylene) 콜로이드로 통공을 가득 채운다. 다음, 프레스 피트(Press-fit) 전에 인쇄잉크를 사용하여 상기 통공을 메운다. 구멍을 메운 후, 다시 콜로이드 표면에 도금 스루홀(PTH, Plating Through Hole) 구리층을 도금하는데, 이러한 과정을 캡핑(capping)이라고 한다.
고밀도 배선(HDI, High Density Interconnection)는 마이크로비아(Microvia)를 이용하되 간격과 밀도를 조절하여, 고밀도로 서로를 연결시킨다. 여기서, 마이크로비아 홀의 간격은 6mil(0.15㎜) 이하인데, 선두께/선간격은 3mil/3 mil 이하이다(1 mil은 1/1000 인치인데, 약 25μ이다). 현재의 기술 수준에서는 마이크로비아 홀의 간격은 2 mil 이하, 선두께/선간격은 1 mil/1 mil 까지 가능하다. 고밀도 배선(HDI)는, 상기 캡핑 제작과정을 이용하여, 베리드 홀(Buried hole) 상의 레이져 홀(Laser hole)이 도통되지 못하는 문제를 해결한다.
반면 FB-DIMM(Fully Buffered DIMM) 메모리에서는, 상기 캡핑 제작과정에 의해서 회로기판 내부의 실장공간이 증가되고, 홀 쿠퍼(hole copper)가 후속공정에서 약액에 의해 공격당하지 않도록 보호된다.
그러나, 고밀도 배선(HDI) 또는 FB-DIMM 메모리 구조 어느 것을 막론하고, 캡핑 제작과정에서, 콜로이드 표면과 콜로이드 표면 상에 도금되는 도금 스루홀(PTH, Plating Through Hole) 구리층 사이의 결합력이 증가되는데, 통상적으로 이용되는 방식은 기계적 러빙(Rubbing) 및/또는 화학적 부식이다.
기계적 러빙(Rubbing)은 기계적 러빙 방식을 이용하여, 콜로이드 표면을 거친 표면으로 만들고, 상기 거친 표면을 통하여, 상기 콜로이드 표면과 도금 스루홀(PTH) 구리층의 결합력이 증가되어 밀착 결합되도록 한다.
화학적 부식은 화학약제를 이용하여 콜로이드 표면을 부식시켜, 콜로이드 표면을 거친 표면으로 만들고, 상기 거친 표면을 통하여, 상기 콜로이드 표면과 도금스루홀(PTH) 구리층의 결합력이 증가되어 밀착 결합되도록 한다.
그러나, 높은 유리전이온도 특성(High-TG)을 갖는 재료의 경우, 상술한 기계적 러빙(Rubbing) 및/또는 화학적 부식 제작과정으로는 콜로이드 표면을 균일하면서도 충분한 접착력을 구비한 거친 표면으로 만들 수 있는 방법이 없어, 콜로이드 표면과 도금 스루홀(PTH) 구리층의 결합력에 영향을 미치게 되고, 나아가 열응력 측정 후 상기 콜로이드 표면 상의 상기 도금 스루홀(PTH) 구리층에 pull-away 현상이 발생하게 된다.
따라서 어떻게 회로기판의 캡핑 제작방법을 개선하여, 높은 유리전이온도 특성(High-TG)을 갖는 재료에 응용할 수 있고, 콜로이드 표면과 도금 스루홀(PTH) 구리층이 밀착 결합되도록 하며, 열응력 측정 후 pull-away 현상이 발생하지 않도록 할 것인가 하는 것은, 당업계에서 시급하게 해결해야할 과제가 되었다.
본 발명의 주요 목적은, 회로기판 제작과정에 응용될 수 있는 회로기판의 캡핑 제작방법을 제공하는 것으로, 상기 회로기판의 캡핑 제작방법은 높은 유리전이온도 특성(High-TG)을 갖는 재료에 응용할 수 있고, 콜로이드 표면과 도금 스루홀(PTH) 구리층이 밀착 결합되도록 하며, 열응력 측정 후 pull-away 현상이 발생하지 않게 된다.
상술한 목적을 달성하기 위하여, 본 발명이 제공하는 회로기판의 캡핑 제작방법은, 우선 기계적 방식을 이용하여, 제 1 구리층을 전기 도금한 회로기판에 콜로이드 충진 처리를 한 후 콜로이드를 함유한 도금 스루홀(PTH)에 대하여 처리를 진행하고, 콜로이드가 충진된 상기 도금 스루홀의 콜로이드 표면에 얕은 블라인드 홀(blind hole) 형식의 극소 동공을 만든다. 계속하여, 상기 도금 스루홀 주변의 상기 제 1 구리층이 전기 도금된 상기 회로기판 및 상기 극소 동공이 형성된 상기 콜로이드 표면에 대하여, 제 2 구리층 도금을 행한다. 구리 도금 과정이 완료된 후, 상기 제 2 구리층을 상기 콜로이드 표면 및 상기 도금 스루홀 주변의 상기 제 1 구리층에 부착시킨다. 또한 상기 제 2 구리층 하부로 돌출된 돌출부가 상기 콜로이드 표면의 상기 미소 동공과 밀착 결합되도록 한다. 이로써 상기 제 2 구리층이 상기 콜로이드 표면과 상기 제 1 구리층에 밀착 결합되도록 하여, 상기 콜로이드 표면과 도금 스루홀에 부착된 상기 제 2 구리층 사이의 부착력이 증가되도록 한다.
당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 목적, 특징 및 효과를 이해할 수 있도록, 구체적인 실시예와 첨부된 도면을 통하여 본 발명을 상세하게 설명하면 다음과 같다:
도 1(a) 내지 도 1(c)는 본 발명에 따른 회로기판의 캡핑 제작방법을 실시하기 전의 회로기판 제작과정을 보여주는 설명도이다. 도 1(a)에 도시된 바와 같이, 회로기판(N)에 상하로 천공을 뚫어, 도금 스루홀(N1, N2)을 형성한다. 다음으로는, 도 1(b)에 도시된 바와 같이, 회로기판(N) 및 도금 스루홀(N1, N2)에 제 1 구리층(11)을 전기 도금한다. 계속하여, 도 1(c)에 도시된 바와 같이, 적층성형(laminating) 처리를 하여, 회로기판(N)에 형성된 틈과 도금 스루홀(N1, N2)에 콜로이드(12)를 충진시킨다.
도 2는 본 발명에 따른 회로기판의 캡핑 제작방법에 따라, 도 1(c)에 도시된 콜로이드 처리가 이미 완료된 도금 스루홀에 대하여, 캡핑을 진행하는 단계를 보여주는 흐름도이다. 도 2에 도시된 바와 같이, 우선, 101 단계에서는, 기계적 방식을 이용하여, 제 1 구리층(11)이 전기 도금된 회로기판(N)에 콜로이드 충진을 행한 후, 콜로이드(12)를 함유한 도금 스루홀(N1 및/또는 N2)에 대하여 처리를 진행하 고, 콜로이드(12)가 충진된 상기 도금 스루홀(N1 및/또는 N2)의 콜로이드 표면(도면에 미도시)에 얕은 블라인드 홀(blind hole) 형식의 극소 동공(도면에 미도시)을 만들고, 102 단계를 진행한다.
102 단계에서는, 상기 도금 스루홀(N1 및/또는 N2) 주변의 제 1 구리층(11)이 전기 도금된 회로기판(N) 및 상기 극소 동공이 형성된 상기 콜로이드 표면에 대하여, 제 2 구리층(도면에 미도시) 도금을 행한다. 구리 도금 과정이 완료된 후, 상기 제 2 구리층을 상기 콜로이드 표면 및 상기 도금 스루홀(N1 및/또는 N2) 주변의 상기 제 1 구리층(11)에 부착시킨다. 또한 제 2 구리층 하부로 돌출된 돌출부(도면에 미도시)가 상기 콜로이드 표면의 상기 미소 동공과 밀착 결합되도록 한다. 이로써 상기 제 2 구리층이 상기 콜로이드 표면과 제 1 구리층(11)에 밀착 결합되도록 하여, 상기 콜로이드 표면과 도금 스루홀(N1 및/또는 N2)에 부착된 상기 제 2 구리층 사이의 부착력이 증가되도록 한다.
도 3(a) 및 도 3(b)는 도 2에서 보여주는 본 발명에 따른 회로기판의 캡핑 제작방법의 각 단계를 이용한 실제 실시 상황을 보여주는 설명도이다. 도 3(a)에 도시된 바와 같이, 기계적 방식을 이용하여, 제 1 구리층(11)이 전기 도금된 회로기판(N)에 콜로이드 충진을 행한 후, 콜로이드(12)를 함유한 도금 스루홀(N1 또는 N2)에 대하여 처리를 진행하고, 콜로이드(12)가 충진된 상기 도금 스루홀(N1 또는 N2)의 콜로이드 표면(121)에 얕은 블라인드 홀(blind hole) 형식의 극소 동공(122)을 형성한다. 여기서 도금 스루홀(N1 또는 N2)은 레이져에 의해 형성되는 것으로, 홀의 깊이 범위는 0.5 mil 내지 2 mil인데, 예를 들어, 홀의 깊이는 1.0 mil일 수 있다. 회로기판(N)은 높은 유리전이온도 특성(High-TG)을 갖는 재료인 에폭시기(epoxy group) 다층판, 및/또는 TG 값이 높은 에폭시 판재의 다층판, 및/또는 TG 값이 높은 에폭시 혼합 판재의 다층판, 및/또는 높은 유리전이온도 특성(High-TG)을 갖는 재료인 표준 FR-4 판재이다.
다음으로, 도 3(b)에 도시된 바와 같이, 상기 도금 스루홀(N1 또는 N2) 주변의 제 1 구리층(11)이 전기 도금된 회로기판(N) 및 상기 극소 동공(122)이 형성된 상기 콜로이드 표면(121)에 대하여, 제 2 구리층(13) 도금을 행한다. 상기 제 2 구리층(13)을 상기 콜로이드 표면(121) 및 상기 도금 스루홀(N1 또는 N2) 주변의 상기 제 1 구리층(11)에 부착시킨다. 또한 제 2 구리층(13) 하부로 돌출된 돌출부(131)가 상기 콜로이드 표면(121)의 상기 미소 동공(122)과 밀착 결합되도록 한다. 이로써 상기 제 2 구리층(13)이 상기 콜로이드 표면(121)과 제 1 구리층(11)에 밀착 결합되도록 하여, 상기 콜로이드 표면(121)과 도금 스루홀(N1 및/또는 N2)에 부착된 상기 제 2 구리층 사이의 부착력이 증가되도록 한다.
상술한 실시예를 종합하면, 본 발명이 제공하는 회로기판의 제작과정에 응용될 수 있는 회로기판의 캡핑(capping) 제작방법은, 우선 기계적 방식을 이용하여, 제 1 구리층을 전기 도금한 회로기판에 콜로이드 충진 처리를 한 후, 콜로이드를 함유한 도금 스루홀(PTH, Plating Through Hole)에 대하여 처리를 진행하고, 콜로이드가 충진된 상기 도금 스루홀의 콜로이드 표면에 얕은 블라인드 홀(blind hole) 형식의 극소 동공을 만든다. 계속하여, 상기 도금 스루홀 주변의 상기 제 1 구리층이 전기 도금된 상기 회로기판 및 상기 극소 동공이 형성된 상기 콜로이드 표면에 대하여, 제 2 구리층 도금을 행한다. 구리 도금 과정이 완료된 후, 상기 제 2 구리층을 상기 콜로이드 표면 및 상기 도금 스루홀 주변의 상기 제 1 구리층에 부착시킨다. 또한 상기 제 2 구리층 하부로 돌출된 돌출부가 상기 콜로이드 표면의 상기 미소 동공과 밀착 결합되도록 한다. 이로써 상기 제 2 구리층이 상기 콜로이드 표면과 상기 제 1 구리층에 밀착 결합되도록 하여, 상기 콜로이드 표면과 도금 스루홀에 부착된 상기 제 2 구리층 사이의 부착력이 증가되도록 한다. 본 발명이 제공하는 회로기판의 캡핑(capping) 제작방법의 장점은 높은 유리전이온도 특성(High-TG)을 갖는 재료에 응용할 수 있으며, 콜로이드 표면과 도금스루홀(PTH) 구리층이 밀착 결합되며, 열응력 측정 후 pull-away 현상이 발생하지 않는다는 것이다.
상술한 실시예는 본 발명의 기술적 특징을 설명하기 위하여 예로서 든 실시태양에 불과한 것으로, 청구범위에 기재된 본 발명의 보호범위를 제한하기 위하여 사용되는 것이 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 본 발명의 정신과 범위를 벗어나지 않는 범위 내에서 다양한 변형 및 균등한 타 실시예가 가능하며, 따라서 본 발명의 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 회로기판의 캡핑 제작방법을 실시하기 전의 회로기판 제작과정을 보여주는 설명도이다.
도 2는 본 발명에 따른 회로기판의 캡핑 제작방법에 따라, 도 1(c)에 도시된 콜로이드 처리가 이미 완료된 천공에 대하여, 캡핑을 진행하는 단계를 보여주는 흐름도이다.
도 3(a) 및 도 3(b)는 도 2에서 보여주는 본 발명에 따른 회로기판의 캡핑 제작방법의 각 단계를 이용한 실제 실시 상황을 보여주는 설명도이다.
* 주요 구성에 대한 도면부호 *
11 : 제 1 구리층 12 : 콜로이드 13 : 제 2 구리층
101, 102 : 단계 121 : 콜로이드 표면 122 : 미소 동공
131 : 돌출부 N : 회로기판 N1, N2 : 도금 스루홀

Claims (11)

  1. 기계적 방식을 이용하여, 콜로이드가 충진된 도금 스루홀의 콜로이드 표면에 블라인드 홀(blind hole) 형식의 동공을 만들되, 여기서, 콜로이드가 충진된 상기 도금 스루홀이 회로기판 상에 위치하도록 하는 단계; 및
    상기 도금 스루홀 주변의 상기 회로기판 및 상기 동공이 형성된 상기 콜로이드 표면에 대하여 구리 도금을 행하는 단계를 포함하는, 회로기판 제작과정에 응용될 수 있는 회로기판의 캡핑 제작방법.
  2. 제 1 항에 있어서, 구리 도금 공정을 진행하기 전에, 상기 회로기판에는 이미 제 1 구리층이 구비되어 있는 회로기판의 캡핑 제작방법.
  3. 제 2 항에 있어서, 상기 구리 도금 공정 완료 후에, 제 2 구리층을 상기 콜로이드 표면 및 상기 도금 스루홀 주변의 상기 회로기판의 상기 제 1 구리층 상에 부착시키는 회로기판의 캡핑 제작방법.
  4. 제 3 항에 있어서, 상기 제 2 구리층 하부로 돌출된 돌출부가 상기 콜로이드 표면의 상기 동공과 밀착 결합되도록 하고, 상기 제 2 구리층이 상기 콜로이드 표면과 상기 제 1 구리층에 밀착 결합되도록 하는 회로기판의 캡핑 제작방법.
  5. 제 4 항에 있어서, 상기 회로기판은 유리전이온도 특성(High-TG)을 갖는 재료인 에폭시기(epoxy group) 다층판인 회로기판의 캡핑 제작방법.
  6. 제 4 항에 있어서, 상기 회로기판은 에폭시 판재의 다층판인 회로기판의 캡핑 제작방법.
  7. 제 4 항에 있어서, 상기 회로기판은 에폭시 혼합 판재의 다층판인 회로기판의 캡핑 제작방법.
  8. 제 4 항에 있어서, 상기 회로기판은 유리전이온도 특성(High-TG)을 갖는 재료인 표준 FR-4 판재인 회로기판의 캡핑 제작방법.
  9. 제 4 항에 있어서, 상기 동공은 레이져에 의해 형성되는 회로기판의 캡핑 제작방법.
  10. 제 9 항에 있어서, 상기 동공의 깊이 범위는 0.5 mil 내지 2 mil인 회로기판의 캡핑 제작방법.
  11. 제 9 항에 있어서, 상기 동공의 깊이는 1.0 mil인 회로기판의 캡핑 제작방법.
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* Cited by examiner, † Cited by third party
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JP2002076636A (ja) * 2000-09-01 2002-03-15 Ngk Spark Plug Co Ltd 配線基板及び配線基板の製造方法

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