KR20100037387A - 메모리 모듈 및 회로 기판의 토폴로지 - Google Patents

메모리 모듈 및 회로 기판의 토폴로지 Download PDF

Info

Publication number
KR20100037387A
KR20100037387A KR1020080096695A KR20080096695A KR20100037387A KR 20100037387 A KR20100037387 A KR 20100037387A KR 1020080096695 A KR1020080096695 A KR 1020080096695A KR 20080096695 A KR20080096695 A KR 20080096695A KR 20100037387 A KR20100037387 A KR 20100037387A
Authority
KR
South Korea
Prior art keywords
signal
signals
clock
branch
branched
Prior art date
Application number
KR1020080096695A
Other languages
English (en)
Inventor
김도형
양정모
유현정
서동윤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080096695A priority Critical patent/KR20100037387A/ko
Priority to US12/461,799 priority patent/US20100078211A1/en
Publication of KR20100037387A publication Critical patent/KR20100037387A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0245—Lay-out of balanced signal pairs, e.g. differential lines or twisted lines
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09236—Parallel layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09254—Branched layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09627—Special connections between adjacent vias, not for grounding vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명에 따른 메모리 모듈은, 상보적인 신호들을 입력받아 적어도 3쌍의 상보적인 신호들로 분기하는 분기 비아쌍, 및 상기 분기 비아쌍으로부터 상기 분기된 적어도 3쌍의 상보적인 신호들을 입력받아 각 컴포넌트들로 연결하는 연결 비아쌍을 포함하되, 상보적인 신호들은 동일한 토폴로지에 의해 상기 각 컴포넌트들로 전달되는 것을 특징으로 한다.
토폴로지, 기판, 메모리 모듈, 상보

Description

메모리 모듈 및 회로 기판의 토폴로지{MEMORY MODUEL AND TOPOLOGY OF CIRCUIT BOARD}
본 발명은 메모리 모듈 및 회로 기판의 토폴로지에 관한 것이다.
최근 반도체 장치의 기능이 집적화, 세분화, 소형화, 고속화됨에 따라, 이에 사용되는 회로 기판의 기능 향상도 중요시되고 있다. 특히, 신호의 왜곡을 방지하기 위한 회고 기판의 설계가 문제된다.
회로 기판은 다층으로 적층된 신호 배선을 이용하여 복잡한 신호 배선을 안정적으로 배치하고, 서로 다른 층에 위치하는 신호 배선은 비아(via)를 이용하여 전기적으로 연결한다. 그런데, 이러한 비아는 특성 임피던스를 제어하기 어렵기 때문에, 신호의 왜곡이 발생 될 수 있다.
예를 들어, 싱글 엔디드(single ended) 신호 배선의 경우, 비아는 레퍼런스층(reference layer)과의 거리가 일정하지 않기 때문에, 비아의 커패시턴스(capacitance)나 인덕턴스(inductance)가 변화하게 된다.
또한, 차동(differential) 신호 배선은, 인접하여 위치한 한 쌍의 신호 배선을 이용하여 전달하고자 하는 신호를 상보적인 신호와 함께 전달한다. 따라서, 주 위 환경에 의해 발생되는 커먼 모드 노이즈(common mode noise)를 서로 상쇄함으로써 신호 충실도(single integrity)를 높일 수 있다. 특히, 한 쌍의 신호 배선은 일정한 간격을 유지하는 것이 중요하다. 간격이 변하면, 임피던스 부정합이 발생되고, 이로 인해 신호가 반사되어 신호의 왜곡이 발생될 수 있기 때문이다.
싱글 엔디드 신호들은 토폴로지(topology) 구성시 스큐(skew)를 최소화하기 위하여 하나의 분기점에서 동일한 길이로 컴포넌트들(components)과 연결되어 있다. 그러나 최근에는 신호 보전성을 위한 크리티컬(critical)한 신호들이 점차적으로 차동 신호로 많이 사용되고 있다. 이에 따라 디자인 룰이 촘촘해지고(tight), 특히 분기점에서의 디자인이 점차 어려워지고 있다.
본 발명의 목적은 JEDEC 기준 설계를 적용한 공정에서 성능 향상을 꾀하며 동시에 비용 절감을 가져오는 메모리 모듈을 제공하는데 있다.
또한, 본 발명의 목적은 종래 제품과 비교하여 성능 향상을 가져오는 새로운 방식의 배선 구조를 갖는 회로 기판의 토폴로지를 제공하는데 있다.
본 발명에 따른 메모리 모듈은: 상보적인 신호들을 입력받아 적어도 3쌍의 상보적인 신호들로 분기하는 분기 비아쌍; 및 상기 분기 비아쌍으로부터 상기 분기된 적어도 3쌍의 상보적인 신호들을 입력받아 각 컴포넌트들로 연결하는 연결 비아쌍을 포함하되, 상보적인 신호들은 동일한 토폴로지에 의해 상기 각 컴포넌트들로 전달되는 것을 특징으로 한다.
실시 예에 있어서, 상기 분기된 상보적인 신호들은 동일한 계층에서 분기되는 것을 특징으로 한다.
실시 예에 있어서, 상기 분기된 상보적인 신호들을 상기 연결 비아쌍으로 전달하는데 이용되는 신호라인쌍들 중 적어도 하나의 쌍은 분기 비아쌍의 사이와 적어도 하나의 연결 비아쌍 사이로 배선되는 것을 특징으로 한다.
실시 예에 있어서, 상기 신호라인쌍들은 물리적으로 대칭적인 구조이고,
상기 상보적인 신호들이 각 컴포넌트들까지 전달될때까지의 거리가 동일한 것을 특징으로 한다.
실시 예에 있어서, 상기 상보적인 신호들은 클록 신호 및 클록바 신호이며,상기 분기 비아쌍은 상기 클록 신호 및 클록바 신호를 입력받아 3개의 상보적인 클록 신호 및 클럭바 신호를 분기하고, 상기 분기된 클록 신호 및 클록바 신호들 중 어느 하나는 상기 분기 비아쌍에 인접한 어느 하나의 상기 연결 비아쌍 사이로 배선되고, 상기 분기된 클록 신호들 및 클록바 신호들은 대칭 구조의 토폴로지를 갖고 상기 각 컴포넌트들로 전달되는 것을 특징으로 한다.
실시 예에 있어서, 상기 상보적인 신호들은 클록 신호 및 클록바 신호이며, 상기 분기 비아쌍은 상기 클록 신호 및 클록바 신호를 입력받아 4개의 상보적인 클록 신호 및 클럭바 신호를 분기하고, 상기 분기된 클록 신호 및 클록바 신호들 중 두개는 상기 분기 비아쌍에 인접한 상기 연결 비아쌍들 사이로 배선되고, 상기 분기된 클록 신호들 및 클록바 신호들은 대칭 구조의 토폴로지를 갖고 상기 각 컴포 넌트들로 전달되는 것을 특징으로 한다.
실시 예에 있어서, 상기 메모리 모듈은 4계층으로 구현되되, 최상위 계층에는 신호 분기를 위한 배선이 포함되고, 최하위 계층에는 분기된 신호들이 상기 각 컴포넌트들과 연결하기 위한 배선이 포함된다.
실시 예에 있어서, 상기 메모리 모듈의 내부 계층에는 전원 전압 플레인이 포함되는 것을 특징으로 한다.
본 발명에 따른 회로 기판의 토폴로지는: 제 1 신호를 입력받는 제 1 분기점; 상기 제 1 신호와 상보적인 제 2 신호를 입력받는 제 2 분기점; 상기 제 1 분기점으로부터 적어도 3개 이상으로 분기되어 각각 연결되는 복수의 제 1 연결점들; 및 상기 제 2 분기점으로부터 적어도 3개 이상으로 분기되어 각각 연결되는 복수의 제 2 연결점들을 포함하되, 상기 제 1 연결점들 각각은 서로 다른 컴포넌트들에 연결되고, 상기 제 2 연결점들 각각은 서로 다른 컴포넌트들에 연결되는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따른 메모리 모듈은 3쌍 이상의 차동 신호를 분기하는 데 있어서 동일한 토폴로지를 갖도록 구현됨으로써, 신호 보전성을 높이고, 비용 절감을 꾀할 수 있게 된다.
본 발명에 따른 회로 기판의 토폴로지는 간단하면서도 효율적인 설계 방법으로 응용될 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명의 회로 기판은 동일한 계층에서 적어도 3 쌍의 신호가 분기할 수 있도록 물리적인 대칭 구조의 토폴로지가 사용된다. 이에 따라, 종래의 회로 기판과 비교하여 본 발명의 회로 기판은 비용이 절감되면서도 신호 전달 특성이 향상되게 된다. 여기서 본 발명의 회로 기판은 인쇄 회로 기판(Printed Circuit Board: PCB), FPC(Flexible PCB), FRPCB(Flexible Rigid PCB), 세라믹 기판 등이 될 수 있으며, 이에 한정되는 것은 아니다. 다만, 설명의 편의를 위하여 이하의 상세한 설명에서는 인쇄 회로 기판(PCB)로 사용한다. 또한, 본 발명의 회로 기판은 패키지 기판, 멀티 칩 모듈(multi-chip module)용 기판, 일반 마더 보드(mother board) 등에 사용될 수 있으며, 이에 한정되는 것은 아니다.
도 1은 본 발명에 따른 3쌍의 차동 신호를 분기하는 토폴로지를 보여주는 도면이다. 도 1을 참조하면, 토폴로지는 대칭적 구조로 구현된다. 특히, 3 쌍의 차동 신호 배선들이 물리적으로 동일한 구조를 갖는다. 여기서 물리적으로 동일한 구조에는 동일한 토폴로지/길이/계층 등이 포함된다.
첫째로, 토폴로지의 경우에 있어서 클록 신호(CLK)가 제 1 컴포넌트(C1), 제 2 컴포넌트(C2), 및 제 3 컴포넌트(C3)로 전달되기까지, 클럭 신호(CLK)는 각각 4개의 분기점들을 지난다.
예를 들어, 제 1 컴포넌트(C1)으로 전달되는 클록 신호(CLK)는 분기점(DPB0) 에서 분기점(DPT0)으로, 분기점(DPT0)에서 분기점(CPT0)으로, 분기점(CPTO)에서 분기점(CPB0)으로 전달된다. 제 2 컴포넌트(C2)으로 전달되는 클록 신호(CLK)는 분기점(DPB0)에서 분기점(DPT0)으로, 분기점(DPT2)에서 분기점(CPT2)으로, 분기점(CPT2)에서 분기점(CPB2)으로 전달된다. 제 3 컴포넌트(C3)으로 전달되는 클록 신호(CLK)는 분기점(DPB4)에서 분기점(DPT4)으로, 분기점(DPT4)에서 분기점(CPT4)으로, 분기점(CPT4)에서 분기점(CPB4)으로 전달된다.
또한, 클록바 신호(/CLK)도 각각의 컴포넌트들(C1,C2,C3)로 전달되기까지 각각 4개의 분기점들을 지난다.
상술 된 바와 같이, 본 발명의 클록 신호(CLK) 및 클록바 신호(/CLK)가 각각의 컴포넌트들(C1,C2,C3)까지 전달되기까지 동일한 분기점의 개수를 통과한다. 이러한 동일한 분기점들의 개수를 통과한다는 것은 각각의 컴포넌트들(C1,C2,C3) 사이의 신호 차이를 현저하게 줄일 수 있게 된다. 이는 일반적으로 분기점에서 신호 지연 및 왜곡이 다른 요인들(예를 들어, 길이, 계층)보다 상대적으로 크기 때문이다.
둘째로, 길이에 있어서 클록 신호(CLK) 및 클록바 신호(/CLK)가 분기하는 분기점들(DPTO,DPT1)로부터 각 컴포넌트들(C1,C2,C3)까지의 거리가 동일하다. 이러한 거리는 각 분기점과 분기점 사이의 거리가 동일하다는 것이 아니라 전체적인 거리가 동일하다는 의미이다. 동일한 거리는 동일한 신호 지연을 가져온다. 따라서, 각 콤포넌트들(C1,C2,C3)에 전달되는 클록 신호(CLK) 및 클록바 신호(/CLK)의 신호 차이는 거의 없다.
셋째로, 계층에 있어서 신호 분기는 동일한 계층에서 이루어진다. 도 1에 도시된 바와 같이 클록 신호 분기는 분기점들(DPT0,DPT1,CPT0~CPT5))을 갖는 최상위 계층(Top Layer)에서 수행된다. 이러한 최상위 계층(Top Layer)에는 신호 분기를 위한 신호 라인들(도 2의 TL0~TL5)이 포함된다. 본 발명은 동일한 계층(Top Layer)에서 신호 분기가 이루어진다. 따라서 서로 다른 계층에서 신호 분기가 이루어지는 것과 비교하여 본 발명에서는 상대적으로 신호 왜곡이 작다.
최하위 계층(Bottom Layer)에는 입력받은 클록 신호(CLK) 및 클록바 신호(/CLK)를 각 분기점들(DPT0,DPT1)로 전달하는데 이용되는 클록 라인들(도 2의 CLO,CL0), 각 분기점들(CPB0~CPB5)에 전달된 클록 신호(CLK) 및 클록바 신호(/CLK)를 각 컴포넌트들(C1,C2,C3)로 전달하는데 이용되는 신호 라인들(도 2의 BL0~BL5)이 포함된다.
도 1을 다시 참조하면, 본 발명은 3 쌍의 차동 신호를 분기하기 위하여 8개의 비아들(도 2의 DV0,DV1,CV0~CV5)을 사용한다. 여기서 비아들(도 2의 DV0,DV1)은 신호 분기를 위해 사용되는 비아(VIA)이고, 비아들(도 2의 CV0~CV5)은 분기된 클록 신호(CLK) 및 클록바 신호(/CLK)를 각 컴포넌트들(C1,C2,C3)에 연결하기 위해 사용되는 비아이다.
도 2는 도 1에 도시된 토폴로지를 입체적으로 보여주는 실시 예이다. 도 2를 참조하면, 각 컴포넌트들(C1,C2,C3)은 최하위 계층(Bottom Layer)에서 분기된 클록 신호(CLK) 및 클록바 신호(/CLK)를 각각 입력받고, 클록 신호(CLK) 및 클록바 신호(/CLK)는 최상위 계층(Top Layer)의 분기점들(DPT0,DPT1)에서 각각 3개로 분리된 다. 여기서 분기점들(DPT0,DPT1)은 각각 분기 비아들(DV0,DV1)에 일단에 연결되어 있다. 각 분기 비아들(DV0,DV1)의 타단에는 분기점(DPB0,DPB1)이 연결되어 있다. 이러한 분기점들(DPB0,DPB1)로 클록 신호(CLK) 및 클록바 신호(/CLK)가 입력된다.
도 2를 다시 참조하면, 분기 비아쌍(DV0,DV1)은 서로 소정의 간격을 사이에 두고 배치된다. 분기(diverging) 비아쌍(DV0,DV1)에는 제 1 컴포넌트(C1)에 연결하기 위한 연결(connecting) 비아쌍((CVO,CV1), 제 2 컴포넌트(C2)에 연결하기 위한 연결 비아쌍(CV2,CV3)), 및 제 3 컴포넌트(C3)에 연결하기 위한 연결 비아쌍(CV4,CV5)이 배치된다. 여기서 연결 비아쌍들((CVO,CV1),(CV2,CV3),(CV4,CV5)) 각각은 서로 소정의 간격을 사이에 두고 배치된다.
분기 비아(DV0)는 분기점(DPT0) 및 분기점(CPT0)을 통하여 연결 비아(CV0)에 연결되고, 분기점(DPT0) 및 분기점(CPT2)을 통하여 연결 비아(CV2)에 연결되며, 분기점(DPT0) 및 분기점(CPT4)을 통하여 연결 비아(CV4)에 연결된다. 또한 분기 비아(DV1)는 분기점(DPT1) 및 분기점(CPT1)을 통하여 연결 비아(CV1)에 연결되고, 분기점(DPT1) 및 분기점(CPT3)을 통하여 연결 비아(CV3)에 연결되며, 분기점(DPT1) 및 분기점(CPT5)을 통하여 연결 비아(CV5)에 연결된다.
이때, 분기점(DPT0)와 분기점(CPT4)을 연결하는 신호 라인(TL4) 및 분기점(DPT1)와 분기점(CPT5)을 연결하는 신호 라인(TL5)는 비아쌍들((DV0,DV1),(CV2,CV3),(CV4,CV5)) 사이에 배치된다. 신호 라인(TL4) 및 신호 라인(TL5)는 서로 대칭적인 구조로 구현된다.
도 2에 도시된 제 3 컴포넌트(C3)는 제 2 컴포넌트(C2)에 인접하여 배치되었 지만, 본 발명이 반드시 여기에 국한될 필요는 없다. 제 3 컴포넌트(C3)는 제 1 컴포넌트(C1)에 인접하여 배치되도록 구현될 수도 있다.
또한, 도 2에 도시된 신호 라인들(T4,T5)는 비아쌍 사이로 배치되었지만, 본 발명이 반드시 여기에 국한될 필요는 없다. 본 발명의 신호 라인들(T4,T5) 각각은분기점(DPT0) 및 분기점(CPT4)이 연결되고, 분기점(DPT1) 및 분기점(CPT5)이 연결되도록 최상위 계층(Top Layer)에서 대칭적 구조로 배선되면 된다. 예를 들어, 비아쌍 사이로 배치되는 것이 아니라 신호 라인들(T4,T5)이 비아쌍들 외부로 배치될 수도 있다.
도 2에 자세히 도시되지 않았지만, 클록/클록바 신호들이 분기하는 지점부터 각 컴포넌트들(C1,C2,C3)까지의 전체적인 거리는 일정하도록 구현될 수 있다. 즉, 분기된 클록 신호(CLK) 및 클록바 신호(/CLK)가 제 1 컴포넌트(C1)까지 전달되는 전체적인 거리, 제 2 컴포넌트(C2)까지 전달되는 전체적인 거리, 및 제 3 컴포넌트(C3)까지 전달되는 전체적인 거리는 일정하다.
일반적인 회로 기판은 차동 신호가 하나의 분기점에서 3 쌍 이상으로 분기될 때, 동일 계층에서 설계가 어려워 다른 계층을 추가로 사용하거나 아니면 추가적인 비아을 더 뚫어서 연결해야 했다.
반면에 본 발명의 토폴로지를 이용하는 회로 기판은 3쌍 이상으로 분기하는 차동 신호에 대하여 동일한 계층에서 분기 동작을 수행하고, 추가적인 비아를 뚫을 필요도 없다. 게다가, 물리적으로 분기점의 개수가 동일하고, 전체적인 거리가 동일하며, 동일한 계층에서 분기됨으로써, 분기된 신호들이 왜곡되지 않고 또한 신호 지연의 영향도 작다.
도 3은 본 발명에 따른 4 쌍으로 분기하는 토폴로지(20)를 보여주는 도면이다. 도 3을 참조하면, 토폴로지(20)는 도 1에 도시된 토폴로지(10)과 비교하여 분기된 클록 신호(CLK) 및 클록바(/CLK) 신호를 제 4 컴포넌트(C4)를 연결하기 위한 연결 비아쌍(CV7,CV8)이 더 포함된다.
도 4는 도 3에 도시된 토폴로지(30)를 입체적으로 보여주는 실시 예이다. 도 4을 참조하면, 분기점(DPT0)에서 4개의 신호 라인들(TL0,TL2,TL4,TL6)이 분기되고, 분기점(DPT1)에서는 4개의 신호 라인들(TL1,TL3,TL5,TL7)이 분기된다. 여기서 신호 라인쌍(TL0,TL1) 및 신호 라인쌍(TL6,TL7)은 각각 비아쌍들 사이로 배치된다. 상술 된 바와 같이, 본 발명의 토폴로지는 4 쌍으로 분기되는데도 무리없이 적용가능하다.
도 1 내지 도 4에서는 3쌍으로 분기되는 차동 신호, 및 4쌍으로 분기되는 차동 신호에 적용하였다. 그러나 본 발명이 반드시 3쌍 혹은 4쌍으로 분기되는 차동 신호에만 적용된다고 한정될 필요는 없다. 본 발명의 회로 기판의 토폴로지는 3쌍 이상으로 분기되는 차동 신호들에 대하여도 적용가능하다.
도 5은 4층의 UDIMM 설계에 대한 실시 예를 보여주는 도면이다. 도 5을 참조하면, 본 발명의 UDIMM(30)은 3쌍의 차동 신호 분기하는 대칭적인 토폴로지를 포함하고 있다. 분기하는 지점(30)에는 8개의 비아들이 사용된다. 도 5에서 점선은 최하위 계층(예를 들어, 제 1 층)에 이루어진 배선이고, 실선은 최상위 계층(예를 들어, 제 4 층)에 이루어진 배선이다. 도 5에 도시된 바와 같이 입력된 신호가 각 컴 포넌트까지의 전달되기까지 통과하는 전체적인 거리는 일정하도록 구현된다. 즉, 입력된 신호로부터 각 컴포넌트까지 실선과 점선의 길이의 합은 일정하다.
(실시 예)
본 발명의 DDR2 UDIMM는 비용 절감을 위해 6　계층의 JEDEC 기준 설계를 4　계층으로 변경하였다. JEDEC의 모든 UDIMM은 아래와 같은 클록의 분기 문제점을 갖고 있다.
도 6(a)와 같이 싱글 엔디드 신호는 큰 어려움 없이 분기점에서 복수의 DRAM으로 분기가 가능하다. 그러나　도 6(b)와 같은 차동 신호의 경우 동일 신호 계층에서 하나의 비아를 통해 2개의 분기까지는 문제가 없으나, 도 6(c)와 같이 3개 이상으로 분기할 경우 추가적인 비아 혹은 신호 계층을 필요로 하기때문에 도 6(d)와 같은 구조를 갖는다.
도 7는 도 6(d)의 구조로 구현된 종래의 차동 신호 구조를 보여주는 도면이다. 도 7을 참조하면, 종래에는 클록이 분기되는 (A)영역을 보면 ③번 클록은　비아 한　개를 거쳐 바로　DRAM으로 연결되지만 ①/②번 클록의 경우 2개의 비아를 거치게 되어 ③번 클록과의 스큐(skew)가 발생하게 된다.
제품이 고속 동작할 경우에 이러한 스큐는　더욱　커지게 된다. 이로 인하여　타이밍 마진(timing margin) 부족으로 제품이 타겟 스피드(target　speed)로 동작하지 못하는 문제점이 발생된다. 또한 JEDEC의 동일한 클록 구조를 원가 절감을 위한 4 계층　제품에 적용하게 되면, 4　계층은 신호 계층이 단지 최상위 계층(top layer) 혹은 최하위 계층(bottom　layer)이므로 최상위 계층에서 PCB 전체 두께만큼 긴 비 아를 통해 최하위 계층으로 연결되고, 6　계층의 경우 신호가 최상위 계층에서 비아을 통해 3(4)　계층으로 연결되므로, 4 계층 제품이 6 계층 제품과 비교하여　비아의 영향이 2배 이상된다. 이로 인해 동일한 토폴로지에서 6 계층보다 4 계층 제품의 스큐가 더 크게 발생된다. 이런 이유로 D56 이전 세대의　800Mbps 제품은　4　계층 제품으로,　1066Mbps 이상의 제품은 기존　JEDEC 6　계층으로 이원화되어 생산되고 있다.
도 8은 본 발명에 따른 토폴로지 구조로 구현된 차동신호 구조를 보여주는 도면이다. 도 8을 참조하면, A영역에서 클록이 3개로 분기할 때 2개의 클록은 기존　방식대로　배선하되, 한 쌍의 비아 사이로 클록이 지나갈 수 있도록 공간을 확보하였다. 나머지 하나의 클록 배선은 이러한 분기　비아들　사이로 빠져나가게 하였고, 이로 인해　모든 클록 신호가 물리적으로 동일한 토폴로지를 갖는 구조를 갖게 하였다. 그 결과로써 본 발명은 스큐가 없어진다.
도시되지 않았지만, 본 발명에 따른 토폴로지 구조로 구현된 메모리 모듈의 내부 계층에는 전원 전압 플레인이 포함된다. 여기서 내부 계층은 최상위 계층과 최하위 계층 사이의 계층을 말한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 3쌍의 차동 신호를 분기하는 토폴로지를 보여주는 도면이다.
도 2는 도 1에 도시된 토폴로지를 입체적으로 보여주는 실시 예이다.
도 3은 본 발명에 따른 4 쌍으로 분기하는 토폴로지를 보여주는 도면이다.
도 4는 도 3에 도시된 토폴로지를 입체적으로 보여주는 실시 예이다.
도 5은 4층의 UDIMM 설계에 대한 실시 예를 보여주는 도면이다.
도 6은 일반적으로 클록 분기를 보여주는 토폴로지를 보여주는 도면이다.
도 7은 도6(d)의 구조로 구현된 종래의 차동 신호 구조를 보여주는 도면이다.
도 8은 본 발명에 따른 토폴로지 구조로 구현된 차동 신호 구조를 보여주는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
10,20: 토폴로지
CV0~CV7: 연결 비아
DV0,DV1: 분기 비아

Claims (10)

  1. 상보적인 신호들을 입력받아 적어도 3쌍의 상보적인 신호들로 분기하는 분기 비아쌍; 및
    상기 분기 비아쌍으로부터 상기 분기된 적어도 3쌍의 상보적인 신호들을 입력받아 각 컴포넌트들로 연결하는 연결 비아쌍을 포함하되,
    상보적인 신호들은 동일한 토폴로지에 의해 상기 각 컴포넌트들로 전달되는 것을 특징으로 하는 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 분기된 상보적인 신호들은 동일한 계층에서 분기되는 것을 특징으로 하는 메모리 모듈.
  3. 제 1 항에 있어서,
    상기 분기된 상보적인 신호들을 상기 연결 비아쌍으로 전달하는데 이용되는 신호라인쌍들 중 적어도 하나의 쌍은 분기 비아쌍의 사이와 적어도 하나의 연결 비아쌍 사이로 배선되는 것을 특징으로 하는 메모리 모듈.
  4. 제 3 항에 있어서,
    상기 신호라인쌍들은 물리적으로 대칭적인 구조이고,
    상기 상호적인 신호들이 각 컴포넌트까지 전달될때까지의 거리가 동일한 것을 특징으로 하는 메모리 모듈.
  5. 제 1 항에 있어서,
    상기 상보적인 신호들은 클록 신호 및 클록바 신호이며,
    상기 분기 비아쌍은 상기 클록 신호 및 클록바 신호를 입력받아 3개의 상보적인 클록 신호 및 클럭바 신호를 분기하고,
    상기 분기된 클록 신호 및 클록바 신호들 중 어느 하나는 상기 분기 비아쌍에 인접한 어느 하나의 상기 연결 비아쌍 사이로 배선되고,
    상기 분기된 클록 신호들 및 클록바 신호들은 대칭 구조의 토폴로지를 갖고 상기 각 컴포넌트들로 전달되는 것을 특징으로 하는 메모리 모듈.
  6. 제 1 항에 있어서,
    상기 상보적인 신호들은 클록 신호 및 클록바 신호이며,
    상기 분기 비아쌍은 상기 클록 신호 및 클록바 신호를 입력받아 4개의 상보적인 클록 신호 및 클럭바 신호를 분기하고,
    상기 분기된 클록 신호 및 클록바 신호들 중 두개는 상기 분기 비아쌍에 인접한 상기 연결 비아쌍들 사이로 배선되고,
    상기 분기된 클록 신호들 및 클록바 신호들은 대칭 구조의 토폴로지를 갖고 상기 각 컴포넌트들로 전달되는 것을 특징으로 하는 메모리 모듈.
  7. 제 1 항에 있어서,
    상기 메모리 모듈은 4계층으로 구현되되,
    최상위 계층에는 신호 분기를 위한 배선이 포함되고,
    최하위 계층에는 분기된 신호들이 상기 각 컴포넌트들과 연결하기 위한 배선이 포함되는 메모리 모듈.
  8. 제 7 항에 있어서,
    상기 메모리 모듈의 내부 계층에는 전원 전압 플레인이 포함되는 것을 특징으로 하는 메모리 모듈.
  9. 회로 기판의 토폴로지에 있어서:
    제 1 신호를 입력받는 제 1 분기점;
    상기 제 1 신호와 상보적인 제 2 신호를 입력받는 제 2 분기점;
    상기 제 1 분기점으로부터 적어도 3개 이상으로 분기되어 각각 연결되는 복수의 제 1 연결점들; 및
    상기 제 2 분기점으로부터 적어도 3개 이상으로 분기되어 각각 연결되는 복수의 제 2 연결점들을 포함하되,
    상기 제 1 연결점들 각각은 서로 다른 컴포넌트들에 연결되고,
    상기 제 2 연결점들 각각은 서로 다른 컴포넌트들에 연결되는 것을 특징으로 하는 토폴로지.
  10. 제 9 항에 있어서,
    상기 토폴로지는 물리적으로 대칭적이며,
    상기 제 1 및 제 2 분기점들 및 상기 제 1 및 제 2 연결점들은 모두 동일한 계층에 존재하도록 상기 회로 기판에 구현되는 것을 특징으로 하는 토폴로지.
KR1020080096695A 2008-10-01 2008-10-01 메모리 모듈 및 회로 기판의 토폴로지 KR20100037387A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080096695A KR20100037387A (ko) 2008-10-01 2008-10-01 메모리 모듈 및 회로 기판의 토폴로지
US12/461,799 US20100078211A1 (en) 2008-10-01 2009-08-25 Memory module and topology of circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080096695A KR20100037387A (ko) 2008-10-01 2008-10-01 메모리 모듈 및 회로 기판의 토폴로지

Publications (1)

Publication Number Publication Date
KR20100037387A true KR20100037387A (ko) 2010-04-09

Family

ID=42056169

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080096695A KR20100037387A (ko) 2008-10-01 2008-10-01 메모리 모듈 및 회로 기판의 토폴로지

Country Status (2)

Country Link
US (1) US20100078211A1 (ko)
KR (1) KR20100037387A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9276549B1 (en) * 2014-09-12 2016-03-01 ScienBiziP Consulting(Shenzhen)Co., Ltd. Via system of printed circuit board and method of making same
CN104394646A (zh) * 2014-11-28 2015-03-04 京东方科技集团股份有限公司 印刷电路板、球栅阵列封装体及印刷电路板的布线方法
KR101691933B1 (ko) * 2016-05-24 2017-01-02 유원기 조류 발전기

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353588A (ja) * 2001-05-29 2002-12-06 Mitsubishi Electric Corp 配線基板及び配線基板の製造方法
US6947304B1 (en) * 2003-05-12 2005-09-20 Pericon Semiconductor Corp. DDR memory modules with input buffers driving split traces with trace-impedance matching at trace junctions
US20040251047A1 (en) * 2003-06-12 2004-12-16 International Business Machines Corporation Via structure for increased wiring on printed wiring boards
US20050201065A1 (en) * 2004-02-13 2005-09-15 Regnier Kent E. Preferential ground and via exit structures for printed circuit boards
DE102006050882A1 (de) * 2006-10-27 2008-05-08 Qimonda Ag Platine, insbesondere für ein Speichermodul, Speichermodul, Speichermodul-System, und Verfahren zur Herstellung einer Platine, insbesondere für ein Speichermodul
SG150410A1 (en) * 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods

Also Published As

Publication number Publication date
US20100078211A1 (en) 2010-04-01

Similar Documents

Publication Publication Date Title
KR100607892B1 (ko) 메모리 모듈 및 메모리 시스템
US5309015A (en) Clock wiring and semiconductor integrated circuit device having the same
US7778042B2 (en) Memory system having point-to-point (PTP) and point-to-two-point (PTTP) links between devices
US6600790B1 (en) Gap-coupling bus system
KR20100037387A (ko) 메모리 모듈 및 회로 기판의 토폴로지
US9231791B2 (en) Differential transmission circuit
JP2003108512A (ja) データバス配線方法、メモリシステム及びメモリモジュール基板
JP2001102755A (ja) 多層配線基板
CN101272141A (zh) 交错逻辑阵列块结构
KR20050010910A (ko) 등진폭 방향성 결합식 버스 시스템
WO2020167499A1 (en) Asymmetric dual bend skew compensation for reducing differential mode to common mode conversion
US6343030B1 (en) Semiconductor device and pin arrangement
JP2012227617A (ja) 信号伝送回路
US20150130553A1 (en) Crosstalk reduction in signal lines by crosstalk introduction
CN111757594B (zh) 电子总成
CN106604520B (zh) 印刷电路板结构
US20040201405A1 (en) Topology for providing clock signals to multiple circuit units on a circuit module
CN103684525B (zh) 信号传输电路
JP4952177B2 (ja) 記憶装置
JP4344088B2 (ja) 基板の一次側と二次側における同一の接続点レイアウトのためのルーティングトポロジー
JP4382756B2 (ja) 半導体パッケージ及びその内部のクロック配線方法
US11778733B2 (en) Signal transmission circuit packaging structure
US6259018B1 (en) Conductor structure
CN110839314B (zh) Pcb板
JP2002208292A (ja) シフトレジスタ

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid