KR20100035159A - 딥 실리콘 에칭에서의 마스크 언더컷의 최소화 - Google Patents
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Abstract
실리콘층에 피처를 형성하는 방법이 제공된다. 실리콘층 상에 복수의 마스크 개구를 갖는 마스크가 형성된다. C4F8 을 포함하는 무수소 증착 가스를 흐르게 하고, 증착 가스로부터 플라즈마를 형성하고, 적어도 20 초 동안 플라즈마로부터 폴리머를 증착하며, 적어도 20 초 후에 폴리머의 증착을 중지함으로써, 마스크 상에 폴리머층이 증착된다. 개구 가스를 흐르게 하고, 복수의 마스크 개구의 측면에 증착된 폴리머에 대하여 복수의 마스크 개구의 바닥에 증착된 폴리머를 선택적으로 제거하는 플라즈마를 개구 가스로부터 형성하며, 복수의 마스크 피처의 적어도 일부가 개구되는 경우에 개구하는 것을 중지함으로써, 증착된 폴리머층이 개구된다. 마스크 및 증착된 폴리머층을 통해 실리콘층이 에칭된다.
Description
본 발명은 반도체 디바이스의 형성에 관한 것이다.
반도체 웨이퍼 프로세싱 동안에, 공지의 패터닝 및 에칭 프로세스를 이용하여 반도체 디바이스의 피처가 웨이퍼에서 정의된다. 이들 프로세스에서, 포토레지스트 (PR) 재료가 웨이퍼 상에 증착된 후, 레티클에 의해 필터링된 광에 노광된다. 이 레티클은 일반적으로, 광이 레티클을 통해 전파되는 것을 차단하는 예시적인 피처 기하학적 배열로 패터닝되는 유리 플레이트이다.
이 레티클을 통과한 후에, 광은 포토레지스트 재료의 표면과 접촉한다. 광은 현상액이 포토레지스트 재료의 부분을 제거할 수 있도록 포토레지스트 재료의 화학적 조성을 변화시킨다. 포지티브 포토레지스트 재료의 경우에는, 노광된 영역이 제거되고, 네거티브 포토레지스트 재료의 경우에는, 노광되지 않은 영역이 제거된다. 그 후에, 웨이퍼가 에칭되어, 포토레지스트 재료에 의해 더 이상 보호되지 않는 영역으로부터 기저 재료를 제거함으로써, 웨이퍼에서의 원하는 피처를 정의한다.
포토레지스트의 다양한 발생이 알려져 있다. DUV (deep ultra violet) 포토레지스트는 248 nm 광에 의해 노광된다. 이해를 용이하게 하기 위해, 도 1a 는 실리콘 에칭층 (108) 상의 포토레지스트 마스크 (112) 의 개략적인 단면도이다. 포토레지스트 마스크 (112) 는 마스크 개구 (122) 를 가진다. 실리콘 에칭층 (108) 은 하나 이상의 층을 개재하여 기판 (104) 위에 있거나, 실리콘 에칭층은 실리콘 기판일 수도 있다. 도 1b 는 실리콘 에칭층 (108) 에 피처가 에칭된 후의 포토레지스트 마스크 (112) 및 실리콘 에칭층 (108) 의 개략적인 단면도이다. 에칭 프로세스는 마스크 언더컷 (116) 을 일으켜, 결과로서 생성된 실리콘 라인을 원래 마스크보다 얇아지게 한다. 에칭이 깊어짐에 따라, 언더컷은 더욱 심해진다는 것을 발견하였다.
본 발명의 목적에 따라 전술한 것을 달성하기 위해, 실리콘층에 피처를 형성하는 방법이 제공된다. 실리콘층 상에 복수의 마스크 개구를 갖는 마스크가 형성된다. C4F8 을 포함하는 무수소 증착 가스를 흐르게 하고, 증착 가스로부터 플라즈마를 형성하고, 적어도 20 초 동안 플라즈마로부터 폴리머를 증착하며, 적어도 20 초 후에 폴리머의 증착을 중지함으로써, 마스크 상에 폴리머층이 증착된다. 개구 가스를 흐르게 하고, 복수의 마스크 개구의 측면에 증착된 폴리머에 대하여 복수의 마스크 개구의 바닥에 증착된 폴리머를 선택적으로 제거하는 플라즈마를 개구 가스로부터 형성하며, 복수의 마스크 피처의 적어도 일부가 개구되는 경우에 개구하는 것을 중지함으로써, 증착된 폴리머층이 개구된다. 마스크 및 증착된 폴리머층을 통해 실리콘층이 에칭된다.
본 발명의 다른 형태에서, 실리콘층에 피처를 형성하는 방법이 제공된다. 실리콘층 상에 복수의 마스크 개구를 갖는 마스크가 형성된다. 실리콘층은 플라즈마 프로세스 챔버에 놓인다. 본질적으로 C4F8 로 구성된 무수소 증착 가스를 플라즈마 프로세스 챔버로 흐르게 하고, 증착 가스로부터 플라즈마를 형성하고, 적어도 20 초 동안 플라즈마로부터 폴리머를 증착하여 적어도 200 nm 두께로 층을 형성하며, 적어도 20 초 후에 폴리머의 증착을 중지함으로써, 마스크 상에 폴리머층이 증착된다. 개구 가스를 플라즈마 프로세스 챔버로 흐르게 하고, 복수의 마스크 개구의 측면에 증착된 폴리머에 대하여 복수의 마스크 개구의 바닥에 증착된 폴리머를 선택적으로 제거하는 플라즈마를 개구 가스로부터 형성하며, 복수의 마스크 피처 중 적어도 일부가 개구되는 경우에 개구하는 것을 중지함으로써, 증착된 폴리머층이 개구된다. 개구 가스와 상이한 에칭 가스를 흐르게 하고, 실리콘층을 에칭하는 플라즈마를 에칭 가스로부터 형성함으로써, 마스크 및 증착된 폴리머층을 통해 실리콘층이 에칭되며, 여기서 증착된 폴리머층은 포토레지스트 마스크 아래의 실리콘층의 언더컷팅을 방지한다. 실리콘층은 플라즈마 프로세스 챔버로부터 제거된다.
본 발명의 다른 형태에서, 개구를 갖는 마스크 아래의 실리콘층에 피처를 에칭하는 장치가 제공된다. 플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽, 플라즈마 프로세싱 챔버 인클로저 내에서 기판을 지지하는 기판 지지체, 플라즈마 프로세싱 챔버 인클로저의 압력을 조절하는 압력 조절기, 플라즈마 프로세싱 챔버 인클로저에 전력을 제공하는 상부 전극, 전력을 제공하는 하부 전극, 상부 전극에 전기적으로 접속된 제 1 RF 전원, 하부 전극에 전기적으로 접속된 제 2 RF 전원, 플라즈마 프로세싱 챔버 인클로저로 가스를 제공하는 가스 유입구, 및 플라즈마 프로세싱 챔버 인클로저로부터 가스를 배기하는 가스 배출구를 포함하는 플라즈마 프로세싱 챔버가 제공된다. 가스 소스는 가스 유입구와 유체 연통하며, 무수소 C4F8 증착 가스 소스, 개구 가스 소스, 및 에칭 가스 소스를 포함한다. 제어기는 가스 소스, 제 1 RF 전원, 및 제 2 RF 전원에 제어가능하게 접속되며, 적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함한다. 이 컴퓨터 판독가능 매체는 무수소 C4F8 증착 가스 소스로부터 플라즈마 프로세싱 챔버로 C4F8 을 포함하는 무수소 증착 가스를 흘리는 컴퓨터 판독가능 코드; 무수소 증착 가스로부터 플라즈마를 형성하는 컴퓨터 판독가능 코드; 적어도 20 초 동안 플라즈마로부터 폴리머를 증착하는 컴퓨터 판독가능 코드; 및 적어도 20 초 후에 폴리머의 증착을 중지하는 컴퓨터 판독가능 코드를 포함하는 마스크 상에 폴리머층을 증착하는 컴퓨터 판독가능 코드; 개구 가스 소스로부터 플라즈마 프로세싱 챔버로 개구 가스를 흘리는 컴퓨터 판독가능 코드; 복수의 마스크 개구의 측면에 증착된 폴리머에 대하여 복수의 마스크 개구의 바닥에 증착된 폴리머를 선택적으로 제거하는 플라즈마를 개구 가스로부터 형성하는 컴퓨터 판독가능 코드; 및 복수의 마스크 피처 중 적어도 일부가 개구되는 경우에 개구하는 것을 중지하는 컴퓨터 판독가능 코드를 포함하는 증착된 폴리머층을 개구하는 컴퓨터 판독가능 코드; 및 마스크 및 증착된 폴리머층을 통해 실리콘층을 에칭하는 컴퓨터 판독가능 코드를 포함한다.
본 발명의 이들 특징 및 다른 특징은 이하 다음의 도면과 관련하여 본 발명의 상세한 설명에서 더욱 상세히 설명될 것이다.
본 발명은 첨부 도면에서 제한적이 아니라, 예시적으로 설명되며, 첨부 도면에서는 동일한 참조부호가 유사한 요소를 지칭한다.
도 1a 및 도 1b 는 종래 기술에 따라 형성된 피처의 개략적인 단면도이다.
도 2 는 본 발명의 일 실시형태에 이용될 수도 있는 프로세스의 하이 레벨 흐름도이다.
도 3 은 본 발명을 실시하는데 이용될 수도 있는 플라즈마 프로세싱 챔버의 개략도이다.
도 4a 및 도 4b 는 본 발명의 실시형태에 이용되는 제어기를 구현하는데 적절한 컴퓨터 시스템을 도시한다.
도 5a 내지 도 5d 는 본 발명의 일 실시형태에 따라 프로세싱된 적층체의 개략적인 단면도이다.
도 6 은 무수소 증착의 더욱 상세한 흐름도이다.
도 7 은 증착층의 개구의 더욱 상세한 흐름도이다.
도 8 은 실리콘층의 에칭의 더욱 상세한 흐름도이다.
도 1a 및 도 1b 는 종래 기술에 따라 형성된 피처의 개략적인 단면도이다.
도 2 는 본 발명의 일 실시형태에 이용될 수도 있는 프로세스의 하이 레벨 흐름도이다.
도 3 은 본 발명을 실시하는데 이용될 수도 있는 플라즈마 프로세싱 챔버의 개략도이다.
도 4a 및 도 4b 는 본 발명의 실시형태에 이용되는 제어기를 구현하는데 적절한 컴퓨터 시스템을 도시한다.
도 5a 내지 도 5d 는 본 발명의 일 실시형태에 따라 프로세싱된 적층체의 개략적인 단면도이다.
도 6 은 무수소 증착의 더욱 상세한 흐름도이다.
도 7 은 증착층의 개구의 더욱 상세한 흐름도이다.
도 8 은 실리콘층의 에칭의 더욱 상세한 흐름도이다.
본 발명은 첨부 도면에서 설명된 바와 같이 이의 몇 개의 바람직한 실시형태를 참조하여 이하 상세히 설명될 것이다. 다음의 설명에서, 수많은 특정 세부사항이 본 발명의 완전한 이해를 제공하기 위해 개시된다. 그러나, 본 발명이 이들 특정 세부사항의 전부 또는 일부 없이도 실시될 수도 있다는 것이 당업자에게는 명백할 것이다. 다른 예에서, 공지의 프로세스 단계 및/또는 구조는 본 발명을 불필요하게 모호하게 하지 않게 하기 위해 상세히 설명되지 않았다.
이해를 용이하게 하기 위해, 도 2 는 본 발명의 일 실시형태에 이용될 수도 있는 프로세스의 하이 레벨 흐름도이다. 에칭될 실리콘층 상에 마스크가 형성된다 (단계 204). 실리콘층은 폴리실리콘, 실리콘 웨이퍼와 같은 결정질 실리콘, 또는 아모퍼스 실리콘일 수도 있다. 실리콘층은 일반적으로 도펀트를 가질 수도 있는 순수 실리콘이다. 실리콘층이 실리콘층의 상면 상에 자연적으로 형성될 수도 있는 얇은 실리콘 산화물층을 가질 수도 있더라도, 이 실리콘층은 실리콘 산화물 또는 실리콘 질화물이 아니다. 무수소 증착 가스를 이용하여 마스크 상에 폴리머가 증착된다 (단계 208). 이러한 무수소 증착 가스에서, 무수소 증착 가스를 구성하는 분자 중 어떤 것도 수소를 가지지 않는다. 증착층이 개구된다 (단계 212). 실리콘층이 에칭된다 (단계 216).
실시예
본 발명의 구현예의 실시예에서, 도 3 은 본 발명의 구현예에서 이용될 수도 있는 프로세싱 툴을 도시한다. 도 3 은 플라즈마 프로세싱 툴 (301) 을 포함하는 플라즈마 프로세싱 시스템 (300) 의 개략도이다. 플라즈마 프로세싱 툴 (301) 은 유도 결합 플라즈마 에칭 툴이고, 플라즈마 프로세싱 챔버 (304) 를 갖는 플라즈마 반응기 (302) 를 포함한다. TCP (transformer coupled power) 제어기 (350) 및 바이어스 전력 제어기 (355) 는 각각 플라즈마 챔버 (304) 내에서 생성된 플라즈마 (324) 에 영향을 미치는 TCP 전원 (351) 및 바이어스 전원 (356) 을 제어한다.
TCP 전력 제어기 (350) 는 TCP 매치 네트워크 (352) 에 의해 튜닝된 13.56 MHz 의 무선 주파수 신호를 플라즈마 챔버 (304) 가까이에 위치한 TCP 코일 (353) 로 공급하도록 구성된 TCP 전원 (351) 에 대한 설정값을 설정한다. TCP 코일 (353) 로부터 플라즈마 챔버 (304) 로 에너지가 전달되게 하면서 플라즈마 챔버 (304) 로부터 TCP 코일 (353) 을 분리하기 위해 RF 투명 윈도우 (354) 가 제공된다.
바이어스 전력 제어기 (355) 는 바이어스 매치 네트워크 (357) 에 의해 튜닝되는 RF 신호를, 프로세싱중인 반도체 웨이퍼 워크피스와 같은 기판 (306) 을 수용하도록 구성되는 척 전극 (308) 상에 직류 (DC) 바이어스를 생성하는 플라즈마 챔버 (304) 내에 위치한 척 전극 (308) 으로 공급하도록 구성된 바이어스 전원 (356) 에 대한 설정값을 설정한다.
가스 공급 메커니즘 또는 가스 소스 (310) 는 프로세스에 요구되는 적당한 화학작용 (chemistry) 을 플라즈마 챔버 (304) 의 내부로 공급하기 위해 가스 매니폴드 (317) 를 통해 연결된 가스 또는 가스들의 소스 또는 소스들 (316) 을 포함한다. 가스 배기 메커니즘 (318) 은 압력 제어 밸브 (319) 및 배기 펌프 (320) 를 포함하고, 플라즈마 챔버 (304) 내에서부터 파티클을 제거하고 플라즈마 챔버 (304) 내에서 특정 압력을 유지한다.
온도 제어기 (380) 는 냉각 전원 (384) 을 제어함으로써 척 전극 (308) 내에 제공된 냉각 재순환 시스템의 온도를 제어한다. 플라즈마 프로세싱 시스템은 또한 전자 제어 회로 (370) 를 포함한다. 플라즈마 프로세싱 시스템은 또한 종단점 검출기를 가질 수도 있다.
도 4a 및 도 4b 는 본 발명의 실시형태에 이용되는 제어 회로 (370) 용 제어기를 구현하는데 적절한 컴퓨터 시스템 (400) 을 도시한다. 도 4a 는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 도시한다. 물론, 이 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판, 및 소형 핸드헬드 디바이스에서부터 대형 슈퍼 컴퓨터까지 이르는 많은 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (400) 은 모니터 (402), 디스플레이 (404), 하우징 (406), 디스크 드라이브 (408), 키보드 (410), 및 마우스 (412) 를 포함한다. 디스크 (414) 는 컴퓨터 시스템 (400) 으로부터 그리고 컴퓨터 시스템 (400) 으로 데이터를 전송하는데 이용되는 컴퓨터-판독가능 매체이다.
도 4b 는 컴퓨터 시스템 (400) 에 대한 블록도의 실시예이다. 매우 다양한 서브시스템이 시스템 버스 (420) 에 연결된다. 프로세서(들) (422; 중앙 처리 장치, 또는 CPU 로도 지칭됨) 은 메모리 (424) 를 포함하는 저장 디바이스에 커플링된다. 메모리 (424) 는 RAM (random access memory) 및 ROM (read-only memory) 을 포함한다. 당업계에 공지된 바와 같이, ROM 은 CPU 에 단방향으로 데이터 및 명령을 전송하는 역할을 하고, RAM 은 양방향으로 데이터 및 명령을 전송하는데 통상적으로 이용된다. 이들 타입의 메모리 둘 다는 후술할 컴퓨터-판독가능 매체 중 임의의 적절한 매체를 포함할 수도 있다. 또한, 고정 디스크 (426) 는 CPU (422) 에 양방향으로 커플링되는데; 이것은 추가적인 데이터 저장 용량을 제공하며, 또한 후술할 컴퓨터 판독가능 매체 중 임의의 매체를 포함할 수도 있다. 고정 디스크 (426) 는 프로그램, 데이터 등을 저장하는데 이용될 수도 있고, 통상적으로 주 저장 매체보다 느린 (하드 디스크와 같은) 보조 저장 매체이다. 고정 디스크 (426) 내에 보유된 정보가 적절한 경우에 메모리 (424) 의 가상 메모리로서 표준 방식으로 통합될 수도 있다는 것을 알 것이다. 착탈식 디스크 (414) 는 후술할 컴퓨터-판독가능 매체 중 임의의 매체의 형태를 취할 수도 있다.
CPU (422) 는 또한 디스플레이 (404), 키보드 (410), 마우스 (412), 및 스피커 (430) 와 같은 다양한 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는 비디오 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치식 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿, 스타일러스, 음성 또는 핸드라이팅 인식기, 바이오메트릭 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. CPU (422) 는 옵션으로, 네트워크 인터페이스 (440) 를 이용하여 다른 컴퓨터 또는 전기통신 네트워크에 커플링될 수도 있다. 이러한 네트워크 인터페이스에 의해, CPU 가 네트워크로부터 정보를 수신했을 수도 있거나 상술한 방법 단계를 수행하는 과정에서 네트워크에 정보를 출력했을 수도 있다고 예견된다. 또한, 본 발명의 방법 실시형태는 오직 CPU (422) 상에서만 실행할 수도 있거나, 프로세싱의 일부를 공유하는 원격 CPU 와 함께 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
부가적으로, 본 발명의 실시형태는 또한 다양한 컴퓨터로 구현되는 동작들을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 구비한 컴퓨터 저장 제품에 관한 것이다. 이 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 구성된 것들일 수도 있으며, 또는 컴퓨터 소프트웨어 업계의 당업자에게 이용가능하고 공지된 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플롭티컬 디스크와 같은 자기광학 매체; 그리고 주문형 집적회로 (ASIC), 프로그램가능 로직 디바이스 (PLD) 및 ROM 과 RAM 디바이스와 같이 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만, 이에 한정되지 않는다. 컴퓨터 코드의 예는 인터프리터를 사용하여 컴퓨터에 의해 실행되는 보다 하이 레벨의 코드를 포함하는 파일들 및 컴파일러에 의해 생성되는 것과 같은 머신 코드를 포함한다. 컴퓨터 판독가능 매체는 또한 프로세서에 의해 실행가능한 명령의 시퀀스를 나타내며 반송파에 구현된 컴퓨터 데이터 신호에 의해 송신되는 컴퓨터 코드일 수도 있다.
실리콘층 상에 마스크가 형성된다 (단계 204). 도 5a 는 실리콘 에칭층 (504) 의 개략적인 단면도이다. 이 실시예에서, 실리콘 에칭층은 기판을 형성하는 결정질 실리콘 웨이퍼이다. 이 실시예에서, 마스크 (512) 는 포토레지스트 마스크이며, 이는 증착된 후 패터닝되어 마스크 (512) 에서 개구 (522) 를 형성한다. 다른 실시예에서, 이 마스크는 하드마스크를 형성하는데 이용되는 실리콘 산화물과 같은 다른 재료로 이루어질 수도 있다. 포토레지스트 마스크는 하드마스크를 형성하는데 이용될 수도 있다. 웨이퍼는 플라즈마 프로세싱 시스템 (300) 에 놓인다.
마스크 상에 무수소 증착층이 형성된다 (단계 208). 도 5b 는 마스크 (512) 상에 증착층 (516) 이 형성된 후의 도면이다. 도 6 은 무수소 증착층의 형성의 더욱 상세한 흐름도이다. 가스 소스 (316) 로부터 플라즈마 프로세싱 툴 (301) 로 C4F8 을 포함하는 무수소 증착 가스가 흐른다 (단계 604). 예시적인 레시피에서, 증착 가스는 순수 C4F8 로 구성된다. 이 실시예에서, 증착 가스는 100 sccm 의 C4F8 이다. 증착 가스는 증착 플라즈마로 변환된다 (단계 608). 이 실시예에서, 13.56 MHz 에서 900 와트의 전력이 상부 전극에 제공되고 400 KHz 에서 -65 볼트가 하부 전극에 제공되어, 증착 가스를 플라즈마로 변환한다. 이 증착은 약 30 초 동안 제공된다. 그 후, 폴리머층의 증착이 중지된다 (단계 612). 90 mtorr의 압력이 유지된다.
바람직하게는, 이 증착은 적어도 20 초 동안 제공된다. 더 바람직하게는, 이 증착은 적어도 25 초 동안 제공된다. 가장 바람직하게는, 이 증착은 적어도 30 초 동안 제공된다. 바람직하게는, 이 증착층은 측벽에서 적어도 200 nm 두께이다. 더 바람직하게는, 이 증착층은 측벽에서 적어도 300 nm 두께이다.
이 증착 가스는 무수소가 아닌 증착 보다 개선된 특성을 증착층에 제공하는 무수소 증착물이다. 이 실시예에서, 이 증착 가스는 순수 C4F8 인데, 그 이유는 결과로서 생성된 증착층이 개선된 특성을 제공하기 때문이다.
증착층이 개구된다 (단계 212). 도 5c 는 증착층이 개구된 후의 도면이다. 이 실시예에서, 개구 프로세스는 수평 표면 상의 증착층의 부분을 제거하여 증착층에 의해 형성된 측벽 (520) 만을 남겨둔다. 도 7 은 증착층의 개구의 더욱 상세한 흐름도이다. 가스 소스 (316) 로부터 플라즈마 프로세싱 툴 (310) 로 개구 가스가 흐른다 (단계 704). 이 실시예에서, 개구 가스는 30 sccm 의 SF6 이다. 개구 가스는 개구 플라즈마로 변환된다 (단계 708). 이 실시예에서, 13.56 MHz 에서 600 와트의 전력이 상부 전극에 제공되고, 400 KHz 에서 -150 볼트가 하부 전극에 제공되어, 개구 가스를 플라즈마로 변환한다. 이 개구는 약 15 초 동안 제공된다. 개구 프로세스는 이후 중지된다 (단계 712). 압력은 30 mtorr 로 설정된다.
다른 개구 가스는 CF4 와 Ar, 또는 O2 와 Ar, 또는 SF6 과 Ar 을 포함할 수도 있다.
실리콘층이 에칭된다 (단계 216). 도 5d 는 실리콘 에칭이 수행된 후의 도면이다. 실리콘층 (504) 에 피처 (524) 가 에칭되었다. 이 실시예에서, 이 증착층은 완전히 에칭되었다. 다른 실시예예서, 증착층의 일부가 남을 수도 있다. 또한 이 실시예에서, 포토레지스트 마스크 (512) 의 일부가 남는다. 다른 실시예에서, 포토레지스트 마스크는 완전히 에칭될 수도 있다. 완전히 제거되지 않으면, 증착층 및 마스크는 그 후에 제거된다. 이 실시예가 도시된 바와 같이 언더컷팅을 감소시키거나 더 바람직하게는 제거한다는 것을 예기치 않게 발견하였다.
도 8 은 에칭 프로세스의 일 실시예의 더욱 상세한 흐름도이다. 가스 소스 (316) 로부터 플라즈마 프로세싱 툴 (301) 로 에칭 가스가 흐른다 (단계 804). 이 실시예에서, 에칭 가스는 200 sccm 의 CF4 이다. 에칭 가스는 에칭 플라즈마로 변환된다 (단계 808). 이 실시예에서, 13.56 MHz 에서 600 와트의 전력이 상부 전극에 제공되고, 400 KHz 에서 -200 볼트가 하부 전극에 제공되어, 에칭 가스를 플라즈마로 변환한다. 에칭은 약 20 초 동안 제공된다. 에칭 프로세스는 이후 중지된다 (단계 812).
다른 실시예에서, 짧은 에칭 단계와 증착 단계의 조합이 이용될 수도 있다. 이러한 짧은 증착 단계는 10 초 미만 동안 증착될 것이다. 다중 에칭 및 증착 프로세스, 특히 10 초 초과의 증착이 있는 다중 에칭 및 증착 프로세스는 수직 프로파일 대신에 계단형 프로파일을 야기하는 것으로 생각된다.
몇몇 실시예에서 에칭 가스 화학작용이 개구 가스 화학작용과 동일할 수도 있더라도, 파라미터의 하나 이상의 차이로 인해, 에칭 가스로부터의 플라즈마는 개구 가스로부터의 플라즈마와 상이하다. 더 바람직하게는, 에칭 가스 화학작용이 실리콘을 에칭하는데 이용되는 반면, 개구 가스 화학작용은 폴리머 증착층을 개구하는데 이용되므로, 에칭 가스 화학작용은 개구 가스 화학작용과 상이하다.
바람직하게는, 실리콘 피처는 적어도 500 nm 의 깊이를 가진다. 더 바람직하게는, 실리콘 피처는 적어도 1000 nm 의 깊이를 가진다. 바람직하게는, 실리콘 피처는 적어도 5:1 의 깊이 대 폭 애스펙트비를 가진다. 더 바람직하게는, 실리콘 피처는 적어도 10:1 의 애스펙트비를 가진다.
증착 중의 수소의 존재는 바람직하지 않은 타입의 폴리머가 증착되게 한다는 것을 발견하였다.
언더컷팅을 제거하는 것에 더하여, 이 프로세스는 에칭 프로파일의 개선된 제어를 제공하고 더욱 신속한 프로세싱을 허용한다는 것이 예기치 않게 발견되었다.
본 발명은 또한 증착층의 형성, 증착층의 개구, 및 실리콘의 에칭이 단일 플라즈마 프로세싱 챔버에서 인시추로 행해지게 한다.
본 발명이 수개의 바람직한 실시형태로 설명되었지만, 본 발명의 범위 내에 변경, 치환, 및 다양한 대체 균등물이 있다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 다른 방법이 있다는 것을 주목하여야 한다. 따라서, 다음의 첨부된 청구항은 본 발명의 진정한 사상 및 범위 내의 이러한 모든 변경, 치환, 및 다양한 대체 균등물을 포함하는 것으로 해석된다고 의도된다.
Claims (19)
- 실리콘층에 피처를 형성하는 방법으로서,
상기 실리콘층 상에 복수의 마스크 개구를 갖는 마스크를 형성하는 단계;
상기 마스크 상에 폴리머층을 증착하는 단계;
상기 증착된 폴리머층을 개구하는 단계; 및
상기 마스크 및 상기 증착된 폴리머층을 통해 상기 실리콘층을 에칭하는 단계를 포함하며,
상기 마스크 상에 폴리머층을 증착하는 단계는,
C4F8 을 포함하는 무수소 증착 가스를 흘리는 단계;
상기 무수소 증착 가스로부터 플라즈마를 형성하는 단계;
적어도 20 초 동안 상기 플라즈마로부터 폴리머를 증착하는 단계; 및
상기 적어도 20 초 후에 상기 폴리머의 증착을 중지하는 단계를 포함하고,
상기 증착된 폴리머층을 개구하는 단계는,
개구 가스를 흘리는 단계;
상기 복수의 마스크 개구의 측면에 증착된 폴리머에 대하여 상기 복수의 마스크 개구의 바닥에 증착된 폴리머를 선택적으로 제거하는 플라즈마를 상기 개구 가스로부터 형성하는 단계; 및
복수의 마스크 피처 중 적어도 일부가 개구되는 경우에 상기 개구하는 단계를 중지하는 단계를 포함하는, 실리콘층에 피처를 형성하는 방법. - 제 1 항에 있어서,
상기 실리콘층을 에칭하는 단계는,
에칭 가스를 흘리는 단계; 및
상기 실리콘층을 에칭하는 플라즈마를 상기 에칭 가스로부터 형성하는 단계를 포함하는, 실리콘층에 피처를 형성하는 방법. - 제 2 항에 있어서,
상기 개구 가스는 상기 에칭 가스와 상이한, 실리콘층에 피처를 형성하는 방법. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 폴리머를 증착하는 단계, 상기 증착된 폴리머를 개구하는 단계, 및 상기 실리콘층을 에칭하는 단계는 단일 플라즈마 프로세싱 챔버에서 인시추로 행해지는, 실리콘층에 피처를 형성하는 방법. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 마스크는 포토레지스트 마스크인, 실리콘층에 피처를 형성하는 방법. - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 무수소 증착 가스는 본질적으로 C4F8 로 구성되는, 실리콘층에 피처를 형성하는 방법. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 마스크 및 상기 증착된 폴리머층을 제거하는 단계를 더 포함하는, 실리콘층에 피처를 형성하는 방법. - 제 7 항에 있어서,
상기 증착된 폴리머층은 상기 복수의 마스크 개구의 측면에서 적어도 200 nm 두께인, 실리콘층에 피처를 형성하는 방법. - 제 8 항에 있어서,
상기 복수의 마스크 개구의 측면에서 상기 적어도 200 nm 두께로 증착된 폴리머는 언더컷팅을 제거하는, 실리콘층에 피처를 형성하는 방법. - 제 1 항에 있어서,
상기 폴리머를 증착하는 단계, 상기 증착된 폴리머를 개구하는 단계, 및 상기 실리콘층을 에칭하는 단계는 단일 플라즈마 프로세싱 챔버에서 인시추로 행해지는, 실리콘층에 피처를 형성하는 방법. - 제 1 항에 있어서,
상기 마스크는 포토레지스트 마스크인, 실리콘층에 피처를 형성하는 방법. - 제 1 항에 있어서,
상기 무수소 증착 가스는 본질적으로 C4F8 로 구성되는, 실리콘층에 피처를 형성하는 방법. - 제 1 항에 있어서,
상기 마스크 및 상기 증착된 폴리머층을 제거하는 단계를 더 포함하는, 실리콘층에 피처를 형성하는 방법. - 제 1 항에 있어서,
상기 증착된 폴리머층은 상기 복수의 마스크 개구의 측면에서 적어도 200 nm 두께인, 실리콘층에 피처를 형성하는 방법. - 제 14 항에 있어서,
상기 복수의 마스크 개구의 측면에서 적어도 200 nm 두께로 증착된 폴리머는 언더컷팅을 제거하는, 실리콘층에 피처를 형성하는 방법. - 실리콘층에 피처를 형성하는 방법으로서,
상기 실리콘층 상에 복수의 마스크 개구를 갖는 마스크를 형성하는 단계;
상기 실리콘층을 플라즈마 프로세스 챔버에 놓는 단계;
상기 마스크 상에 폴리머층을 증착하는 단계;
상기 증착된 폴리머층을 개구하는 단계;
상기 마스크 및 상기 증착된 폴리머층을 통해 상기 실리콘층을 에칭하는 단계; 및
상기 플라즈마 프로세스 챔버로부터 상기 실리콘층을 제거하는 단계를 포함하며,
상기 마스크 상에 폴리머층을 증착하는 단계는,
본질적으로 C4F8 로 구성된 무수소 증착 가스를 상기 플라즈마 프로세스 챔버로 흘리는 단계;
상기 무수소 증착 가스로부터 플라즈마를 형성하는 단계;
적어도 20 초 동안 상기 플라즈마로부터 폴리머를 증착하여 적어도 200 nm 두께로 층을 형성하는 단계; 및
상기 적어도 20 초 후에 상기 폴리머의 증착을 중지하는 단계를 포함하고,
상기 증착된 폴리머층을 개구하는 단계는,
개구 가스를 상기 플라즈마 프로세스 챔버로 흘리는 단계;
상기 복수의 마스크 개구의 측면에 증착된 폴리머에 대하여 상기 복수의 마스크 개구의 바닥에 증착된 폴리머를 선택적으로 제거하는 플라즈마를 상기 개구 가스로부터 형성하는 단계; 및
복수의 마스크 피처 중 적어도 일부가 개구되는 경우에 상기 개구하는 단계를 중지하는 단계를 포함하고,
상기 마스크 및 상기 증착된 폴리머층을 통해 상기 실리콘층을 에칭하는 단계는,
상기 개구 가스와 상이한 에칭 가스를 흘리는 단계; 및
상기 실리콘층을 에칭하는 플라즈마를 상기 에칭 가스로부터 형성하는 단계를 포함하며,
상기 증착된 폴리머층은 포토레지스트 마스크 아래의 상기 실리콘층의 언더컷팅을 방지하는, 실리콘층에 피처를 형성하는 방법. - 제 16 항에 있어서,
상기 마스크는 포토레지스트 마스크인, 실리콘층에 피처를 형성하는 방법. - 제 16 항 또는 제 17 항에 있어서,
상기 플라즈마 프로세스 챔버에서 상기 포토레지스트 마스크 및 상기 증착된 폴리머층을 제거하는 단계를 더 포함하는, 실리콘층에 피처를 형성하는 방법. - 개구를 갖는 마스크 아래의 실리콘층에 피처를 에칭하는 장치로서,
플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽; 상기 플라즈마 프로세싱 챔버 인클로저 내에서 기판을 지지하는 기판 지지체; 상기 플라즈마 프로세싱 챔버 인클로저의 압력을 조절하는 압력 조절기; 상기 플라즈마 프로세싱 챔버 인클로저에 전력을 제공하는 상부 전극; 하부 전극; 상기 상부 전극에 전기적으로 접속된 제 1 RF 전원; 상기 하부 전극에 전기적으로 접속된 제 2 RF 전원; 상기 플라즈마 프로세싱 챔버 인클로저로 가스를 제공하는 가스 유입구; 및 상기 플라즈마 프로세싱 챔버 인클로저로부터 가스를 배기하는 가스 배출구를 포함하는 플라즈마 프로세싱 챔버;
상기 가스 유입구과 유체 연통하는 가스 소스; 및
상기 가스 소스, 상기 제 1 RF 전원, 및 상기 제 2 RF 전원에 제어가능하게 접속된 제어기를 포함하며,
상기 가스 소스는,
무수소 C4F8 증착 가스 소스;
개구 가스 소스; 및
에칭 가스 소스를 포함하고,
상기 제어기는,
적어도 하나의 프로세서; 및
컴퓨터 판독가능 매체를 포함하며,
상기 컴퓨터 판독가능 매체는,
상기 마스크 상에 폴리머층을 증착하는 컴퓨터 판독가능 코드;
상기 증착된 폴리머층을 개구하는 컴퓨터 판독가능 코드; 및
상기 마스크 및 상기 증착된 폴리머층을 통해 상기 실리콘층을 에칭하는 컴퓨터 판독가능 코드를 포함하며,
상기 마스크 상에 폴리머층을 증착하는 컴퓨터 판독가능 코드는,
상기 무수소 C4F8 증착 가스 소스로부터 상기 플라즈마 프로세싱 챔버로 C4F8 을 포함하는 무수소 증착 가스를 흘리는 컴퓨터 판독가능 코드;
상기 무수소 증착 가스로부터 플라즈마를 형성하는 컴퓨터 판독가능 코드;
적어도 20 초 동안 상기 플라즈마로부터 폴리머를 증착하는 컴퓨터 판독가능 코드; 및
상기 적어도 20 초 후에 상기 폴리머의 증착을 중지하는 컴퓨터 판독가능 코드를 포함하고,
상기 증착된 폴리머층을 개구하는 컴퓨터 판독가능 코드는,
상기 개구 가스 소스로부터 상기 플라즈마 프로세싱 챔버로 개구 가스를 흘리는 컴퓨터 판독가능 코드;
복수의 마스크 개구의 측면에 증착된 폴리머에 대하여 상기 복수의 마스크 개구의 바닥에 증착된 폴리머를 선택적으로 제거하는 플라즈마를 상기 개구 가스로부터 형성하는 컴퓨터 판독가능 코드; 및
복수의 마스크 피처 중 적어도 일부가 개구되는 경우에 상기 개구하는 것을 중지하는 컴퓨터 판독가능 코드를 포함하는, 실리콘층에 피처를 에칭하는 장치.
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20170020231A (ko) * | 2015-08-13 | 2017-02-22 | 램 리써치 코포레이션 | 섀도우 트림 라인 에지 거칠기 감소 |
KR20170098721A (ko) * | 2016-02-22 | 2017-08-30 | 도쿄엘렉트론가부시키가이샤 | 패터닝된 층의 주기적 에칭을 위한 방법 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5102653B2 (ja) * | 2008-02-29 | 2012-12-19 | 東京エレクトロン株式会社 | プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体 |
FR2934709B1 (fr) * | 2008-08-01 | 2010-09-10 | Commissariat Energie Atomique | Structure d'echange thermique et dispositif de refroidissement comportant une telle structure. |
JP5093854B2 (ja) * | 2009-03-25 | 2012-12-12 | Sppテクノロジーズ株式会社 | エッチング方法 |
US8158522B2 (en) * | 2009-09-25 | 2012-04-17 | Applied Materials, Inc. | Method of forming a deep trench in a substrate |
KR101908113B1 (ko) * | 2009-11-16 | 2018-10-15 | 삼성전자 주식회사 | 전기활성 폴리머 엑츄에이터 및 그 제조방법 |
US9059101B2 (en) * | 2011-07-07 | 2015-06-16 | Lam Research Corporation | Radiofrequency adjustment for instability management in semiconductor processing |
CN102956543B (zh) * | 2011-08-25 | 2015-06-03 | 上海华虹宏力半导体制造有限公司 | 一种硅通孔的制作方法 |
US8597982B2 (en) * | 2011-10-31 | 2013-12-03 | Nordson Corporation | Methods of fabricating electronics assemblies |
KR102223145B1 (ko) | 2014-07-04 | 2021-03-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판, 이를 갖는 액정 표시 패널 및 이의 제조방법 |
US10049892B2 (en) * | 2015-05-07 | 2018-08-14 | Tokyo Electron Limited | Method for processing photoresist materials and structures |
US9773643B1 (en) * | 2016-06-30 | 2017-09-26 | Lam Research Corporation | Apparatus and method for deposition and etch in gap fill |
US10002773B2 (en) * | 2016-10-11 | 2018-06-19 | Lam Research Corporation | Method for selectively etching silicon oxide with respect to an organic mask |
US9779956B1 (en) * | 2017-02-06 | 2017-10-03 | Lam Research Corporation | Hydrogen activated atomic layer etching |
US10134600B2 (en) * | 2017-02-06 | 2018-11-20 | Lam Research Corporation | Dielectric contact etch |
CN111063655A (zh) * | 2018-10-17 | 2020-04-24 | 无锡华润上华科技有限公司 | 一种半导体器件的制造方法 |
US11177137B2 (en) * | 2020-01-17 | 2021-11-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer etching process and methods thereof |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4707218A (en) * | 1986-10-28 | 1987-11-17 | International Business Machines Corporation | Lithographic image size reduction |
US5273609A (en) * | 1990-09-12 | 1993-12-28 | Texas Instruments Incorporated | Method and apparatus for time-division plasma chopping in a multi-channel plasma processing equipment |
JP3259282B2 (ja) * | 1990-11-30 | 2002-02-25 | 松下電器産業株式会社 | 膜堆積方法及び微細加工方法 |
US5895740A (en) * | 1996-11-13 | 1999-04-20 | Vanguard International Semiconductor Corp. | Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers |
US5866483A (en) * | 1997-04-04 | 1999-02-02 | Applied Materials, Inc. | Method for anisotropically etching tungsten using SF6, CHF3, and N2 |
US6046116A (en) * | 1997-11-19 | 2000-04-04 | Tegal Corporation | Method for minimizing the critical dimension growth of a feature on a semiconductor wafer |
JP2001015426A (ja) | 1999-04-30 | 2001-01-19 | Fuji Photo Film Co Ltd | 微細パターン形成方法 |
US6391790B1 (en) * | 2000-05-22 | 2002-05-21 | Applied Materials, Inc. | Method and apparatus for etching photomasks |
US6511912B1 (en) * | 2000-08-22 | 2003-01-28 | Micron Technology, Inc. | Method of forming a non-conformal layer over and exposing a trench |
JP2002110654A (ja) * | 2000-10-04 | 2002-04-12 | Sony Corp | 半導体装置の製造方法 |
US7169695B2 (en) * | 2002-10-11 | 2007-01-30 | Lam Research Corporation | Method for forming a dual damascene structure |
US20040077160A1 (en) * | 2002-10-22 | 2004-04-22 | Koninklijke Philips Electronics N.V. | Method to control dimensions of features on a substrate with an organic anti-reflective coating |
US6706586B1 (en) * | 2002-10-23 | 2004-03-16 | International Business Machines Corporation | Method of trench sidewall enhancement |
US20040097077A1 (en) * | 2002-11-15 | 2004-05-20 | Applied Materials, Inc. | Method and apparatus for etching a deep trench |
US7381650B2 (en) * | 2003-04-07 | 2008-06-03 | Unaxis Usa Inc. | Method and apparatus for process control in time division multiplexed (TDM) etch processes |
US6916746B1 (en) * | 2003-04-09 | 2005-07-12 | Lam Research Corporation | Method for plasma etching using periodic modulation of gas chemistry |
US7250371B2 (en) * | 2003-08-26 | 2007-07-31 | Lam Research Corporation | Reduction of feature critical dimensions |
KR100549204B1 (ko) * | 2003-10-14 | 2006-02-02 | 주식회사 리드시스템 | 실리콘 이방성 식각 방법 |
US20050211668A1 (en) * | 2004-03-26 | 2005-09-29 | Lam Research Corporation | Methods of processing a substrate with minimal scalloping |
JP2006278827A (ja) * | 2005-03-30 | 2006-10-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
US7695632B2 (en) * | 2005-05-31 | 2010-04-13 | Lam Research Corporation | Critical dimension reduction and roughness control |
US7427565B2 (en) * | 2005-06-30 | 2008-09-23 | Intel Corporation | Multi-step etch for metal bump formation |
KR101167195B1 (ko) | 2005-11-01 | 2012-07-31 | 매그나칩 반도체 유한회사 | 반도체 소자의 딥 트렌치 형성 방법 |
TW200806567A (en) * | 2006-07-26 | 2008-02-01 | Touch Micro System Tech | Method of deep etching |
-
2007
- 2007-06-18 US US11/820,334 patent/US8262920B2/en active Active
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2008
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2012
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20170020231A (ko) * | 2015-08-13 | 2017-02-22 | 램 리써치 코포레이션 | 섀도우 트림 라인 에지 거칠기 감소 |
KR20170098721A (ko) * | 2016-02-22 | 2017-08-30 | 도쿄엘렉트론가부시키가이샤 | 패터닝된 층의 주기적 에칭을 위한 방법 |
US10366902B2 (en) | 2016-02-22 | 2019-07-30 | Tokyo Electron Limited | Methods for cyclic etching of a patterned layer |
US10971373B2 (en) | 2016-02-22 | 2021-04-06 | Tokyo Electron Limited | Methods for cyclic etching of a patterned layer |
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