KR20100033084A - 실리콘 에피층 내에 존재하는 결함 분석 방법 - Google Patents

Abstract

특정 파장의 레이저 산란을 이용하여 실리콘 에피층 내 결함을 분석하는 방법의 신뢰성을 높여 분석하는 방법을 제공한다. 본 발명에서는 서브 웨이퍼 상에 실리콘 에피층이 형성된 에피택셜 웨이퍼를 준비한 다음, 상기 실리콘 에피층을 폴리싱하여 1um 미만 두께를 제거한다. 그런 다음, 폴리싱된 상기 실리콘 에피층에 대하여 레이저 산란 방식으로 결함을 측정한다.

Description

실리콘 에피층 내에 존재하는 결함 분석 방법 {Evaluate method of defect in silicon epi layer}

본 발명은 실리콘 웨이퍼의 결함을 분석하는 방법에 관한 것으로, 특히 실리콘 에피택셜 웨이퍼(epitaxial wafer)의 실리콘 에피층 내에 존재하는 결함을 분석하여 평가하는 방법에 관한 것이다.

반도체 소자 제조의 원료로 사용되는 실리콘 웨이퍼는 일반적으로 단결정 실리콘 잉곳(ingot)을 웨이퍼 형태로 얇게 절단하는 슬라이싱(slicing), 원하는 웨이퍼의 두께로 연마하면서 평탄도를 개선하는 래핑(lapping), 웨이퍼 내부의 손상(damage)층 제거를 위한 식각(etching), 표면 경면화 및 평탄도를 향상시키기 위한 폴리싱(polishing) 등의 여러 공정 단계를 거쳐 폴리시드 웨이퍼(polished wafer) 형태로 제조된다. 그리고, 결함 밀도 조정을 위해 열처리를 더 실시하여 어닐드 웨이퍼(annealed wafer) 형태로 제조되거나 반도체 소자 형성에 보다 적합하도록 에피택셜 웨이퍼 형태로 제조되기도 한다.

에피택셜 웨이퍼는 서브 웨이퍼로써 폴리시드 웨이퍼를 에피택셜 반응기에 로딩한 후, 소스 가스 및 도판트(dopant) 가스 등을 포함하는 가스를 공급하여 실 리콘 에피층을 증착함으로써 제조된다. 이러한 제조 방법에 의해 임의의 막 두께나 저항률을 가지는 실리콘 에피층을 형성할 수 있고 반도체 소자 제조시 표면 및 표면으로 부터의 일정 깊이까지의 무결함층을 이용할 수 있게 되므로, 실리콘 에피택셜 웨이퍼는 고성능 반도체 소자 제조에 사용되고 있다. 보통 이러한 실리콘 에피택셜 웨이퍼는 대략 um에서 수십 um 정도의 실리콘 에피층을 가지게 된다.

그런데, 실리콘 에피층 내에는 서브 웨이퍼에서 기인된 결함들이 많이 생겨난다. 이러한 결함들은 반도체 수율을 저하시키기 때문에 관리 대상으로 항상 제어되어야 한다. 서브 웨이퍼의 특성은 도판트 농도에 따라 나눠지며, 본 발명에서는 도판트 농도에 상관없이 모든 종류의 서브 웨이퍼로부터 형성된 에피택셜 웨이퍼를 대상으로 한다.

에피택셜 웨이퍼 제조시 형성되는 결함(이하 에피 결함)들은 그 종류가 다양하나, 가장 관리되어야 하는 에피 결함은 스택킹 폴트(stacking fault)와 전위(dislocation)이다. 이러한 에피 결함은 서브 웨이퍼에 형성되어 있는 결함이나 파티클이 원인이지만, 에피 성장 공정에서 형성된다. 또한 실리콘 에피층 표면에 큰 사이즈로 형성되기 때문에 파티클 카운터나 육안에 의하여 쉽게 관찰할 수 있다.

에피택셜 웨이퍼에서 또 중요한 부분은 실리콘 에피층 내의 결함을 분석하여 무결함인지 확인하는 방법이다. 실리콘 에피층 내의 무결함을 확인하는 방법은 현재 어느 정도 투과 깊이를 확보할 수 있는 파장대의 레이저를 조사하여 산란되는 레이저의 강도를 측정하여 검출하는 방식(LST : laser scattered tomography)이 있 다. 그런데 이것은 폴리시드 웨이퍼에서 결함을 측정하는 장치를 이용하는 것이기 때문에 에피택셜 웨이퍼에 그대로 적용하는 데는 몇 가지 문제점이 있다. 에피택셜 웨이퍼의 표면은 일반 폴리시드 웨이퍼와 차이가 존재하기 때문에 산란되는 레이저 강도에 왜곡을 야기시켜 정확한 분석을 하기 어렵기 때문이다.

에피택셜 웨이퍼는 에피택시 공정을 거치기 때문에 에피택셜 반응기 내에서 에피 성장을 위한 가스 및 온도의 변화를 거치게 된다. 이러한 과정을 거치면서 에피택셜 웨이퍼는 표면이 일반 폴리시드 웨이퍼와 다른 결과를 보여준다. 또한 측정 웨이퍼에 레이저 입사방향을 달리하여 측정하는 경우 결과값이 다르게 나오는 현상이 발생한다. 이렇게, 레이저를 사용하는 경우 폴리시드 웨이퍼와 다른 결과를 보이며, 검출되는 결함들이 실제로 존재하는 결함인지를 확인하기 위하여 파티클 카운터 등의 분석을 진행하여도 일치되지 않는 결과를 보여 신뢰성이 떨어지는 문제점이 있다. 또한 특정 법칙을 갖는지에 대한 고찰을 진행하여도 서브 웨이퍼의 오프 앵글(off angle) 값에 약간의 관련성을 보이지만, 실제적으로 생산되는 제품에서는 큰 관계가 없어 보인다.

또 다른 방법으로는 투과 전자 현미경(TEM)을 통하여 실리콘 에피층 내의 결함 유/무를 확인하는 방법이 있다. 이 방법은 샘플 제작을 위해 여러 작업이 필요하며 제작 과정에서 기인된 결함들이 나타날 가능성도 높은 문제점이 있다. 그리고, TEM 샘플을 어느 위치에서 제작하느냐에 따라 다른 결과를 얻을 수 있다. TEM으로 관찰해 봐야 수 마이크로미터 영역만 관찰할 수 있기 때문에 그 결과의 대표성이 없다는 것이다.

본 발명이 해결하고자 하는 과제는 특정 파장의 레이저 산란을 이용하여 실리콘 에피층 내 결함을 분석하는 방법의 신뢰성을 높여 실리콘 에피층 내 결함을 분석하는 방법을 제공하는 것이다.

상기 과제를 해결하기 위한 본 발명에 따른 실리콘 에피층 내 결함 분석 방법은 서브 웨이퍼 상에 실리콘 에피층이 형성된 에피택셜 웨이퍼를 준비하는 단계, 상기 실리콘 에피층을 폴리싱하여 1um 미만 두께를 제거하는 단계, 및 폴리싱된 상기 실리콘 에피층에 대하여 레이저 산란 방식으로 결함을 측정하는 단계를 포함한다.

본 발명에 따르면, 에피택셜 웨이퍼의 리폴리싱을 통해 실리콘 에피층의 표면을 레이저 산란 방식으로 측정할 수 있는 수준으로 만든 후 측정하므로, 에피택셜 웨이퍼에서 측정하고자 하는 결함을 신뢰성 있게 측정할 수 있으며, 사이드 효과(side effect)를 제거하여 정확한 에피 결함만 검출할 수 있다.

이하 첨부한 도면을 참조하여 본 발명에 관한 바람직한 실시예를 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

앞에서 지적한 바와 같이, 레이저 산란 방식을 이용하여 에피택셜 웨이퍼를 측정하는 경우 결과값들의 신뢰성이 떨어지는 문제가 있다. 에피택셜 반응기에 따라 다르고 레이저 입사 방향에 따라 결과가 다르게 나오기 때문에 어느 결과가 신뢰할 수 있는 결과인지 실제 측정되는 결과가 맞는 것인지를 알 수 없다. 뿐만 아니라, 레이저 산란 방식은 레이저가 웨이퍼 표면으로 입사되어 웨이퍼 내부로 침투하기 때문에 레이저의 파장 및 측정 대상이 되는 웨이퍼의 표면에 의한 영향이 크다.

본 발명자는 이러한 측정 결과의 왜곡이 발생되는 원인을 찾기 위해 에피택셜 반응기에 따른 현상, 에피택셜 성장 조건, 헤이즈(haze), 오프 앵글(off angle), 거칠기, 테라스 구조(terrace) 등과의 관계를 조사하였으나, 그 정확한 원인은 찾을 수 없었다. 에피택셜 웨이퍼의 서브 웨이퍼를 동일 방법으로 측정하면 깨끗한 결과를 보였으나, 에피택셜 공정 이후에는 상당히 많은 수의 결함들이 검출되었다. 이러한 결함이 무엇인지를 파악하여 보았으나, 상기 열거된 여러 요소들 중에서 미약하게 관련성을 보이는 부분이 있지만, 실제 생산되는 제품의 관리상태 안에서는 큰 유의차가 없었다. 에피택셜 웨이퍼의 표면 특성인 테라스 구조 관찰 및 그 영향을 고려한 레이저 입사 방향 변경 테스트에서도 실제의 관련성을 찾기 어려웠으며, 재현성 있는 결과를 얻을 수 없었다. 에피택셜 웨이퍼의 표면은 에피택셜 공정 및 서브 웨이퍼의 오프 앵글에 따라 헤이즈로 반영되는 경우가 있었으 나, 헤이즈와의 관계성도 관찰되지 않았다. 이렇게, 원인은 알 수 없으나 에피택셜 웨이퍼의 표면 상태가 레이저를 통한 방법으로는 정확한 결과를 얻기 어려운 점이 있었다.

본 발명자는 정확한 측정을 위하여 에피택셜 웨이퍼의 표면을 리폴리싱(repolishing)하여 표면 효과에 의한 측정 결과의 왜곡을 방지하는 것을 제안한다. 에피택셜 웨이퍼의 표면을 리폴리싱하여 일반 폴리시드 웨이퍼와 같은 상태로 만든 다음 평가하면, 레이저 산란 방식을 사용하는 경우에도 신뢰성이 높은 결과를 얻을 수 있게 된다.

도 1은 본 발명에 따른 실리콘 에피층 내 결함 분석 방법의 순서도이다.

먼저, 서브 웨이퍼 상에 실리콘 에피층을 성장시킨다(단계 S1). 대신에, 이미 실리콘 에피층 형성까지 진행한 에피택셜 웨이퍼를 준비한다.

다음, 실리콘 에피층 내의 결함 분석을 위하여, 실리콘 에피층 표면으로부터 1um 미만의 두께를 폴리싱으로 제거해낸다(단계 S2). 서브 웨이퍼는 폴리싱이 마쳐진 상태이기 때문에 여기서의 폴리싱은 리폴리싱에 해당한다. 이 때 주의해야 할 사항은 고객들마다 실리콘 에피층 성장 두께가 다르기 때문에 적어도 실리콘 에피층 두께가 2um 이상 되는 제품에만 이 방법을 적용함이 좋다. 현재 폴리싱으로 리무발(removal) 조절할 수 있는 량이 정확하지 않기 때문에 폴리싱 공정에서는 1um 미만으로의 폴리싱이 진행되는 것이 중요하다. 그렇지 않으면, 에피층이 모두 리무발되어 얻고자 하는 결과를 얻을 수 없다. 또한, 서브 웨이퍼의 표면 거칠기와 폴리싱된 실리콘 에피층의 표면 거칠기는 동일한 수준이 되도록 하는 것이 정확 한 분석을 위해 바람직하다. 서브 웨이퍼의 최종 폴리싱에서는 연질 연마패드와 나노미터 사이즈의 연마제를 사용하여 폴리싱된 면의 거칠기 Ra가 1 ~ 3 Å의 경면이 될 때까지 폴리싱한다. 따라서, 리폴리싱에서의 공정 조건은 서브 웨이퍼의 최종 폴리싱에서의 공정 조건과 동일하게 유지하는 것이 좋다.

다음으로, 레이저 산란 방식에 의해 실리콘 에피층 내 결함을 측정한다(단계 S3). 실리콘 에피층을 폴리싱하여 일반 폴리시드 웨이퍼와 같은 표면 상태로 만든 후 측정하는 것이기 때문에 신뢰성이 높은 결과를 얻을 수 있다. 이 때 사용하는 레이저 파장은 대략 680nm 대역의 것이다.

단계 S3의 결과를 이용하여, 실리콘 에피층 내에 결함 유/무를 판단한다(단계 S4).

실제 실험결과, 리폴리싱을 1um 미만으로 하여 진행한 결과 에피택셜 웨이퍼에서 측정되는 이상 결함들이 사라지는 결과를 얻을 수 있었다. 결과는 도 2에서 확인할 수 있다.

도 2의 (a)는 단계 S1 수행 후, 즉 실리콘 에피층 형성 후 레이저 산란 방식을 이용하여 측정한 결함 맵이고, (b)는 본 발명 특유 단계인 단계 S2 수행으로 0.7um 두께를 폴리싱으로 제거한 후에 레이저 산란 방식을 이용하여 측정한 결함 맵이다. 사이드 효과에 의한 결함들은 관찰되지 않았으며, 실험된 수준별 샘플들도 리폴리싱 이후 재측정 결과에서는 큰 유의차 없는 결함 수준들을 보였다. 이렇게 실리콘 에피층 형성 이후 리폴리싱으로 0.7um 제거 후 레이저 산란 방식으로 에피택셜 웨이퍼를 측정하는 경우 에피택셜 웨이퍼에서 나타나는 이상 결함 형태(실 제 결함은 아니나, 표면에 불특정 원인에 의해 검출 되는 레이저 산란 강도)를 제거하여 신뢰성있는 결과를 얻을 수 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다. 본 발명의 실시예들은 예시적이고 비한정적으로 모든 관점에서 고려되었으며, 이는 그 안에 상세한 설명 보다는 첨부된 청구범위와, 그 청구범위의 균등 범위와 수단내의 모든 변형예에 의해 나타난 본 발명의 범주를 포함시키려는 것이다.

도 1은 본 발명에 따른 실리콘 웨이퍼 결함 분석 방법의 순서도이다.

도 2의 (a)는 실리콘 에피층 형성 후 레이저 산란 방식을 이용하여 측정한 결함 맵이고, (b)는 실리콘 에피층을 0.7um 두께만큼 폴리싱으로 제거한 후에 레이저 산란 방식을 이용하여 측정한 결함 맵이다.

Claims (2)

1. 서브 웨이퍼 상에 실리콘 에피층이 형성된 에피택셜 웨이퍼를 준비하는 단계;

   상기 실리콘 에피층을 폴리싱하여 1um 미만 두께를 제거하는 단계; 및

   폴리싱된 실리콘 에피층에 대하여 레이저 산란 방식으로 결함을 측정하는 단계를 포함하는 실리콘 에피층 내 결함 분석 방법.
2. 제1항에 있어서, 상기 서브 웨이퍼의 표면 거칠기와 상기 폴리싱된 실리콘 에피층의 표면 거칠기가 동일한 수준인 것을 특징으로 하는 실리콘 에피층 내 결함 분석 방법.

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