KR20100031892A - 2점 위상 변조기 및 이 장치의 변환 이득 교정 방법 - Google Patents

2점 위상 변조기 및 이 장치의 변환 이득 교정 방법 Download PDF

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Abstract

본 발명은 2점 위상 변조기 및 이 장치의 변환 이득 교정 방법을 공개한다. 본 발명의 2점 위상 변조기는 동작 초기에 PLL 회로부에 전하를 충전 및 펌핑하여 출력 주파수 신호를 고정하며, 이후 소정 기간동안 PLL 의 루프를 오픈하고 지정된 스텝 신호를 인가하여 출력 주파수 신호를 제어하는 모듈레이션 신호의 변환 이득을 교정한다. 따라서 한 번의 교정 동작으로 정확한 변환 이득을 교정할 수 있다.

Description

2점 위상 변조기 및 이 장치의 변환 이득 교정 방법{Two-point phase modulator and conversion gain calibration method thereof}
본 발명은 위상 변조기에 관한 것으로서, 특히 2점 위상 변조기 및 이 장치의 변환 이득 교정 방법에 관한 것이다.
위상 고정 루프(Phase Lock Loop : 이하 PLL)는 위상 변조기(phase modulator)는 많이 사용되고 있다. PLL을 이용한 위상 변조기는 변조하고자하는 모듈레이션 데이터가 시그마 델타 변조기를 통해 위상 변조기에 구비되는 분주기(Divider)의 분주율(division ratio)을 조절함에 의해 원하는 주파수 신호로 변조를 수행할 수 있다. 그러나 PLL을 이용하여 위상 변조기를 구현하는 경우에 PLL의 대역폭(bandwidth)에 의해 데이터 율(data rate)이 제약되는 경우가 많다.
이러한 위상 변조기의 데이터율 제약을 극복하기 위하여, 2점 위상 변조기(Two-point phase modulator)는 PLL의 분주기(Divider)의 분주율(division ratio)을 조절함과 더불어 전압 제어 발진기(voltage controlled oscillator)로 모듈레이션 데이터를 추가로 인가하여 PLL의 대역폭을 확장함으로서, 데이터 율을 높일 수 있는 변조기이다.
본 발명의 목적은 변환 이득을 교정할 수 있는 2점 위상 변조기를 제공하는데 있다.
본 발명의 다른 목적은 2점 위상 변조기의 변환 이득 교정 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 2점 위상 변조기는 채널 주파수 신호 및 모듈레이션 데이터에 응답하여 분주 제어 신호를 출력하는 입력부, 초기에 루프 제어 신호의 활성화 기간 동안 루프를 형성하고, 기준 주파수 신호와 분주된 출력 주파수 신호의 위상차를 검출하여, 위상차에 대응하는 전압을 저장하고, 상기 저장된 전압과 모듈레이션 신호에 응답하여 주파수를 가변하여 출력 주파수 신호를 출력하며, 상기 분주 제어 신호에 응답하여 상기 출력 주파수 신호를 분주하여 상기 분주된 주파수 신호를 발생하는 PLL 회로부, 변환 이득 값에 응답하여 상기 모듈레이션 데이터를 디지털-아날로그 변환하여 상기 모듈레이션 신호를 출력하는 모듈레이션 신호 발생부, 및 상기 루프 제어 신호의 비활성화 기간 동안 상기 PLL 회로부에 저장된 전압과 미리 지정된 값을 갖는 상기 모듈레이션 신호에 응답하여 출력되는 상기 출력 주파수 신호와 상기 기준 주파수 신호에 응답하여 상기 변환 이득 값을 출력하는 변환 이득 교정부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입력부는 상기 채널 주파수 신호와 상 기 모듈레이션 데이터를 가산하는 제1 가산기, 및 상기 가산기의 출력 신호를 시그마-델타 변조하여 상기 분주 제어 신호를 출력하는 시그마-델타 변조기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 PLL 회로부는 상기 분주 제어 신호에 응답하여 상기 출력 주파수 신호를 분주하는 분주기, 상기 기준 주파수 신호와 상기 분주된 출력 주파수 신호 사이의 위상 및 주파수 차이를 검출하는 위상 주파수 검출기, 상기 위상 주파수 검출기의 출력 신호에 응답하여 전하를 펌핑하여 펌핑 전압을 출력하는 차지 펌프, 상기 루프 제어 신호의 활성화 기간에 턴 온되어 상기 펌핑 전압을 전송하는 스위치, 상기 스위치를 통해 인가되는 상기 펌핑 전압에 응답하여 전압을 가변하여 저장하는 루프 필터, 상기 루프 필터에 저장된 전압과 상기 모듈레이션 신호를 가산하는 제2 가산기, 및 상기 가산기의 출력 신호에 응답하여 상기 출력 주파수 신호를 출력하는 전압 제어 발진기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 루프 필터는 커패시터를 구비하는 로우 패스 필터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 모듈레이션 신호 발생부는 상기 변환 이득 값에 응답하여 디지털-아날로그 변환 이득을 조절하고, 조절된 디지털-아날로그 변환 이득에 따라 상기 모듈레이션 데이터를 상기 모듈레이션 신호로 변환하는 디지털-아날로그 변환기인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 변환 이득 교정부는 상기 루프 제어 신호의 비활성화 기간 동안, 상기 기준 주파수 신호와 상기 출력 주파수 신호에 응답하여 디지털 데이터인 출력 데이터를 출력하는 주파수-디지털 변환기, 및 상기 루프 제어 신호의 비활성화 기간 동안, 상기 출력 데이터와 상기 미리 지정된 값을 갖는 모듈레이션 신호를 이용하여 변환 이득 값을 계산하여 출력하는 이득 교정부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수-디지털 변환기는 상기 루프 제어 신호의 비활성화 기간 동안, 상기 기준 주파수의 1주기마다 인가되는 상기 출력 주파수 신호의 진동수를 카운팅하여 카운터 값을 출력하는 카운터, 및 연속적으로 인가되는 상기 카운팅 값을 인가받아 평균값을 계산하여 상기 출력 데이터를 출력하는 데시메이션 필터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 2점 위상 변조기의 변환 이득 교정 방법은 초기에 루프 제어 신호의 활성화 기간 동안 PLL 회로가 루프를 형성하고, 채널 주파수 신호에 응답하여 분주된 출력 주파수 신호와 기준 주파수 신호의 위상차에 대응하는 전압을 저장하고, 상기 저장된 전압에 대응하는 출력 주파수 신호를 발생하는 단계, 및 상기 루프 제어 신호의 비활성화 기간 동안 상기 PLL 회로의 루프를 오픈하고, 미리 지정된 값을 갖는 모듈레이션 신호와 상기 저장된 전압의 합에 대응하여 가변되는 출력 주파수 신호를 이용하여 교정 변환 이득 값을 계산하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 출력 주파수 신호를 발생하는 단계는 상기 루프 제어 신호에 응답하여 상기 PLL 회로가 루프를 형성하는 단계, 상 기 채널 주파수 신호에 응답하여 분주 제어 신호를 출력하는 단계, 상기 분주 제어 신호에 응답하여 상기 출력 주파수 신호를 분주하는 단계, 상기 분주된 출력 주파수 신호와 상기 기준 주파수 신호의 위상 및 주파수를 비교하는 단계, 상기 위상 및 주파수 비교 결과에 따라 전하를 펌핑하여 펌핑 전압을 출력하는 단계, 상기 펌핑 전압에 대응하는 전압을 발생하여 저장하는 단계, 및 상기 저장된 전압에 대응하는 출력 주파수 신호를 출력하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 교정 변환 이득 값을 계산하는 단계는 상기 루프 제어 신호에 응답하여 상기 PLL 회로의 루프를 오픈하는 단계, 상기 지정된 값을 갖는 모듈레이션 데이터를 인가받고, 지정된 초기 변환 이득 값에 의해 결정된 변환 이득에 따라 상기 지정된 값을 갖는 모듈레이션 데이터를 모듈레이션 신호로 변환하여 출력하는 단계, 상기 모듈레이션 신호와 상기 PLL 회로에 저장된 전압에 응답하여 상기 출력 주파수 신호를 가변하여 출력하는 단계, 상기 기준 주파수 신호를 기반으로 상기 출력 주파수 신호를 출력 데이터로 변환하는 단계, 및 상기 출력 데이터와 상기 초기 변환 이득 값 및 상기 지정된 값을 갖는 모듈레이션 데이터를 근거로 교정된 변환 이득 값을 계산하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 출력 주파수 신호를 가변하여 출력하는 단계는 상기 저장된 전압과 상기 모듈레이션 신호를 가산하는 단계, 및 상기 가산된 신호에 응답하여 상기 출력 주파수 신호를 발생하여 출력하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 출력 데이터로 변환하는 단계는 상기 기준 주파수 신호의 1주기 동안 상기 출력 주파수 신호의 진동수를 카운터하여 카운터 값을 출력하는 단계, 및 상기 연속적으로 인가되는 상기 카운터 값의 평균 값을 계산하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 2점 위상 변조기의 변환 이득 교정 방법은 루프 제어 신호의 비활성화 기간 이후 활성화 기간동안 상기 PLL 회로가 루프를 형성하고, 상기 모듈레이션 데이터를 상기 교정 변환 이득 값에 대응하여 상기 출력 주파수 신호로 변조하는 단계를 추가로 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 출력 주파수 신호로 변조하는 단계는 상기 루프 제어 신호에 응답하여 상기 PLL 회로가 루프를 형성하는 단계, 상기 채널 주파수 신호와 상기 모듈레이션 데이터에 응답하여 분주 제어 신호를 출력하는 단계, 상기 교정 변환 이득 값에 따라 상기 모듈레이션 데이터를 상기 모듈레이션 신호로 변환하는 단계, 및 상기 분주 제어 신호와 상기 기준 주파수 신호 및 상기 모듈레이션 신호에 응답하여 상기 출력 주파수 신호의 위상을 가변하는 단계를 구비하는 것을 특징으로 한다.
따라서, 본 발명의 2점 위상 변조기 및 이 장치의 변환 이득 교정 방법은 동작 초기에 PLL 회로부에 전하를 충전 및 펌핑하여 출력 주파수 신호를 고정하며, 이후 소정 기간동안 오픈 루프 상태의 PLL로 미리 정해진 스텝 신호를 인가하고 출력되는 출력 주파수를 측정하여 모듈레이션 데이터에 대한 변환 이득을 한 번에 교 정할 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 2점 위상 변조기 및 이 장치의 변환 이득 교정 방법을 설명하면 다음과 같다.
2점 위상 변조기는 PLL의 분주기(Divider)의 분주율(division ratio)을 조절하는 피드백 경로(feedback path)와 전압 제어 발진기로 모듈레이션 데이터를 인가하는 피드 포워드 경로(feed-forward path)를 가진다. 피드 포워드 경로에서 모듈레이션 데이터는 직접 전압 제어 발진기로 인가될 수 없으며 디지털-아날로그 변환과 같은 변환 과정을 거쳐야하는데, 이러한 변환 과정의 변환 이득(conversion gain)과 피드백 경로의 이득이 서로 정합되어야지만 2점 위상 변조기의 출력 주파수 신호가 왜곡 없이 넓은 대역폭을 확보할 수 있다. 일반적으로 피드백 경로의 이득은 위상 변조기 자체의 특성에 의해 정해지므로, 피드 포워드 경로의 이득(즉 변환 이득)을 피드백 경로의 이득에 정합시키도록 한다.
도1 은 본 발명에 따른 2점 위상 변조기의 일예를 나타내는 도면으로, 본 발명의 2점 위상 변조기는 채널 주파수 신호(Fch) 및 모듈레이션 데이터(MOD)에 응답하여 출력 주파수 신호(Fout)의 주파수를 제어하기 위한 분주 제어 신호(div_con)를 출력하는 입력부(100), 기준 주파수 신호(Fref)를 추종하고 분주 제어 신호(div_con) 및 모듈레이션 신호(M_sig)에 응답하여 제어되는 출력 주파수 신호를 출력하는 PLL 회로부(200), 모듈레이션 데이터(MOD)의 디지털-아날로그 변환 이득을 제어하는 변환 이득 값(gv)에 응답하여 모듈레이션 데이터(MOD)를 모듈레이션 신호(M_sig)로 변환하여 출력하는 모듈레이션 신호 발생부(300) 및 출력 주파수 신호(Fout)와 기준 주파수 신호(Fref)에 응답하여 변환 이득 값(gv)을 교정하여 출력하는 변환 이득 교정부(400)를 구비한다.
입력부(100)는 채널 주파수 신호(Fch)와 모듈레이션 데이터(MOD)를 더하여 출력하는 가산기(ADD1) 및 가산기(ADD1)의 출력 신호를 시그마-델타 변조하여 분주 제어 신호(div_con)를 출력하는 시그마-델타 변조기(110)를 구비한다.
PLL 회로부(200)는 입력부(100)에서 인가되는 분주 제어 신호(div_con)에 응답하여 출력 주파수 신호(Fout)를 분주하여 분주 출력 주파수 신호(DFout)를 출력하는 분주기(240), 기준 주파수 신호(Fref)와 분주 출력 주파수 신호(DFout) 사이의 위상 및 주파수 차이를 검출하는 위상 주파수 검출기(210), 위상 주파수 검출기(210)의 출력 신호에 응답하여 전하량을 차징 또는 펌핑하는 차지 펌프(220), 루프 제어 신호(ctrl)에 응답하여 PLL 회로부(200)의 루프를 오픈하기 위한 스위치(SW1), 스위치(SW1)를 통해 인가되는 차지 펌프의 출력 신호를 필터링하는 루프 필터(230), 루프 필터(230)의 출력 신호와 모듈레이션 신호 발생부(300)에서 인가되는 신호를 가산하는 가산기(ADD2), 및 가산기(ADD2)의 출력 신호에 응답하여 출력 주파수 신호(Fout)를 생성하여 출력하는 전압 제어 발진기(VCO)를 구비한다. 여기서 루프 필터(230)는 통상적으로 로우 패스 필터(low pass filter)로 구현되며, 알려진 바와 같이 대부분 로우 패스 필터는 커패시터(capacitor)를 구비한다. 따라서 루프 필터(230)는 스위치(SW1)가 오프되어 PLL 루프가 오픈 상태가 되더라도, 이전까지 차지 펌프(220)에서 인가된 신호에 대응하는 출력 전압을 보존할 수 있다. 로우 패스 필터의 구성은 잘 알려져 있으므로 여기서는 별도로 언급하지 않는다.
모듈레이션 신호 발생부(300)는 변환 이득 교정부(400)에서 인가되는 변환 이득 값(gv)에 응답하여 디지털-아날로그 변환 이득을 조절하고, 조절된 디지털-아날로그 변환 이득에 따라 디지털 데이터인 모듈레이션 데이터(MOD)를 아날로그 신호인 모듈레이션 신호(M_sig)로 변환하는 디지털-아날로그 변환기로 구현될 수 있다.
변환 이득 교정부(400)는 반전된 루프 제어 신호(/ctrl)에 응답하여 활성화되고 기준 주파수 신호(Fref)와 출력 주파수 신호(Fout)에 응답하여 디지털 데이터인 출력 데이터(Fdata)를 출력하는 주파수-디지털 변환기(410), 반전된 루프 제어 신호(/ctrl)에 응답하여 활성화되고 출력 데이터(Fdata)와 모듈레이션 데이터(MOD)에 응답하여 변환 이득 값(gv)을 교정하여 출력하는 변환 이득 값 조절부(420)를 구비한다.
도2 는 도1의 2점 위상 변조기의 동작을 설명하기 위한 순서도이다.
도1 및 도2 를 참조하여, 본 발명의 2점 위상 변조기의 동작을 설명하면, 먼저 2점 위상 변조기가 동작을 시작한다. 루프 제어 신호(ctrl)는 동작 초기에 활성화되어 있으며, 소정 시간(예를 들면, 약 50㎲) 이후에 비활성화된다. 따라서 PLL 회로부(200)는 동작 초기에 루프를 형성한 상태로 동작을 시작하게 된다.(S1)
2점 위상 변조기의 동작이 시작되면, 채널 주파수 신호(Fch)를 입력부(100)로 인가한다. 모듈레이션 데이터(MOD)가 인가되지 않고, 채널 주파수 신호(Fch)만 이 입력부(100)로 인가되므로, 가산기(ADD1)는 채널 주파수 신호(Fch)를 그대로 시그마-델타 변조기(110)로 출력하고, 시그마 델타 변조기(110)는 채널 주파수 신호(Fch)를 시그마-델타 변조하여 분주 제어 신호(div_con)를 출력한다. 또한 모듈레이션 데이터(MOD)가 인가되지 않으므로, 모듈레이션 신호 발생부(300)는 모듈레이션 신호(M_sig)를 출력하지 않는다.
PLL 회로부(200)의 루프가 형성된 상태이고, 모듈레이션 신호(M_sig)가 인가되지 않으므로, 출력 주파수 신호(Fout)의 주파수는 기준 주파수 신호(Fref)와 분주 제어 신호(div_con)에 의해 결정된다. 그리고 분주 제어 신호(div_con)는 채널 주파수 신호(Fch)에 의해서만 생성되므로, 결과적으로 출력 주파수 신호(Fout)는 기준 주파수 신호(Fref)와 채널 주파수 신호(Fch)에 의해 발생된다. 그리고 채널 주파수 신호(Fch)와 기준 주파수 신호(Fref)는 변동하는 신호가 아니므로, 출력 주파수 신호(Fout)는 고정(locking)되어 출력된다.(S2)
이때 루프 제어 신호(ctrl)는 출력 주파수 신호(Fout)가 고정된 이후에 비활성화되어야 하므로, 초기 루프 제어 신호(ctrl)가 활성화된 기간은 2점 위상 변조기의 특성 및 채널 주파수 신호(Fch)와 기준 주파수 신호(Fref)를 고려하여 조절될 수 있다.
이후 루프 제어 신호(ctrl)가 비활성화되면, PLL 회로부(200)의 스위치(SW1)가 오프 되므로, PLL 회로부(200)의 루프가 오픈 상태로 된다. 상기한 바와 같이 PLL 회로부(200)가 오픈 루프 상태가 되더라도, 루프 필터(230)에 구비되는 커패시터에는 이전까지 차지 펌프(220)에서 인가된 신호에 대응하는 출력 전압이 유지된 다. 즉 스위치(SW1)가 오픈되어 있으므로, 가산기(ADD2)를 통해 전류가 흐르지 않는다면, 루프 필터(230)의 커패시터에 저장된 전하가 소실되지 않기 때문에 출력 전압을 유지할 수 있다. 따라서 루프 필터(230)는 PLL 회로부(200)가 오픈 루프 상태가 되더라도 가산기(ADD2)로 PLL 회로부(200)가 루프 오픈 상태 이전과 동일한 전압을 가산기(ADD2)로 인가한다.(S3)
PLL 회로부(200)가 오픈 루프 상태가 되면, 지정된 스텝 값(Fstep)을 모듈레이션 데이터(MOD)로서 2점 위상 분주기로 인가한다. 스텝 값(Fstep)은 미리 알고 있는 값으로서 변환 이득 값(gv)을 교정하기 위하여 인가하는 값이다. 한편 변환 이득 값 조절부(420)는 미리 지정된 초기 변환 이득 값(gv_int)을 디지털-아날로그 변환기(300)로 출력한다. 스텝 값(Fstep)이 입력부(100)로 인가될지라도 PLL 회로부(200)가 오픈 루프 상태이므로, 루프 필터(230)의 출력 전압에는 영향을 주지 않는다. 따라서 스텝 값(Fstep)은 모듈레이션 신호 발생부(300)의 디지털-아날로그 변환기를 통해 모듈레이션 신호(M_sig)로 변환되어 가산기(ADD2)로 인가된다.(S4)
가산기(ADD2)는 루프 필터(230)의 출력과 모듈레이션 신호(M_sig)를 가산하고, 전압 제어 발진기(VCO)는 가산기(ADD2)의 출력 신호에 응답하여 출력 주파수 신호(Fout)를 발생하여 출력한다. 이때 가산기(ADD2)로 모듈레이션 신호(M_sig)가 추가로 인가되었으므로, 출력 주파수 신호(Fout)의 주파수는 PLL 회로부(200)가 루프 상태일 때와 다르게 출력된다. 즉 스텝 값(Fstep)의 인가로 인한 변동분이 발생한다.
반전 루프 제어 신호(/ctrl)에 응답하여 활성화된 주파수-디지털 변환 기(410)는 출력 주파수 신호(Fout)와 기준 주파수(Fref)를 비교하여 출력 주파수 신호(Fout)의 주파수 값인 출력 데이터(Fdata)를 출력한다.(S5)
그리고 변환 이득 값 조절부(420)는 출력 데이터(Fdata)와 스텝 값(Fstep)을 인가받아 변환 이득 값(gv_fin)을 계산하여 디지털-아날로그 변환기(300)로 출력한다. 여기서 변환 이득 값(gv_fin)은 스텝 값(Fstep) * 초기 이득 값(gv_int) / 출력 데이터(Fdata) 로서 계산할 수 있다. 도3 에서는 변환 이득 값 조절부(420)가 스텝 값(Fstep)을 인가받기 위하여 모듈레이션 데이터(MOD)를 인가받는 것으로 도시하였으나, 상기한 바와 같이 스텝 값(Fstep)은 미리 지정된 값이므로, 변환 이득 값 조절부(420)에 미리 저장되어 있어도 무관하다.(S6)
루프 제어 신호(ctrl)가 비활성화되어 PLL 회로부(200)의 루프가 오픈된 구간(S2 ~ S6)은 변환 이득 값을 교정하기 위한 부분으로, 초기 PLL 회로부(200)가 루프를 형성한 구간(S1)이 피드백 경로의 특성을 파악하기 위해서였다면, PLL 회로부(200)의 루프가 오픈된 구간(S2 ~ S6)은 파악된 피드백 경로의 특성에 피드 포워드 특성을 추가로 파악하기 위한 구간이다.
변환 이득 값(gv_fin)이 계산되었으므로, 루프 제어 신호(ctrl)가 다시 활성화되면, 변환 이득 교정부(400)는 비활성화되고, PLL 회로부(200)는 다시 루프를 형성한다. 이후 채널 주파수 신호(Fch)와 모듈레이션 데이터(MOD)가 인가되면, 2점 위상 변조기는 모듈레이션 데이터를 변조하여 교정된 출력 주파수 신호(Fout)를 출력한다.(S7)
도3 은 도1 의 주파수-디지털 변환기 구성의 일예를 나타내는 도면이다.
도3 에서 주파수-디지털 변환기(420)는 카운터(421) 및 데시메이션 필터(422)를 구비한다. 카운터(421)는 반전 루프 제어 신호(/ctrl)에 응답하여 활성화되고, 기준 주파수 신호(Fref)와 출력 주파수 신호(Fout)를 인가받아 기준 주파수 신호(Fref)의 1주기 동안 출력 주파수 신호(Fout)의 진동수를 카운팅하여 카운터 값(CNT)을 출력한다. 그리고 데시메이션 필터(422)는 지정된 소정시간 동안(예를 들면 30㎲)인가된 카운터 값(CNT)의 평균을 계산하여 출력 데이터(Fdata)를 출력한다.
도4 는 도3 의 주파수 디지털 변환기의 동작을 설명하기 위한 도면이다.
도3 및 도4 를 참조하여 도3 의 주파수-디지털 변환기(420)의 동작을 설명하면, 카운터(421)는 기준 주파수 신호(Fref)를 클록 신호로서 인가받고, 출력 주파수 신호(Fout)를 입력 신호로서 인가받는다. 따라서 카운터(421)는 기준 주파수 신호(Fref)의 1주기 동안 인가되는 기준 주파수 신호(Fref)의 진동수를 카운팅하게 된다. 그러나 기준 주파수 신호(Fref)의 주기는 출력 주파수 신호(Fout)의 주기의 정수배로 정확히 일치하지 않는다. 따라서 주파수-디지털 변환기(420)의 카운터(421)가 정수(integer)를 출력하는 카운터인 경우에 출력되는 카운터 값(CNT)은 양자화 오차(quantization error)로 인하여 N 또는 N+1의 값이 출력된다. 데시메이션 필터(423)는 이러한 양자화 오차를 줄이기 위하여 소정 시간동안 인가되는 N 또는 N+1의 카운터 값(CNT)을 평균하여 지정된 소수점 자리수를 갖는 출력 데이터(Fdata)를 출력한다. 만일 출력 주파수 신호(Fout)의 주파수가 높아서 주파수를 낮추어야 할 필요가 있는 경우에는 출력 주파수 신호(Fout)를 분주기를 이용하여 분주한 이후에 카운터로 인가할 수도 있다. 또한 정수를 출력하는 카운터가 아닌 분수 값을 카운팅할 수 있는 카운터를 사용한다면 주피수-디지털 변환기(420)의 정밀도를 더 높일 수 있다. 도3 에서는 카운터(421)의 클록 신호로서 기준 주파수 신호(Fref)를 이용하였으나, 주기를 알고 있는 다른 신호를 사용할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1 은 본 발명에 따른 2점 위상 변조기의 일예를 나타내는 도면이다.
도2 는 본 발명의 2점 위상 변조기의 동작을 설명하기 위한 순서도이다.
도3 은 도1 의 주파수 디지털 변환기 구성의 일예를 나타내는 도면이다.
도4 는 도3 의 주파수 디지털 변환기의 동작을 설명하기 위한 도면이다.

Claims (14)

  1. 채널 주파수 신호 및 모듈레이션 데이터에 응답하여 분주 제어 신호를 출력하는 입력부;
    초기에 루프 제어 신호의 활성화 기간 동안 루프를 형성하고, 기준 주파수 신호와 분주된 출력 주파수 신호의 위상차를 검출하여, 위상차에 대응하는 전압을 저장하고, 상기 저장된 전압과 모듈레이션 신호에 응답하여 주파수를 가변하여 출력 주파수 신호를 출력하며, 상기 분주 제어 신호에 응답하여 상기 출력 주파수 신호를 분주하여 상기 분주된 주파수 신호를 발생하는 PLL 회로부;
    변환 이득 값에 응답하여 상기 모듈레이션 데이터를 디지털-아날로그 변환하여 상기 모듈레이션 신호를 출력하는 모듈레이션 신호 발생부; 및
    상기 루프 제어 신호의 비활성화 기간 동안 상기 PLL 회로부에 저장된 전압과 미리 지정된 값을 갖는 상기 모듈레이션 신호에 응답하여 출력되는 상기 출력 주파수 신호와 상기 기준 주파수 신호에 응답하여 상기 변환 이득 값을 출력하는 변환 이득 교정부를 구비하는 것을 특징으로 하는 2점 위상 변조기.
  2. 제1 항에 있어서, 상기 입력부는
    상기 채널 주파수 신호와 상기 모듈레이션 데이터를 가산하는 제1 가산기; 및
    상기 가산기의 출력 신호를 시그마-델타 변조하여 상기 분주 제어 신호를 출 력하는 시그마-델타 변조기를 구비하는 것을 특징으로 하는 2점 위상 변조기.
  3. 제1 항에 있어서, 상기 PLL 회로부는
    상기 분주 제어 신호에 응답하여 상기 출력 주파수 신호를 분주하는 분주기;
    상기 기준 주파수 신호와 상기 분주된 출력 주파수 신호 사이의 위상 및 주파수 차이를 검출하는 위상 주파수 검출기;
    상기 위상 주파수 검출기의 출력 신호에 응답하여 전하를 펌핑하여 펌핑 전압을 출력하는 차지 펌프;
    상기 루프 제어 신호의 활성화 기간에 턴 온되어 상기 펌핑 전압을 전송하는 스위치;
    상기 스위치를 통해 인가되는 상기 펌핑 전압에 응답하여 전압을 가변하여 저장하는 루프 필터;
    상기 루프 필터에 저장된 전압과 상기 모듈레이션 신호를 가산하는 제2 가산기; 및
    상기 가산기의 출력 신호에 응답하여 상기 출력 주파수 신호를 출력하는 전압 제어 발진기를 구비하는 것을 특징으로 하는 2점 위상 변조기.
  4. 제3 항에 있어서, 상기 루프 필터는
    커패시터를 구비하는 로우 패스 필터인 것을 특징으로 하는 2점 위상 변조기.
  5. 제1 항에 있어서, 상기 모듈레이션 신호 발생부는
    상기 변환 이득 값에 응답하여 디지털-아날로그 변환 이득을 조절하고, 조절된 디지털-아날로그 변환 이득에 따라 상기 모듈레이션 데이터를 상기 모듈레이션 신호로 변환하는 디지털-아날로그 변환기인 것을 특징으로 하는 2점 위상 변조기.
  6. 제1 항에 있어서, 상기 변환 이득 교정부는
    상기 루프 제어 신호의 비활성화 기간 동안, 상기 기준 주파수 신호와 상기 출력 주파수 신호에 응답하여 디지털 데이터인 출력 데이터를 출력하는 주파수-디지털 변환기; 및
    상기 루프 제어 신호의 비활성화 기간 동안, 상기 출력 데이터와 상기 미리 지정된 값을 갖는 모듈레이션 신호를 이용하여 변환 이득 값을 계산하여 출력하는 이득 교정부를 구비하는 것을 특징으로 하는 2점 위상 변조기.
  7. 제5 항에 있어서, 상기 주파수-디지털 변환기는
    상기 루프 제어 신호의 비활성화 기간 동안, 상기 기준 주파수의 1주기마다 인가되는 상기 출력 주파수 신호의 진동수를 카운팅하여 카운터 값을 출력하는 카운터; 및
    연속적으로 인가되는 상기 카운팅 값을 인가받아 평균값을 계산하여 상기 출력 데이터를 출력하는 데시메이션 필터를 구비하는 것을 특징으로 하는 2점 위상 변조기.
  8. 초기에 루프 제어 신호의 활성화 기간 동안 PLL 회로가 루프를 형성하고, 채널 주파수 신호에 응답하여 분주된 출력 주파수 신호와 기준 주파수 신호의 위상차에 대응하는 전압을 저장하고, 상기 저장된 전압에 대응하는 출력 주파수 신호를 발생하는 단계; 및
    상기 루프 제어 신호의 비활성화 기간 동안 상기 PLL 회로의 루프를 오픈하고, 미리 지정된 값을 갖는 모듈레이션 신호와 상기 저장된 전압의 합에 대응하여 가변되는 출력 주파수 신호를 이용하여 교정 변환 이득 값을 계산하는 단계를 구비하는 것을 특징으로 하는 2점 위상 변조기의 변환 이득 교정 방법.
  9. 제8 항에 있어서, 상기 출력 주파수 신호를 발생하는 단계는
    상기 루프 제어 신호에 응답하여 상기 PLL 회로가 루프를 형성하는 단계;
    상기 채널 주파수 신호에 응답하여 분주 제어 신호를 출력하는 단계;
    상기 분주 제어 신호에 응답하여 상기 출력 주파수 신호를 분주하는 단계;
    상기 분주된 출력 주파수 신호와 상기 기준 주파수 신호의 위상 및 주파수를 비교하는 단계;
    상기 위상 및 주파수 비교 결과에 따라 전하를 펌핑하여 펌핑 전압을 출력하는 단계;
    상기 펌핑 전압에 대응하는 전압을 발생하여 저장하는 단계; 및
    상기 저장된 전압에 대응하는 출력 주파수 신호를 출력하는 단계를 구비하는 것을 특징으로 하는 2점 위상 변조기의 변환 이득 교정 방법.
  10. 제8 항에 있어서, 상기 교정 변환 이득 값을 계산하는 단계는
    상기 루프 제어 신호에 응답하여 상기 PLL 회로의 루프를 오픈하는 단계;
    상기 지정된 값을 갖는 모듈레이션 데이터를 인가받고, 지정된 초기 변환 이득 값에 의해 결정된 변환 이득에 따라 상기 지정된 값을 갖는 모듈레이션 데이터를 모듈레이션 신호로 변환하여 출력하는 단계;
    상기 모듈레이션 신호와 상기 PLL 회로에 저장된 전압에 응답하여 상기 출력 주파수 신호를 가변하여 출력하는 단계;
    상기 기준 주파수 신호를 기반으로 상기 출력 주파수 신호를 출력 데이터로 변환하는 단계; 및
    상기 출력 데이터와 상기 초기 변환 이득 값 및 상기 지정된 값을 갖는 모듈레이션 데이터를 근거로 교정된 변환 이득 값을 계산하는 단계를 구비하는 것을 특징으로 하는 2점 위상 변조기의 변환 이득 교정 방법.
  11. 제10 항에 있어서, 상기 출력 주파수 신호를 가변하여 출력하는 단계는
    상기 저장된 전압과 상기 모듈레이션 신호를 가산하는 단계; 및
    상기 가산된 신호에 응답하여 상기 출력 주파수 신호를 발생하여 출력하는 단계를 구비하는 것을 특징으로 하는 2점 위상 변조기의 변환 이득 교정 방법.
  12. 제11 항에 있어서, 상기 출력 데이터로 변환하는 단계는
    상기 기준 주파수 신호의 1주기 동안 상기 출력 주파수 신호의 진동수를 카운터하여 카운터 값을 출력하는 단계; 및
    상기 연속적으로 인가되는 상기 카운터 값의 평균 값을 계산하는 단계를 구비하는 것을 특징으로 하는 2점 위상 변조기의 변환 이득 교정 방법.
  13. 제8 항에 있어서, 상기 2점 위상 변조기의 변환 이득 교정 방법은
    상기 루프 제어 신호의 비활성화 기간 이후 활성화 기간동안 상기 PLL 회로가 루프를 형성하고, 상기 모듈레이션 데이터를 상기 교정 변환 이득 값에 대응하여 상기 출력 주파수 신호로 변조하는 단계를 추가로 구비하는 것을 특징으로 하는 2점 위상 변조기의 변환 이득 교정 방법.
  14. 제13 항에 있어서, 상기 출력 주파수 신호로 변조하는 단계는
    상기 루프 제어 신호에 응답하여 상기 PLL 회로가 루프를 형성하는 단계;
    상기 채널 주파수 신호와 상기 모듈레이션 데이터에 응답하여 분주 제어 신호를 출력하는 단계;
    상기 교정 변환 이득 값에 따라 상기 모듈레이션 데이터를 상기 모듈레이션 신호로 변환하는 단계; 및
    상기 분주 제어 신호와 상기 기준 주파수 신호 및 상기 모듈레이션 신호에 응답하여 상기 출력 주파수 신호의 위상을 가변하는 단계를 구비하는 것을 특징으로 하는 2점 위상 변조기의 변환 이득 교정 방법.
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