JP6556383B2 - Ｐｌｌ回路 - Google Patents

Description

この発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関するものである。

ＰＬＬを用いて、周波数がのこぎり波のように急峻に変化する信号を出力する場合、周波数が急峻に変化する点において設定波形にＰＬＬが追従できず、再び正しい周波数を出力するまでに時間がかかるという問題がある。これを解決するため、以下の非特許文献に示すＰＬＬが提案されている。このＰＬＬは、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の制御端子を、スイッチを介してＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）と接続し、周波数が急峻に変化する点においてスイッチをＯＮ状態にし、ＶＣＯの制御端子にＤＡＣの出力を印加することによって、ＰＬＬが再び正しい周波数を出力するまでの時間を短縮している。

ＥＵＭＷ２０１５，ＷＳ１２: ＥｕＭＩＣ_７ - ＳｉＧｅ ｆｏｒ ｍｍ-Ｗａｖｅ ａｎｄ ＴＨｚ ”Ｃｏｎｃｅｐｔｓ ｆｏｒ Ｈｉｇｈｌｙ Ｉｎｔｅｇｒａｔｅｄ Ａｕｔｏｍｏｔｉｖｅ Ｒａｄａｒ Ｃｉｒｃｕｉｔｓ”

しかし、回路の特性(ＶＣＯの制御電圧−周波数特性、やＤＡＣの制御コード−出力電圧特性など)のばらつきにより、この手法が正しく動作するための適切な印加パラメータ(印加電圧や印加時間など)は個体ごとに異なり、さらに、温度変化や経年劣化により回路特性が動的に変化するため、適切な印加パラメータを求めることが難しいという課題がある。

本発明のＰＬＬ回路は、周波数が時間変化する発振信号を分周する第１の分周器と、基準信号と分周器からの出力信号を比較し、基準信号と分周器からの出力信号の位相差に応じた信号を出力する位相周波数比較器と、位相周波数比較器が出力した信号の高周波成分を遮断し、高周波成分を遮断した信号を出力するループフィルタと、ループフィルタの出力信号にしたがって、発振周波数を変化させ、発振信号を出力する発振器と、発振器からの発振信号を周波数変換して出力する周波数変換回路と、発振器からの発振信号の周波数が急峻に変化してから、所望の周波数と実際の周波数の誤差が所定の値以下となるまでの収束時間を周波数変換回路からの出力に基づいて算出し、収束時間を示す信号を出力するデジタルシグナルプロセッサと、発振器からの発振信号の周波数が急峻に変化するタイミングを示す信号に同期し、デジタルシグナルプロセッサからの収束時間を示す信号にしたがったオン／オフを制御するオン／オフ制御信号と、デジタルシグナルプロセッサからの収束時間を示す信号にしたがった出力電圧を制御する出力電圧制御信号を、デジタルシグナルプロセッサが出力する収束時間を最小化するように出力するパラメータ制御回路と、パラメータ制御回路からの出力電圧制御信号にしたがって出力電圧を設定し、出力電圧を出力するデジタルアナログ変換器と、パラメータ制御回路からのオン／オフ制御信号にしたがってオンとオフを切り替え、デジタルアナログ変換器からの出力電圧を発振器に伝達するか否かを制御するスイッチとを備える。

この発明によれば、温度変化や経年劣化による回路特性の変化に応じて、動的に適切な印加パラメータを求めることができるという効果を奏する。

この発明の実施の形態１に係るＰＬＬ回路の一構成例を示す構成図である。 この発明の実施の形態１に係るＤＡＣ１２の印加電圧と収束時間との関係を表す概念図である。 この発明の実施の形態１のＰＬＬ回路の一変形例を示す構成図である。 この発明の実施の形態２に係るＰＬＬ回路の一構成例を示す構成図である。 この発明の実施の形態２に係るＰＬＬ回路の変形例を示す構成図である。

実施の形態１.
図１は、この発明の実施の形態１に係るＰＬＬ回路の一構成例を示す構成図である。本ＰＬＬ回路は、ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）１、ＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ）２、ＬＦ（Ｌｏｏｐ Ｆｉｌｔｅｒ）３、ＶＣＯ４、分周器５、ΔΣ変調器６、チャープ生成回路７、パラメータ制御回路８、周波数変換回路９、ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｔｅｒ）１０、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）１１、ＤＡＣ１２、スイッチ１３を備える。

ＰＦＤ１（位相周波数比較器の一例）は、基準信号と分周器５の出力信号との位相を比較し、その位相差に応じた信号をＣＰ２に出力するＰＦＤである。なお、基準信号は、水晶発振器などの信号源から供給される。

ＣＰ２は、ＰＦＤ１の出力信号を電流に変換し、変換した電流をＬＦ３に出力するチャージポンプ回路である。

ＬＦ３（ループフィルタの一例）は、ＣＰ２が変換した電流に含まれる高周波成分を遮断し、遮断した信号をＶＣＯ４に出力するＬＦである。

ＶＣＯ４（発振器の一例）は、ＬＦ３が出力した信号にしたがって発振周波数を変化させるＶＣＯである。

分周器５（分周器の一例）は、ΔΣ変調器６が出力する分周比設定信号にしたがってＶＣＯ４が出力した発振信号を分周し、分周した信号をＰＦＤ１及びΔΣ変調器６に出力する分周器である。

ΔΣ変調器６（ΔΣ変調器の一例）は、分周器５の出力信号をクロックとして動作し、チャープ生成回路７の出力信号にしたがって、分周比設定信号を生成し、生成した分周比設定信号を分周器５に出力するΔΣ変調器である。

チャープ生成回路７は、本ＰＬＬ回路の分周比に対応し、時間に対して直線的に変化するチャープ信号をΔΣ変調器６に出力するとともに、本ＰＬＬ回路の周波数が急峻に変化するタイミングを示す信号をパラメータ制御回路８に出力する回路である。例えば、チャープ生成回路７は、デジタル回路であり、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、マイコンなどが用いられる。

パラメータ制御回路８は、ＤＡＣ１２及びスイッチ１３を制御する制御パラメータを生成し、生成したパラメータをＤＡＣ１２及びスイッチ１３に出力するパラメータ制御回路８である。パラメータ制御回路８は、チャープ生成回路７が出力する本ＰＬＬ回路の周波数が急峻に変化するタイミングを示す信号に同期して、スイッチ１３のＯＮ/ＯＦＦを制御する信号を出力する。また、パラメータ制御回路８は、ＤＡＣ１２の出力電圧示す制御信号をＤＡＣ１２に出力する。例えば、パラメータ制御回路８は、デジタル回路であり、ＡＳＩＣ、ＦＰＧＡ、マイコンなどが用いられる。

周波数変換回路９は、ＶＣＯ４の出力信号を周波数変換し、周波数変換した信号をＡＤＣ１０に出力する周波数変換回路である。周波数変換回路９は、基準信号を分周する分周器２１、ＶＣＯの出力信号を分周する分周器２２、及び分周器２１が分周した信号と分周器２２が分周した信号とを混合するミキサ２３を備える。なお、分周器２１の分周比は１でもよく、その場合は分周器２１を削除し基準信号を直接、ミキサ２３に入力してもよい。

ＡＤＣ１０は、周波数変換回路９が周波数変換したアナログ信号をデジタル信号に変換し、変換したデジタル信号をＤＳＰ１１に出力するＡＤＣである。

ＤＳＰ１１（デジタルシグナルプロセッサの一例）は、ＡＤＣ１０が変換したデジタル信号から、ＶＣＯ４の出力信号の瞬時周波数を求め、ＶＣＯ４が出力するチャープ信号（変調波）において所望の周波数と求めた瞬時周波数との誤差が所定の値以下になる収束時間を算出し、算出した収束時間をパラメータ制御回路８に出力するＤＳＰである。瞬時周波数を求める方法としては、例えば、入力信号を直交復調し、瞬時位相を求め、瞬時位相から瞬時周波数を計算する方法がある。

なお、変調波の周波数が急峻に変化する点においては、ＰＬＬ回路は周波数の急峻な変化に追従できず、所望の周波数と実際の周波数の誤差が大きくなるが、徐々に所望周波数と実際の周波数とは一致するようになる。所望周波数とは、チャープ生成回路７が生成するチャープ信号に対応する周波数、つまり、基準信号の周波数にチャープ信号が示す分周比を乗じた周波数のことである。ここでは、所望周波数と実際の周波数とがある誤差で一致するまでの時間を収束時間という。言い換えれば、収束時間とは、所望周波数（所望のチャープ信号）と実際の周波数（実際のチャープ信号）との誤差が、所定の値内に入るまでの時間をいう。

ＤＡＣ１２（デジタルアナログ変換器の一例）は、パラメータ制御回路８の制御信号にしたがってアナログ信号を生成し、生成したアナログ信号をスイッチ１３に出力するＤＡＣである。

スイッチ１３（スイッチの一例）は、パラメータ制御回路８の制御信号にしたがってＯＮとＯＦＦとを切り替え、ＤＡＣ１２の出力信号をＶＣＯ４へ伝達するか否かを制御するスイッチである。

次に、この発明の実施の形態１に係るＰＬＬ回路の動作について説明する。

まず、チャープ生成回路７は、所望の変調波に比例する信号を生成し、ΔΣ変調器６に出力する。例えば、所望の変調波がのこぎり波であれば、チャープ生成回路７はのこぎり波を生成する。また、チャープ生成回路７は、本ＰＬＬ回路の出力周波数が急峻に変化するタイミングで立ち上がるパルス信号をパラメータ制御回路８に出力する。このパルス信号を周波数ジャンプ信号と言う。周波数ジャンプ信号は、１ビットのデジタル信号で、立ち上がりタイミングが、本ＰＬＬ回路の出力周波数が急峻に変化しているタイミングを意味する。

ΔΣ変調器６は、チャープ生成回路７が生成した所望の変調波に比例する信号に対してΔΣ変調をかけ、分周器５に出力する。チャープ生成回路７が生成した所望の変調波に比例する信号は、小数を含むが、ΔΣ変調器で整数化するとともにΔΣ変調することで、分周器５で小数の分周比を実現する。

分周器５は、ΔΣ変調器６が出力する分周比信号に従い、ＶＣＯ４の信号を分周する。

ＰＦＤ１は、基準信号と分周器５の出力の位相差に応じた信号をＣＰ２に出力する。

ＣＰ２は、ＰＦＤ１の出力に応じた電流をＬＦ３に出力する。

ＬＦ３は、ＣＰ２が出力する信号の高周波成分を遮断し、高周波成分を遮断した信号をVCO４に出力する。

ＶＣＯ４は、印加される制御電圧にしたがって発振信号を出力する。

周波数変換回路９は、入力されるＶＣＯ４の信号の周波数を変換し、ＡＤＣ１０に出力する。

ＡＤＣ１０は、一定の間隔で入力をサンプリングし、デジタル信号に変換して、ＤＳＰ１１に出力する。

ＤＳＰ１１は、ＡＤＣ１０が出力した信号を直交復調し、瞬時位相を求め、瞬時位相から瞬時周波数を計算する。ＤＳＰ１１は、変調波において所望の周波数と実際の周波数との誤差を計算する。変調波の周波数が急峻に変化する点においては、一般的に、ＰＬＬ回路は、周波数の急峻な変化に追従できず、所望の周波数と実際の周波数の誤差が大きくなる。ＤＳＰ１１は、検出したＰＬＬの実際の周波数の時間変化と所望の周波数の時間変化とを比較し、両者の誤差が所定の値以下になるまでの収束時間を計算し、収束時間をパラメータ制御回路８に出力する。なお、ＤＳＰ１１は、所望の周波数を求めるのに必要なチャープ信号の傾きや長さなどのパラメータを内部のメモリに記憶しており、これらのパラメータを参照して所望の周波数を計算し、実際の周波数との誤差の計算に用いる。あるいはチャープ信号自体を記憶しておいても良い。

パラメータ制御回路８は、ＤＳＰ１１が出力する収束時間からＤＡＣ１２の出力電圧を求め、求めた出力電圧をＤＡＣ１２に出力する。また、パラメータ制御回路８は、チャープ生成回路７が出力する周波数ジャンプ信号に同期してスイッチ１３をＯＮし、収束時間から求めたスイッチ１３のＯＮ時間が経過するとスイッチ１３をＯＦＦする。ここで、ＯＮ時間とは、スイッチ１３がＯＮである時間である。パラメータ制御回路８がスイッチ１３に出力する信号は１ビットのデジタル信号で、”１”でスイッチＯＮ、”０”でスイッチＯＦＦを意味する信号である。後述するが、パラメータ制御回路８は、収束時間から、ＤＡＣ１２の設定時間及びスイッチ１３のＯＮ時間を算出しても良いし、収束時間とＤＡＣ１２の設定時間及びスイッチ１３のＯＮ時間と関係を示すテーブルをメモリに記憶しておいて、そのテーブルからＤＡＣ１２の設定時間及びスイッチ１３のＯＮ時間を求めても良い。

ＤＡＣ１２は、パラメータ制御回路８が出力する制御信号にしたがって、出力電圧を設定し、設定した電圧をスイッチ１３に出力する。

スイッチ１３は、パラメータ制御回路８の出力する制御信号にしたがってＯＮ／ＯＦＦを制御し、ＯＮの間、ＤＡＣ１２の出力電圧をＶＣＯ４に出力する。ＯＦＦの場合は、ＤＡＣ１２の出力信号を遮断する。

ＶＣＯ４は、スイッチ１３がＯＮの間、ＬＦ４の出力電圧とＤＡＣ１２の出力電圧との合成電圧にしたがって、発振周波数を出力する。

スイッチ１３がＯＦＦされた後、上記で説明した動作と同様に、ＤＳＰ１１は、所望の周波数と実際の周波数の誤差が所定の値以下になるまでの収束時間を測定し、パラメータ制御回路８に収束時間を出力する。

パラメータ制御回路８は、収束時間に応じて、ＤＡＣ１２の出力電圧とスイッチ１３のＯＮ時間の２パラメータを変更する。パラメータ制御回路８は、ＤＡＣ１２の出力電圧を、随時、ＤＡＣ１２に出力する。そして、パラメータ制御回路８は、次の周波数ジャンプ信号に同期して、スイッチ１３をＯＮし、スイッチ１３のＯＮ時間が経過するとスイッチ１３をＯＦＦする。その後、再びＤＳＰ１１により収束時間が計測され、パラメータ制御回路８は収束時間応じてＤＡＣ１２の出力電圧とスイッチ１３のＯＮ時間の２パラメータを変更する。

このフローを繰り返すことにより、パラメータ制御回路８は、収束時間が最小となるパラメータを探索する。

図２は、この発明の実施の形態１に係るＤＡＣ１２の印加電圧と収束時間との関係を表す概念図である。
図２に示すように、ＤＡＣ１２からの印加量が大きすぎる場合（図２（ａ）参照）及び小さすぎる場合（図２（ｃ）参照）においては、ＤＡＣ１２による印加量が適切な場合（図２（ｂ）参照）に比べて収束時間が長くなる。つまり、収束時間を観測し、収束時間を最小化するようなパラメータを探すことで、適切な印加パラメータを求めることができる。 収束時間が最小となるパラメータの探索手法としては、例えば以下の２つが挙げられる。

１つ目の手法は、ＤＡＣ１２の出力電圧及びスイッチ１３のＯＮ時間という２つのパラメータをそれぞれ全範囲でスイープし、それぞれの収束時間を記憶し、パラメータの値に対応する収束時間のテーブルを作成する手法である。最終的にパラメータ制御回路８は、収束時間が最小となるパラメータの値を採用し、変調波の生成を行う。

２つ目の手法は、最小化アルゴリズムである勾配降下法である。パラメータ制御回路８は、それぞれのパラメータの変化に対する収束時間の変化から勾配を計算し、勾配を下るようにパラメータを変化させることで、極小値にたどり着く。パラメータ制御回路８は、そのパラメータの値を採用し、変調波の生成を行う。

以上のとおり、この発明の実施形態１によれば、収束時間をフィードバックして、印加電圧及び印加時間を調整するので、温度変化や経年劣化による回路特性の変化に応じて、動的に適切な印加パラメータを求めることができるという効果を奏する。収束時間を最小化するようにフィードバックを行うことで、所望の周波数からずれている無効な時間を最小化し、信号として有効な時間の割合を高めることが可能である。

なお、実施の形態１のＰＬＬ回路は、ＶＣＯ４の出力を分周器に入力し、分周器の出力を分周器５及び分周器２２に入力する構成にしても良い。

図３は、この発明の実施の形態１のＰＬＬ回路の一変形例を示す構成図である。
図３の構成にすると、分周器５及び分周器２２の動作周波数は下がるので、分周比も小さくなる。分周器は、高い周波数で動作するほど消費電力が大きい特徴があるため、分周器３１（第２の分周器の一例）を設けることにより、全体としての消費電力が小さくなる。また、分周器５及び分周器２２の分周比が小さくなるため、分周器３１を設けることにより全体の回路規模が小さくなる。

なお、ＤＡＣ１２として、出力インピーダンスをハイインピーダンスにすることができるＤＡＣを用いると、スイッチ１３を用いなくても、スイッチ１３をオフする代わりにＤＡＣ１２の出力インピーダンスをハイインピーダンスとすることで同じ動作をさせることができる。その場合、パラメータ制御回路８はスイッチ１３の代わりにＤＡＣ１２の出力インピーダンスをハイインピーダンスにするか否かを制御する。

また、ＤＡＣ１２が出力する電圧を時間変化させる構成も考えられる。この場合は、パラメータ制御回路８はＤＡＣ１２の出力電圧の時間波形を制御する。このとき、時間波形はチャープ生成回路７が出力する周波数ジャンプ信号に同期している必要があるため、パラメータ制御回路８は、周波数ジャンプ信号に同期してＤＡＣ１２の出力電圧を制御する。

実施の形態２.
図４は、この発明の実施の形態２に係るＰＬＬ回路の一構成例を示す構成図である。
実施の形態２の構成は、実施の形態１のＤＡＣ１２及びスイッチ１３を削除し、新たに追加したＣＰ４１（チャージポンプ回路の一例）の出力端子をＣＰ２の出力端子と接続し、パラメータ制御回路８がＣＰ４１を制御する構成としたものである。実施の形態１との違いは、実施の形態１がＤＡＣ１２とスイッチ１３とを用いてＬＦ３の出力端子に電圧を印加していたのに対し、実施の形態２は、ＣＰ４１がＬＦ３の入力端子に電流を印加することである。

ＣＰ４１は、パラメータ制御回路８の制御信号にしたがって、ＬＦ３に電流を印加するチャージポンプ回路である。

次に、この発明の実施の形態２に係るＰＬＬ回路の動作について説明する。
パラメータ制御回路８及びＣＰ４１以外の動作は、実施の形態１と同様であるので、主にパラメータ制御回路８及びＣＰ４１について説明する。

パラメータ制御回路８は、ＤＳＰ１１が出力した収束時間からＣＰ４１の設定電流及びＣＰ４１のＯＮ時間を求める。パラメータ制御回路８は、随時、ＣＰ４１に設定電流を出力するとともに、チャープ生成回路７の出力する周波数ジャンプ信号に同期して、ＣＰ４１をＯＮする制御信号を出力する。そして、パラメータ制御回路８は、ＣＰ４１のＯＮ時間が経過すると、ＣＰ４１をＯＦＦする信号を出力する。パラメータ制御回路８が出力する制御信号は、１ビットのデジタル信号で、”１”であればＯＮ、”０”であればＯＦＦを意味する。なお、パラメータ制御回路８は、実施の形態１と同様の方法で、ＤＳＰ１１が計測する収束時間を最小化するようなＣＰ４１の出力電流及びＯＮ時間を探索し、その後得られたパラメータを用いて運用する。

ＣＰ４１は、パラメータ制御回路８の制御信号にしたがって、一定時間、ＬＦ３に電流を印加する。周波数が急峻に変化する点において、ＣＰ４１は、ＬＦ３に適切な電荷を注入することにより、再び正しい周波数を出力するまでの時間が短縮する。

ＬＦ３は、ＯＮ時間において、ＣＰ２の出力電流及びＣＰ４１の出力電流の高周波成分を遮断し、ＶＣＯ４に出力する。

ＶＣＯ４は、ＬＦ３の出力信号にしたがって、発振周波数を制御し、発振信号を出力する。

以上のとおり、この発明の実施形態２によれば、収束時間をフィードバックして、ＣＰ４１の印加電流及び印加時間を調整するので、温度変化や経年劣化による回路特性の変化に応じて、動的に適切な印加パラメータを求めることができるという効果を奏する。ループフィルタとしてアクティブフィルタを用いる場合、ループフィルタの出力電圧を外部から直接印加して所望の値にすることはできず、実施形態１を用いることはできないが、ＣＰ４１を用いる構成では、ループフィルタの入力に電荷を注入することになるので、アクティブフィルタでも用いることができる。

なお、実施の形態２のＰＬＬ回路において、分周器３１をＶＣＯ４の帰還経路に装荷し、ＶＣＯ４の発振信号を分周器３１に出力し、分周器３１が分周した信号を分周器５に出力するようにしても良い。

図５は、この発明の実施の形態２に係るＰＬＬ回路の変形例を示す構成図である。
図５のように分周器３１を挿入することにより、実施の形態1で説明したのと同様の理由で、全体としての消費電力を下げるとともに、回路規模を小さくすることができる。

１ ＰＦＤ、２ ＣＰ、３ ＬＦ、４ ＶＣＯ、５ 分周器、６ ΔΣ変調器、７ チャープ生成回路、８ パラメータ制御回路、９ 周波数変換回路、１０ ＡＤＣ、１１ ＤＳＰ、１２ ＤＡＣ、１３ スイッチ、２１ 分周器、２２ 分周器、２３ ミキサ、３１ 分周器、４１ ＣＰ。

Claims (7)

1. 周波数が時間変化する発振信号を分周する第１の分周器と、
   基準信号と前記第１の分周器からの出力信号を比較し、前記基準信号と前記第１の分周器からの出力信号の位相差に応じた信号を出力する位相周波数比較器と、
   前記位相周波数比較器が出力した信号の高周波成分を遮断し、高周波成分を遮断した信号を出力するループフィルタと、
   前記ループフィルタの出力信号にしたがって、発振周波数を変化させ、前記発振信号を出力する発振器と、
   前記発振器からの発振信号を周波数変換して出力する周波数変換回路と、
   前記発振器からの発振信号の周波数が急峻に変化してから、所望の周波数と実際の周波数の誤差が所定の値以下となるまでの収束時間を前記周波数変換回路からの出力に基づいて算出し、収束時間を示す信号を出力するデジタルシグナルプロセッサと、
   前記発振器からの発振信号の周波数が急峻に変化するタイミングを示す信号に同期し、前記デジタルシグナルプロセッサからの収束時間を示す信号にしたがったオン／オフを制御するオン／オフ制御信号と、前記デジタルシグナルプロセッサからの収束時間を示す信号にしたがった出力電圧を制御する出力電圧制御信号を、前記デジタルシグナルプロセッサが出力する収束時間を最小化するように出力するパラメータ制御回路と、
   前記パラメータ制御回路からの出力電圧制御信号にしたがって出力電圧を設定し、出力電圧を出力するデジタルアナログ変換器と、
   前記パラメータ制御回路からのオン／オフ制御信号にしたがってオンとオフを切り替え、前記デジタルアナログ変換器からの出力電圧を前記発振器に伝達するか否かを制御するスイッチと、
   を備えたＰＬＬ回路。
2. 前記周波数変換回路は、前記発振器からの発振信号を分周する第２の分周器と、前記基準信号を分周する第３の分周器と、前記第２の分周器が分周した信号と前記第３の分周器が分周した信号を混合し、出力するミキサを備える請求項１に記載のＰＬＬ回路。
3. 前記発振器の出力と前記第１の分周器の入力及び前記周波数変換回路の入力との間に接続された第４の分周器を備えた請求項１または請求項２に記載のＰＬＬ回路。
4. 前記発振信号の周波数変化を示すチャープ信号を生成し、前記チャープ信号において周波数が急激に変化するタイミングを示す信号を前記パラメータ制御回路に出力するチャープ生成回路と、
   前記チャープ信号をΔΣ変調するΔΣ変調器と、
   を備え、
   前記第１の分周器は、ΔΣ変調された前記チャープ信号にしたがって、前記発振信号を分周する請求項１から請求項３のいずれか１項に記載のＰＬＬ回路。
5. 周波数が時間変化する発振信号を分周する第１の分周器と、
   基準信号と前記第１の分周器からの出力信号を比較し、前記基準信号と前記第１の分周器からの出力信号の位相差に応じた信号を出力する位相周波数比較器と、
   前記位相周波数比較器からの出力信号が入力される第１のチャージポンプ回路と、
   前記第１のチャージポンプ回路が出力した信号の高周波成分を遮断し、高周波成分を遮断した信号を出力するループフィルタと、
   前記ループフィルタの出力信号にしたがって、発振周波数を変化させ、前記発振信号を出力する発振器と、
   前記発振器からの発振信号を周波数変換して出力する周波数変換回路と、
   前記発振器からの発振信号の周波数が急峻に変化してから、所望の周波数と実際の周波数の誤差が所定の値以下となるまでの収束時間を前記周波数変換回路からの出力に基づいて算出し、収束時間を示す信号を出力するデジタルシグナルプロセッサと、
   前記発振器からの発振信号の周波数が急峻に変化するタイミングを示す信号に同期し、前記デジタルシグナルプロセッサからの収束時間を示す信号にしたがった設定電流及びオン時間を制御する出力電流制御信号を、前記デジタルシグナルプロセッサが出力する収束時間を最小化するように出力するパラメータ制御回路と、
   出力端子が前記第１のチャージポンプ回路の出力端子に接続され、前記パラメータ制御回路からの出力電流制御信号にしたがって出力する第２のチャージポンプ回路と、
   備えたＰＬＬ回路。
6. 前記周波数変換回路は、前記発振器からの発振信号を分周する第２の分周器と、前記基準信号を分周する第３の分周器と、前記第２の分周器が分周した信号と前記第３の分周器が分周した信号を混合し、出力するミキサを備える請求項５に記載のＰＬＬ回路。
7. 前記発振器の出力と前記第１の分周器の入力及び前記周波数変換回路の入力との間に接続された第４の分周器を備えた請求項５または請求項６に記載のＰＬＬ回路。

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