KR20100028001A - 발광장치 및 발광장치의 제조방법 - Google Patents

발광장치 및 발광장치의 제조방법 Download PDF

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도모유키 시라사키
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Abstract

발광특성이 우수한 발광장치 및 발광장치의 제조방법을 실현한다.
발광장치는 제 1 전극과, 제 1 전극상의 적어도 1층 이상의 캐리어 수송층과, 캐리어 수송층상의 제 2 전극과, 기판의 상면측에 형성된 제 1 전극에 연통하는 개구부를 갖는 격벽과, 격벽과 캐리어 수송층의 사이에 개재하는 발광 보호층을 구비한다.
Figure P1020090082430
캐리어 수송층, 발광 보호층, 반도체막, 정공 주입층, EL소자

Description

발광장치 및 발광장치의 제조방법{LIGHT EMITTING APPARATUS AND MANUFACTURING METHOD THEREOF}
본 발명은 발광장치 및 발광장치의 제조방법에 관한 것이다.
근래, 휴대전화기 등의 전자기기의 표시 디바이스로서, 자(自)발광소자인 복수의 EL(Electro Luminescence) 발광소자를 매트릭스형상으로 배열한 EL 발광 패널을 적용한 것이 알려져 있다.
EL 발광소자는 예를 들면, 폴리이미드로 이루어지는 절연층에 형성된 개구부에 노출된 제 1 전극상에 발광층이 성막되어, 그 발광층상에 제 2 전극이 적층되어 이루어지는 것이 알려져 있고(예를 들면, 특허문헌 1 참조), 그 패널에 있어서 각 개구부가 각각 화소에 상당하는 발광부분으로 되고, 복수의 EL 발광소자에 의해서 발광영역이 구성된다.
[특허문헌 1] 일본국 특허공개공보 제2002-91343호
그러나, 상기 종래기술의 EL 발광 패널에 있어서, 그 EL 발광 패널의 발광영역을 구성하는 복수의 EL 발광소자 중, EL 발광소자가 부분적으로 발광하지 않는 영역이 생겨 버리는 경우가 있는 것을 알 수 있었다.
그래서, 본 발명의 이점은 발광특성이 우수한 발광장치 및 발광장치의 제조방법을 제공하는 것이다.
이상의 이점을 얻기 위해, 본 발명의 하나의 양태는 제 1 전극, 상기 제 1 전극상의 적어도 1층 이상의 캐리어 수송층, 상기 캐리어 수송층상의 제 2 전극을 갖는 발광장치로서, 기판의 상면측에 형성되고 상기 제 1 전극에 연통하는 개구부를 갖는 격벽과, 적어도 상기 격벽을 피복하는 발광 보호층을 구비하고, 상기 발광 보호층은 상기 격벽과 상기 캐리어 수송층의 사이에 개재하는 것을 특징으로 하고 있다.
바람직하게는 상기 발광 보호층은 상기 격벽에 기인하는 발광 저해 요인을 중화 혹은 산성으로 함으로써, 그 발광 저해 요인에 의한 캐리어 수송층의 수송성 열화를 개선시킨다.
또, 바람직하게는 상기 발광 보호층은 산성재료에 의해서 형성되어 있다.
또, 바람직하게는 상기 격벽은 포지티브형의 감광성 폴리이미드계 수지재료를 경화해서 이루어진다.
또, 바람직하게는 상기 격벽은 알칼리성 용액에 의해서 현상되어 있다.
본 발명의 다른 양태에 의하면, 제 1 전극, 상기 제 1 전극상의 적어도 1층 이상의 캐리어 수송층, 상기 캐리어 수송층상의 제 2 전극을 갖는 발광장치의 제조방법으로서, 기판의 상면측에 형성되고 상기 제 1 전극에 연통하는 개구부를 갖는 격벽을 형성하는 격벽 형성공정과, 적어도 상기 격벽을 피복하고, 상기 격벽에 기인하는 발광 저해 요인을 밀봉하는 발광 보호층을 형성하는 발광 보호층 형성공정과, 상기 제 1 전극 및 상기 발광 보호층을 덮는 상기 캐리어 수송층을 형성하는 캐리어 수송층 형성공정을 구비하는 것을 특징으로 하고 있다.
바람직하게는 상기 발광 보호층 형성공정은 상기 발광 보호층으로 되는 재료를 성막할 때에, 그 격벽에 기인하는 발광 저해 요인을 중화 혹은 산성으로 하는 공정을 포함한다.
또, 바람직하게는 상기 격벽 형성공정은 상기 격벽으로 되는 재료를 알칼리성 용액으로 현상하는 공정을 포함하고, 상기 발광 보호층 형성공정은 상기 격벽 및 상기 제 1 전극의 표면에 잔류하는 상기 알칼리성 용액을 중화 혹은 산성으로 하는 공정을 포함한다.
본 발명의 다른 양태는 제 1 전극, 상기 제 1 전극상의 적어도 1층 이상의 캐리어 수송층, 상기 캐리어 수송층상의 제 2 전극을 갖는 발광소자를 구비하는 발광장치의 제조방법으로서, 기판 위의 상기 제 1 전극에 연통하는 개구부를 갖는 격벽을 형성하는 격벽 형성공정과, 상기 격벽 및 상기 제 1 전극의 표면을 세정하고, 상기 격벽 형성공정에 있어서 발생한 발광 저해 요인을 제거하는 표면 세정공정과, 상기 제 1 전극 및 상기 격벽을 덮는 상기 캐리어 수송층을 형성하는 캐리어 수송층 형성공정을 구비하는 것을 특징으로 한다.
바람직하게는 상기 격벽 형성공정은 상기 격벽으로 되는 재료를 소정의 마스크 패턴으로 노광한 후, 알칼리성 용액으로 현상하는 공정을 포함하고, 상기 표면 세정공정은 상기 격벽 및 상기 제 1 전극의 표면에 잔류하는 상기 알칼리성 용액을 산성용액으로 중화 혹은 산성으로 하는 공정을 포함한다.
바람직하게는 상기 산성용액으로 중화 혹은 산성으로 하는 공정 후에, 물 혹은 상기 유기산 수용액보다 약산성의 수용액으로 상기 격벽 및 상기 제 1 전극을 세정하는 공정을 포함한다.
바람직하게는 상기 캐리어 수송층 형성공정 후에 상기 개구부내에 있어서의 상기 캐리어 수송층상에 상기 제 2 전극을 형성하는 제 2 전극 형성공정을 포함한다.
그리고, 상기 발광장치의 제조방법에 의해서 제조되는 것을 특징으로 하는 발광장치가 제공된다.
본 발명에 따르면, 우수한 발광특성을 갖는 발광장치를 실현할 수 있다.
이하에, 본 발명을 실시하기 위한 바람직한 형태에 대해 도면을 이용해서 설명한다. 단, 이하에 기술하는 실시형태에는 본 발명을 실시하기 위해 기술적으로 바람직한 각종 한정이 붙어 있지만, 발명의 범위를 이하의 실시형태 및 도시예예 한정하는 것은 아니다.
또한, 본 실시형태에 있어서는 발광장치를 표시장치인 EL패널에 적용하고, 본 발명에 대해 설명한다.
도 1은 EL패널(1)에 있어서의 복수의 화소 P의 배치구성을 나타내는 평면도이고, 도 2는 EL패널(1)의 개략 구성을 나타내는 평면도이다.
도 1, 도 2에 나타내는 바와 같이, EL패널(1)에는 예를 들면, R(적), G(녹), B(청)를 각각 발광하는 복수의 화소 P가 소정의 패턴으로 매트릭스형상으로 배치되어 있다.
이 EL패널(1)에는 복수의 주사선(2)이 행방향을 따라 서로 대략 평행으로 되도록 배열되고, 복수의 신호선(3)이 평면에서 보아 주사선(2)과 대략 직교하는 열방향을 따라 서로 대략 평행하게 되도록 배열되어 있다. 또, 서로 인접하는 주사선(2)의 사이에 있어서 전압 공급선(4)이 주사선(2)을 따라 설치되어 있다. 그리고, 이들 각 주사선(2)과, 인접하는 2개의 신호선(3)과, 각 전압 공급선(4)에 의해서 둘러싸이는 범위가 화소 P에 상당한다.
또, EL패널(1)에는 주사선(2), 신호선(3), 전압 공급선(4)의 위쪽을 덮도록, 격자형상의 격벽인 뱅크(13)가 설치되어 있다. 이 뱅크(13)에 의해서 둘러싸여 이루어지는 대략 장방형상의 복수의 개구부(13a)가 화소 P마다 형성되어 있고, 이 개구부(13a)내에, 후술하는 화소전극(8a), 발광 보호층(8f), 정공 주입층(8b), 인터레이어(8c), 발광층(8d), 대향전극(8e)이 적층되어 설치되어 있다.
도 3은 액티브 매트릭스 구동방식으로 동작하는 EL패널(1)의 1화소에 상당하 는 회로를 나타낸 회로도이다.
도 3에 나타내는 바와 같이, EL패널(1)에는 주사선(2)과, 주사선(2)과 교차하는 신호선(3)과, 주사선(2)을 따르는 전압 공급선(4)이 설치되어 있고, 이 EL패널(1)의 1화소 P당, 박막 트랜지스터인 스위치 트랜지스터(5)와, 박막 트랜지스터인 구동 트랜지스터(6)와, 캐패시터(7)와, EL소자(8)가 설치되어 있다.
각 화소 P에 있어서는 스위치 트랜지스터(5)의 게이트가 주사선(2)에 접속되고, 스위치 트랜지스터(5)의 드레인과 소스 중의 한쪽이 신호선(3)에 접속되고, 스위치 트랜지스터(5)의 드레인과 소스 중의 다른쪽이 캐패시터(7)의 한쪽의 전극 및 구동 트랜지스터(6)의 게이트에 접속되어 있다. 구동 트랜지스터(6)의 소스와 드레인 중의 한쪽이 전압 공급선(4)에 접속되고, 구동 트랜지스터(6)의 소스와 드레인 중의 다른쪽이 캐패시터(7)의 다른쪽의 전극 및 EL소자(8)의 애노드에 접속되어 있다. 또한, 모든 화소 P의 EL소자(8)의 캐소드는 일정전압 Vcom으로 유지되어 있다(예를 들면, 접지되어 있다). 스위치 트랜지스터(5) 및 구동 트랜지스터(6)는 모두 n채널형이라도 좋고, 모두 p채널형이라도 좋으며, 한쪽이 n채널형이고 다른쪽이 p채널형이라도 좋다.
또, 이 EL패널(1)의 주위에 있어서 각 주사선(2)이 주사 드라이버에 접속되고, 각 전압 공급선(4)이 일정 전압원 또는 적절한 전압신호를 출력하는 드라이버에 접속되고, 각 신호선(3)이 데이터 드라이버에 접속되고, 이들 드라이버에 의해서 EL패널(1)이 액티브 매트릭스 구동방식으로 구동된다. 전압 공급선(4)에는 일정 전압원 또는 드라이버에 의해서 소정의 전력이 공급된다.
다음에, EL패널(1)과, 그 화소 P의 회로구조에 대해, 도 4∼도 6을 이용해서 설명한다. 여기서, 도 4는 EL패널(1)의 1화소 P에 상당하는 평면도이고, 도 5는 도 4의 Ⅴ-Ⅴ선을 따른 면의 화살표 단면도, 도 6은 도 4의 Ⅵ-Ⅵ선을 따른 면의 화살표 단면도이다. 또한, 도 4에 있어서는 전극 및 배선을 주로 나타낸다.
도 4에 나타내는 바와 같이, 스위치 트랜지스터(5) 및 구동 트랜지스터(6)는 신호선(3)을 따르도록 배열되고, 스위치 트랜지스터(5)의 근방에 캐패시터(7)가 배치되고, 구동 트랜지스터(6)의 근방에 EL소자(8)가 배치되어 있다. 또, 해당 화소에 대응하는 주사선(2) 및 전압 공급선(4)의 사이에, 스위치 트랜지스터(5), 구동 트랜지스터(6), 캐패시터(7) 및 EL소자(8)가 배치되어 있다.
도 4∼도 6에 나타내는 바와 같이, 기판(10)상의 일면에 게이트 절연막(11)이 성막되어 있고, 스위치 트랜지스터(5), 구동 트랜지스터(6) 및 그들 주위의 게이트 절연막(11)의 위에 층간 절연막(12)이 성막되어 있다. 신호선(3)은 게이트 절연막(11)과 기판(10)의 사이에 형성되고, 주사선(2) 및 전압 공급선(4)은 게이트 절연막(11)과 층간 절연막(12)의 사이에 형성되어 있다.
또, 도 4, 도 6에 나타내는 바와 같이, 스위치 트랜지스터(5)는 역스태거 구조의 박막 트랜지스터이다. 이 스위치 트랜지스터(5)는 게이트전극(5a), 게이트 절연막(11), 반도체막(5b), 채널 보호막(5d), 불순물 반도체막(5f, 5g), 드레인전극(5h), 소스전극(5i) 등을 갖는 것이다.
게이트전극(5a)은 기판(10)과 게이트 절연막(11)의 사이에 형성되어 있다. 이 게이트전극(5a)은 예를 들면, Cr막, Al막, Cr/Al 적층막, AlTi 합금막, AlTiNd 합금막 또는 MoNb 합금막으로 이루어진다. 또, 게이트전극(5a)의 위에 절연성의 게이트 절연막(11)이 성막되어 있고, 그 게이트 절연막(11)에 의해서 게이트전극(5a)이 피복되어 있다.
게이트 절연막(11)은 예를 들면, 실리콘 질화물 또는 실리콘 산화물로 이루어진다. 이 게이트 절연막(11)상이고 게이트전극(5a)에 대응하는 위치에 진성의 반도체막(5b)이 형성되어 있고, 반도체막(5b)이 게이트 절연막(11)을 사이에 두고 게이트전극(5a)과 서로 대향하고 있다.
반도체막(5b)은 예를 들면, 아몰퍼스 실리콘 또는 다결정 실리콘으로 이루어지고, 이 반도체막(5b)에 채널이 형성된다. 또, 반도체막(5b)의 중앙부 위에는 절연성의 채널 보호막(5d)이 형성되어 있다. 이 채널 보호막(5d)은 예를 들면, 실리콘 질화물 또는 실리콘 산화물로 이루어진다.
또, 반도체막(5b)의 일단부의 위에는 불순물 반도체막(5f)이 일부 채널 보호막(5d)에 중첩되도록 형성되어 있고, 반도체막(5b)의 타단부의 위에는 불순물 반도체막(5g)이 일부 채널 보호막(5d)에 중첩되도록 해서 형성되어 있다. 그리고, 불순물 반도체막(5f, 5g)은 각각 반도체막(5b)의 양단측에 서로 이간해서 형성되어 있다. 또한, 불순물 반도체막(5f, 5g)은 n형 반도체이지만, 이것에 한정되지 않고, p형 반도체라도 좋다.
불순물 반도체막(5f)의 위에는 드레인전극(5h)이 형성되어 있다. 불순물 반도체막(5g)의 위에는 소스전극(5i)이 형성되어 있다. 드레인전극(5h), 소스전극(5i)은 예를 들면, Cr막, Al막, Cr/Al 적층막, AlTi 합금막, AlTiNd 합금막 또는 MoNb 합금막으로 이루어진다.
채널 보호막(5d), 드레인전극(5h) 및 소스전극(5i)의 위에는 보호막으로 되는 절연성의 층간 절연막(12)이 성막되고, 채널 보호막(5d), 드레인전극(5h) 및 소스전극(5i)이 층간 절연막(12)에 의해서 피복되어 있다. 그리고, 스위치 트랜지스터(5)는 층간 절연막(12)에 의해서 덮이도록 되어 있다. 층간 절연막(12)은 예를 들면, 두께가 100㎚∼200㎚의 질화 실리콘 또는 산화 실리콘으로 이루어진다.
또, 도 4, 도 5에 나타내는 바와 같이, 구동 트랜지스터(6)는 역스태거 구조의 박막 트랜지스터이다. 이 구동 트랜지스터(6)는 게이트전극(6a), 게이트 절연막(11), 반도체막(6b), 채널 보호막(6d), 불순물 반도체막(6f, 6g), 드레인전극(6h), 소스전극(6i) 등을 갖는 것이다.
게이트전극(6a)은 예를 들면, Cr막, Al막, Cr/Al 적층막, AlTi 합금막, AlTiNd 합금막 또는 MoNb 합금막으로 이루어지고, 게이트전극(5a)과 마찬가지로 기판(10)과 게이트 절연막(11)의 사이에 형성되어 있다. 그리고, 게이트전극(6a)은 예를 들면, 실리콘 질화물 또는 실리콘 산화물로 이루어지는 게이트 절연막(11)에 의해서 피복되어 있다.
이 게이트 절연막(11)의 위이고, 게이트전극(6a)에 대응하는 위치에, 채널이 형성되는 반도체막(6b)이 예를 들면, 아몰퍼스 실리콘 또는 다결정 실리콘에 의해 형성되어 있다. 이 반도체막(6b)은 게이트 절연막(11)을 사이에 두고 게이트전극(6a)과 서로 대향하고 있다.
반도체막(6b)의 중앙부 위에는 절연성의 채널 보호막(6d)이 형성되어 있다. 이 채널 보호막(6d)은 예를 들면, 실리콘 질화물 또는 실리콘 산화물로 이루어진다.
또, 반도체막(6b)의 일단부의 위에는 불순물 반도체막(6f)이 일부 채널 보호막(6d)에 중첩되도록 해서 형성되어 있고, 반도체막(6b)의 타단부의 위에는 불순물 반도체막(6g)이 일부 채널 보호막(6d)에 중첩되도록 해서 형성되어 있다. 그리고, 불순물 반도체막(6f, 6g)은 각각 반도체막(6b)의 양단측에 서로 이간해서 형성되어 있다. 또한, 불순물 반도체막(6f, 6g)은 n형 반도체이지만, 이것에 한정되지 않고, p형 반도체라도 좋다.
불순물 반도체막(6f)의 위에는 드레인전극(6h)이 형성되어 있다. 불순물 반도체막(6g)의 위에는 소스전극(6i)이 형성되어 있다. 드레인전극(6h), 소스전극(6i)은 예를 들면, Cr막, Al막, Cr/Al 적층막, AlTi 합금막, AlTiNd 합금막 또는 MoNb 합금막으로 이루어진다.
채널 보호막(6d), 드레인전극(6h) 및 소스전극(6i)의 위에는 보호막으로 되는 절연성의 층간 절연막(12)이 성막되고, 채널 보호막(6d), 드레인전극(6h) 및 소스전극(6i)이 층간 절연막(12)에 의해서 피복되어 있다. 그리고, 구동 트랜지스터(6)는 층간 절연막(12)에 의해서 덮이도록 되어 있다.
캐패시터(7)는 도 4, 도 6에 나타내는 바와 같이, 대향하는 한쌍의 전극(7a, 7b) 및 그들 사이에 개재하는 유도체로서의 게이트 절연막(11)을 갖고 있다. 그리고, 한쪽의 전극(7a)은 기판(10)과 게이트 절연막(11)의 사이에 형성되고, 다른쪽의 전극(7b)은 게이트 절연막(11)과 층간 절연막(12)의 사이에 형성되어 있다.
또한, 캐패시터(7)의 전극(7a)은 구동 트랜지스터(6)의 게이트전극(6a)에 일체로 연결되어 접속되어 있고, 캐패시터(7)의 전극(7b)은 구동 트랜지스터(6)의 소스전극(6i)에 일체로 연결되어 접속되어 있다. 또, 구동 트랜지스터(6)의 드레인전극(6h)이 전압 공급선(4)에 일체로 연결되어 있다.
또한, 신호선(3), 캐패시터(7)의 전극(7a), 스위치 트랜지스터(5)의 게이트전극(5a) 및 구동 트랜지스터(6)의 게이트전극(6a)은 기판(10)의 일면에 성막된 도전막인 게이트 메탈층을 포토리도그래피법 및 에칭법 등에 의해서 형상 가공함으로써 일괄하여 형성된 것이다.
또, 주사선(2), 전압 공급선(4), 캐패시터(7)의 전극(7b), 스위치 트랜지스터(5)의 드레인전극(5h), 소스전극(5i) 및 구동 트랜지스터(6)의 드레인전극(6h), 소스전극(6i)은 게이트 절연막(11) 등의 일면에 성막된 도전막인 소스, 드레인 메탈층을 포토리도그래피법 및 에칭법 등에 의해서 형상 가공함으로써 형성된 것이다.
또, 게이트 절연막(11)에는 게이트전극(5a)과 주사선(2)이 중첩되는 영역에 콘택트홀(11a)이 형성되고, 드레인전극(5h)과 신호선(3)이 중첩되는 영역에 콘택트홀(11b)이 형성되며, 게이트전극(6a)과 소스전극(5i)이 중첩되는 영역에 도전성의 콘택트홀(11c)이 형성되어 있고, 콘택트홀(11a∼11c)내에 콘택트 플러그(20a∼20c)가 각각 매립되어 있다. 콘택트 플러그(20a)에 의해서 스위치 트랜지스터(5)의 게이트(5a)와 주사선(2)이 전기적으로 도통하고, 콘택트 플러그(20b)에 의해서 스위치 트랜지스터(5)의 드레인전극(5h)과 신호선(3)이 전기적으로 도통하며, 콘택트 플러그(20c)에 의해서 스위치 트랜지스터(5)의 소스전극(5i)과 캐패시터(7)의 전극(7a)이 전기적으로 도통하는 동시에 스위치 트랜지스터(5)의 소스전극(5i)과 구동 트랜지스터(6)의 게이트전극(6a)이 전기적으로 도통한다. 이 콘택트 플러그(20a∼20c)를 거치치 않고, 주사선(2)이 직접 게이트전극(5a)과 접촉하고, 드레인전극(5h)이 신호선(3)과 접촉하며, 소스전극(5i)이 게이트전극(6a)과 접촉해도 좋다.
화소전극(8a)은 게이트 절연막(11)을 통해 기판(10)상에 설치되어 있고, 화소 P마다 독립적으로 형성되어 있다. EL패널(1)이 EL소자(8)의 광을 기판(10)으로부터 출사하는 보텀 에미션형인 경우, 이 화소전극(8a)은 투명전극이며, 예를 들면, 주석도프 산화인듐(ITO), 아연도프 산화인듐, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO) 또는 카드뮴-주석 산화물(CTO)의 적어도 어느 하나를 포함한다. EL패널(1)이 EL소자(8)의 광을 후술하는 대향전극(8e)을 투과해서 출사하는 톱 에미션형인 경우, 화소전극(8a)은 상술한 투명전극으로 되는 층 및 그 층의 아래에 Al막이나 Al합금막 등의 광반사층의 적층구조라도 좋다. 이 때, 광반사층은 소스, 드레인 메탈층에 의해서 형성되어도 좋다. 또한, 화소전극(8a)은 일부, 구동 트랜지스터(6)의 소스전극(6i)에 중첩되고, 화소전극(8a)과 소스전극(6i)이 접속되어 있다.
그리고, 도 4∼도 6에 나타내는 바와 같이, 층간 절연막(12)이 주사선(2), 신호선(3), 전압 공급선(4), 스위치 트랜지스터(5), 구동 트랜지스터(6), 화소전극(8a)의 둘레가장자리부, 캐패시터(7)의 전극(7b) 및 게이트 절연막(11)을 덮도록 형성되어 있다.
이 층간 절연막(12)에는 각 화소전극(8a)의 중앙부가 노출하도록 개구부(12a)가 형성되어 있다. 그 때문에, 층간 절연막(12)은 평면에서 보아 격자형상으로 형성되어 있다.
EL소자(8)는 도 4, 도 5에 나타내는 바와 같이, 애노드로 되는 제 1 전극으로서의 화소전극(8a)과, 화소전극(8a)의 위 및 후술하는 뱅크(13)의 표면상에 걸쳐서 형성된 발광 보호층(8f)과, 발광 보호층(8f)의 위에 형성된 캐리어 수송층으로서의 정공 주입층(8b)과, 정공 주입층(8b)의 위에 형성된 캐리어 수송층의 일부로서 기능하는 인터레이어(8c)와, 인터레이어(8c)의 위에 형성된 발광층(8d)과, 발광층(8d)의 위에 형성된 제 2 전극으로서의 대향전극(8e)을 구비하고 있다. 대향전극(8e)은 전체 화소 P에 공통의 캐소드이며, 전체 화소 P에 연속하는 단일 전극으로서 형성되어 있다.
발광 보호층(8f)은 예를 들면, 도전성 고분자인 PEDOT(poly(ethylenedioxy)thiophene；폴리에틸렌디옥시티오펜) 및 도펀트인 PSS(polystyrene sulfonate；폴리스티렌술폰산)으로 이루어지는 층이다.
이 PEDOT/PSS로 이루어지는 발광 보호층(8f)은 전체 화소 P(화소전극(8a))에 연속하도록 성막되어 있고, 화소전극(8a) 및 뱅크(13)의 전면을 피복하고 있다.
특히, 발광 보호층(8f)은 정공 주입층(8b)이 직접 화소전극(8a)과 뱅크(13)의 위에 형성되지 않도록, 정공 주입층(8b)과 화소전극(8a)의 사이 및 정공 주입층(8b)과 뱅크(13)의 사이에 개재되는 층이다.
이 발광 보호층(8f)은 저저항의 도전성 고분자이기 때문에, 두께방향에 순 바이어스 전압이 인가되면, 화소전극(8a)으로부터 정공 주입층(8b)에 정공을 수송하는 기능을 갖고, 또한 뱅크(13)의 성분이 정공 주입층(8b)으로 이동하지 않도록 차폐하는 기능을 갖고 있다.
정공 주입층(8b)은 예를 들면, 천이금속 산화물로 이루어지는 층으로서, 화소전극(8a)으로부터 발광층(8d)을 향해 정공을 주입하는 캐리어 주입층이다. 이 정공 주입층(8b)에는 천이금속 산화물인 산화 몰리브덴, 산화 바나듐, 산화 텅스텐, 산화 티탄 등을 이용할 수 있고, 특히 산화 몰리브덴인 것이 바람직하다.
이 정공 주입층(8b)은 뱅크(13) 및 뱅크(13)의 개구부(13a)내의 전면에 상당하는 발광 보호층(8f)의 상면 전역에 성막되어 있다.
인터레이어(8c)는 예를 들면, 폴리플루오렌계 재료로 이루어지는 전자 수송 억제층이며, 전자가 발광층(8d)으로부터 정공 주입층(8b)측으로 이동하는 것을 억제하는 기능을 갖는다.
발광층(8d)은 화소 P마다 R(적), G(녹), B(청)의 어느 하나를 발광하는 유기재료를 포함하고, 예를 들면, 폴리플루오렌계 발광재료나 폴리페닐렌비닐렌계 발광재료 등의 공액 이중결합 폴리머로 이루어지고, 대향전극(8e)으로부터 공급되는 전자와 정공 주입층(8b)으로부터 주입되는 정공의 재결합에 수반하여 발광하는 층이다. 이 때문에, R(적)을 발광하는 화소 P, G(녹)를 발광하는 화소 P, B(청)를 발광하는 화소 P는 각각 발광층(8d)의 발광재료가 다르다. 화소 P의 R(적), G(녹), B(청)의 패턴은 델타 배열이라도 좋고, 또 종방향으로 동색 화소가 배열되는 스트 라이프 패턴이라도 좋다.
대향전극(8e)은 EL패널(1)이 보텀 에미션형인 경우, 예를 들면, Mg, Ca, Ba, Li 등의 일함수가 4.0eV 이하, 바람직하게는 3.0eV 이하이며, 30㎚이하의 두께의 낮은 일함수층과, 시트 저항을 내리기 위해 낮은 일함수층상에 설치된 두께가 100㎚이상의 Al막이나 Al합금막 등의 광반사층과의 적층구조라도 좋다.
또, EL패널(1)이 톱 에미션형인 경우, 대향전극(8e)은 상기 낮은 일함수층과, 그 낮은 일함수층상에 설치된 예를 들면, 주석도프 산화인듐(ITO), 아연도프 산화인듐, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO) 또는 카드뮴-주석 산화물(CTO) 등으로 이루어지는 투명도전층과의 적층구조라도 좋다.
이 대향전극(8e)은 모든 화소 P에 공통된 전극이며, 발광층(8d) 등과 함께 뱅크(13)를 덮고 있다.
뱅크(13)는 층간 절연막(12)상에 형성된 격벽이며, 예를 들면, 감광성의 폴리이미드계 수지재료 등, 절연성의 수지재료로 이루어진다. 뱅크(13)는 인터레이어(8c)나 발광층(8d)을 습식법에 의해 형성할 때에, 인터레이어(8c)나 발광층(8d)으로 되는 재료가 용매에 용해 또는 분산된 액상체가 인접하는 화소 P에 유출되지 않도록 하는 격벽으로서 기능하는 것이다.
그리고, 뱅크(13) 및 층간 절연막(12)에 의해서 발광부위로 되는 발광층(8d)이 화소 P마다 간막이되어 있다. 화소 P의 R(적), G(녹), B(청)의 패턴이 스트라이프 패턴인 경우, 도 14에 나타내는 바와 같이, 뱅크(13)가 동색 화소를 따라 종방 향에 스트라이프형상으로 배열되고, 층간 절연막(12)에는 도 4와 마찬가지로, 화소전극(8a)을 둘러싸도록 해서 화소전극(8a)이 노출되는 개구부(12a)가 설치되어 있으면 좋다.
이 뱅크(13)의 개구부(13a)내에 있어서, 발광 보호층(8f), 정공 주입층(8b), 인터레이어(8c), 발광층(8d)이 화소전극(8a)상에 순차 적층되어 있다.
예를 들면, 도 5에 나타내는 바와 같이, 뱅크(13)의 개구부(13a)내에 있어서의 화소전극(8a)상에는 발광 보호층(8f)이 적층되고, 발광 보호층(8f)상에는 정공 주입층(8b)이 적층되어 있다.
그리고, 각 개구부(13a)에 있어서의 정공 주입층(8b)상에, 인터레이어(8c)로 되는 재료가 함유되는 액상체를 도포하고, 기판(10)마다 가열해서 그 액상체를 건조시켜 성막시킨 화합물막이 형성되고, 인터레이어(8c)로서 적층되어 있다.
또한, 각 개구부(13a)에 있어서의 인터레이어(8c)상에, 발광층(8d)으로 되는 재료가 함유되는 액상체를 도포하고, 기판(10)마다 가열해서 그 액상체를 건조시켜 성막시킨 화합물막이 형성되고, 발광층(8d)으로서 적층되어 있다.
또한, 이 발광층(8d)과 뱅크(13)를 피복하도록 대향전극(8e)이 설치되어 있다(도 5 참조). EL소자(8)는 인터레이어(8c)를 마련하지 않고 정공 주입층(8b)상에 직접 발광층(8d)을 적층한 구조라도 좋고, 발광층(8d) 이외에 전자 주입층이 있어도 좋다.
이 EL패널(1)은 다음과 같이 구동되어 발광한다.
모든 전압 공급선(4)에 소정 레벨의 전압이 인가된 상태에서, 주사 드라이버 에 의해서 주사선(2)에 순차 온 전압이 인가됨으로써, 이들 주사선(2)에 접속된 스위치 트랜지스터(5)가 순차 선택된다.
각 주사선(2)이 각각 선택되어 있을 때에, 데이터 드라이버에 의해서 계조에 따른 레벨의 전압이 모든 신호선(3)에 인가되면, 그 선택되어 있는 주사선(2)에 대응하는 스위치 트랜지스터(5)가 온으로 되어 있기 때문에, 그 계조에 따른 레벨의 전압이 구동 트랜지스터(6)의 게이트전극(6a)에 인가된다.
이 구동 트랜지스터(6)의 게이트전극(6a)에 인가된 전압에 따라, 구동 트랜지스터(6)의 게이트전극(6a)과 소스전극(6i)의 사이의 전위차가 정해져, 구동 트랜지스터(6)에 있어서의 드레인-소스 전류의 크기가 정해지고, EL소자(8)가 그 드레인-소스 전류에 따른 밝기로 발광한다.
그 후, 그 주사선(2)의 선택이 해제되면, 스위치 트랜지스터(5)가 오프로 되므로, 구동 트랜지스터(6)의 게이트전극(6a)에 인가된 전압에 따른 전하가 캐패시터(7)에 축적되고, 구동 트랜지스터(6)의 게이트전극(6a)과 소스전극(6i)간의 전위차는 유지된다.
이 때문에, 구동 트랜지스터(6)는 선택시와 동일한 전류값의 드레인-소스 전류를 계속해서 흘리고, EL소자(8)의 발광휘도를 유지하도록 되어 있다.
다음에, EL패널(1)의 제조방법에 대해 설명한다.
기판(10)상에 게이트 메탈층을 스퍼터링에 의해 퇴적시키고, 포토리도그래피에 의해 패터닝하여 신호선(3), 캐패시터(7)의 전극(7a), 스위치 트랜지스터(5)의 게이트전극(5a) 및 구동 트랜지스터(6)의 게이트전극(6a)을 형성한다.
다음에, 플라즈마 CVD에 의해서 질화 실리콘 등의 게이트 절연막(11)을 퇴적한다.
다음에, 반도체막(5b, 6b)으로 되는 아몰퍼스 실리콘 등의 반도체층, 채널 보호막(5d, 6d)으로 되는 질화 실리콘 등의 절연층을 연속해서 퇴적한 후, 포토리도그래피에 의해서 채널 보호막(5d, 6d)을 패턴 형성하고, 불순물 반도체막(5f, 5g, 6f, 6g)으로 되는 불순물층을 퇴적한 후, 포토리도그래피에 의해서 불순물층 및 반도체층을 연속해서 패터닝하여 불순물 반도체막(5f, 5g, 6f, 6g), 반도체막(5b, 6b)을 형성한다.
그리고, 포토리도그래피에 의해서, 게이트 절연막(11)에, EL패널(1)의 1변에 위치하는 주사 드라이버에 접속하기 위한 각 주사선(2)의 외부접속단자를 개구하는 콘택트홀(도시하지 않음) 및 콘택트홀(11a∼11c)을 형성한다. 다음에, 콘택트홀(11a∼11c)내에 콘택트 플러그(20a∼20c)를 형성한다. 이 콘택트 플러그의 형성 공정은 생략되어도 좋다.
다음에, EL패널(1)이 보텀 에미션형인 경우, ITO 등의 투명도전막을 퇴적하고 나서 패터닝하여 화소전극(8a)을 형성한다. 이 때, 화소전극(8a)은 1측변 둘레가장자리가 불순물 반도체막(6g)의 1측변 둘레가장자리상에 중첩되도록 형성되어 있다. 그 후, 스위치 트랜지스터(5)의 드레인전극(5h), 소스전극(5i) 및 구동 트랜지스터(6)의 드레인전극(6h), 소스전극(6i)으로 되는 소스, 드레인 메탈층을 퇴적해서 적절히 패터닝하여, 주사선(2), 전압 공급선(4), 캐패시터(7)의 전극(7b), 스위치 트랜지스터(5)의 드레인전극(5h), 소스전극(5i) 및 구동 트랜지스터(6)의 드 레인전극(6h), 소스전극(6i)을 형성한다. 이 때, 화소전극(8a)의 상기 1측변 둘레가장자리 위에 소스전극(6i)의 1측변 둘레가장자리가 중첩되어 서로 접속되어 있다.
EL패널(1)이 톱 에미션형인 경우, 불순물 반도체막(5f, 5g, 6f, 6g), 반도체막(5b, 6b)을 형성하고, 계속해서 소스, 드레인 메탈층을 퇴적한 후, 패터닝하여, 주사선(2), 전압 공급선(4), 캐패시터(7)의 전극(7b), 스위치 트랜지스터(5)의 드레인전극(5h), 소스전극(5i) 및 구동 트랜지스터(6)의 드레인전극(6h), 소스전극(6i)에 부가해서, 화소전극(8a)이 형성되는 영역에 광반사막을 형성해도 좋다. 광반사막은 소스전극(6i)과 연속해서 형성되게 된다. 그 후, ITO 등의 투명도전막을 퇴적하고 나서 패터닝하여 화소전극(8a)을 광반사막상에 형성한다. 여기서, 소스전극(6i)의 1측변 둘레가장자리 위에 화소전극(8a)의 1측변 둘레가장자리가 중첩되어 서로 접속되어 있다.
또, EL패널(1)이 톱 에미션형인 경우, 소스, 드레인 메탈층 이외의 다른 광반사막(은 또는 Al 등)을 이용해도 좋다. 이 경우, 불순물 반도체막(5f, 5g, 6f, 6g), 반도체막(5b, 6b)을 형성한 후, 상기 다른 광반사막 및 ITO 등의 투명도전막을 연속해서 퇴적하고 나서, 포토리도그래피에 의해서 일괄해서 모두 화소전극(8a)의 형상으로 패터닝하고, 다음에, 소스, 드레인 메탈층을 퇴적한 후, 패터닝해서, 주사선(2), 전압 공급선(4), 캐패시터(7)의 전극(7b), 스위치 트랜지스터(5)의 드레인전극(5h), 소스전극(5i) 및 구동 트랜지스터(6)의 드레인전극(6h), 소스전극(6i)을 형성해도 좋다. 여기서, 전극(8a)의 1측변 둘레가장자리 위에 소스전 극(6i)의 1측변 둘레가장자리 화소가 중첩되어 서로 접속되어 있다. 또, 상기 다른 광반사막을 퇴적한 후에 패터닝하고 나서 ITO 등의 투명도전막을 퇴적하고 나서 패터닝해도 좋다. 이 때, 투명도전막을 웨트 에칭할 때의 에천트에 의해 상기 다른 광반사막이 침식될 우려가 있는 경우, 상기 다른 광반사막의 상면 뿐만 아니라 측면에도 투명도전막이 남도록 상기 다른 광반사막보다 한층 크게 투명도전막을 패터닝하면 좋다. 또, 광반사막을 투명도전막과 함께 화소전극(8a)의 일부로서 구성할 필요가 없으면, 화소전극 형성영역에 있어서, 상기 다른 광반사막, 투명절연막, 투명도전막의 3층 구조가 되도록 해도 좋다.
다음에, 도 7에 나타내는 바와 같이, 스위치 트랜지스터(5)나 구동 트랜지스터(6) 등을 덮도록, 기상 성장법에 의해 질화 실리콘 등의 절연막을 성막하고, 그 절연막을 포토리도그래피에 의해 패터닝함으로써 화소전극(8a)의 중앙부가 노출된 개구부(12a)를 갖는 층간 절연막(12)을 형성한다. 이 개구부(12a)와 함께, 도시하지 않은 주사선(2)의 외부접속단자, EL패널(1)의 1변에 위치하는 데이터 드라이버에 접속하기 위한 각 신호선(3)의 외부접속단자 및 전압 공급선(4)의 외부접속단자를 각각 개구하는 복수의 콘택트홀을 형성한다.
다음에, 도 8에 나타내는 바와 같이, 폴리이미드계의 감광성 수지재료(13)를 기판(10)의 상면측에 성막해서, 프리 베이크(prebaking)를 실행한다.
예를 들면, 본 실시형태의 경우, 포지티브형의 감광성 폴리이미드계 수지재료인 도레이 주식회사(Toray Industries, Inc.)제 「포토니스(Photoneece) DW-1000」을 스핀코트에 의해 성막한 후, 프리 베이크를 실행하였다.
다음에, 도 9에 나타내는 바와 같이, 성막한 감광성 수지재료(13)에 포토마스크를 이용하여 노광을 실행한 후에 현상 처리하여, 화소전극(8a)이 노출된 개구부(13a)를 갖는 격자형상의 뱅크(13)를 형성한다.
예를 들면, 본 실시형태의 경우, 성막된 감광성 수지재료(13)를 소정의 마스크 패턴으로 노광 처리한 후, 수산화 테트라메틸아민(TMAH) 수용액으로 현상 처리하는 것에 의해, 개구부(13a)에 상당하는 부분의 수지재료를 용출시켜 개구부(13a)를 형성하고, 뱅크(13)를 형성하였다. 또한, 현상액으로서의 TMAH 수용액은 알칼리성의 수용액이다.
그리고, 뱅크(13)의 표면이나 화소전극(8a)의 표면에 부착되어 있는 TMAH 수용액을 씻어내도록 수세한 후, 뱅크(13)가 형성된 기판(10)을 건조시켜, 180℃∼250℃로 포스트 베이크(post baking)를 실행함으로써, 뱅크(13)를 소성(燒成)한다.
다음에, 도 10에 나타내는 바와 같이, 뱅크(13)와, 그 뱅크(13)의 개구부(13a)내에 노출된 화소전극(8a)을 피복하는 발광 보호층(8f)을 형성한다.
여기서, 본 실시형태에 있어서 현상액에 사용한 TMAH는 뱅크(13)의 표면 등에 흡착되기 쉽고 잔류하기 쉽다. 특히, 알칼리성을 띠는 TMAH가 뱅크(13)나 화소전극(8a)의 표면에 잔류되어 버리고 있는 상태에서, 그 뱅크(13)나 화소전극(8a)상에 산화 몰리브덴층 등의 정공 주입층(8b)을 성막한 경우, 그 정공 주입층(8b)이 TMAH의 작용에 의해 변질되어 버리는 경우가 있다. 즉, 정공 주입층(8b)을 변질시켜 버리는 TMAH는 발광 저해 요인으로 되고, 변질된 정공 주입층(8b)의 정공 주입성이 악화되어 버림으로써, EL소자(8)의 발광에 문제가 생겨 버리는 경우가 있다. 그 때문에, 그 뱅크(13)나 화소전극(8a)의 표면을 발광 보호층(8f)으로 피복하여, 뱅크(13) 및 화소전극(8a)의 표면에 잔류하고 있는 TMAH를 정공 주입층(8b)에 작용시키지 않도록 할 필요가 있다.
그리고, 예를 들면, 뱅크(13)와 화소전극(8a)의 표면에, 강산성의 PSS를 도펀트로서 포함하는 도전성 고분자의 PEDOT를 성막하여 발광 보호층(8f)을 형성한다. 예를 들면, 본 실시형태의 경우, 주식회사 슈탈크사(H.C.Starck,Ltd.)제 「CH8000」을 1/10로 순수한 물로 희석한 용액을 스핀코트법에 의해 도포하고, 180℃∼200℃로 건조시켜 4∼5㎚의 두께를 갖는 발광 보호층(8f)을 형성하였다. 발광 보호층(8f)을 형성하기 전에, 뱅크(13) 및 화소전극(8a)의 표면에 친액처리를 실시해도 좋다.
특히, 이 발광 보호층(8f)을 성막할 때에 도포하는 재료 용액은 PSS를 함유 하는 산성용액이므로, 뱅크(13)나 화소전극(8a)의 표면에 알칼리성의 TMAH가 잔류하고 있는 경우, 그 TMAH를 중화 혹은 산성으로 하는 것이 가능하고, 발광 저해 요인으로 되는 TMAH를 저감 혹은 소멸시킬 수 있으며, TMAH를 감멸할 수 있다.
즉, 이 발광 보호층(8f)을 형성하는 것에 의해서, 발광 보호층(8f)으로 TMAH를 밀봉하도록 해서, TMAH가 잔류하고 있을 우려가 있는 뱅크(13)와 화소전극(8a)에 직접 정공 주입층(8b)을 형성시키지 않도록 할 수 있다. 또한, 발광 보호층(8f)을 성막하는 과정에 있어서, 잔류 TMAH를 중화 처리할 수 있으므로, 가일층의 TMAH가 정공 주입층(8b)에 작용하지 않도록 하는 것이 가능하게 된다.
다음에, 도 11에 나타내는 바와 같이, 스퍼터링법, 진공증착법 등에 의해, 산화 몰리브덴 등으로 이루어지는 천이금속 산화물층을 성막하여, 화소전극(8a)상의 발광 보호층(8f)상으로부터 뱅크(13) 표면상의 발광 보호층(8f)상에 걸쳐 연속된 정공 주입층(8b)을 형성한다.
예를 들면, 본 실시형태의 경우, 산화 몰리브덴을 증착법에 의해 30㎚의 두께로 성막해서, 뱅크(13) 및 뱅크(13)의 개구부(13a)내의 전면에 상당하는 발광 보호층(8f)을 덮는 정공 주입층(8b)을 형성하였다.
다음에, 도 12에 나타내는 바와 같이, 뱅크(13)의 개구부(13a)내에 있어서의 정공 주입층(8b)상에, 인터레이어(8c)를 구성하는 유기재료가 물, 혹은 테트라 인, 테트라 메틸 벤젠, 메시틸렌 등의 유기용매에 용해 또는 분산된 액상체를, 분리된 복수의 액체방울로서 토출하는 잉크젯 방식 또는 연속된 액류를 흘리는 노즐 프린트 방식에 의해 도포하고 건조시킴으로써, 정공 주입층(8b)상에 인터레이어(8c)를 적층하여 형성한다.
또한, 도 12에 나타내는 바와 같이, 뱅크(13)의 개구부(13a)내에 있어서의 인터레이어(8c)상에, 발광층(8d)을 구성하는 폴리파라페닐렌비닐렌계 혹은 폴리플루오렌계의 유기 발광재료가 물 혹은 테트라 인, 테트라 메틸 벤젠, 메시틸렌 등의 유기용매에 용해 또는 분산된 액상체를 잉크젯 방식 또는 노즐 프린트 방식에 의해 도포하고 건조시킴으로써, 인터레이어(8c)상에 발광층(8d)을 적층하여 형성한다. 또한, 본 실시형태의 경우, 발광 시험용으로서 녹색의 폴리플루오렌계 발광재료를 크실렌에 녹인 용액을 개구부(13a)내의 인터레이어(8c)상에 도포해서 발광층(8d)을 형성하였다. 또, 인터레이어(8c)를 마련하지 않고 정공 주입층(8b)상에 직접 발광 층(8d)을 적층한 구조라도 좋고, 발광층(8d) 이외에 전자 주입층이 있어도 좋다.
다음에, 도 5에 나타내는 바와 같이, 뱅크(13)상에 있어서의 정공 주입층(8b)의 상면과, 뱅크(13)의 개구부(13a)내의 발광층(8d)의 상면에, 대향전극(8e)을 일면에 성막하고, 발광층(8d)을 덮는 대향전극(8e)를 형성한다.
예를 들면, 본 실시형태의 경우, Ca를 증착법에 의해 30㎚의 두께로 성막한 후, 또한 저저항이고 안정된 성질과 상태를 갖는 Al을 증착법에 의해 500㎚의 두께로 성막하여, 대향전극(8e)을 형성하였다.
그리고, 이 대향전극(8e)이 성막된 것에 의해, EL소자(8)가 형성되어, EL패널(1)이 제조된다.
이와 같이, 산화 몰리브덴층을 성막해서 정공 주입층(8b)을 형성하는 것에 앞서, 뱅크(13)와, 그 뱅크(13)의 개구부(13a)에 노출된 화소전극(8a)의 표면에 산성재료를 포함하는 발광 보호층(8f)을 성막하는 것에 의해서, 뱅크(13)나 화소전극(8a)상에 잔류하는 알칼리성의 TMAH를 중화 혹은 산성으로 해서 제거할 수 있다. 또한, 형성된 발광 보호층(8f)은 정공 주입층(8b)과 화소전극(8a)의 사이 및 정공 주입층(8b)과 뱅크(13)의 사이에 개재하게 되어, TMAH가 잔류하고 있을 우려가 있는 뱅크(13)와 화소전극(8a)에 정공 주입층(8b)을 접촉시키지 않도록 할 수 있다.
이상과 같이, 이 발광 보호층(8f)을 형성하는 것에 의하면, 정공 주입층(8b)에, 그 정공 주입층(8b)을 변질시켜 버리는 발광 저해 요인으로 되는 TMAH를 작용시키지 않도록 하는 것이 가능하게 되므로, 양호한 상태의 정공 주입층(8b)을 갖는 EL소자(8)를 구비하는 EL패널(1)을 제조할 수 있다.
(실시예 1)
패터닝된 복수의 ITO가 형성된 유리기판상에 질화 실리콘으로 이루어지는 층간 절연막을 패턴 형성하고, 전면에 포지티브형의 감광성 폴리이미드계 수지재료(포토니스 DW-1000 도레이 주식회사제)를, 스핀 코트로 1∼5㎛의 두께로 퇴적한 후, 핫 플레이트에 의해서 감광성 폴리이미드계 수지재료를 퇴적한 유리기판에 120℃에서 2분간 프리 베이크를 실행하였다. 그 후, 노광공정에 있어서 gh혼합선을 50∼100mJ/㎠, 5∼10초의 조건에서 격벽 비형성영역의 감광성 폴리이미드계 수지재료에 조사하고, 2.3∼2.5% TMAH 용액으로 유리기판을 현상한 후, 순수한 물로 세정하고, 스핀 건조를 실행하였다. 다음에 유리기판을 클린 오븐에서 180∼320℃로 2시간 포스트 베이크를 실행하여 개구부(13a)를 갖는 뱅크(13)를 형성하였다. 뱅크(13) 표면 및 ITO상에 걸쳐서 PEDOT：PSS 산성용액(CH8000 주식회사 슈탈크사제)의 1/10 희석 수용액을 도포하고, 180∼200℃로 건조시킨 후, 4∼5㎚의 발광 보호층을 피막하였다. 발광 보호층의 표면에, 산화 몰리브덴을 증착법에 의해서 30㎚의 두께로 성막하였다. 다음에, 인터레이어, 폴리플루오렌계의 발광층(65㎚두께)을 순차 성막한 후, 캐소드로서 Ca를 30㎚, Al을 500㎚ 연속해서 증착 성막하였다.
그리고, 정공 주입층(8b)의 하층측에 개재시킨 EL패널(1)의 발광시험을 실행한 결과, 도 13의 (b)에 나타내는 바와 같이, EL패널(1)의 각 화소 P를 구성하는 EL소자(8)가 바람직하게 발광하는 것을 확인할 수 있었다.
이에 대해, 발광 보호층(8f)을 성막하지 않고, 다른 조건을 실시예 1과 동일하게 해서 정공 주입층(8b)을 형성한 EL패널의 발광시험을 실행한 결과, 도 13의 (a)에 나타내는 바와 같이, 그 EL패널의 랜덤한 개소에 있어서 EL소자(8)가 부분적으로 발광하지 않는 영역, 소위 다크스폿이 생겨 버리는 것이 확인되었다. 이것은 알칼리성을 띠는 TMAH 등의 발광 저해 요인이 산화 몰리브덴 등으로 이루어지는 정공 주입층(8b)을 변질시켜 버리고, 그 변질된 정공 주입층(8b)의 정공 주입성이 악화되어 버림으로써, 발광하지 않는 EL소자(8)가 생겨 버리기 때문이다.
이상의 결과로부터, 알칼리성의 TMAH를 현상액으로서 사용하여 뱅크(13)를 형성한 후에, 산화 몰리브덴 등으로 이루어지는 정공 주입층(8b)을 형성할 때에, 그 정공 주입층(8b)의 형성 전에, 발광 보호층(8f)을 성막하는 EL패널의 제조방법은 발광특성이 우수한 EL패널(발광장치)을 제조하는 것을 가능하게 하는 기술이라 할 수 있다.
또, 그 제조방법에 의거하여 발광 보호층(8f)을 성막한 후에 정공 주입층(8b)을 형성한 EL패널(1)은 발광특성이 우수한 발광장치라 할 수 있다.
(실시예 2)
패터닝된 복수의 ITO가 형성된 유리기판상에 질화 실리콘으로 이루어지는 층간절연막을 패턴 형성하고, 전면에 포지티브형의 감광성 폴리이미드계 수지재료(포토니스 DW-1000 도레이 주식회사제)를 스핀 코트로 1∼5㎛의 두께로 퇴적한 후, 핫 플레이트에 의해서 감광성 폴리이미드계 수지재료를 퇴적한 유리기판에 120℃에서 2분간 프리 베이크를 실행하였다. 그 후, 노광공정에 있어서 gh혼합선을 50∼100mJ/㎠, 5∼10초의 조건에서 격벽 비형성영역의 감광성 폴리이미드계 수지재료에 조사하고, 2.3∼2.5% TMAH 용액으로 유리기판을 현상한 후, 순수한 물로 세정하고, 스핀 건조를 실행하였다. 다음에, 유리기판을 클린 오븐에서 180∼320℃로 2시간 포스트 베이크를 실행하여 개구부를 갖는 뱅크를 형성하였다. 뱅크 표면 및 ITO상에 걸쳐 발광 보호층으로서 산화 게르마늄(GeO2)을 스퍼터 2㎚의 두께로 성막한 후, 실시예 1과 마찬가지로, 발광 보호층의 표면에, 산화 몰리브덴을 증착법에 의해서 30㎚의 두께로 성막하고, 다음에 인터레이어, 발광층(65㎚ 두께)을 순차 성막한 후, 캐소드로서 Ba를 3㎚, Al을 500㎚ 연속해서 증착 성막하였다. 산화 게르마늄에 의해서 뱅크의 성분이 산화 몰리브덴으로 이동하는 것을 차폐하는 것에 의해서, 다크스폿이 성장하지 않는 것을 확인할 수 있었다.
이와 같이, 산화 게르마늄(GeO2)으로 이루어지는 발광 보호층(8f)이라도, 정공 주입층(8b)과 화소전극(8a)의 사이 및 정공 주입층(8b)과 뱅크(13)의 사이에 개재하는 것에 의해서, 발광 보호층(8f)으로 TMAH를 밀봉하도록 해서, TMAH가 잔류하고 있을 우려가 있는 뱅크(13)와 화소전극(8a)에 정공 주입층(8b)을 접촉시키지 않도록 할 수 있다.
그리고, GeO2로 이루어지는 발광 보호층(8f)은 정공 주입성을 갖고 있으므로, 정공 주입층(8b)에 적층되었을 때에는 발광 보호층(8f)은 정공 주입층의 일부로서 기능하고, 또한 정공 주입층(8b)에 발광 저해 요인인 TMAH를 작용시키지 않도록 하는 것이 가능하게 되고, 양호한 상태의 정공 주입층(8b)을 갖는 EL소자(8)를 구비하는 EL패널(1)을 제조할 수 있다.
또한, 본 발명은 상기 실시형태에 한정되는 것은 아니다.
예를 들면, 발광 보호층(8f)은 PEDOT/PSS가 성막된 층인 것에 한정되지 않고, 예를 들면, 홀 주입성을 방해하지 않는 산화실리콘(SiO2) 등의 금속산화물(IV족 원소의 산화물)이 수㎚ 성막된 층이라도 좋다. 산화 실리콘을 발광 보호층(8f)으로 한 EL패널(1)의 제조방법은 산화 게르마늄의 EL패널(1)의 제법과 마찬가지이므로, 설명은 생략한다.
또한, 이상의 실시형태에 있어서, 발광장치를 표시장치인 EL패널에 적용한 경우를 예로 들어 설명했지만, 본 발명은 이것에 한정되는 것은 아니고, 예를 들면, 노광장치, 광어드레싱 장치, 조명장치 등에 본 발명을 적용해도 좋다.
또, 그 밖에, 구체적인 세부구조 등에 대해서도 적절히 변경가능한 것은 물론이다.
이하에, 본 발명을 실시하기 위한 바람직한 형태에 대해 도면을 이용해서 설명한다. 단, 이하에 설명하는 실시형태에는 본 발명을 실시하기 위해 기술적으로 바람직한 각종 한정이 붙어 있지만, 발명의 범위를 이하의 실시형태 및 도시예에 한정하는 것은 아니다.
또한, 본 실시형태에 있어서는 발광장치를 표시장치인 EL패널에 적용하고, 본 발명에 대해 설명한다.
도 1은 EL패널(1)에 있어서의 복수의 화소 P의 배치구성을 나타내는 평면도이고, 도 2는 EL패널(1)의 개략 구성을 나타내는 평면도이다.
도 1, 도 2에 나타내는 바와 같이, EL패널(1)에는 예를 들면, R(적), G(녹), B(청)를 각각 발광하는 복수의 화소 P가 소정의 패턴으로 매트릭스형상으로 배치되어 있다.
이 EL패널(1)에는 복수의 주사선(2)이 행방향을 따라 서로 대략 평행하게 되도록 배열되고, 복수의 신호선(3)이 평면에서 보아 주사선(2)과 대략 직교하는 열방향을 따라 서로 대략 평행하게 되도록 배열되어 있다. 또, 서로 인접하는 주사선(2)의 사이에 있어서 전압 공급선(4)이 주사선(2)을 따라 설치되어 있다. 그리고, 이들 각 주사선(2)과 인접하는 2개의 신호선(3)과 각 전압 공급선(4)에 의해서 둘러싸이는 범위가 화소 P에 상당한다.
또, EL패널(1)에는 주사선(2), 신호선(3), 전압 공급선(4)의 위쪽을 덮도록, 격자형상의 격벽인 뱅크(13)가 마련되어 있다. 이 뱅크(13)에 의해서 둘러싸여 이루어지는 대략 장방형상의 복수의 개구부(13a)가 화소 P마다 형성되어 있고, 이 개구부(13a)내에, 후술하는 화소전극(8a), 정공 주입층(8b), 인터레이어(8c), 발광층(8d)이 설치되어 있다.
도 3은 액티브 매트릭스 구동방식에 의해 동작하는 EL패널(1)의 1화소에 상당하는 회로를 나타낸 회로도이다.
도 3에 나타내는 바와 같이, EL패널(1)에는 주사선(2)과, 주사선(2)과 교차하는 신호선(3)과, 주사선(2)을 따르는 전압 공급선(4)이 설치되어 있고, 이 EL패널(1)의 1화소 P당, 박막 트랜지스터인 스위치 트랜지스터(5)와, 박막 트랜지스터인 구동 트랜지스터(6)와, 캐패시터(7)와, 발광소자인 EL소자(8)가 설치되어 있다.
각 화소 P에 있어서는 스위치 트랜지스터(5)의 게이트가 주사선(2)에 접속되 고, 스위치 트랜지스터(5)의 드레인과 소스 중의 한쪽이 신호선(3)에 접속되고, 스위치 트랜지스터(5)의 드레인과 소스 중의 다른쪽이 캐패시터(7)의 한쪽의 전극 및 구동 트랜지스터(6)의 게이트에 접속되어 있다. 구동 트랜지스터(6)의 소스와 드레인 중의 한쪽이 전압 공급선(4)에 접속되고, 구동 트랜지스터(6)의 소스와 드레인 중의 다른쪽이 캐패시터(7)의 다른쪽의 전극 및 EL소자(8)의 애노드에 접속되어 있다. 또한, 모든 화소 P의 EL소자(8)의 캐소드는 일정전압 Vcom으로 유지되어 있다(예를 들면, 접지되어 있다). 스위치 트랜지스터(5) 및 구동 트랜지스터(6)는 모두 n채널형이라도 좋고, 모두 p채널형이라도 좋으며, 한쪽이 n채널형이고 다른쪽이 p채널형이라도 좋다.
또, 이 EL패널(1)의 주위에 있어서 각 주사선(2)이 주사 드라이버에 접속되고, 각 전압 공급선(4)이 일정 전압원 또는 적절한 전압신호를 출력하는 드라이버에 접속되고, 각 신호선(3)이 데이터 드라이버에 접속되고, 이들 드라이버에 의해서 EL패널(1)이 액티브 매트릭스 구동방식에 의해 구동된다. 전압공급선(4)에는 일정 전압원 또는 드라이버에 의해서 소정의 전력이 공급된다.
다음에, EL패널(1)과, 그 화소 P의 회로구조에 대해, 도 4, 도 15, 도 16을 이용해서 설명한다.
여기서, 도 4는 EL패널(1)의 1화소 P에 상당하는 평면도이고, 도 15는 도 4의 Ⅴ-Ⅴ선을 따른 면의 화살표 단면도, 도 16은 도 4의 Ⅵ-Ⅵ선을 따른 면의 화살표 단면도이다. 또한, 도 4에 있어서는 전극 및 배선을 주로 나타낸다.
도 4에 나타내는 바와 같이, 스위치 트랜지스터(5) 및 구동 트랜지스터(6)는 신호선(3)을 따르도록 배열되고, 스위치 트랜지스터(5)의 근방에 캐패시터(7)가 배치되고, 구동 트랜지스터(6)의 근방에 EL소자(8)가 배치되어 있다. 또, 해당 화소에 대응하는 주사선(2) 및 전압 공급선(4)의 사이에, 스위치 트랜지스터(5), 구동 트랜지스터(6), 캐패시터(7) 및 EL소자(8)가 배치되어 있다.
도 4, 도 15, 도 16에 나타내는 바와 같이, 기판(10)상의 일면에 게이트 절연막(11)이 성막되어 있고, 스위치 트랜지스터(5), 구동 트랜지스터(6) 및 그들 주위의 게이트 절연막(11)의 위에 층간 절연막(12)이 성막되어 있다. 신호선(3)은 게이트 절연막(11)과 기판(10)의 사이에 형성되고, 주사선(2) 및 전압 공급선(4)은 게이트 절연막(11)과 층간 절연막(12)의 사이에 형성되어 있다.
또, 도 4, 도 16에 나타내는 바와 같이, 스위치 트랜지스터(5)는 역스태거 구조의 박막 트랜지스터이다. 이 스위치 트랜지스터(5)는 게이트전극(5a), 게이트 절연막(11), 반도체막(5b), 채널 보호막(5d), 불순물 반도체막(5f, 5g), 드레인전극(5h), 소스전극(5i) 등을 갖는 것이다.
게이트전극(5a)은 기판(10)과 게이트 절연막(11)의 사이에 형성되어 있다. 이 게이트전극(5a)은 예를 들면, Cr막, Al막, Cr/Al 적층막, AlTi 합금막, AlTiNd 합금막 또는 MoNb 합금막으로 이루어진다. 또, 게이트전극(5a)의 위에 절연성의 게이트 절연막(11)이 성막되어 있고, 그 게이트 절연막(11)에 의해서 게이트전극(5a)이 피복되어 있다.
게이트 절연막(11)은 예를 들면, 실리콘 질화물 또는 실리콘 산화물로 이루어진다. 이 게이트 절연막(11)상이고 게이트전극(5a)에 대응하는 위치에 진성의 반 도체막(5b)이 형성되어 있고, 반도체막(5b)이 게이트 절연막(11)을 사이에 두고 게이트전극(5a)과 서로 대향하고 있다.
반도체막(5b)은 예를 들면, 아몰퍼스 실리콘 또는 다결정 실리콘으로 이루어지고, 이 반도체막(5b)에 채널이 형성된다. 또, 반도체막(5b)의 중앙부 위에는 절연성의 채널 보호막(5d)이 형성되어 있다. 이 채널 보호막(5d)은 예를 들면, 실리콘 질화물 또는 실리콘 산화물로 이루어진다.
또, 반도체막(5b)의 일단부의 위에는 불순물 반도체막(5f)이 일부 채널 보호막(5d)에 중첩되도록 해서 형성되어 있고, 반도체막(5b)의 타단부의 위에는 불순물 반도체막(5g)이 일부 채널 보호막(5d)에 중첩되도록 해서 형성되어 있다. 그리고, 불순물 반도체막(5f, 5g)은 각각 반도체막(5b)의 양단측에 서로 이간해서 형성되어 있다. 또한, 불순물 반도체막(5f, 5g)은 n형 반도체이지만, 이것에 한정되지 않고, p형 반도체라도 좋다.
불순물 반도체막(5f)의 위에는 드레인전극(5h)이 형성되어 있다. 불순물 반도체막(5g)의 위에는 소스전극(5i)이 형성되어 있다. 드레인전극(5h), 소스전극(5i)은 예를 들면, Cr막, Al막, Cr/Al 적층막, AlTi 합금막 또는 AlTiNd 합금막으로 이루어진다.
채널 보호막(5d), 드레인전극(5h) 및 소스전극(5i)의 위에는 보호막으로 되는 절연성의 층간 절연막(12)이 성막되고, 채널 보호막(5d), 드레인전극(5h) 및 소스전극(5i)이 층간 절연막(12)에 의해서 피복되어 있다. 그리고, 스위치 트랜지스터(5)는 층간 절연막(12)에 의해서 덮이도록 되어 있다. 층간 절연막(12)은 예를 들면, 두께가 100㎚∼200㎚의 질화 실리콘 또는 산화 실리콘으로 이루어진다.
또, 도 4, 도 15에 나타내는 바와 같이, 구동 트랜지스터(6)는 역스태거 구조의 박막 트랜지스터이다. 이 구동 트랜지스터(6)는 게이트전극(6a), 게이트 절연막(11), 반도체막(6b), 채널 보호막(6d), 불순물 반도체막(6f, 6g), 드레인전극(6h), 소스전극(6i) 등을 갖는 것이다.
게이트전극(6a)은 예를 들면, Cr막, Al막, Cr/Al 적층막, AlTi 합금막, AlTiNd 합금막 또는 MoNb 합금막으로 이루어지고, 게이트전극(5a)과 마찬가지로 기판(10)과 게이트 절연막(11)의 사이에 형성되어 있다. 그리고, 게이트전극(6a)은 예를 들면, 실리콘 질화물 또는 실리콘 산화물로 이루어지는 게이트 절연막(11)에 의해서 피복되어 있다.
이 게이트 절연막(11)의 위이고, 게이트전극(6a)에 대응하는 위치에, 채널이 형성되는 반도체막(6b)이 예를 들면, 아몰퍼스 실리콘 또는 다결정 실리콘에 의해 형성되어 있다. 이 반도체막(6b)은 게이트 절연막(11)을 사이에 두고 게이트전극(6a)과 서로 대향하고 있다.
반도체막(6b)의 중앙부 위에는 절연성의 채널 보호막(6d)이 형성되어 있다. 이 채널 보호막(6d)은 예를 들면, 실리콘 질화물 또는 실리콘 산화물로 이루어진다.
또, 반도체막(6b)의 일단부의 위에는 불순물 반도체막(6f)이 일부 채널 보호막(6d)에 중첩되도록 해서 형성되어 있고, 반도체막(6b)의 타단부의 위에는 불순물 반도체막(6g)이 일부 채널 보호막(6d)에 중첩되도록 해서 형성되어 있다. 그리고, 불순물 반도체막(6f, 6g)은 각각 반도체막(6b)의 양단측에 서로 이간해서 형성되어 있다. 또한, 불순물 반도체막(6f, 6g)은 n형 반도체이지만, 이것에 한정되지 않고, p형 반도체라도 좋다.
불순물 반도체막(6f)의 위에는 드레인전극(6h)이 형성되어 있다. 불순물 반도체막(6g)의 위에는 소스전극(6i)이 형성되어 있다. 드레인전극(6h), 소스전극(6i)은 예를 들면, Cr막, Al막, Cr/Al 적층막, AlTi 합금막, AlTiNd 합금막 또는 MoNb 합금막으로 이루어진다.
채널 보호막(6d), 드레인전극(6h) 및 소스전극(6i)의 위에는 보호막으로 되는 절연성의 층간 절연막(12)이 성막되고, 채널 보호막(6d), 드레인전극(6h) 및 소스전극(6i)이 층간 절연막(12)에 의해서 피복되어 있다. 그리고, 구동 트랜지스터(6)는 층간 절연막(12)에 의해서 덮이도록 되어 있다.
캐패시터(7)는 도 4, 도 16에 나타내는 바와 같이, 대향하는 한쌍의 전극(7a, 7b) 및 그들 사이에 개재된 유도체로서의 게이트 절연막(11)을 갖고 있다. 그리고, 한쪽의 전극(7a)은 기판(10)과 게이트 절연막(11)의 사이에 형성되고, 다른쪽의 전극(7b)은 게이트 절연막(11)과 층간 절연막(12)의 사이에 형성되어 있다.
또한, 캐패시터(7)의 전극(7a)은 구동 트랜지스터(6)의 게이트전극(6a)에 일체로 연결되어 접속되어 있고, 캐패시터(7)의 전극(7b)은 구동 트랜지스터(6)의 소스전극(6i)에 일체로 연결되어 접속되어 있다. 또, 구동 트랜지스터(6)의 드레인전극(6h)이 전압 공급선(4)에 일체로 연결되어 있다.
또한, 신호선(3), 캐패시터(7)의 전극(7a), 스위치 트랜지스터(5)의 게이트 전극(5a) 및 구동 트랜지스터(6)의 게이트전극(6a)은 기판(10)의 일면에 성막된 도전막인 게이트 메탈층을 포토리도그래피법 및 에칭법 등에 의해서 형상 가공함으로써 일괄해서 형성된 것이다.
또, 주사선(2), 전압 공급선(4), 캐패시터(7)의 전극(7b), 스위치 트랜지스터(5)의 드레인전극(5h), 소스전극(5i) 및 구동 트랜지스터(6)의 드레인전극(6h), 소스전극(6i)은 게이트 절연막(11) 등의 일면에 성막된 도전막인 소스, 드레인 메탈층을 포토리도그래피법 및 에칭법 등에 의해서 형상 가공함으로써 형성된 것이다.
또, 게이트 절연막(11)에는 게이트전극(5a)과 주사선(2)이 중첩되는 영역에 콘택트홀(11a)이 형성되며, 드레인전극(5h)과 신호선(3)이 중첩되는 영역에 콘택트홀(11b)이 형성되고, 게이트전극(6a)과 소스전극(5i)이 중첩되는 영역에 콘택트홀(11c)이 형성되어 있고, 콘택트홀(11a∼11c)내에 도전성의 콘택트 플러그(20a∼20c)가 각각 매립되어 있다. 콘택트 플러그(20a)에 의해서 스위치 트랜지스터(5)의 게이트(5a)와 주사선(2)이 전기적으로 도통하고, 콘택트 플러그(20b)에 의해서 스위치 트랜지스터(5)의 드레인전극(5h)과 신호선(3)이 전기적으로 도통하며, 콘택트 플러그(20c)에 의해서 스위치 트랜지스터(5)의 소스전극(5i)과 캐패시터(7)의 전극(7a)이 전기적으로 도통하는 동시에 스위치 트랜지스터(5)의 소스전극(5i)과 구동 트랜지스터(6)의 게이트전극(6a)이 전기적으로 도통한다. 이 콘택트 플러그(20a∼20c)를 거치지 않고, 주사선(2)이 직접 게이트전극(5a)과 접촉하고, 드레인전극(5h)이 신호선(3)과 접촉하며, 소스전극(5i)이 게이트전극(6a)과 접촉해도 좋다.
화소전극(8a)은 게이트 절연막(11)을 통해 기판(10)상에 설치되어 있고, 화소 P마다 독립적으로 형성되어 있다. EL패널(1)이 EL소자(8)의 광을 기판(10)으로부터 출사하는 보텀 에미션형인 경우, 이 화소전극(8a)은 투명전극이며, 예를 들면, 주석도프 산화인듐(ITO), 아연도프 산화인듐, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO) 또는 카드뮴-주석 산화물(CTO)의 적어도 어느 하나를 포함한다. EL패널(1)이 EL소자(8)의 광을 후술하는 대향전극(8e)을 투과해서 출사하는 톱 에미션형인 경우, 화소전극(8a)은 상술한 투명전극으로 되는 층 및 그 층의 아래에 직접, 혹은 투명절연막을 거친 Al막, Al합금막 또는 Cr막 등의 광반사층의 적층구조라도 좋다. 이 때, 광반사층은 소스, 드레인 메탈층에 의해서 형성되어도 좋다. 또한, 화소전극(8a)은 일부, 구동 트랜지스터(6)의 소스전극(6i)에 중첩되고, 화소전극(8a)과 소스전극(6i)이 접속되어 있다.
그리고, 도 4, 도 15, 도 16에 나타내는 바와 같이, 층간 절연막(12)이 주사선(2), 신호선(3), 전압 공급선(4), 스위치 트랜지스터(5), 구동 트랜지스터(6), 화소전극(8a)의 둘레가장자리부, 캐패시터(7)의 전극(7b) 및 게이트 절연막(11)을 덮도록 형성되어 있다.
이 층간 절연막(12)에는 각 화소전극(8a)의 중앙부가 노출하도록 개구부(12a)가 형성되어 있다. 그 때문에, 층간 절연막(12)은 평면에서 보아 격자형상으로 형성되어 있다.
EL소자(8)는 도 4, 도 15에 나타내는 바와 같이, 애노드로 되는 제 1 전극으 로서의 화소전극(8a)과, 화소전극(8a)의 위에 형성된 캐리어 수송층으로서의 정공 주입층(8b)과, 정공 주입층(8b)의 위에 형성된 캐리어 수송층의 일부로서 기능하는 인터레이어(8c)와, 인터레이어(8c)의 위에 형성된 캐리어 수송층으로서의 발광층(8d)과, 발광층(8d)의 위에 형성된 제 2 전극으로서의 대향전극(8e)을 구비하고 있다. 대향전극(8e)은 전체화소 P에 공통의 단일전극(캐소드)이며, 전체 화소 P에 연속해서 형성되어 있다.
정공 주입층(8b)은 예를 들면, 천이금속 산화물로 이루어지는 층으로서, 화소전극(8a)으로부터 발광층(8d)을 향해 정공을 주입하는 캐리어 주입층이다. 이 정공 주입층(8b)에는 천이금속 산화물인 산화 몰리브덴, 산화 바나듐, 산화 텅스텐, 산화 티탄 등을 이용할 수 있으며, 특히 산화 몰리브덴인 것이 바람직하다.
인터레이어(8c)는 예를 들면, 폴리플루오렌계 재료로 이루어지는 전자 수송 억제층이며, 순바이어스가 인가되었을 때에 전자가 발광층(8d)으로부터 정공 주입층(8b)측으로 이동하는 것을 억제하는 기능을 갖는다.
발광층(8d)은 화소 P마다 R(적), G(녹), B(청)의 어느 하나를 발광하는 유기재료를 포함하고, 예를 들면, 폴리플루오렌계 발광재료나 폴리페닐렌비닐렌계 발광재료 등의 공액 이중결합 폴리머로 이루어지고, 대향전극(8e)으로부터 공급되는 전자와 정공 주입층(8b)으로부터 주입되는 정공의 재결합에 수반하여 발광하는 층이다. 이 때문에, R(적)을 발광하는 화소 P, G(녹)를 발광하는 화소 P, B(청)를 발광하는 화소 P는 각각 발광층(8d)의 발광재료가 다르다. 화소 P의 R(적), G(녹), B(청)의 패턴은 델타 배열이어도 좋고, 또 종방향으로 동색 화소가 배열되는 스트 라이프 패턴이어도 좋다.
대향전극(8e)은 EL패널(1)이 보텀 에미션형인 경우, 예를 들면, Mg, Ca, Ba, Li 등의 일함수가 4.0eV 이하, 바람직하게는 3.0eV 이하이며, 30㎚이하의 두께의 낮은 일함수층과, 시트저항을 내리기 위해 낮은 일함수층상에 설치된 두께가 100㎚이상의 Al막이나 Al합금막 등의 광반사층과의 적층구조라도 좋다.
또, EL패널(1)이 톱 에미션형인 경우, 대향전극(8e)은 상기 낮은 일함수층과, 그 낮은 일함수층상에 설치된 예를 들면, 주석도프 산화인듐(ITO), 아연도프 산화인듐, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO) 또는 카드뮴-주석 산화물(CTO) 등으로 이루어지는 투명도전층과의 적층구조라도 좋다.
이 대향전극(8e)은 모든 화소 P에 공통된 전극이며, 발광층(8d) 등과 함께 후술하는 뱅크(13)를 피복하고 있다.
뱅크(13)는 층간 절연막(12)상에 형성된 격벽이며, 예를 들면, 감광성의 폴리이미드계 수지재료 등, 절연성의 수지재료로 이루어진다. 뱅크(13)는 인터레이어(8c)나 발광층(8d)을 습식법에 의해 형성할 때에, 인터레이어(8c)나 발광층(8d)으로 되는 재료가 용매에 용해 또는 분산된 액상체가 인접하는 화소 P에 유출되지 않도록 하는 격벽으로서 기능하는 것이다.
그리고, 뱅크(13) 및 층간 절연막(12)에 의해서 발광 부위로 되는 발광층(8d)이 화소 P마다 간막이되어 있다. 화소 P의 R(적), G(녹), B(청)의 패턴이 스트라이프 패턴인 경우, 도 14에 나타내는 바와 같이, 뱅크(13)가 동색 화소를 따라 종방향에 스트라이프형상으로 배열되고, 층간 절연막(12)에는 도 4와 마찬가지로, 화소전극(8a)을 둘러싸도록 해서 화소전극(8a)의 노출되는 개구부(12a)가 설치되어 있으면 좋다.
이 뱅크(13)의 개구부(13a)내에 있어서, 정공 주입층(8b), 인터레이어(8c), 발광층(8d)이 화소전극(8a)상에 적층되어 있다.
예를 들면, 도 15에 나타내는 바와 같이, 뱅크(13)의 개구부(13a)내에 있어서의 화소전극(8a)상에는 정공 주입층(8b)이 적층되어 있다.
그리고, 각 개구부(13a)에 있어서의 정공 주입층(8b)상에, 인터레이어(8c)로 되는 재료가 함유되는 액상체를 도포하고, 기판(10)마다 가열해서 그 액상체를 건조시키고 성막시킨 화합물막이 형성되고, 인터레이어(8c)로서 적층되어 있다.
또한, 각 개구부(13a)에 있어서의 인터레이어(8c)상에, 발광층(8d)으로 되는 재료가 함유되는 액상체를 도포하고, 기판(10)마다 가열해서 그 액상체를 건조시켜 성막시킨 화합물막이 형성되고, 발광층(8d)으로서 적층되어 있다.
또한, 이 발광층(8d)과 뱅크(13)를 피복하도록 대향전극(8e)이 설치되어 있다(도 15 참조).
이 EL패널(1)은 다음과 같이 구동되어 발광한다.
모든 전압 공급선(4)에 소정 레벨의 전압이 인가된 상태에서, 주사 드라이버에 의해서 주사선(2)에 순차 온 전압이 인가됨으로써, 이들 주사선(2)에 접속된 스위치 트랜지스터(5)가 순차 선택된다.
각 주사선(2)이 각각 선택되어 있을 때에, 데이터 드라이버에 의해서 계조에 따른 레벨의 전압이 모든 신호선(3)에 인가되면, 그 선택되어 있는 주사선(2)에 대응하는 스위치 트랜지스터(5)가 온으로 되어 있기 때문에, 그 계조에 따른 레벨의 전압이 구동 트랜지스터(6)의 게이트전극(6a)에 인가된다.
이 구동 트랜지스터(6)의 게이트전극(6a)에 인가된 전압에 따라, 구동 트랜지스터(6)의 게이트전극(6a)과 소스전극(6i)의 사이의 전위차가 정해져, 구동 트랜지스터(6)에 있어서의 드레인-소스 전류의 크기가 정해지고, EL 소자(8)가 그 드레인-소스 전류에 따른 밝기로 발광한다.
그 후, 그 주사선(2)의 선택이 해제되면, 스위치 트랜지스터(5)가 오프로 되므로, 구동 트랜지스터(6)의 게이트전극(6a)에 인가된 전압에 따른 전하가 캐패시터(7)에 축적되고, 구동 트랜지스터(6)의 게이트전극(6a)과 소스전극(6i)간의 전위차는 유지된다.
이 때문에, 구동 트랜지스터(6)는 선택시와 동일한 전류값의 드레인-소스 전류를 계속해서 흘리고, EL소자(8)의 발광 휘도를 유지하도록 되어 있다.
다음에, EL패널(1)의 제조방법에 대해 설명한다.
기판(10)상에 게이트 메탈층을 스퍼터링에 의해 퇴적시키고, 포토리도그래피에 의해 패터닝하여 신호선(3), 캐패시터(7)의 전극(7a), 스위치 트랜지스터(5)의 게이트전극(5a) 및 구동 트랜지스터(6)의 게이트전극(6a)을 형성한다.
다음에, 플라즈마 CVD에 의해서 질화 실리콘 등의 게이트 절연막(11)을 퇴적한다.
다음에, 반도체막(5b, 6b)으로 되는 아몰퍼스 실리콘 등의 반도체층, 채널 보호막(5d, 6d)으로 되는 질화 실리콘 등의 절연층을 연속해서 퇴적한 후, 포토리도그래피에 의해서 채널 보호막(5d, 6d)을 패턴 형성하고, 불순물 반도체막(5f, 5g, 6f, 6g)으로 되는 불순물층을 퇴적한 후, 포토리도그래피에 의해서 불순물층 및 반도체층을 연속해서 패터닝하여 불순물 반도체막(5f, 5g, 6f, 6g), 반도체막(5b, 6b)을 형성한다.
그리고, 포토리도그래피에 의해서, 게이트 절연막(11)에, EL패널(1)의 1변에 위치하는 주사 드라이버에 접속하기 위한 각 주사선(2)의 외부접속단자를 개구하는 콘택트홀(도시하지 않음) 및 콘택트홀(11a∼11c)을 형성한다. 다음에, 콘택트홀(11a∼11c)내에 콘택트 플러그(20a∼20c)를 형성한다. 이 콘택트 플러그의 형성공정은 생략되어도 좋다.
다음에, EL패널(1)이 보텀 에미션형인 경우, ITO 등의 투명도전막을 퇴적하고 나서 패터닝하여 화소전극(8a)을 형성한다. 이 때, 화소전극(8a)은 1측변 둘레가장자리가 불순물 반도체막(6g)의 1측변 둘레가장자리상에 중첩되도록 형성되어 있다. 그 후, 스위치 트랜지스터(5)의 드레인전극(5h), 소스전극(5i) 및 구동 트랜지스터(6)의 드레인전극(6h), 소스전극(6i)으로 되는 소스, 드레인 메탈층을 퇴적해서 적절히 패터닝하여, 주사선(2), 전압 공급선(4), 캐패시터(7)의 전극(7b), 스위치 트랜지스터(5)의 드레인전극(5h), 소스전극(5i) 및 구동 트랜지스터(6)의 드레인전극(6h), 소스전극(6i)을 형성한다. 이 때, 화소전극(8a)의 상기 1측변 둘레가장자리 위에 소스전극(6i)의 1측변 둘레가장자리가 중첩되어 서로 접속되어 있다.
EL패널(1)이 톱 에미션형인 경우, 불순물 반도체막(5f, 5g, 6f, 6g), 반도체막(5b, 6b)을 형성하고, 계속해서 소스, 드레인 메탈층을 퇴적한 후, 패터닝하여, 주사선(2), 전압 공급선(4), 캐패시터(7)의 전극(7b), 스위치 트랜지스터(5)의 드레인전극(5h), 소스전극(5i) 및 구동 트랜지스터(6)의 드레인전극(6h), 소스전극(6i)에 부가해서, 화소전극(8a)이 형성되는 영역에 광반사막을 형성해도 좋다. 광반사막은 소스전극(6i)과 연속해서 형성되게 된다. 그 후, ITO 등의 투명도전막을 퇴적하고 나서 패터닝하여 화소전극(8a)을 광반사막상에 형성한다. 여기서, 소스전극(6i)의 1측변 둘레가장자리 위에 화소전극(8a)의 1측변 둘레가장자리가 중첩되어 서로 접속되어 있다.
또, EL패널(1)이 톱 에미션형인 경우, 소스, 드레인 메탈층 이외의 다른 광반사막(은 또는 Al 등)을 이용해도 좋다. 이 경우, 불순물 반도체막(5f , 5g, 6f, 6g), 반도체막(5b, 6b)을 형성한 후, 상기 다른 광반사막 및 ITO 등의 투명도전막을 연속해서 퇴적하고 나서, 포토리도그래피에 의해서 일괄해서 모두 화소전극(8a)의 형상으로 패터닝하고, 다음에, 소스, 드레인 메탈층을 퇴적한 후, 패터닝하여, 주사선(2), 전압 공급선(4), 캐패시터(7)의 전극(7b), 스위치 트랜지스터(5)의 드레인전극(5h), 소스전극(5i) 및 구동 트랜지스터(6)의 드레인전극(6h), 소스전극(6i)을 형성해도 좋다. 여기서, 전극(8a)의 1측변 둘레가장자리 위에 소스전극(6i)의 1측변 둘레가장자리 화소가 중첩되어 서로 접속되어 있다. 또, 상기 다른 광반사막을 퇴적한 후에 패터닝하고 나서 ITO 등의 투명도전막을 퇴적하고 나서 패터닝해도 좋다. 이 때, 투명도전막을 웨트 에칭할 때의 에천트에 의해 상기 다른 광반사막이 침식될 우려가 있는 경우, 상기 다른 광반사막의 상면 뿐만 아니라 측면에도 투명도전막이 남도록 상기 다른 광반사막보다 한층 크게 투명도전막을 패터닝하면 좋다. 또, 광반사막을 투명도전막과 함께 화소전극(8a)의 일부로서 구성할 필요가 없으면, 화소전극 형성영역에 있어서, 상기 다른 광반사막, 투명절연막, 투명도전막의 3층 구조가 되도록 해도 좋다.
다음에, 도 7에 나타내는 바와 같이, 스위치 트랜지스터(5)나 구동 트랜지스터(6) 등을 덮도록, 기상성장법에 의해 질화실리콘 등의 절연막을 성막하고, 그 절연막을 포토리도그래피에 의해 패터닝함으로써 화소전극(8a)의 중앙부가 노출되는 개구부(12a)를 갖는 층간절연막(12)을 형성한다. 이 개구부(12a)와 함께, 도시하지 않은 주사선(2)의 외부접속단자, EL패널(1)의 1변에 위치하는 데이터 드라이버에 접속하기 위한 각 신호선(3)의 외부접속단자 및 전압공급선(4)의 외부접속단자를 각각 개구하는 복수의 콘택트홀을 형성한다.
다음에, 도 8에 나타내는 바와 같이, 폴리이미드계의 감광성 수지재료(13)를 기판(10)의 상면측에 성막해서, 프리 베이크를 실행한다.
예를 들면, 본 실시형태의 경우, 포지티브형의 감광성 폴리이미드계 수지재료인, 도레이 주식회사제「포토니스 DW-1000」을 스핀코트에 의해 성막한 후, 프리 베이크를 실행하였다.
다음에, 도 9에 나타내는 바와 같이, 성막한 감광성 수지재료(13)에 포토마스크를 이용하여 노광을 실행한 후에 현상 처리하여, 화소전극(8a)이 노출된 개구부(13a)를 갖는 격자형상의 뱅크(13)를 형성한다.
예를 들면, 본 실시형태의 경우, 성막된 감광성 수지재료(13)를 소정의 마스크 패턴으로 노광 처리한 후, 수산화 테트라메틸아민(TMAH) 수용액으로 현상 처리하는 것에 의해, 개구부(13a)에 상당하는 부분의 수지재료를 용출시켜 개구부(13a)를 형성하고, 뱅크(13)를 형성하였다.
또한, 현상액으로서의 TMAH 수용액은 알칼리성의 수용액이다.
또한, 뱅크(13)와, 그 뱅크(13)의 개구부(13a)에 노출된 화소전극(8a)의 표면을 중화 세정한다.
여기서, 본 실시형태에 있어서 현상액에 사용한 TMAH는 뱅크(13)의 표면 등에 흡착되어 잔류하기 쉬우므로, 형성된 뱅크(13) 및 화소전극(8a)의 표면에 부착되어 있는 TMAH를 제거하는 세정을 실행할 필요가 있다. 특히, 알칼리성을 띠는 TMAH가 뱅크(13)나 화소전극(8a)의 표면에 잔류해 버리고 있는 경우, 산화 몰리브덴 등으로 이루어지는 정공 주입층(8b)이 변질되어 버리는 경우가 있다. 즉, 정공 주입층(8b)을 변질시켜 버리는 TMAH는 발광 저해 요인으로 되고, 변질된 정공 주입층(8b)의 정공 주입성이 악화되어 버림으로써, EL소자(8)의 발광에 문제가 생겨 버리는 경우가 있다.
그리고, 예를 들면, 현상 처리 후, 형성된 뱅크(13)와 화소전극(8a)의 표면을, 우선, 수세 처리하였다. 그 수세 처리 후, 적어도 1회, 산성을 나타내는 카르복실기 및 술포기 등을 갖고, 카운터 이온에 금속 이온을 포함하지 않는 유기산 수용액으로 헹구어, 중화 혹은 산성으로 되도록 처리하였다. 또, 잔류 TMAH를 유기산 수용액으로 처리한 후, 재차 중성의 물, 또는 유기산 수용액보다 약산성의 수용액 으로 뱅크(13) 및 화소전극(8a)의 표면을 세정하고, 유기산을 제거하였다. 또한, 유기산 수용액으로서는 예를 들면, 0.1M의 초산 수용액을 이용할 수 있지만, 산성이면, 농도 및 유기산의 종류는 이것에 한정되는 것은 아니고, 예를 들면, 포름산, 구연산, 옥살산을 들 수 있다.
이 유기산에 의한 처리 후, 뱅크(13)가 형성된 기판(10)을 건조시켜, 180℃∼250℃에서 포스트 베이크를 실행함으로써, 뱅크(13)를 소성한다.
다음에, 도 17에 나타내는 바와 같이, 스퍼터링법, 진공증착법 등에 의해, 예를 들면 산화 몰리브덴 등으로 이루어지는 정공 주입성의 천이금속 산화물층을 성막하여, 화소전극(8a)상에 정공 주입층(8b)을 형성한다.
예를 들면, 본 실시형태의 경우, 산화 몰리브덴을 증착법에 의해 30㎚의 두께로 성막하고, 화소전극(8a) 및 뱅크(13)를 덮는 정공 주입층(8b)을 형성하였다.
다음에, 도 18에 나타내는 바와 같이, 뱅크(13)의 개구부(13a)내에 있어서의 정공 주입층(8b)상에, 전자 차단성을 나타내는 인터레이어(8c)를 구성하는 폴리플루오렌계의 화합물을 포함하는 유기재료가 테트라 인, 테트라 메틸 벤젠, 메시틸렌 등의 유기용매에 용해 또는 분산된 액상체를, 분리된 복수의 액체방울로서 토출하는 잉크젯 방식 또는 연속된 액류를 흘리는 노즐 프린트 방식에 의해 도포하고 건조시킴으로써, 정공 주입층(8b)상에 인터레이어(8c)를 적층하여 형성한다.
또한, 도 18에 나타내는 바와 같이, 뱅크(13)의 개구부(13a)내에 있어서의 인터레이어(8c)상에, 발광층(8d)을 구성하는 폴리파라페닐렌비닐렌계 혹은 폴리플루오렌계의 유기 발광재료가 물 혹은 테트라 인, 테트라 메틸 벤젠, 메시틸렌 등의 유기용매에 용해 또는 분산된 액상체를 잉크젯 방식 또는 노즐 프린트 방식에 의해 도포하고 건조시킴으로써, 인터레이어(8c)상에 발광층(8d)을 적층하여 형성한다. 또한, 본 실시형태의 경우, 발광 시험용으로서 녹색의 폴리플루오렌계 발광재료를 크실렌에 녹인 용액을 개구부(13a)내의 인터레이어(8c)상에 도포해서 발광층(8d)을 형성하였다. 또, 인터레이어(8c)를 마련하지 않고 정공 주입층(8b)상에 직접 발광층(8d)을 적층한 구조라도 좋다.
다음에, 도 15에 나타내는 바와 같이, 뱅크(13)의 위의 정공 주입층(8b)의 상면과, 뱅크(13)의 개구부(13a)내의 발광층(8d)의 상면에, 대향전극(8e)을 일면에 성막하고, 발광층(8d)을 덮는 대향전극(8e)을 형성한다.
예를 들면, 본 실시형태의 경우, Ca를 증착법에 의해 30㎚의 두께로 성막한 후, 또한 저저항이고 안정된 성상을 갖는 Al을 증착법에 의해 500㎚의 두께로 성막하여, 대향전극(8e)을 형성하였다.
그리고, 이 대향전극(8e)이 성막된 것에 의해, EL소자(8)가 형성되어, EL패널(1)이 제조된다.
이와 같이, 천이금속 산화물층을 성막하여 정공 주입층(8b)을 형성함에 앞서, 뱅크(13)와, 그 뱅크(13)의 개구부(13a)에 노출되는 화소전극(8a)의 표면을 중화 세정하는 것에 의해서, 정공 주입층(8b)을 변질시켜 버리는 발광 저해 요인으로 되는 TMAH와 같은 알칼리성 부재를 제거할 수 있으므로, 양호한 상태의 정공 주입층(8b)을 갖는 EL소자(8)를 구비하는 EL패널(1)을 제조할 수 있다.
그리고, 뱅크(13) 및 화소전극(8a)의 표면을 중화 세정하여 발광 저해 요인 으로 되는 알칼리성 물질을 제거한 후에, 정공 주입층(8b)을 형성한 EL패널(1)에 있어서, 각 화소 P를 구성하는 EL소자(8)는 바람직하게 발광하게 된다.
이에 대해, 발광 저해 요인으로 되는 알칼리성 물질을 제거하는 중화 세정을 실행하지 않고 정공 주입층(8b)을 형성한 EL패널의 경우, 그 EL패널의 랜덤한 개소에 있어서 EL소자(8)가 부분적으로 발광하지 않는 영역, 소위 다크스폿이 생겨 버리는 경우가 있다. 이것은 알칼리성을 띠는 TMAH가 산화 몰리브덴 등으로 이루어지는 정공 주입층(8b)을 변질시켜 버리고, 그 변질된 정공 주입층(8b)의 정공 주입성이 악화되어 버리는 것에 의해, 발광하지 않는 EL소자(8)가 생겨 버리기 때문이다.
이상의 결과로부터, 화소전극(8a)과 정공 주입층(8b)과 발광층(8d)과 대향전극(8e)이 적층되어 이루어지는 EL소자(8)를 구비하는 EL패널(1)을 제조할 때에, 뱅크(13) 및 화소전극(8a)의 표면을 중화 세정하여 발광 저해 요인으로 되는 알칼리성 물질을 제거한 후에 정공 주입층(8b)을 형성하는 EL패널의 제조방법은 발광특성이 우수한 EL패널(발광장치)을 제조하는 것을 가능하게 하는 기술이라 할 수 있다.
또, 그 제조방법에 의거하여 TMAH를 제거한 후에 정공 주입층(8b)을 형성한 EL패널(1)은 발광특성이 우수한 발광장치라 할 수 있다.
또한, 이상의 실시형태에 있어서, 발광장치를 표시장치인 EL패널에 적용한 경우를 예로 들어 설명했지만, 본 발명은 이것에 한정되는 것은 아니고, 예를 들면, 노광장치, 광어드레싱장치, 조명장치 등에 본 발명을 적용해도 좋다.
또, 그 밖에, 구체적인 세부구조 등에 대해서도 적절하게 변경 가능한 것은 물론이다.
도 1은 EL패널의 화소의 배치구성을 나타내는 평면도.
도 2는 EL패널의 개략 구성을 나타내는 평면도.
도 3은 EL패널의 1화소에 상당하는 회로를 나타낸 회로도.
도 4는 EL패널의 1화소를 나타낸 평면도.
도 5는 도 4의 Ⅴ-Ⅴ선을 따른 면의 화살표 단면도.
도 6은 도 4의 Ⅵ-Ⅵ선을 따른 면의 화살표 단면도.
도 7은 기판의 상면측에 형성된 박막 트랜지스터와 층간 절연막을 나타내는 단면도.
도 8은 기판의 상면측에 성막된 뱅크로 되는 재료층을 나타내는 단면도.
도 9는 기판의 상면측에 형성된 뱅크를 나타내는 단면도.
도 10은 뱅크 및 개구부내에 형성된 발광 보호층을 나타내는 단면도.
도 11은 뱅크 및 개구부내에 형성된 정공 주입층을 나타내는 단면도.
도 12는 개구부내에 형성된 정공 주입층 및 인터레이어 및 발광층을 나타내는 단면도.
도 13은 EL패널의 발광화상을 나타내는 설명도로서, 발광 보호층을 구비하지 않은 EL패널의 비교예(a)와, 발광 보호층을 성막한 EL패널의 실시예(b)를 나타내는 도면.
도 14는 EL패널의 화소의 배치 구성의 다른 예를 나타내는 평면도.
도 15는 다른 실시형태에 있어서의 도 4의 Ⅴ-Ⅴ선을 따른 면의 화살표 단면 도.
도 16은 다른 실시형태에 있어서의 도 4의 Ⅵ-Ⅵ선을 따른 면의 화살표 단면도.
도 17은 뱅크 및 개구부내에 형성된 정공 주입층을 나타내는 단면도.
도 18은 개구부내에 형성된 정공 주입층 및 인터레이어 및 발광층을 나타내는 단면도.

Claims (13)

  1. 제 1 전극과,
    상기 제 1 전극상의 적어도 1층 이상의 캐리어 수송층과,
    상기 캐리어 수송층상의 제 2 전극과,
    기판의 상면측에 형성되고 상기 제 1 전극에 연통하는 개구부를 갖는 격벽과,
    상기 격벽과 상기 캐리어 수송층의 사이에 개재하는 발광 보호층을 갖는 것을 특징으로 하는 발광장치.
  2. 제 1 항에 있어서,
    상기 발광 보호층은 상기 격벽에 기인하는 발광 저해 요인을 중화 혹은 산성으로 하고 있는 것을 특징으로 하는 발광장치.
  3. 제 1 항에 있어서,
    상기 발광 보호층은 산성재료에 의해서 형성되는 것을 특징으로 하는 발광장치.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 격벽은 포지티브형의 감광성 폴리이미드계 수지재료를 경화해서 이루어 지는 것을 특징으로 하는 발광장치.
  5. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 격벽은 알칼리성 용액에 의해서 현상되어 있는 것을 특징으로 하는 발광장치.
  6. 제 1 전극, 상기 제 1 전극상의 적어도 1층 이상의 캐리어 수송층, 상기 캐리어 수송층상의 제 2 전극을 갖는 발광장치의 제조방법으로서,
    기판의 상면측에 형성되고 상기 제 1 전극에 연통하는 개구부를 갖는 격벽을 형성하는 격벽 형성공정과,
    적어도 상기 격벽을 피복하고, 상기 격벽에 기인하는 발광 저해 요인을 밀봉하는 발광 보호층을 형성하는 발광 보호층 형성공정과,
    상기 제 1 전극 및 상기 발광 보호층을 덮는 상기 캐리어 수송층을 형성하는 캐리어 수송층 형성공정을 구비하는 것을 특징으로 하는 발광장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 발광 보호층 형성공정은 상기 발광 보호층으로 되는 재료를 성막할 때에, 그 격벽에 기인하는 발광 저해 요인을 중화 혹은 산성으로 하는 공정을 포함하는 것을 특징으로 하는 발광장치의 제조방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 격벽 형성공정은 상기 격벽으로 되는 재료를 알칼리성 용액으로 현상 하는 공정을 포함하고,
    상기 발광 보호층 형성공정은 상기 격벽 및 상기 제 1 전극의 표면에 잔류하는 상기 알칼리성 용액을 중화 혹은 산성으로 하는 공정을 포함하는 것을 특징으로 하는 발광장치의 제조방법.
  9. 제 1 전극, 상기 제 1 전극상의 적어도 1층 이상의 캐리어 수송층, 상기 캐리어 수송층상의 제 2 전극을 갖는 발광소자를 구비하는 발광장치의 제조방법으로서,
    기판 위의 상기 제 1 전극에 연통하는 개구부를 갖는 격벽을 형성하는 격벽 형성공정과,
    상기 격벽 및 상기 제 1 전극의 표면을 세정하고, 상기 격벽 형성공정에 있어서 발생한 발광 저해 요인을 제거하는 표면 세정공정과,
    상기 제 1 전극 및 상기 격벽을 덮는 상기 캐리어 수송층을 형성하는 캐리어 수송층 형성공정을 구비하는 것을 특징으로 하는 발광장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 격벽 형성공정은 상기 격벽으로 되는 재료를 소정의 마스크 패턴으로 노광한 후, 알칼리성 용액으로 현상하는 공정을 포함하고,
    상기 표면 세정공정은 상기 격벽 및 상기 제 1 전극의 표면에 잔류하는 상기 알칼리성 용액을 산성 용액으로 중화 혹은 산성으로 하는 공정을 포함하는 것을 특징으로 하는 발광장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 산성 용액으로 중화 혹은 산성으로 하는 공정 후에, 물, 혹은 상기 산성용액보다 약산성의 수용액으로 상기 격벽 및 상기 제 1 전극을 세정하는 공정을 포함하는 것을 특징으로 하는 발광장치의 제조방법.
  12. 제 9 항에 있어서,
    상기 캐리어 수송층 형성공정 후에 상기 개구부내에 있어서의 상기 캐리어 수송층상에 상기 제 2 전극을 형성하는 제 2 전극 형성공정을 포함하는 것을 특징으로 하는 발광장치의 제조방법.
  13. 청구의 범위 제 9 항 내지 제 12 항 중의 어느 한 항에 기재된 발광장치의 제조방법에 의해서 제조되는 것을 특징으로 하는 발광장치.
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