KR20100019109A

KR20100019109A - 전자부품 실장용 전극 패드 및 전자부품의 실장 구조

Info

Publication number: KR20100019109A
Application number: KR1020080077972A
Authority: KR
Inventors: 이병화; 위성권; 조홍연; 박동석; 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2008-08-08
Filing date: 2008-08-08
Publication date: 2010-02-18
Also published as: KR101170871B1; US20100032193A1; US8184444B2

Abstract

본 발명은 전자부품 실장용 전극 패드에 관한 것으로서, 본 발명의 일 측면은 회로 기판의 표면에 전자부품을 실장하기 위한 전극 패드에 있어서, 서로 대향하는 제1 및 제2 전극부 및 서로 대향하며, 상기 제1 및 제2 전극부와 함께 상기 전극 패드의 모퉁이를 형성하도록 상기 제1 및 제2 전극부와 인접하여 배치된 제3 및 제4 전극부를 포함하며, 상기 제1 내지 제4 전극부 중 적어도 하나는 상기 모퉁이를 이루는 모서리가 절제되어 형성된 모따기면을 구비하는 것을 특징으로 하는 전자부품 실장용 전극 패드를 제공한다. 본 발명에 따른 전자제품 실장용 전극 패드를 사용할 경우, 전자부품의 외부전극 폭을 충분히 증가시킬 수 있어 외부전극의 형상 크기 등을 조절하기가 용이하다.

전극 패드, 모따기, 적층형 칩 커패시터, MLCC, ESL

Description

전자부품 실장용 전극 패드 및 전자부품의 실장 구조 {Electrode pad for mounting electronic component and mounting structure of electronic component}

본 발명은 전자부품 실장용 전극 패드 및 전자부품의 실장 구조에 관한 것이다.

일반적으로 전극 패드는 회로 기판 표면에 금속 등으로 이루어지며, 커패시터 등의 전자소자나 광소자(이하, 전자부품이라 함)를 구동하기 위한 전기 신호를 외부로부터 공급하거나 전자부품으로 증폭, 검출되는 전기 신호를 외부로 추출하는 역할을 담당한다. 도 1은 종래의 4단자 구조의 전극 패드를 나타내는 평면도이다.

도 1을 참조하면, 회로 기판(101) 상에 형성된 전극 패드는 제1 내지 제4 전극부(102 ~ 105)로 구성된 4단자 구조를 갖는다. 이러한 4단자 전극 패드는 4개의 외부전극이 형성된 전자부품의 실장에 사용될 수 있으며, 도 2는 도 1의 전극 패드에 전자부품이 실장된 형태를 나타내는 평면도이다. 도 2를 참조하면, 4단자 전자부품은 그 본체(201)에 형성된 4개의 외부전극(202 ~ 205)을 구비하며, 상기 4개의 외부전극(202 ~ 205)은 각각 대응하는 제1 및 제4 전극부(102 ~ 105)와 접합 된다.

이 경우, 일반적으로 상기 제3 및 제4 전극부(104, 105)와 접촉하는 전자부품의 길이(B)는 약 250㎛ 정도이며, 실장 마진(D-T)은 약 100㎛ 확보되어야 한다. 또한, 전극 패드에서 인접한 전극부들의 사이 간격(G)은 미세 패턴의 구현이 가능한 경우라도 약 50㎛ 이상 확보되어야 한다. 이에 따라, 전자부품에서 인접한 외부전극, 예컨대, 상기 본체(201)의 단측면으로부터 상기 제1 외부전극(202) 간의 거리(A)는 B + G + (D-T)/2의 계산에 의해 약 350㎛이 얻어진다.

이와 같이, 전자 부품을 회로 기판에 실장할 경우, 전자 부품 자체 요인이 아닌 실장을 위해 제공되는 전극 패드에 의해 외부전극의 크기 또는 인접한 것 간의 간격이 제한되는 문제가 있다.

본 발명의 일 목적은 외부전극의 폭이 충분히 확보된 전자부품을 실장하기 위한 전극 패드를 제공하며, 나아가, 전자부품의 실장 구조를 제공하는 것이 있다.

상기 기술적 과제를 실현하기 위해서, 본 발명의 일 측면은,

회로 기판의 표면에 전자부품을 실장하기 위한 전극 패드에 있어서, 서로 대향하는 제1 및 제2 전극부 및 서로 대향하며, 상기 제1 및 제2 전극부와 함께 상기 전극 패드의 모퉁이를 형성하도록 상기 제1 및 제2 전극부와 인접하여 배치된 제3 및 제4 전극부를 포함하며, 상기 제1 내지 제4 전극부 중 적어도 하나는 상기 모퉁이를 이루는 모서리가 절제되어 형성된 모따기면을 구비하는 것을 특징으로 하는 전자부품 실장용 전극 패드를 제공한다.

본 발명의 실시 형태에 따르면, 상기 제1 내지 제4 전극부 중 적어도 2개의 서로 인접한 전극부는 각각 서로 마주보는 모따기면을 구비할 수 있다. 이 경우, 서로 마주보는 상기 모따기면은 서로 평행할 수 있다. 나아가, 서로 평행한 상기 모따기면 간의 거리는 50 ~ 250㎛일 수 있다.

본 발명의 실시 형태에 따르면, 상기 전극 패드는 직사각형의 형상을 갖고, 상기 제1 및 제2 전극부의 길이는 상기 제3 및 제4 전극부의 길이보다 긴 것일 수 있다.

본 발명의 실시 형태에 따르면, 상기 제1 및 제2 전극부는 각각 2개 이상으로 분할될 수 있다. 이 경우, 상기 제1 및 제2 전극부는 각각 3개 이상으로 분할되되, 분할된 부분의 경우, 인접한 것 간의 극성이 서로 다를 수 있다.

한편, 본 발명의 다른 측면은,

회로 기판과, 상기 회로 기판 상에 형성되며, 서로 대향하는 제1 및 제2 전극부 및 서로 대향하고, 각각 상기 제1 및 제2 전극부와 함께 모퉁이를 형성하도록 상기 제1 및 제2 전극부와 인접하여 배치된 제3 및 제4 전극부를 갖되, 상기 제1 내지 제4 전극부 중 적어도 하나는 상기 모퉁이를 이루는 모서리가 절제되어 형성된 모따기면을 구비하는 것을 특징으로 하는 전극 패드 및 본체 및 상기 본체의 외부 면에 형성된 제1 내지 제4 외부전극을 구비하며, 상기 제1 내지 제4 외부전극이 각각 상기 제1 내지 제4 전극부와 접합 됨으로써 상기 회로 기판 상에 실장된 전자부품을 포함하는 전자부품의 실장 구조를 제공한다.

본 발명의 실시 형태에 따르면, 상기 전자부품은 상기 본체가 세라믹 물질로 이루어진 세라믹 전자부품일 수 있다. 구체적으로, 상기 전자부품은 상기 본체가 복수의 유전체층의 적층 구조 및 상기 유전체층을 사이에 두고 교대로 적층된 복수의 내부전극을 구비하는 적층형 칩 커패시터일 수 있다. 이 경우, 상기 적층형 칩 커패시터는 상기 제1 및 제4 외부전극과 각각 리드에 의해 연결된 제1 내지 제4 내 부전극을 구비할 수 있다. 또한, 상기 적층형 칩 커패시터는 상기 제1 및 제4 외부전극을 각각 1개씩 구비하는 4단자 적층형 칩 커패시터일 수 있다.

본 발명의 실시 형태에 따르면, 상기 제1 내지 제4 외부전극 중 적어도 하나는 상기 전극 패드와 접합되는 부분은 활꼴 형상일 수 있다. 이 경우, 상기 제1 내지 제4 외부전극 중 서로 인접한 2개의 외부전극의 꼭지점 간의 간격은 100 ~ 150㎛일 수 있다.

본 발명에 따른 전자제품 실장용 전극 패드를 사용할 경우, 전자부품의 외부전극 폭을 충분히 증가시킬 수 있어 외부전극의 형상 크기 등을 조절하기가 용이하다. 나아가, 전자부품으로서 적층형 칩 커패시터에 사용할 경우, 늘어난 외부전극 폭에 의해 내부전극의 폭도 넓어질 수 있어 고주파 영역에서의 임피던스를 저감시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.

그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전 하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

도 3은 본 발명의 일 실시형태에 따른 전자부품 실장용 전극 패드의 외형을 나타낸 평면도이며, 도 4는 도 3의 전극 패드에 전자부품이 실장된 형태를 나타낸 평면도이다. 또한, 도 5는 도 4에서 전극 패드에 실장된 전자부품의 외형을 나타낸 사시도이다. 또한, 도 6은 도 5의 전자부품을 X-X' 라인을 따라 자른 단면도를 나타낸다.

우선, 도 3을 참조하면, 본 실시 형태에 따른 전자부품 실장용 전극 패드(300, 이하, 전극 패드라 함)는 금속 등의 도전성 물질로 이루어진 제1 내지 제4 전극부(302 ~ 305)를 구비하는 4단자 전극 패드에 해당한다. 본 실시 형태의 경우, 상기 전극 패드(300)는 모퉁이(R)에 위치한 상기 제1 내지 제4 전극부(302 ~ 305)의 모서리가 모따기(chamfering) 처리된 형상을 갖는다. 즉, 도 3에 도시된 바와 같이, 상기 전극 패드(300)의 일 모퉁이를 형성하는 제1 전극부(302)와 제3 및 제4 전극부(304, 305)의 인접 영역, 제2 전극부(303)와 제3 및 제4 전극부(304, 305)의 인접 영역에 위치한 상기 제1 내지 제4 전극부(302 ~ 305)의 모서리는 제거되어 모따기면을 형성한다. 이 경우, 상기 제1 내지 제4 전극부(302 ~ 305)에 형성된 모따기면은 인접한 전극부에 형성된 모따기면과 평행하게 형성될 수 있다. 다만, 도 3 에서는 상기 제1 내지 제4 전극부(302 ~ 305) 모두에 모따기면이 형성된 구조를 설명하였으나, 필요에 따라, 상기 제1 내지 제4 전극부(302 ~ 305) 중 일부에만 모따기 면이 형성될 수도 있을 것이다.

본 실시 형태와 같이, 상기 제1 내지 제4 전극부(302 ~ 305)의 모서리가 모따기 처리됨에 따라 전극 패드(300)를 이루는 상기 제1 내지 제4 전극부(302 ~ 305) 중 인접한 것 간의 간격(G)을 약 250㎛ 정도로 확보할 수 있다. 이렇게 확보된 간격(G)에 의해 상기 제1 내지 제4 전극부(302 ~ 305)의 길이를 증가시킬 수 있으며, 이에 의해 전자부품의 외부전극의 길이도 증가시킬 수 있다. 도 4 및 도 5를 참조하면, 상기 전극 패드(300)에 실장된 전자부품(400)은 본체(401)의 외부면에 형성된 제1 내지 제4 외부전극(402 ~ 405)을 구비하며, 인접한 외부전극 간의 간격(A)을 150㎛ 까지 감소시킬 수 있다. 이 경우, 상기 전자부품(400)은 도 6의 S면을 통해 전극 패드(300)와 접합 된 것으로 이해할 수 있다.

모따기 처리를 하지 않은 전극 패드에 실장할 경우, 외부전극 간 간격을 350㎛ 이하로 형성하기 어려웠던 종래 기술에 비해 본 실시 형태에서는 외부전극 간 간격을 현저히 줄였으며, 이에 따라, 외부전극의 길이를 증가시킬 수 있다. 특히, 도 4 및 도 5에 도시된 바와 같이, 외부전극(402 ~ 405)의 형상은 사각형이 아닌 활꼴(segment of a circle) 형상을 가질 수 있으며, 이에 의해 본체(401)의 모서리 영역에서의 길이를 더욱 증가시킬 수 있다. 이러한 외부전극(402 ~ 405)의 활꼴 형 상은 디핑(dipping)이나 휠(wheel) 방식으로 본체(401)에 외부전극물질을 도포하여 얻어질 수 있다.

한편, 상기 전자부품(400)은 회로 기판에 실장될 수 있는 어떠한 것도 사용할 수 있으며, 이하에서는, 세라믹 전자 부품의 하나인 적층형 칩 커패시터(MLCC)를 사용한 예를 들어 외부전극 길이의 증가로 인한 영향을 설명한다. 적층형 칩 커패시터는 MPU(Micro Process Unit)의 전력 분배망에서 디커플링 커패시터로 사용될 수 있으며, 이 경우, 고주파 노이즈 제거 및 감쇄 특성이 우수하기 위해서는 ESL(Equivalent Series Inductance: 등가직렬 인덕턴스)이 낮은 것이 바람직하다.

도 6에 도시된 바와 같이 MLCC인 상기 전자부품(400)은 복수의 유전체층이 적층된 구조를 갖는 본체(401)를 구비하며, 상기 본체(401)에는 정전용량을 형성하기 위해 유전체층을 사이에 두고 배치된 제1 내지 제4 내부전극(406 ~ 409)이 구비된다. 이 경우, 상기 제1 및 제2 내부전극(406, 407)은 상기 제1 및 제2 외부전극(402, 403)과 각각 연결되고, 상기 제3 및 제4 내부전극(406, 407)은 상기 제3 및 제4 외부전극(404, 405)과 각각 연결된다. 도 7은 도 6에 도시된 내부전극의 형상을 나타내는 평면도이며, 도 7을 참조하면, 상기 제1 내지 제4 내부전극(406 ~ 409)은 리드(R1 ~ R4)에 의해 각각 제1 내지 제4 외부전극(402 ~ 405)과 연결된다.

이 경우, ESL을 낮추기 위해서는 전류가 흐름의 폭이 넓어지도록 내부전극의 리드 폭을 넓게 할 필요가 있다. 본 실시 형태에 따른 전극 패드에 MLCC를 실장할 시에는 상술한 바와 같이, 외부전극의 길이를 충분히 확보할 수 있으며, 이에 따라, 외부전극과 연결되는 내부전극의 폭도 넓어질 수 있다. 즉, 도 7에 도시된 바와 같이, 상기 제1 내지 제4 외부전극(406 ~ 409) 각각의 리드(R1 ~ R4)는 그 폭(W1 ~ W4)이 종래의 전극 패드에 실장할 경우보다 충분히 넓어질 수 있다.

도 8은 도 5의 구조를 갖는 적층형 칩 커패시터(실선)의 임피던스 특성을 종래(점선)의 경우와 비교하기 위한 시뮬레이션 그래프이다. 여기서, 종래의 적층형 칩 커패시터는 모따기되지 않은 전극 패드에 실장하기 위한 것으로서 인접한 외부전극 간의 간격이 약 350㎛에 해당한다. 도 8을 참조하면, 본 실시 형태에 따라 얻어진 적층형 칩 커패시터는 종래에 비하여 고주파(특히, 공진 주파수 이상)에서 임피던스가 낮아짐을 확인할 수 있으며, 이는 폭이 넓어진 내부전극에 의해 커패시터 전체에서 ESL이 낮아졌기 때문으로 이해할 수 있다.

도 9 및 도 10은 각각 본 발명의 변형 예에 따른 전극 패드 및 전자부품의 실장 구조를 나타내는 평면도이다. 우선, 도 9를 참조하면, 전극 패드(500)는 제1 내지 제4 전극부(502 ~ 505)를 구비하며, 모퉁이에 위치한 상기 제1 내지 제4 전극부(502 ~ 505)의 모서리는 모따기 처리가 되어있다. 또한, 전자부품은 본체(601)에 형성된 제1 내지 제4 외부전극(602 ~ 605)에 의해 상기 전극 패드(500)에 실장될 수 있다. 도 9의 구조에 의할 경우, 인접한 외부전극 간 거리(A)를 약 150㎛ 까지 줄일 수 있다.

다음으로, 도 10을 참조하면, 전극 패드(700)는 제1 내지 제4 전극부(702 ~ 705)를 구비하되, 도 9의 구조에 비해 제1 및 제2 전극부(702, 703)의 길이가 짧다. 이 경우, 상기 전극 패드(700)의 모퉁이에 위치한 상기 제1 내지 제4 전극부(702 ~ 705)의 모서리는 모따기 처리가 되어있다. 또한, 전자부품은 본체(801)에 형성된 제1 내지 제4 외부전극(802 ~ 805)에 의해 상기 전극 패드(700)에 실장될 수 있다. 도 9의 구조에 의할 경우, 인접한 외부전극 간 거리(A)를 약 100㎛ 까지 줄일 수 있다.

도 11은 본 발명의 또 다른 변형 예에 의한 전극 패드를 나타내는 평면도이다. 도 11을 참조하면, 전극 패드(900)는 제1 내지 제4 전극부(902 ~ 905)를 구비하며, 모퉁이에 위치한 상기 제1 내지 제4 전극부(902 ~ 905)의 모서리는 모따기 처리가 되어있다. 본 실시 형태의 경우, 상기 제1 내지 제4 전극부(902 ~ 905)는 다수로 분할되어 있어 8단자 전자부품의 실장용으로 제공될 수 있으며, 도시하지는 않았으나, 더욱 분할되어 10단자, 12단자 등의 전자부품에도 사용될 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다 는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.

도 1은 종래의 4단자 구조의 전극 패드를 나타내는 평면도이다.

도 2는 도 1의 전극 패드에 전자부품이 실장된 형태를 나타내는 평면도이다.

도 3은 본 발명의 일 실시형태에 따른 전자부품 실장용 전극 패드의 외형을 나타낸 평면도이며, 도 4는 도 3의 전극 패드에 전자부품이 실장된 형태를 나타낸 평면도이다.

도 5는 도 4에서 전극 패드에 실장된 전자부품의 외형을 나타낸 사시도이다.

도 6은 도 5의 전자부품을 X-X' 라인을 따라 자른 단면도를 나타낸다.

도 7은 도 6에 도시된 내부전극의 형상을 나타내는 평면도이다.

도 8은 도 5의 구조를 갖는 적층형 칩 커패시터(실선)의 임피던스 특성을 종래(점선)의 경우와 비교하기 위한 시뮬레이션 그래프이다.

도 9 및 도 10은 각각 본 발명의 변형 예에 따른 전극 패드 및 전자부품의 실장 구조를 나타내는 평면도이다.

도 11은 본 발명의 또 다른 변형 예에 의한 전극 패드를 나타내는 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

302 ~ 305: 제1 내지 제4 전극부 401: 본체

402 ~ 405: 제1 내지 제4 외부전극 406 ~ 409: 제1 내지 제4 내부전극

Claims

회로 기판의 표면에 전자부품을 실장하기 위한 전극 패드에 있어서,

서로 대향하는 제1 및 제2 전극부; 및

서로 대향하며, 상기 제1 및 제2 전극부와 함께 상기 전극 패드의 모퉁이를 형성하도록 상기 제1 및 제2 전극부와 인접하여 배치된 제3 및 제4 전극부;를 포함하며,

상기 제1 내지 제4 전극부 중 적어도 하나는 상기 모퉁이를 이루는 모서리가 절제되어 형성된 모따기면을 구비하는 것을 특징으로 하는 전자부품 실장용 전극 패드.
제1항에 있어서,

상기 제1 내지 제4 전극부 중 적어도 2개의 서로 인접한 전극부는 각각 서로 마주보는 모따기면을 구비하는 것을 특징으로 하는 전자부품 실장용 전극 패드.
제2항에 있어서,

서로 마주보는 상기 모따기면은 서로 평행한 것을 특징으로 하는 전자부품 실장용 전극 패드.
제3항에 있어서,

서로 평행한 상기 모따기면 간의 거리는 50 ~ 250㎛인 것을 특징으로 하는 전자부품 실장용 전극 패드.
제1항에 있어서,

상기 전극 패드는 직사각형의 형상을 갖고,

상기 제1 및 제2 전극부의 길이는 상기 제3 및 제4 전극부의 길이보다 긴 것을 특징으로 하는 전자부품 실장용 전극 패드.
제1항에 있어서,

상기 제1 및 제2 전극부는 각각 2개 이상으로 분할된 것을 특징으로 하는 전자부품 실장용 전극 패드.
제6항에 있어서,

상기 제1 및 제2 전극부는 각각 3개 이상으로 분할되되, 분할된 부분의 경우, 인접한 것 간의 극성이 서로 다른 것을 특징으로 하는 전자부품 실장용 전극 패드.
회로 기판;

상기 회로 기판 상에 형성되며, 서로 대향하는 제1 및 제2 전극부 및 서로 대향하고, 각각 상기 제1 및 제2 전극부와 함께 모퉁이를 형성하도록 상기 제1 및 제2 전극부와 인접하여 배치된 제3 및 제4 전극부를 갖되, 상기 제1 내지 제4 전극부 중 적어도 하나는 상기 모퉁이를 이루는 모서리가 절제되어 형성된 모따기면을 구비하는 것을 특징으로 하는 전극 패드; 및

본체 및 상기 본체의 외부 면에 형성된 제1 내지 제4 외부전극을 구비하며, 상기 제1 내지 제4 외부전극이 각각 상기 제1 내지 제4 전극부와 접합 됨으로써 상기 회로 기판 상에 실장된 전자부품;

을 포함하는 전자부품의 실장 구조.
제8항에 있어서,

상기 전자부품은 상기 본체가 세라믹 물질로 이루어진 세라믹 전자부품인 것을 특징으로 하는 전자부품의 실장 구조.
제8항에 있어서,

상기 전자부품은 상기 본체가 복수의 유전체층의 적층 구조 및 상기 유전체층을 사이에 두고 교대로 적층된 복수의 내부전극을 구비하는 적층형 칩 커패시터인 것을 특징으로 하는 전자부품의 실장 구조.
제10항에 있어서,

상기 적층형 칩 커패시터는 상기 제1 및 제4 외부전극과 각각 리드에 의해 연결된 제1 내지 제4 내부전극을 구비하는 것을 특징으로 하는 전자부품의 실장 구 조.
제10항에 있어서,

상기 적층형 칩 커패시터는 상기 제1 및 제4 외부전극을 각각 1개씩 구비하는 4단자 적층형 칩 커패시터인 것을 특징으로 하는 전자부품의 실장 구조.
제8항에 있어서,

상기 제1 내지 제4 외부전극 중 적어도 하나는 상기 전극 패드와 접합되는 부분은 활꼴 형상인 것을 특징으로 하는 전자부품의 실장 구조.
제13항에 있어서,

상기 제1 내지 제4 외부전극 중 서로 인접한 2개의 외부전극의 꼭지점 간의 간격은 100 ~ 150㎛인 것을 특징으로 하는 전자부품의 실장 구조.