KR20100005881A - 미세 패턴을 갖는 인쇄회로기판 및 그 제조 방법 - Google Patents

미세 패턴을 갖는 인쇄회로기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 미세 패턴을 갖는 인쇄회로기판 및 그 제조방법에 관한 것으로, 매트면과 샤이니면을 갖는 동박 중 회로패턴이 형성될 영역 상의 상기 샤이니면에 표면조도를 형성하고, 베이스 기판상에 제1 절연층 및 상기 샤이니면이 상기 절연층을 향하도록 배치된 상기 동박을 순차적으로 배치하여 적층한 후, 서브트랙티브 방식 또는 수정된 어디티브 방식을 사용함으로써 에칭으로 제거되는 동박 표면의 표면조도를 낮게 형성하여 에칭을 용이하게 하여 회로패턴에 대한 과에칭을 줄임으로써 미세 패턴 구현을 가능하게 한다.
미세 패턴, 매트면, 샤이니면, 표면조도, 전해동박, 감광성 레지스트

Description

미세 패턴을 갖는 인쇄회로기판 및 그 제조 방법{Printed circuit board having fine pattern and manufacturing method of the same }
본 발명은 미세 패턴을 갖는 인쇄회로기판 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 에칭으로 제거되는 동박 표면의 표면조도를 낮게 형성하는 공간 분리 방법을 이용하는 미세 패턴을 갖는 인쇄회로기판 및 그 제조방법에 관한 것이다.
일반적으로, 인쇄회로기판은 각종 열경화성 합성수지로 이루어진 보드의 일면 또는 양면에 동선으로 배선한 후 보드 상에 IC 또는 전자부품들을 배치 고정하고 이들 간의 전기적 배선을 구현하여 절연체로 코팅한 것이다.
최근, 전자산업의 발달에 전자 부품의 고기능화에 대한 요구가 급증하고 있고, 이러한 전자부품을 탑재하는 인쇄회로기판 또한 고밀도 배선화가 요구되고 있다. 따라서, 인쇄회로기판을 제조하는 공정 중에서 전기배선을 형성하는 회로 형성 방법, 특히 미세 회로패턴 구현이 가능한 회로 형성 방법에 관한 연구가 활발히 진행되고 있다.
종래 회로 형성 방법 중의 일례로 서브트랙티브 방식(Subtractive Process) 은 동박이 도포된 절연기판 상에 회로패턴 외에 불필요한 부분을 에칭 등에 의하여 선택적으로 제거하여 회로패턴을 형성하는 인쇄회로기판의 회로 형성 방법이다. 도 1 내지 도 4에는 종래의 서브트랙티브 방식을 통한 회로 형성 방법을 설명하기 위한 각 공정별 단면도가 도시되어 있으며, 이를 참조하여 회로 형성 방법을 설명하면 다음과 같다.
먼저, 베이스 기판(11) 상에 절연층(12) 및 매트면(matte side; 13a)과 샤이니면(shiny side; 13b)를 갖는 동박(13)을 순차적으로 배치하여 적층한다. 이때, 동박(13)과 절연층(12)의 접착력을 높이기 위해 동박(13)의 매트면(13a)과 절연층(12)이 접착되도록 한다(도 1).
다음, 동박(13) 상에 D/F 법이나 액상 감광재법 등을 사용하여 감광성 레지스트(14)를 도포하고, 동박(13) 중 회로패턴이 형성될 영역이 노출되도록 감광성 레지스트(14)를 패터닝한다(도 2).
다음, 패터닝된 감광성 레지스트(14)를 이용하여 필요없는 동박(13)을 에칭으로 제거한다(도 3).
마지막으로, 감광성 레지스트(14)를 제거함으로써 회로패턴(15)을 형성한다(도 4).
그러나, 이 방법을 사용할 경우 미세 패턴의 형성 능력은 동박(13)의 두께와 감광성 레지스트(14)의 해상도의 영향을 받게 되는데, 일반적으로 동박(13)을 에칭하는 매커니즘을 사용하는 경우 동박(13)의 두께에 대해 2.0 정도의 종횡비(aspect ratio)를 갖기 때문에, 예를 들어 동박(13)의 두께가 10㎛인 경우 L/S=20/20㎛가 한계로서 미세 패턴을 구현하는데 어려움이 있었다.
또한, 필요없는 동박(13)을 에칭하는 과정에서 회로패턴이 될 동박(13)이 과에칭됨으로써 미세 패턴 구현, 라인폭의 정밀도 향상, 임피던스의 안정화에 어려움이 있었다.
종래 회로 형성 방법 중의 다른 일례로 수정된 세미-어디티브 방식(Modified Semi-Additive Process; MSAP)은 절연기판 상에 동박을 적층하고 이 동박을 두께 방향으로 일부 제거하여 그 위로 전해 동도금을 수행하여 미세 회로패턴을 형성하는 인쇄회로기판의 회로 형성 방법이다. 도 5 내지 도 10에는 종래의 수정된 세미-어디티브 방식을 통한 회로 형성 방법을 설명하기 위한 각 공정별 단면도가 도시되어 있으며, 이를 참조하여 회로 형성 방법을 설명하면 다음과 같다.
먼저, 베이스 기판(21) 상에 절연층(22) 및 매트면(23a)과 샤이니면(23b)을 갖는 동박(23)을 순차적으로 배치하여 적층한다. 이때, 절연층(22)과 동박(23)의 접착력을 높이기 위해 동박(23)의 매트면(23a)과 절연층(22)이 접착되도록 한다(도 5).
다음, 동박(23)을 두께 방향으로 일부분 절단한다(도 6). 여기서, 절단된 동박(23)은 후술하는 바와 같이 전해 동도금을 위한 인입선으로 사용된다.
다음, 동박(23) 상에 감광성 레지스트(24)를 도포하고, 동박(23) 중 회로패턴이 형성될 영역이 노출되도록 감광성 레지스트(24)를 패터닝한다(도 7).
다음, 노출된 동박(25) 상에 전해 동도금을 하여 전해 동도금층(25)을 형성 한다(도 8).
다음, 감광성 레지스트(24)를 제거한다(도 9)
마지막으로, 절연층(22) 상의 전해 동도금층이 형성되지 않은 영역의 동박을 제거하여 회로패턴(26)을 형성한다.(도 10)
그러나, 이 방법을 사용할 경우 전해 동도금층이 형성되지 않은 영역의 동박을 제거하여 회로패턴(26)을 형성함에 있어 회로패턴(26)이 될 부분이 과에칭이 발생하기 때문에 현재 기술로는 L/S=15/15㎛가 한계여서 미세회로패턴을 구현하는데 어려움이 있었다.
한편, 상술한 바와 같은 서브트랙티브 방식 또는 수정된 어디티브 방식을 사용하는 경우 필요없는 동박을 에칭으로 제거하는 경우 동박과 절연층의 밀착강도가 요구되는데 밀착강도를 높이게 되면 필요없는 동박이 남을 가능성 또한 있었다.
이러한 문제점을 해결하기 위해 극박동박(ultra thin copper; UTC)를 사용하는 방안이 제안되기도 하나 제조단가가 상승하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 에칭으로 제거되는 동박 표면의 표면조도를 낮게 형성하는 공간 분리 방법을 이용하여 에칭을 용이하게 하여 과에칭을 줄임으로써 간단한 공정에 의해 미세 패턴을 갖는 인쇄회로기판 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 바람직한 실시예에 따른 미세 패턴을 갖는 인쇄회로기판은, 베이스기판 상에 형성된 제1 절연층 및 상기 제1 절연층 상에 형성된 회로패턴을 포함하고, 상기 제1 절연층과 접하는 상기 회로패턴의 일면에는 상기 회로패턴의 폭보다 작은 영역에 표면조도가 형성되어 있는 것을 특징으로 한다.
본 발명의 바람직한 제1 실시예에 따른 미세 패턴을 갖는 인쇄회로기판의 제조 방법은, (A) 매트면과 샤이니면을 갖는 동박 중 회로패턴이 형성될 영역 상의 상기 샤이니면에 표면조도를 형성하는 단계, (B) 베이스 기판상에 제1 절연층 및 상기 샤이니면이 상기 절연층을 향하도록 배치된 상기 동박을 순차적으로 배치하여 적층하는 단계, 및 (C) 상기 동박을 패터닝하여 회로패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 (A) 단계는, (A1) 매트면과 샤이니면을 갖는 동박을 준비하는 단계, (A2) 상기 동박의 상기 샤이니면에 감광성 레지스트를 적층하는 단계, (A3) 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계, 및 (A4) 상기 노출된 동박에 표면조도를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 (A3) 단계에서, 상기 감광성 레지스트는 상기 동박 중 상기 회로패턴이 형성될 영역보다 작은 영역이 노출되도록 패터닝 되는 것을 특징으로 한다.
또한, 상기 (C) 단계는, (C1) 상기 동박의 상기 매트면 상에 감광성 레지스트를 적층하는 단계, (C2) 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계, (C3) 상기 노출된 동박을 에칭하는 단계, 및 (C4) 상기 감광성 레지스트를 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 (C) 단계 이후에, (D) 상기 제1 절연층 상에 제2 절연층을 적층하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 제2 실시예에 따른 미세 패턴을 갖는 인쇄회로기판의 제조방법은, (A) 매트면과 샤이니면을 갖는 동박 중 회로패턴이 형성될 영역 상의 상기 샤이니면에 표면조도를 형성하는 단계, (B) 베이스 기판상에 절연층 및 상기 샤이니면이 상기 절연층을 향하도록 배치된 상기 동박을 순차적으로 배치하여 적층하는 단계, 및 (C) 상기 동박을 두께 방향으로 일부 제거하고 제거된 면에 표면조도를 형성하는 단계, (D) 상기 동박에 감광성 레지스트를 적층하고, 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계, (E) 상기 노출된 동박 상에 전해 동도금을 수행하고, 상기 감광성 레지스트를 제거하는 단계, 및 (F) 상기 두께 방향으로 일부 제거된 상기 동박을 제거하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 (A) 단계는, (A1) 매트면과 샤이니면을 갖는 동박을 준비하는 단계, (A2) 상기 동박의 상기 샤이니면에 감광성 레지스트를 적층하는 단계, (A3) 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계, 및 (A4) 상기 노출된 동박에 표면조도를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 (A3) 단계에서, 상기 감광성 레지스트는 상기 동박 중 상기 회로패턴이 형성될 영역보다 작은 영역이 노출되도록 패터닝 되는 것을 특징으로 한다.
또한, 상기 (F) 단계에서, 상기 동박은 플래쉬 에칭(soft etching)에 의해 제거되는 것을 특징으로 한다.
또한, 상기 (F) 단계 이후에, (G) 상기 제1 절연층 상에 제2 절연층을 적층하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 에칭으로 제거되는 동박 표면의 표면조도를 낮게 형성하는 공간 분리 방법을 이용하여 에칭시간을 줄일 뿐만 아니라 회로패턴의 과에칭을 줄이고 이에 따라 미세 패턴의 구현이 가능하게 된다.
또한, 본 발명은 특수 처리된 고가의 극박 동박을 사용할 필요 없이 일반적인 동박을 사용하여 미세 패턴의 구현이 가능하게 된다.
또한, 본 발명은 절연층에 표면조도가 일부 형성된 샤이니면을 접착시켜 접착성을 향상시키고, 표면조도가 형성되어 있는 매트면에 감광성 레지스트 또는 절연층을 접착시키기 때문에 별도의 조도 형성 공정 없게 된다.
또한, 본 발명은 제1 절연층과 접하는 회로패턴의 일면에 회로패턴의 폭보다 작은 영역에 표면조도를 형성함으로써 공정오차를 감안하여 미세 패턴의 구현이 가능하게 된다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 11 내지 도 18은 본 발명의 바람직한 제1 실시예에 따른 미세 패턴을 갖는 인쇄회로기판의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 본 실시예에 따른 제조방법을 설명하면 다음과 같다.
먼저, 도 11에 도시한 바와 같이, 매트면(101a)과 샤이니면(101b)을 갖는 동박(101)을 준비한다.
이때, 동박(101)은 일반적인 제박기를 이용하여 제조되며, 이 제박기를 통해 광택이 나지 않은 매트면(101a)과 광택이 나는 샤이니면(101b)을 갖는 동박(101)이 제조된다.
여기서, 제박기를 이용한 전해동박은 전해 동도금을 이용하여 회전하는 드럼의 안/밖에 +/- 전류를 흘려서 구리 도금액의 산화와 환원의 연속적인 화학반응에 의해 드럼에 구리가 석출되면서 전해동박을 두께별로 생산하는 원리를 이용하여 형성되며, 이에 대한 상세한 설명은 생략하기로 한다.
다음, 도 12에 도시한 바와 같이, 동박(101)의 샤이니면(101b)에 감광성 레지스트(102)를 도포한 후, 소정의 패턴이 인쇄된 아트 워크 필름(art work film)을 이용하여 감광성 레지스트(102)를 노광 및 현상함으로써 회로패턴이 형성될 영역이 노출되도록 패터닝한다.
이때, 감광성 레지스트(102)는 소정의 패턴이 인쇄된 아트 워크 필름을 감광성 레지스트 상에 밀착시킨 후 자외선을 조사하여 자외선이 통과하지 않는 패턴이 형성된 영역의 미경화된 감광성 레지스트를 현상액을 이용하여 제거함으로써 패터닝된다.
여기서, 감광성 레지스트(102)는 동박(101) 중 회로패턴이 될 영역(P)의 폭보다 작은 영역이 노출되도록 패터닝 되는 것이 바람직하다. 이는 회로패턴의 폭보다 작은 영역에 표면조도를 형성하기 위한 것으로서, 회로패턴 형성 공정 중 공정오차를 고려하기 위함이다.
다음, 도 13에 도시한 바와 같이, 감광성 레지스트(102)가 상부에 형성되어 있지 않고 외부로 노출된 동박(101) 면에 표면조도를 형성하고, 도포된 감광성 레 지스트(102)를 박리하여 제거한다.
이때, 표면조도는 일반적인 기계연마, 화학연마, 전해연마를 통해 형성한다. 여기서, 기계연마는 버프(buff) 등을 이용하여 동박의 표면을 평활하게 하는 방법이지만 얇은 동박을 이용하는 경우에는 동박에 기계적 응력을 가하여 동박이 파손되는 경우가 있으므로, 기계연마방법은 비교적 두꺼운 동박의 표면에 사용하는 것이 적합하다. 한편, 화학연마 및 전해연마에서는 기계연마와는 달리 동박에 기계응력이 생기지 않기 때문에 비교적 얇은 동박도 화학연마 및 전해연마에 의해 파손되지 않으므로, 화학연마 및 전해연마가 비교적 얇은 동박의 표면의 가공에 적합하다.
또한, 감광성 레지스트(102)는 수산화나트륨(NaOH) 또는 수산화칼륨(KOH) 등의 박리액을 사용하여 제거한다.
즉, 본 실시예에서는 동박 중 에칭으로 제거되는 동박 표면에는 별도의 표면조도를 형성하지 않고 회로패턴이 될 영역 중 일부에만 표면조도를 형성하는 것을 특징으로 한다.
다음, 도 14에 도시한 바와 같이, 베이스 기판(103) 상에 제1 절연층(104) 및 샤이니면(101b)이 제1 절연층(104)을 향하도록 동박(101)을 배치하여 적층한다.
이때, 본 실시예에서는 종래기술과 달리 제1 절연층(104)에 동박(101)의 샤이니면(101b)이 접하도록 적층된다. 여기서, 제1 절연층(104)과 접착되는 샤이니면(101b) 중 표면조도가 형성된 회로패턴이 될 영역(P)은 제1 절연층(104)과 접하는 면적이 더 넓기 때문에 표면조도가 형성되지 않은 영역에 비해 제1 절연층(104) 과 더욱 견고히 결합된다.
다음, 도 15에 도시한 바와 같이, 동박(101)의 매트면(101a) 상에 감광성 레지스트(105)를 도포하고, 동박(101) 중 회로패턴이 형성될 영역이 노출되도록 감광성 레지스트(105)를 패터닝한다.
이때, 감광성 레지스트(105)를 동박에 도포하는 경우 종래기술에 따르면 표면조도가 없는 샤이니면에 감광성 레지스트(105)가 도포되기 때문에 접착성을 높이기 위해 샤이니면에 별도의 표면조도를 형성하는 공정이 요구되었으나, 본 실시예에서는 동박(101)의 매트면(101a) 상에 감광성 레지스트(105)가 도포되기 때문에 별도의 표면조도 형성 공정 없이도 동박과 감광성 레지스트(102)의 접착성이 향상되게 된다.
한편, 감광성 레지스트(105)를 패터닝 하는 경우 공정오차에 의해 원하는 위치에 패터닝이 안되는 경우가 종종 발생한다. 이 경우 샤이니면(101b)에 표면조도가 형성된 회로패턴이 될 영역(P)과 매트면(101a)에 감광성 레지스트(105)가 도포되어 정의되는 회로패턴이 될 영역이 서로 일치하지 않게 된다. 따라서, 매트면(101a)에 도포된 감광성 레지스트(105)를 기준으로 감광성 레지스트(105)가 도포되지 않은 동박(101)을 에칭으로 제거하는 경우, 표면조도가 형성된 샤이니면(101b)의 회로패턴이 될 영역(P)의 적어도 일부는 에칭에 의해 제거되어야 하는 문제가 발생하게 된다. 나아가, 제1 절연층(104)과 표면조도에 의해 결합된 이 영역을 제거하는데 에칭시간이 더욱 소요되기 때문에 회로패턴이 될 영역이 과에칭되어 미세 패턴의 구현을 어렵게 한다. 그러나, 도 12의 설명부분에서 기술한 바와 같이, 샤이니면(101b) 중 회로패턴이 될 영역보다 작은 영역에 표면조도를 형성함으로써 이러한 공정오차의 발생으로 과에칭문제가 최소화된다.
다음, 도 16에 도시한 바와 같이, 감광성 레지스트(105)가 상부에 형성되지 않고 외부로 노출된 동박(101)을 플래시-에칭(flash-etching)으로 제거한다.
이때, 제1 절연층(104)과 접착되는 동박(101)의 샤이니면(101b)은 회로패턴이 형성될 영역에만 표면조도가 형성되어 있기 때문에, 노출된 동박(101)은 제1 절연층(104)과 접착력이 낮아 에칭시간을 단축할 수 있을 뿐만 아니라 회로패턴이 형성될 영역의 동박(101)에 대한 과에칭이 감소되게 된다.
다음, 도 17에 도시한 바와 같이, 도포된 감광성 레지스트(105)를 제거하여 회로패턴(107)을 형성한다. 이때, 감광성 레지스트(105)는 수산화나트륨(NaOH) 또는 수산화칼륨(KOH) 등의 박리액을 사용하여 제거한다.
다음, 도 18에 도시한 바와 같이, 제1 절연층(104) 상에 제2 절연층(108)을 형성한다. 이때, 회로패턴(107)의 상부면은 표면조도가 형성된 매트면이기 때문에 제2 절연층(108)과의 접착강도가 높아 별도의 조도 형성 공정이 필요없기 때문에 제조공정이 단순화되고 제조시간 또한 줄일 수 있게 된다.
한편, 이와 같은 제조공정에 의해 본 발명의 바람직한 실시예에 따른 인쇄회로기판이 제조된다. 즉, 본 발명에 따른 인쇄회로기판은 베이스기판(103) 상에 제1 절연층(104) 및 회로패턴(107)이 형성되고, 제1 절연층(104)과 접하는 회로패턴(107)의 일면에는 회로패턴(107)의 폭보다 작은 영역에 표면조도가 형성되어 있는 것을 특징으로 한다. 이와 같은 구조를 채용함으로써, 공정오차를 감안하면서 미세 패턴의 구현이 가능하게 된다.
도 19 내지 도 25는 본 발명의 바람직한 제2 실시예에 따른 미세 회로패턴을 갖는 인쇄회로기판의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 본 실시예에 따른 제조방법을 설명하면 다음과 같다. 여기서, 제1 실시예와 동일 또는 대응되는 구성요소 및 제조공정에 대한 중복되는 설명은 생략하기로 한다.
먼저, 도 19에 도시한 바와 같이, 도 11 내지 도 14에 도시된 공정과 동일한 공정을 수행하여 베이스 기판(203) 상에 제1 절연층(204) 및 샤이니면(201b)이 제1 절연층(204)을 향하도록 동박(201)을 배치하여 적층한다.
다음, 도 20에 도시한 바와 같이, 동박(201)을 두께 방향으로 일부분 절단한다. 여기서, 절단된 동박(201) 후술하는 바와 같이 전해 동도금을 위한 인입선으로 사용된다.
다음, 도 21에 도시한 바와 같이, 동박(201) 상에 감광성 레지스트(205)를 도포하고, 동박(201) 중 회로패턴이 형성될 영역이 노출되도록 감광성 레지스트(205)를 패터닝한다.
다음, 도 22에 도시한 바와 같이, 노출된 동박(201) 상에 전해 동도금을 하여 전해 동도금층(206)을 형성한다. 이때, 전해 동도금은 동도금 작업통에 침적시킨 후 직류 정류기를 이용하여 수행되며 도금될 면적을 계산하여 직류 정류기에 적당한 전류를 가하여 금을 석출하는 방식을 사용하는 것이 바람직하다.
다음, 도 23에 도시한 바와 같이, 감광성 레지스트(205)를 제거한다.
다음, 도 24에 도시한 바와 같이, 제1 절연층(204) 상의 전해 동도금층이 형성되지 않은 영역의 동박을 플래시-에칭으로 제거하여 회로패턴(207)을 형성한다. 이때, 제1 절연층(204)과 접착되는 동박(201)의 샤이니면은 회로패턴이 형성될 영역에만 표면조도가 형성되어 있기 때문에, 노출된 동박(201)은 제1 절연층(204)과 접착력이 낮아 에칭시간을 단축할 수 있을 뿐만 아니라 회로패턴이 형성될 영역의 동박(201)에 대한 과에칭이 감소되게 된다.
마지막으로, 도 25에 도시한 바와 같이, 제1 절연층(204) 상에 제2 절연층(208)을 형성한다.
한편, 이와 같은 제조공정에 의해 본 발명의 바람직한 실시예에 따른 인쇄회로기판이 제조된다. 즉, 본 발명에 따른 인쇄회로기판은 베이스기판(203) 상에 제1 절연층(204) 및 회로패턴(207)이 형성되고, 제1 절연층(204)과 접하는 회로패턴(207)의 일면에는 회로패턴(207)의 폭보다 작은 영역에 표면조도가 형성되어 있는 것을 특징으로 한다. 이와 같은 구조를 채용함으로써, 공정오차를 감안하면서 미세 패턴의 구현이 가능하게 된다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 미세 패턴을 갖는 인쇄회로기판 및 그 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다 고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
도 1 내지 도 4는 종래의 서브트랙티브 방식을 통한 회로 형성 방법을 설명하기 위한 각 공정별 단면도이다.
도 5 내지 도 10은 종래의 수정된 세미-어디티브 방식을 통한 회로 형성 방법을 설명하기 위한 각 공정별 단면도이다.
도 11 내지 도 18은 본 발명의 바람직한 제1 실시예에 따른 미세 회로패턴을 갖는 인쇄회로기판의 제조방법을 설명하기 위한 공정별 단면도이다.
도 19 내지 도 25는 본 발명의 바람직한 제2 실시예에 따른 미세 회로패턴을 갖는 인쇄회로기판의 제조방법을 설명하기 위한 공정별 단면도이다.
<도면 부호의 설명>
101, 201 : 동박 101a, 201a : 매트면
101b, 201b : 샤이니면 102, 205 : 감광성 레지스트
103, 203 : 베이스 기판 104: 204 : 제1 절연층
206 : 전해동박층 107, 207 : 회로패턴
108, 208 : 제2 절연층

Claims (11)

  1. 베이스기판 상에 형성된 제1 절연층; 및
    상기 제1 절연층 상에 형성된 회로패턴
    을 포함하고,
    상기 제1 절연층과 접하는 상기 회로패턴의 일면에는 상기 회로패턴의 폭보다 작은 영역에 표면조도가 형성되어 있는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판.
  2. (A) 매트면과 샤이니면을 갖는 동박 중 회로패턴이 형성될 영역 상의 상기 샤이니면에 표면조도를 형성하는 단계;
    (B) 베이스 기판상에 제1 절연층 및 상기 샤이니면이 상기 절연층을 향하도록 배치된 상기 동박을 순차적으로 배치하여 적층하는 단계; 및
    (C) 상기 동박을 패터닝하여 회로패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.
  3. 청구항 2에 있어서,
    상기 (A) 단계는,
    (A1) 매트면과 샤이니면을 갖는 동박을 준비하는 단계;
    (A2) 상기 동박의 상기 샤이니면에 감광성 레지스트를 적층하는 단계;
    (A3) 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계; 및
    (A4) 상기 노출된 동박에 표면조도를 형성하는 단계
    를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.
  4. 청구항 3에 있어서,
    상기 (A3) 단계에서,
    상기 감광성 레지스트는 상기 동박 중 상기 회로패턴이 형성될 영역보다 작은 영역이 노출되도록 패터닝 되는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.
  5. 청구항 2에 있어서,
    상기 (C) 단계는,
    (C1) 상기 동박의 상기 매트면 상에 감광성 레지스트를 적층하는 단계;
    (C2) 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계;
    (C3) 상기 노출된 동박을 에칭하는 단계; 및
    (C4) 상기 감광성 레지스트를 제거하는 단계
    를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.
  6. 청구항 2에 있어서,
    상기 (C) 단계 이후에,
    (D) 상기 제1 절연층 상에 제2 절연층을 적층하는 단계
    를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.
  7. (A) 매트면과 샤이니면을 갖는 동박 중 회로패턴이 형성될 영역 상의 상기 샤이니면에 표면조도를 형성하는 단계;
    (B) 베이스 기판상에 절연층 및 상기 샤이니면이 상기 절연층을 향하도록 배치된 상기 동박을 순차적으로 배치하여 적층하는 단계; 및
    (C) 상기 동박을 두께 방향으로 일부 제거하고 제거된 면에 표면조도를 형성하는 단계;
    (D) 상기 동박에 감광성 레지스트를 적층하고, 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계;
    (E) 상기 노출된 동박 상에 전해 동도금을 수행하고, 상기 감광성 레지스트를 제거하는 단계; 및
    (F) 상기 두께 방향으로 일부 제거된 상기 동박을 제거하는 단계
    를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.
  8. 청구항 7에 있어서,
    상기 (A) 단계는,
    (A1) 매트면과 샤이니면을 갖는 동박을 준비하는 단계;
    (A2) 상기 동박의 상기 샤이니면에 감광성 레지스트를 적층하는 단계;
    (A3) 상기 동박 중 회로패턴이 형성될 영역이 노출되도록 상기 감광성 레지스트를 패터닝 하는 단계; 및
    (A4) 상기 노출된 동박에 표면조도를 형성하는 단계
    를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.
  9. 청구항 8에 있어서,
    상기 (A3) 단계에서,
    상기 감광성 레지스트는 상기 동박 중 상기 회로패턴이 형성될 영역보다 작은 영역이 노출되도록 패터닝 되는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.
  10. 청구항 7에 있어서,
    상기 (F) 단계에서, 상기 동박은 플래쉬 에칭(flash etching)에 의해 제거되는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.
  11. 청구항 7에 있어서,
    상기 (F) 단계 이후에,
    (G) 상기 제1 절연층 상에 제2 절연층을 적층하는 단계
    를 포함하는 것을 특징으로 하는 미세 패턴을 갖는 인쇄회로기판의 제조방법.
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